JP5954872B2 - 半導体集積回路 - Google Patents
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Description
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
それぞれ1ビットの情報を記憶可能なn個(nは正の整数)の記憶素子(5_1〜5_6)と攻撃検出回路(1)とを含む論理回路(6)を備える半導体集積回路(10)であって、以下のように構成される。
項1において、前記n個の記憶素子(5_7〜5_11、5_12〜5_16、5_17〜5_23)はmビットの誤り検出符号を格納可能なm個の記憶素子(5_11、5_16、5_23)を含む。前記エラー判定回路は、前記n個の記憶素子のうちのn−m個から誤り検出符号を生成する誤り検出符号生成回路(7)と、前記n個の記憶素子における誤りの発生を検出可能なチェック回路(8)を含む。
項2において、前記n個の記憶素子は1ビットのパリティ符号を格納可能な1個の記憶素子(5_16)を含み、前記光照射検出回路はn−1個の光検出素子(3_8〜3_11)を備える。
項1において、前記n個の記憶素子は、現用系論理回路の出力であるm個の現用系記憶素子(5_24)と、前記現用系に対して二重化された予備系論理回路の出力であるm個の予備系記憶素子(5_25)を含み、前記エラー判定回路は、前記現用系記憶素子の出力と対応する前記予備系記憶素子の出力が不一致の場合に、誤りが発生したこと検出する。前記現用系記憶素子と対応する前記予備系記憶素子は、対応する2個の記憶素子の組合せがそれぞれ少なくとも1個の前記光検出素子を挟んで配置される。
項3において、前記n個の記憶素子から任意に選んだ2個の記憶素子は、いずれの2個の記憶素子の組合せも必ず少なくとも1個の前記光検出素子を挟んで配置される。
項5において、前記n−1個の前記光検出素子と前記n個の記憶素子は、単一のセル列に互いに隣接して1個ずつ交互後に配置される。
項1において、前記論理回路はプロセッサ(20)であり、前記n個の記憶素子は前記プロセッサのプログラムカウンタ(24)を含む。
項1において、前記論理回路はプロセッサ(20)であり、前記n個の記憶素子は前記プロセッサが条件分岐命令を実行するときに参照する条件を与えるレジスタ(25)を含む。
項1において、前記論理回路はプロセッサ(20)であり、前記n個の記憶素子は前記プロセッサの汎用レジスタ(26)を含む。
項1において、前記論理回路はプロセッサ(20)であり、前記攻撃検出回路の出力が前記プロセッサのリセット端子に入力される。
項1において、前記論理回路はメモリ(30)を備えたプロセッサであり、前記攻撃検出回路は前記プロセッサに割り込みを発生させることができ、前記攻撃を検出したときに前記プロセッサは前記メモリに格納されている情報を消去する。
項1において、前記論理回路への電源供給を制御することができる電源制御端子を有する電源回路をさらに備え、前記攻撃検出回路の出力は前記電源回路の前記電源制御端子に接続され、前記攻撃を検出したときに前記論理回路への電源供給を遮断する。
それぞれ1ビットの情報を記憶可能なn個(nは正の整数)の記憶素子(5_1〜5_6)と攻撃検出回路(1)とを含む論理回路(6)とを備える半導体集積回路(10)であって、以下のように構成される。
実施の形態について更に詳述する。
レーザー攻撃によって引き起こされる故障は、レーザーが照射された回路全体のいかなる要素でも発生する可能性がある。しかし、論理回路全体に故障検出回路を備えることは、回路規模の増大が大きいためにコスト面から許容されない場合がほとんどである。そこで、保護する対象としてフリップフロップやラッチなどの記憶素子に絞ることとした。フリップフロップやラッチなどの記憶素子は、任意のタイミングでのレーザー照射によって保持する値が反転するため、攻撃する側にとって故障を発生させることが容易である。一方、一般の論理ゲートでも任意のタイミングでのレーザー照射によって論理値の反転は発生するが、そのタイミングが記憶素子へのデータの取り込みタイミングの範囲外であった場合には、回路動作に影響することなく復旧する。そのため、攻撃する側にとっても、有効な攻撃にはならない。
図2は、実施形態2に係る半導体装置の具体的な構成例を表す説明図である。1ビットの誤り検出が可能なエラー判定回路2と2ビット以上の記憶素子にレーザーが照射されたことを検出可能にするために、記憶素子5_7〜5_10間に光検出素子3_5〜3_7を配置した構成例である。
実施形態2においては、1ビット誤り検出符号を利用する実施形態について説明したが、誤り検出能力は、任意に強化することができる。エラー判定回路2による誤り検出能力を強化した場合には、光照射検出回路4による光照射の検出能力を軽減することができる。エラー判定回路2によってmビット以下の誤りが検出可能な場合には、光照射検出回路4はm+1個以上の記憶素子への光照射を検出することができる能力を備えれば足りる。具体的には、記憶素子m個に対して1個の割合で、光検出素子を配置すればよい。
図5は、実施形態4に係る半導体装置の二重化による保護を利用する場合の構成例を表す説明図である。
図6は、2個以上の記憶素子(フリップフロップ)への光照射を検出するための、フリップフロップと光検出素子の配置を表す説明図である。セル列に標準セルを配置・配線する設計方法を想定し、図6はセル列に標準セルが配置されたレイアウトを示したものである。
ソフトウェアによる正常動作チェックは故障対策として有効であるが、CPUなどプロセッサ自体の誤動作はソフトウェアによるチェックが困難である。
エラー判定回路2によるエラー検出と光照射検出回路4による光照射検出は、いずれかが一方でも検出されたときは、故障利用攻撃を受けていると判断することができる。故障利用攻撃を受けていると判断したときは、保持している機密情報を守るために、種々の処理を行うことができる。
2 エラー判定回路
3 光検出素子
4 光照射検出回路
5 フリップフロップ(記憶素子)
6 論理回路
7 誤り検出符号生成回路(パリティ生成回路)
8 チェック回路(パリティチェック回路)
10 半導体集積回路(LSI)
20 プロセッサ(CPU)
21 フェッチ部
22 デコード部
23 命令実行部
24 プログラムカウンタ(PC)
25 コンディションコードレジスタ(CCR)
26 汎用レジスタ
27 ポート回路
28 リセットコントローラ
29 周辺モジュール
30 メモリ
51〜54 光照射の最小検出対象領域
Claims (13)
- それぞれ1ビットの情報を記憶可能なn個(nは正の整数)の記憶素子と攻撃検出回路とを含む論理回路を備える半導体集積回路であって、
前記攻撃検出回路は、
前記n個の記憶素子に格納されるnビットの情報にkビット(kは正の整数)以下の誤りが発生したことを、論理演算を用いて検出することができるエラー判定回路と、
光検出素子を有し、前記n個の記憶素子のうちのk+1個以上に光が照射されたことを検出することができる光照射検出回路とを備え、
前記エラー判定回路による前記誤りの検出と前記光照射検出回路による前記光照射の検出のいずれかを検出したときに、前記論理回路が外部から攻撃を受けたものと判定する、半導体集積回路。 - 請求項1において、前記n個の記憶素子はmビットの誤り検出符号を格納可能なm個の記憶素子を含み、
前記エラー判定回路は、前記n個の記憶素子のうちのn−m個から誤り検出符号を生成する誤り検出符号生成回路と、前記n個の記憶素子における誤りの発生を検出可能なチェック回路を含む、半導体集積回路。 - 請求項2において、前記n個の記憶素子は1ビットのパリティ符号を格納可能な1個の記憶素子を含み、前記光照射検出回路はn−1個の光検出素子を備え、
前記エラー判定回路は、前記n個の記憶素子のうちのn−1個から前記パリティ符号を生成するパリティ符号生成回路と、前記n個の記憶素子における誤りの発生を検出可能なパリティチェック回路を含み、
前記光照射検出回路は、前記n−1個の光検出素子の少なくとも1個に光が照射されたことを検出したとき、前記n個の記憶素子のうちの2個以上に光が照射されたことを検出する誤りが発生したことを検出する、半導体集積回路。 - 請求項1において、前記n個の記憶素子は、現用系論理回路の出力であるm個の現用系記憶素子と、前記現用系に対して二重化された予備系論理回路の出力であるm個の予備系記憶素子を含み、前記エラー判定回路は、前記現用系記憶素子の出力と対応する前記予備系記憶素子の出力が不一致の場合に、誤りが発生したこと検出し、前記現用系記憶素子と対応する前記予備系記憶素子は、対応する2個の記憶素子の組合せがそれぞれ少なくとも1個の前記光検出素子を挟んで配置される、半導体集積回路。
- 請求項3において、前記n個の記憶素子から任意に選んだ2個の記憶素子は、いずれの2個の記憶素子の組合せも必ず少なくとも1個の前記光検出素子を挟んで配置される、半導体集積回路。
- 請求項5において、前記n−1個の前記光検出素子と前記n個の記憶素子は、単一のセル列に互いに隣接して1個ずつ交互後に配置される、半導体集積回路。
- 請求項1において、前記論理回路はプロセッサであり、前記n個の記憶素子は前記プロセッサのプログラムカウンタを含む、半導体集積回路。
- 請求項1において、前記論理回路はプロセッサであり、前記n個の記憶素子は前記プロセッサが条件分岐命令を実行するときに参照する条件を与えるレジスタを含む、半導体集積回路。
- 請求項1において、前記論理回路はプロセッサであり、前記n個の記憶素子は前記プロセッサの汎用レジスタを含む、半導体集積回路。
- 請求項1において、前記論理回路はプロセッサであり、前記攻撃検出回路の出力が前記プロセッサのリセット端子に入力される、半導体集積回路。
- 請求項1において、前記論理回路はメモリを備えたプロセッサであり、前記攻撃検出回路は前記プロセッサに割り込みを発生させることができ、前記攻撃を検出したときに前記プロセッサは前記メモリに格納されている情報を消去する、半導体集積回路。
- 請求項1において、前記論理回路への電源供給を制御することができる電源制御端子を有する電源回路をさらに備え、前記攻撃検出回路の出力は前記電源回路の前記電源制御端子に接続され、前記攻撃を検出したときに前記論理回路への電源供給を遮断する、半導体集積回路。
- それぞれ1ビットの情報を記憶可能なn個(nは正の整数)の記憶素子と攻撃検出回路とを含む論理回路を備える半導体集積回路であって、
前記攻撃検出回路は、エラー判定回路と、光検出素子を有する光照射検出回路とを備え、
前記エラー判定回路は、前記n個の記憶素子に格納されるnビットの情報にkビット(kは正の整数)以下の誤りが発生したことを、論理演算を用いて検出することができ、
前記半導体集積回路は、内側に凸の周を持たない最小の閉曲線で前記n個の記憶素子のうちの任意のk+1個を囲む複数の領域を有し、
前記複数の領域のそれぞれには、当該領域内に少なくとも1個の前記光検出素子が配置され、
前記光照射検出回路は、前記光検出素子の少なくとも1個に光が照射されたことを検出したとき、前記n個の記憶素子のうちのk+1個以上への光照射を検出し、
前記エラー判定回路による前記誤りの検出と前記光照射検出回路による前記光照射の検出のいずれかを検出したときに、前記論理回路が外部から攻撃を受けたものと判定する、半導体集積回路。
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