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JP2008016163A - メモリ装置およびメモリ読み出しエラー検出方法 - Google Patents

メモリ装置およびメモリ読み出しエラー検出方法 Download PDF

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JP2008016163A JP2006189029A JP2006189029A JP2008016163A JP 2008016163 A JP2008016163 A JP 2008016163A JP 2006189029 A JP2006189029 A JP 2006189029A JP 2006189029 A JP2006189029 A JP 2006189029A JP 2008016163 A JP2008016163 A JP 2008016163A
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error
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Hidetsugu Irie
英嗣 入江
Masahiro Goshima
正裕 五島
Shuichi Sakai
修一 坂井
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Japan Science and Technology Agency
University of Tokyo NUC
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Japan Science and Technology Agency
University of Tokyo NUC
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Abstract

【課題】タイミングエラーやソフトエラーなどのエラー全般への耐性を持ち、セルの値を正しく読み出すことを保証されたメモリ装置、およびメモリ読み出しエラー検出方法を提供する。
【解決手段】メモリ装置は、行と列にわたって配列されている1乃至複数のメモリセル(CL)と、各行に設けられたワードライン(WD)と、各列に設けられた、相互に相補的な第1のビットラインと第2のビットラインより成る相補的ビットライン対(BL1,BL2)と、相補的ビットライン対の出力を一致比較する一致比較回路(CM)とを具える。
【選択図】図1

Description

本発明は、メモリ装置およびメモリ読み出しエラー検出方法に関する。
RAMとして使用される半導体メモリは、微細部品であるため熱および放射線などの外乱に脆弱であり、エラーが発生し得る。メモリのエラーはシステムダウンの原因となるため、そのエラー対策技術が重要である。エラー対策のための従来技術としては、誤り符合訂正技術(例えば、特許文献1を参照されたい。)がある。しかし、この従来技術は、メモリセル内に記憶されたビットの反転の検出を目的としており、下記のような読み出し時のエラーに対しては効果が薄い。
半導体メモリから値を正しく読み出すためには、各制御信号を正しいタイミングで送る必要がある。従来のRAMは、熱や製造バラツキ、動的な電圧、動作周波数の変更などによって引き起こされるタイミングエラーに耐性がない。このタイミングはCAD等を用いて精密に設計されているが、近年のデバイス微細化、プロセッサ省電力化の影響によって、設計時の対策のみでは、そのマージンを確保することが困難になってきている。また、アドレスライン及びビットラインなどを流れる制御信号が宇宙線などの外乱(ソフトエラー)によって反転することもある。
特開平10−334697号公報
そこで、本発明は、上記タイミングエラーやソフトエラーなど、起こりうる全てのメモリ読み出しエラーへの耐性を持ち、セルの値を正しく読み出すことを保証されたメモリ装置、およびメモリ読み出しエラー検出方法を提供することを目的とする。
上述した諸課題を解決すべく、第1の発明によるメモリ装置は、
行と列にわたって配列されている1乃至複数のメモリセルと、
前記各行に設けられたワードラインと、
前記各列に設けられた、相互に相補的な第1のビットラインと第2のビットラインより成る相補的ビットライン対と、
前記相補的ビットライン対の出力を一致比較する一致比較回路と、
を具える。
また、前記ワードラインと前記相補的ビットライン対によって、読み出し、書き込みが可能となるメモリセルアレイである。
また、第2の発明によるメモリ装置は、
前記相補的ビットライン対を構成する前記第1のビットラインに結合される第1のセンスアンプと、
前記相補的ビットライン対を構成する前記第2のビットラインに結合される第2のセンスアンプとをさらに具え、
前記一致比較回路が、前記第1のセンスアンプからの出力と前記第2のセンスアンプからの出力を一致比較する、
ことを特徴とする。
また、第3の発明によるメモリ装置は、
前記一致比較回路が排他的論理和ゲートより成る、ことを特徴とする。
上述したように本発明の解決手段を装置として説明してきたが、本発明はこれらに実質的に相当する方法としても実現し得るものであり、本発明の範囲にはこれらも包含されるものと理解されたい。
例えば、本発明を方法として実現させた第4の発明によるメモリ読み出しエラー検出方法は、
メモリセルアレイの読み出し時に生じるエラーを検出するメモリ読み出しエラー検出方法であって、
相補的に値を保持している前記メモリセルの異なる端部から第1及び第2のビットラインに値を読み出すことにより、前記ビットライン対を相補化する読み出しステップと、
前記第1のセンスアンプの出力と前記第2のセンスアンプの出力を一致比較し(即ち、前記相補的ビットライン対の出力が一致しなければ正常、一致していればエラーと判定する)、この演算結果に基づき読み出しエラーの発生を検出するエラー検出ステップと、
を含む方法である。
本発明によれば、1つのセルまたはセルアレイの各行に結合されるビットライン対を相補化し、ビットライン対を構成する2つのビットラインにそれぞれ結合されるセンスアンプを2つ設け、この2つのセンスアンプ出力を一致比較演算するという簡易な構成で読み出しエラーを検出し得るメモリ装置を提供することが可能となる。読み出しエラーとしては、タイミングエラー、ソフトエラー、などの多様なエラーがあり、これらの読み出し時に起こりうる全てのエラーに耐性を持つメモリ装置やエラー検出技法を安価に提供できる。特に、タイミングエラーを、比較的遅いクロック周波数を併用することなく、動作周波数のみで検出することが可能となり、価格対効果や実用性を向上させる。このようなエラー耐性を持つメモリで構成されたレジスタ、キャッシュメモリ、主記憶装置は、コンピュータの高信頼化や高効率化を実現し可用性を向上することが可能となる。
本発明の原理の理解に資するために、従来例として2レール方式のRAMセルの概略図を図4に示す。図に示すように、セルCLは、デコーダDCとワードラインWDで結合している。また、セルCLは、プリチャージ回路PCに、相補化されたビットラインBL1、BL2を介して結合されている。セルCLは、アクセス用トランジスタT1、T2、ロード用トランジスタT3,T4、ドライバ用トランジスタT5、T6で構成され、中央の4つのトランジスタT3−T6で1ビットの値を格納している。或いは、6個のトランジスタの6個のゲートで1ビットを保持しているとも言える。保持している値Q1とQ2とは相互に相補的に値に設定(相補化)される。説明および作図の便宜上1ビットのセルを図示してあるが、1つのアドレスが1バイトのデータを保持する場合は、同じ機構が横方向に8つ並ぶ構成となる。縦方向には異なるアドレスのデータが並び、RAM全体は格子状となり、セルCLを多数含むメモリセルアレイを構成する。
プリチャージ回路PCが作動し、双方のビットラインBL1、BL2がハイ(high value)にセットされる。次にデコーダ(デコード回路)DCが、入力アドレスをデコードし、複数あるワードラインのうち当該アドレスに対応するワードラインWDのみがハイにセットされる。このセットによって、該当セルCLのアクセスゲートが作動し、保持値Qが0であった場合は、ビットラインBL1の電荷はドライバ用トランジスタによって解放され、電位はロー(low value)に近づく。この変化は穏やかなものであるため、アクセス時間を短縮するために、センスアンプAMPが用いられる。センスアンプAMPは、センスアンプ駆動信号SAEがハイになるとビットラインの電位を読み取り、読み取り結果を出力する。
従来技術において、メモリの信頼性向上のために追加されるパリティ、ECCなどの冗長ビットは、セルの保持データやビットラインの反転といったエラーであれば、これらエラーを検出して修復することができる。しかしながら、プリチャージ回路によるプリチャージが完了する前に、ワードラインがアサートされたり、十分な時間が経過する前にセンスアンプがオンになったりというようなタイミングエラーはマルチビットエラーとなりやすく、上記冗長ビットなどでは有効に対処できない。また、ワードラインが外乱によって反転するような、制御線の外乱に対しても有効ではない。
以降、諸図面を参照しながら、本発明の実施態様を詳細に説明する。図1は、本発明によるメモリ装置の基本的な構成を示す回路図である。図4の従来構成と同様の構成についての説明は省略し、相違点のみを説明する。図に示すように、本発明によるメモリ装置は、相補的に設定された値を持つビットラインBL1に結合される第1のセンスアンプAMP1と、相補的に設定された値を持つビットラインBL2に結合される第2のセンスアンプAMP2とを具える。即ち、各センスアンプはシングルビットを扱う。センスアンプ駆動信号SAEを受け、各センスアンプAMP1、AMP2は、各ビットラインから読み取った読み取り数値結果を、一致比較回路CMに供給する。
即ち、2つの別個のセンスアンプでそれぞれ2つの相補的ビットラインの値を取り出し、値が反転しているか否かをチェックする。セル内に保持されていた値が正しく読み出せていれば、2つのビットラインの値は(0,1)または(1,0)のように反転する。タイミングエラーの例として、プリチャージが充分でないうちにワードラインをONしてしまうようなタイミングエラーでは(0,0)のような結果が、また、ビットラインの電位の変化が充分でないうちにセンスアンプをONしてしまうようなタイミングエラーでは(1,1)のような結果が得られる。また、ワードラインへの外乱によって、複数の異なる値のセルが読み出されてしまった場合、値は(0,0)のようになる。同じ値の複数のセルが読み出される場合はエラーとして検出されないが、この場合に読み出す値は正しい値であり、実行に支障はない。このように、何かエラーがあると値が一致するという相補的ビットライン対の特徴を用いているため、読み出しエラー全般を検出することができる。
上述したように、ビットラインの読み取り数値結果は2つあるが、正常であれば、相補的な数値になっている(即ち、一方が0であれば、他方は1である。)。一致比較回路に用いることができる回路としては、例えば、XOR回路があり、XOR回路はこの2つの数値を排他的論理和演算し、演算結果をエラー信号として出力する。エラー信号が1の場合(数値が反転している場合)は正常であり、0の場合は(数値が反転していない場合)、タイミングエラーやソフトエラーなどの何らかのエラーが発生したものと判定し、保持値Q1或いはQ2の読み取り動作を再試行するなどのポストエラー処理を行って、システムを回復することができる。本発明の技法は、タイミングエラーを含めた全てのエラーに耐性がある。この技法で検出できないエラーは、同時に2つのエラーが発生し、相補的ビットライン対が、同時に双方が反転してしまう場合であるが、このようなエラーが発生する機会は極めて少ない。従って、本願発明の技法で実用上十分なエラー耐性を得ることができる。
図2は、図1に示したセルを多数並べたセルアレイ構造を説明する概略図である。図に示すように、メモリ装置は、ローデコーダDCR、カラムデコーダDCC、カラムセレクタSELなどで多数のセルCLから構成されるセルアレイのうちの1つのセルにアドレスする。一般的なメモリ装置は、このようなメモリセルアレイとして構成されることとなる。
図3は、本発明によるメモリ読み出しエラー検出方法の処理を説明するフローチャートである。図に示すように、ステップST1では、1つのワードラインをアサートし、セル内に保持された値の読み出しを試行するが、まず、当該セルの2つの相補的ビットライン対を同じ値(1,1)に初期化して、その初期化の後に当該セルに保持された値を読み込んだ結果、ビットライン対を(1,0)のように相補化する。次に、ステップS3では、第1および第2のセンスアンプが、それぞれ、相補化されたビットライン対の値を読み出し、一致比較回路CMに供給する。ステップST5では、各センスアンプから供給された数値を一致比較する(ST7)。数値が一致していなければ正常であるとして処理を終える。一致している場合は、ステップST9に進み、エラー処理(再読み出しを試行するなど)を行い処理を終える。
本発明を諸図面や実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。従って、これらの変形や修正は本発明の範囲に含まれることに留意されたい。例えば、各部材、各手段、各ステップなどに含まれる機能などは論理的に矛盾しないように再配置可能であり、複数の手段やステップなどを1つに組み合わせたり、或いは分割したりすることが可能である。
本発明によるメモリ装置の基本的な構成を示す回路図である。 図1に示したセルを多数並べたセルアレイ構造を説明する概略図である。 本発明によるメモリ読み出しエラー検出方法の処理を説明するフローチャートである。 従来例の2レール方式のRAMセルの概略図である。
符号の説明
AMP、AMP1,AMP2 センスアンプ
BL1,BL2 ビットライン
WD ワードライン
CL セル
DC デコーダ
DCC カラムデコーダ
SEL カラムセレクタ
DCR ローデコーダ
PC プリチャージ回路
Q1,Q2 保持値
SAE センスアンプ駆動信号
T1,T2 アクセス用トランジスタ
T3,T4 ロード用トランジスタ
T5,T6 ドライバ用トランジスタ
CM 一致比較回路

Claims (4)

  1. 行と列にわたって配列されている1乃至複数のメモリセルと、
    前記各行に設けられたワードラインと、
    前記各列に設けられた、相互に相補的な第1のビットラインと第2のビットラインより成る相補的ビットライン対と、
    前記相補的ビットライン対の出力を一致比較する一致比較回路と、
    を具えるメモリ装置。
  2. 請求項1に記載のメモリ装置において、
    前記相補的ビットライン対を構成する前記第1のビットラインに結合される第1のセンスアンプと、
    前記相補的ビットライン対を構成する前記第2のビットラインに結合される第2のセンスアンプとをさらに具え、
    前記一致比較回路が、前記第1のセンスアンプからの出力と前記第2のセンスアンプからの出力を一致比較する、
    ことを特徴とするメモリ装置。
  3. 請求項1または2に記載のメモリ装置において、
    前記一致比較回路が排他的論理和ゲートより成る、
    ことを特徴とするメモリ装置。
  4. メモリセルアレイの読み出し時に生じるエラーを検出するメモリ読み出しエラー検出方法であって、
    相補的に値を保持している前記メモリセルの異なる端部から第1及び第2のビットラインに値を読み出すことにより、前記ビットライン対を相補化する読み出しステップと、
    前記第1のセンスアンプの出力と前記第2のセンスアンプの出力を一致比較し、この演算結果に基づき読み出しエラーの発生を検出するエラー検出ステップと、
    を含むメモリ読み出しエラー検出方法。

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