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KR102341264B1 - 래치를 이용한 레이저 검출기 및 이를 포함하는 반도체 장치 - Google Patents

래치를 이용한 레이저 검출기 및 이를 포함하는 반도체 장치 Download PDF

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KR102341264B1
KR102341264B1 KR1020150016167A KR20150016167A KR102341264B1 KR 102341264 B1 KR102341264 B1 KR 102341264B1 KR 1020150016167 A KR1020150016167 A KR 1020150016167A KR 20150016167 A KR20150016167 A KR 20150016167A KR 102341264 B1 KR102341264 B1 KR 102341264B1
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Abstract

래치를 이용한 레이저 검출기 및 이를 포함하는 반도체 장치가 개시된다. 본 발명의 레이저 검출기는, 출력 신호 및 반전 출력 신호를 출력하는 래치, 및 상기 출력 신호 및 상기 반전 출력 신호 중 적어도 하나의 초기값을 설정하는 초기값 설정회로를 포함하고, 상기 래치는 상기 초기값에 의하여 초기에 턴온되도록 제어되는 제1 트랜지스터, 및 상기 초기값에 의하여 초기 턴오프되도록 제어되며, 상기 제1 트랜지스터에 비하여 큰 사이즈를 갖는 제2 트랜지스터를 포함한다.

Description

래치를 이용한 레이저 검출기 및 이를 포함하는 반도체 장치{Laser Detector Using Latch and Semiconductor Device including the same}
본 발명의 개념에 따른 실시 예는 레이저 검출기 및 이를 포함하는 반도체 장치(예컨대, 메모리 장치, 시스템-온-칩 등)에 관한 것으로, 특히, 래치를 이용한 레이저 검출기 및 이를 포함하는 반도체 장치에 관한 것이다.
컴퓨터 기술의 발달과 더불어, 저장된 정보에 불법적으로 접근하거나 유해한 영향을 끼치는 해킹(hacking) 기술도 날이 갈수록 치밀해지고 있다.
해킹 기술로는 여러 가지가 있지만, 레이저(laser)를 이용한 해킹이 많이 사용된다. 따라서, 레이저를 이용한 공격(해킹)을 검출하기 위하여 레이저 검출기가 사용된다.
통상적으로 플립플롭을 이용한 레이저 검출기가 사용된다. 그러나, 통상의 레이저 검출기로는 레이저 검출 가능성이 낮고, 사이즈가 크다. 또한, 반도체 미세 공정의 발달로, 레이저 공격을 검출하기가 더 어려워지고 있다.
본 발명이 이루고자 하는 기술적인 과제는 레이저 검출 성능을 향상시키고, 사이즈를 줄일 수 있는 래치를 이용한 레이저 검출기 및 이를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 실시 예에 따르면, 레이저 공격을 검출하기 위한 레이저 검출기가 제공된다.
상기 레이저 검출기는 반전 출력 신호를 반전하여 출력 신호를 발생하는 제1 인버터; 및 상기 출력 신호를 수신하여 상기 반전 출력 신호를 발생하는 제2 인버터를 포함하는 래치; 및 상기 출력 신호 및 상기 반전 출력 신호 중 적어도 하나의 초기값을 설정하는 초기값 설정회로를 포함한다.
상기 제1 인버터는 상기 초기값에 의하여 초기 턴오프되도록 제어되는 제1 트랜지스터; 및 상기 초기값에 의하여 초기에 턴온되도록 제어되는 제2 트랜지스터를 포함하고, 상기 제2 인버터는 상기 초기값에 의하여 초기 턴온되도록 제어되는 제3 트랜지스터; 및 상기 초기값에 의하여 초기 턴오프되도록 제어되는 제4 트랜지스터를 포함한다.
실시예에 따라, 상기 제1 트랜지스터 및 상기 제3 트랜지스터는 각각 PMOS 트랜지스터이고, 상기 제2 트랜지스터 및 상기 제4 트랜지스터는 각각 NMOS 트랜지스터일 수 있다.
실시예에 따라, 상기 제1 트랜지스터의 길이 대 폭의 비(ratio of width to length, W/L)는 상기 제3 트랜지스터의 길이 대 폭의 비 보다 크고, 상기 제2 트랜지스터의 액티브 영역의 길이 대 폭의 비(ratio of width to length, W/L)는 상기 제4 트랜지스터의 액티브 영역의 길이 대 폭의 비보다 작을 수 있다.
실시예에 따라, 상기 제2 트랜지스터 및 상기 제3 트랜지스터 각각의 액티브 영역은 메탈층에 의하여 덮여지도록 레이아웃되고, 상기 제1 트랜지스터 및 상기 제4 트랜지스터 각각의 액티브 영역의 적어도 일부는 상기 메탈층에 의하여 덮여지지 않도록 레이아웃될 수 있다.
실시예에 따라, 상기 제1 트랜지스터는 제1 전원 전압(VDD)와 제1 노드(N1) 사이에 연결되고 그 게이트로는 상기 반전 출력 신호(OUTB)를 수신하며, 상기 제2 트랜지스터는 상기 제1 노드(N1)와 제2 전원 전압(VSS) 사이에 연결되고 그 게이트로는 상기 반전 출력 신호(OUTB)를 수신하며, 상기 제3 트랜지스터는 상기 제1 전원 전압(VDD)와 제2 노드(N2) 사이에 연결되고 그 게이트로는 상기 출력 신호(OUT)를 수신하며, 상기 제4 트랜지스터는 상기 제2 노드(N2)와 상기 제2 전원 전압(VSS) 사이에 연결되고 그 게이트로는 상기 출력 신호(OUT)를 수신할 수 있다.
실시예에 따라 상기 초기값 설정회로는 상기 제1 노드 또는 상기 제2 노드와 상기 제2 전원 전압 사이에 연결되고, 리셋 신호에 응답하여 동작하는 트랜지스터를 포함할 수 있다.
본 발명의 실시 예에 따르면, 레이저 공격을 검출하기 위한 레이저 검출기가 제공된다.
상기 레이저 검출기는 출력 신호 및 반전 출력 신호를 출력하는 래치; 및 상기 출력 신호 및 상기 반전 출력 신호 중 적어도 하나의 초기값을 설정하는 초기값 설정회로를 포함하고, 상기 래치는 상기 초기값에 의하여 초기에 턴온되도록 제어되는 제1 트랜지스터; 및 상기 초기값에 의하여 초기 턴오프되도록 제어되며, 상기 제1 트랜지스터에 비하여 큰 사이즈를 갖는 제2 트랜지스터를 포함한다.
실시예에 따라, 상기 제2 트랜지스터의 액티브 영역의 길이 대 폭의 비(ratio of width to length, W/L)는 상기 제1 트랜지스터의 액티브 영역의 길이 대 폭의 비보다 클 수 있다.
실시예에 따라, 상기 제2 트랜지스터의 액티브 영역은 메탈층에 의하여 덮여지도록 레이아웃되고, 상기 제1 트랜지스터의 액티브 영역의 적어도 일부는 상기 메탈층에 의하여 덮여지지 않도록 레이아웃될 수 있다.
실시예에 따라, 상기 제1 트랜지스터는 레이저에 반응하지 않으며, 상기 제2 트랜지스터는 상기 레이저에 반응하여 누설 전류를 발생시킴으로써, 상기 초기값을 갖는 상기 출력 신호를 반전시킬 수 있다.
실시예에 따라, 상기 제2 트랜지스터는 병렬로 연결되는 둘 이상의 트랜지스터들을 포함함으로써, 상기 제1 트랜지스터에 비하여 큰 사이즈를 가질 수 있다.
실시예에 따라, 상기 제1 트랜지스터는 직렬로 연결되는 둘 이상의 트랜지스터들을 포함함으로써, 상기 제2 트랜지스터에 비하여 작은 사이즈를 가질 수 있다.
본 발명의 실시 예에 따르면, 제1 내지 제k(2이상의 정수) 레이저 검출기; 및 제1 내지 제k(2이상의 정수) 레이저 검출기로부터 출력되는 제1 내지 제k 출력 신호를 논리 연산하여 레이저 검출 신호를 발생하는 논리 연산기를 포함하는 반도체 장치가 제공된다.
제1 내지 제k(2이상의 정수) 레이저 검출기 각각은 상기 출력 신호의 초기값을 설정하는 초기값 설정회로; 및 초기에는 상기 초기값으로 래치하고, 레이저에 응답하여 상기 출력 신호를 반전시키는 래치를 포함하고, 상기 래치는 상기 초기값에 의하여 초기에 턴온되도록 제어되는 제1 트랜지스터; 및 상기 초기값에 의하여 초기 턴오프되도록 제어되며, 상기 제1 트랜지스터에 비하여 큰 사이즈를 갖는 제2 트랜지스터를 포함한다.
실시예에 따라, 상기 논리 연산기는 제1 내지 제k 출력 신호를 논리합 연산하는 논리합 연산기; 또는 제1 내지 제k 출력 신호를 논리합 연산하는 논리곱 연산기를 포함할 수 있다.
실시예에 따라, 상기 반도체 장치는 각각이 1비트 이상의 데이터를 저장할 수 있는 복수의 메모리셀들을 포함하는 메모리셀 어레이를 더 포함할 수 있다.
실시예에 따라, 상기 제1 내지 제k(2이상의 정수) 레이저 검출기는 상기 메모리 셀 어레이의 내부에 분산 배치되거나, 상기 메모리 셀 어레이의 주변에 분산 배치될 수 있다.
본 발명의 실시 예에 따르면, 프로세서(100); 및 상기 프로세서에 의해 사용되는 데이터를 저장하는 메모리 장치를 포함하고, 상기 프로세서 및 상기 메모리 장치 중 적어도 하나는 초기값을 래치하고 레이저에 반응하여 상기 초기값을 반전시킴으로써 상기 레이저를 검출하는 래치를 포함하는 전자 시스템이 제공된다.
본 발명의 실시 예에 따르면, 래치를 이용하여 레이저 검출기를 구현함으로써, 작은 사이즈로 구현 가능하다. 또한, 본 발명의 실시예에 따른 래치를 이용한 레이저 검출기에 따르면, 레이저를 검출하는 즉시 출력 신호가 달라지므로, 판단(decision) 회로를 검출(sensing) 회로와 별도로 구비할 필요가 없어, 작은 사이즈로 구현 가능하다.
또한, 본 발명의 실시 예에 따르면, 래치를 구성하는 트랜지스터 중 레이저에 잘 반응해야 하는 트랜지스터와 레이저에 반응하지 않아야 하는 트랜지스터의 크기 및 레이아웃을 달리함으로써, 레이저 검출 성능이 향상된다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 레이저 검출기의 개략적인 구성 블록도이다.
도 2는 본 발명의 일 실시예에 따른 레이저 검출기의 회로도이다.
도 3은 도 2에 도시된 레이저 검출기의 개략적인 동작 타이밍도이다.
도 4는 도 2에 도시된 레이저 검출기의 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 레이저 검출기의 회로도이다.
도 6은 본 발명의 또 다른 실시예에 따른 레이저 검출기의 회로도이다.
도 7은 본 발명의 또 다른 실시예에 따른 레이저 검출기의 회로도이다.
도 8은 도 2에 도시된 제1 NMOS 트랜지스터의 수직 레이아웃의 일 실시예를 개략적으로 나타내는 도면이다.
도 9는 도 2에 도시된 제2 NMOS 트랜지스터의 수직 레이아웃의 일 실시예를 개략적으로 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 전자 시스템의 개략적인 구성 블록도이다.
도 11a는 도 10에 도시된 메모리 장치의 일 실시예를 개략적으로 나타내는 도면이다.
도 11b는 도 10에 도시된 메모리 장치의 다른 실시예를 개략적으로 나타내는 도면이다.
도 12는 본 발명의 실시예에 따른 레이저 검출 모듈을 개략적으로 나타내는 도면이다.
도 13은 본 발명의 다른 실시 예에 따른 전자 시스템의 구성 블록도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 전자 시스템의 구성 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 레이저 검출기의 개략적인 구성 블록도이다. 이를 참조하면, 레이저 검출기(10)는 래치(100) 및 초기값 설정회로(20)를 포함한다.
초기값 설정회로(20)는 래치(100)의 초기값을 설정한다.
래치(100)는 초기에는 초기값 설정회로(20)에 의해 설정된 초기값을 출력 신호(또는 반전 출력 신호)로 래치하고, 레이저 공격에 있으면 레이저에 응답하여 출력 신호를 반전시킴으로써 레이저를 검출한다.
래치(100)는 제1 및 제2 인버터(110, 120)를 포함할 수 있다.
제1 인버터(110)의 출력 노드(N1)은 제2 인버터(120)의 입력에 연결되고, 제2 인버터(120)의 출력 노드(N2)은 제1 인버터(110)의 입력에 연결된다.
제1 인버터(110)는 출력 신호(OUT)를 발생하고, 제2 인버터(120)는 제1 인버터(110)의 출력 신호(OUT)를 반전하여 반전 출력 신호(OUTB)를 발생한다. 반전 출력 신호(OUTB)는 제1 인버터(110)의 입력 신호로 제공된다.
초기값 설정회로(20)는 리셋 신호(RESET)에 응답하여 래치(100)의 출력 신호(OUT) 및 반전 출력 신호(OUTB) 중 적어도 하나의 초기값을 설정한다.
도 1의 실시예에서는, 초기값 설정회로(20)는 제1 노드(N1)에 연결되어, 래치(100)의 출력 신호(OUT)의 초기값을 설정하나, 다른 실시예에서는, 초기값 설정회로(20)는 제2 노드(N2)에 연결되어, 래치(100)의 반전 출력 신호(OUTB)의 초기값을 설정할 수도 있다.
도 2는 본 발명의 일 실시예에 따른 레이저 검출기의 회로도이다. 이를 참조하면, 레이저 검출기(10a)는 래치(100a) 및 초기값 설정회로(20a)를 포함한다.
레이저 검출기(10a)는 제1 및 제2 인버터(110a, 120a)를 포함한다.
제1 인버터(110a)는 제1 전원 전압(VDD)와 제1 노드(N1) 사이에 연결되고 그 게이트로는 반전 출력 신호(OUTB)를 수신하는 제1 PMOS 트랜지스터(PT1) 및 제1 노드(N1)와 제2 전원 전압(VSS) 사이에 연결되고 그 게이트로는 반전 출력 신호(OUTB)를 수신하는 제1 NMOS 트랜지스터(NT1)를 포함할 수 있다.
제2 인버터(120a)는 제1 전원 전압(VDD)와 제2 노드(N2) 사이에 연결되고 그 게이트로는 출력 신호(OUT)를 수신하는 제2 PMOS 트랜지스터(PT2) 및 제2 노드(N2)와 제2 전원 전압(VSS) 사이에 연결되고 그 게이트로는 출력 신호(OUT)를 수신하는 제2 NMOS 트랜지스터(NT2)를 포함할 수 있다.
실시예에 따라, 제1 전원 전압(VDD)은 양(+)의 전압이고, 제2 전원 전압(VSS)은 접지 전압 또는 0 이하의 전압일 수 있다.
초기값 설정회로(20a)는 제1 노드(N1)와 제2 전원 전압(VSS) 사이에 연결되고 그 게이트로는 리셋 신호(RESET)를 수신하는 NMOS 트랜지스터(21)를 포함할 수 있다.
NMOS 트랜지스터(21)는 리셋 신호(RESET)에 응답하여 턴온되어 출력 신호(OUT)를 로우레벨(예컨대, VSS)로 초기화할 수 있다.
제1 및 제2 PMOS 트랜지스터(PT1, PT2) 및 제1 및 제2 NMOS 트랜지스터(NT1, NT2)중 일부는 레이저에 대한 반응성을 높이기 위하여 설계(예컨대, 레이아웃)되고, 나머지는 레이저에 대한 반응성을 억제하기 위하여 설계(예컨대, 레이아웃)될 수 있다.
예컨대, 제1 및 제2 PMOS 트랜지스터(PT1, PT2) 및 제1 및 제2 NMOS 트랜지스터(NT1, NT2)중 일부는 레이저에 대한 반응성을 높이기 위하여 사이즈(예컨대, 액티브 영역)가 증가되고, 나머지는 레이저에 대한 반응성을 억제하기 위하여 사이즈(예컨대, 액티브 영역)가 작게 설계될 수 있다.
실시예에 따라, 제1 NMOS 트랜지스터(NT1) 및 제2 PMOS 트랜지스터(PT2)는 초기값 설정회로(20a)에 의하여 초기에 턴온(turn-on)되도록 제어되고, 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2)는 초기값 설정회로(20a)에 의하여 초기에 턴오프(turn-off)되도록 제어된다.
초기에 턴온되도록 제어되는 제1 NMOS 트랜지스터(NT1) 및 제2 PMOS 트랜지스터(PT2)는 레이저에 반응하지 않도록 작은 사이즈를 가질 수 있고, 초기에 턴오프되도록 제어되는 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2)는 레이저에 잘 반응할 수 있도록 큰 사이즈를 가질 수 있다.
제1 NMOS 트랜지스터(NT1) 및 제2 PMOS 트랜지스터(PT2), 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2) 각각의 사이즈를 조절하기 위하여 각 트랜지스터의 액티브 영역의 길이 대 폭의 비(ratio of width to length, W/L)가 조절될 수 있고, 길이 대 폭의 비(W/L)를 조절하기 위하여 각 트랜지스터의 액티브 영역의 길이(length) 및/또는 폭(width)가 조절될 수 있다.
실시예에 따라, 제1 NMOS 트랜지스터(NT1) 대 제2 NMOS 트랜지스터(NT2)의 액티브 영역의 길이 대 폭의 비는 1:2일 수 있고, 제2 PMOS 트랜지스터(PT2) 대 제1 PMOS 트랜지스터(PT1)의 액티브 영역의 길이 대 폭의 비 역시 1:2 일수 있으나 이에 한정되는 것은 아니다.
실시예에 따라, 제1 NMOS 트랜지스터(NT1) 및 제2 PMOS 트랜지스터(PT2)가 레이저에 반응하지 않도록 하기 위하여, 제1 NMOS 트랜지스터(NT1) 및 제2 PMOS 트랜지스터(PT2)는 메탈층에 의하여 덮여지도록 레이아웃될 수 있고, 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2)가 레이저에 잘 반응할 수 있도록 하기 위하여 제1 PMOS 트랜지스터(PT1) 및 제2 NMOS 트랜지스터(NT2)는 메탈층에 의하여 덮여지지 않도록 레이아웃될 수 있다. 트랜지스터들의 레이아웃에 대해서는 도 8 및 도 9를 참조하여 상세히 후술한다.
도 3은 도 2에 도시된 레이저 검출기의 개략적인 동작 타이밍도이다. 도 4는 도 2에 도시된 레이저 검출기(10a)의 동작을 설명하기 위한 도면이다.
도 2 내지 도 4를 참조하여, 레이저 검출기(10a)의 동작을 설명하면 다음과 같다.
제1 구간(초기 리셋 구간, 도 3의 1구간)에서 리셋 신호(RESET)가 하이레벨로 설정되면, 초기값 설정회로(20a)의 NMOS 트랜지스터(21)가 턴온(turn-on)되어, 출력 신호(OUT)는 로우레벨(예컨대, 0V)의 초기값을 갖게 된다. 그러면, 제2 인버터(120a)는 로우레벨의 출력 신호(OUT)를 반전하여, 하이레벨(예컨대, VDD)의 반전 출력 신호(OUTB)를 출력한다.
따라서, 초기 리셋 구간(도 3의 1구간)에서 초기값 설정회로(20a)에 의하여, 래치(100a)의 출력 신호(OUT) 및 반전 출력 신호(OUTB)는 각각 로우레벨(예컨대, 0V) 및 하이레벨(예컨대, VDD)로 설정된다.
이후 제2 구간(도 3의 2구간)에서 리셋 신호(RESET)가 로우레벨로 변경되어도, 래치(100a)의 출력 신호(OUT) 및 반전 출력 신호(OUTB)는 초기값으로 유지된다.
로우레벨(예컨대, 0V)로 초기화된 출력 신호(OUT)에 의하여, 초기 리셋 구간(도 3의 1구간) 및 제2 구간(도 3의 2구간)에서 제2 PMOS 트랜지스터(PT2)는 턴온 상태이고, 제2 NMOS 트랜지스터(NT2)는 턴오프 상태이다.
제3 구간(도 3의 3구간)에서 레이저 공격(laser attack)이 발생하면, 제2 PMOS 트랜지스터(PT2)에 비하여 제2 NMOS 트랜지스터(NT2)가 레이저에 더 잘 반응하도록 설계되어 있으므로, 제2 NMOS 트랜지스터(NT2)의 누설 전류(leakage current, ILEAK)가 증가한다.
구체적으로는, 레이저 공격이 발생하면 제2 NMOS 트랜지스터(NT2)의 리버스 정션(Reverse junction)에서 전자-홀 쌍(electron-hole pair)가 발생하여 누설 전류(ILEAK)가 발생한다.
이에 따라, 제2 노드(N2)의 전압이 제1 전원 전압(VDD)에서 누설 전류(ILEAK) 및 제2 PMOS 트랜지스터(PT2)의 턴온 저항(RPON)을 곱한 전압(ILEAK * RPON) 만큼 낮아진다. 이 때, 누설 전류(ILEAK)는 정션의 크기와 레이저에 노출되는 양에 비례한다.
레이저 공격으로 인하여 발생하는 누설 전류(ILEAK)가 제2 PMOS 트랜지스터(PT2)의 턴온 전류(turn-on current) 보다 커지면 출력 신호(OUT) 및 반전 출력 신호(OUTB)가 반전된다. 즉 반전 출력 신호(OUTB)는 로우레벨(예컨대, 0V)가 되고, 출력 신호(OUT)는 하이레벨(예컨대, VDD)로 된다.
이와 같이, 레이저 공격이 발생하면, 래치(100a)의 출력 신호(OUT)가 초기값(예컨대, 로우레벨)에서 반대값(예컨대, 하이레벨)으로 변경되므로, 레이저 공격을 검출할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 레이저 검출기(10a)는 레이저를 검출하는 즉시 래치(100a)의 출력 신호(OUT)가 달라지므로, 판단(decision) 회로를 별도로 구비할 필요가 없다.
따라서, 본 발명의 실시예에 따른 레이저 검출기(10a)는 작은 사이즈로 구현 가능하다.
도 5는 본 발명의 다른 실시예에 따른 레이저 검출기의 회로도이다. 도 5에 도시된 레이저 검출기(10b)는 도 2에 도시된 레이저 검출기(10a)와 유사하므로, 설명의 중복을 피하기 위하여 차이점 위주로 기술한다.
레이저 검출기(10b)는 래치(100b) 및 초기값 설정회로(20a)를 포함한다. 래치(100b)는 제1 및 제2 인버터(110a, 120b)를 포함한다.
제1 인버터(110a)는 도 2의 제1 인버터(110a)와 동일하다.
제2 인버터(120b)는 도 2의 제2 인버터(120a)와 유사하지만, 제2 노드(N2)와 제2 전원 전압(VSS) 사이에 병렬로 연결되는 제3 및 제4 NMOS 트랜지스터들(NT21, NT22)를 포함하는 점에서 차이가 있다. 제 2-1 및 제 2-2 NMOS 트랜지스터들(NT21, NT22) 각각의 게이트는 제1 노드(N1)에 공통 연결된다.
도 5의 실시예에서는, 제2 노드(N2)와 제2 전원 전압(VSS) 사이에 둘 이상의 NMOS 트랜지스터들을 병렬 연결함으로써, 도 2의 제2 NMOS 트랜지스터(NT2)의 사이즈(예컨대, 액티브 영역의 폭(width))을 증가시킨 것과 동일한 효과를 얻을 수 있다.
도 5의 실시예에서는, 제3 및 제4 NMOS 트랜지스터들(NT21, NT22)를 병렬 연결하여, 도 2의 제2 NMOS 트랜지스터(NT2)의 사이즈를 증가시켰으나, 실시예에 따라, 제1 PMOS 트랜지스터(PT1)의 사이즈를 증가시키기 위하여 제1 전원 전압(VDD)과 제1 노드(N1) 사이에 둘 이상의 PMOS 트랜지스터를 병렬로 연결할 수 있다.
또한, 실시예에 따라, 둘 이상의 PMOS 트랜지스터를 병렬 연결하여 도 2의 제1 PMOS 트랜지스터(PT1)를 구현하고, 둘 이상의 NMOS 트랜지스터를 병렬 연결하여 제2 NMOS 트랜지스터(NT2)를 구현할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 레이저 검출기의 회로도이다. 도 6에 도시된 레이저 검출기(10c)는 도 2에 도시된 레이저 검출기(10a)와 유사하므로, 설명의 중복을 피하기 위하여 차이점 위주로 기술한다.
도 6을 참조하면, 레이저 검출기(10c)는 래치(100c) 및 초기값 설정회로(20a)를 포함한다. 래치(100c)는 제1 및 제2 인버터(110a, 120c)를 포함한다.
제1 인버터(110a)는 도 2의 제1 인버터(110a)와 동일하다.
제2 인버터(120c)는 도 2의 제2 인버터(120a)와 유사하지만, 제1 전원 전압(VDD)와 제2 노드(N2) 사이에 직렬로 연결되는 제3 및 제4 PMOS 트랜지스터들(PT21, PT22)를 포함하는 점에서 차이가 있다. 제3 및 제4 PMOS 트랜지스터들(PT21, PT22) 각각의 게이트는 제1 노드(N1)에 공통 연결된다.
도 6의 실시예에서는, 제1 전원 전압(VDD)와 제2 노드(N2) 사이에 둘 이상의 PMOS 트랜지스터들을 직렬 연결함으로써, 도 2의 제2 PMOS 트랜지스터(PT2)의 액티브 영역의 길이(length)을 증가시킨 것과 동일한 효과를 얻을 수 있다.
도 6의 실시예에서는, 제3 및 제4 PMOS 트랜지스터들(PT21, PT22)를 직 렬 연결하여, 도 2의 제2 PMOS 트랜지스터(PT2)의 액티브 영역의 길이(length)를 증가시켰으나, 실시예에 따라, 제1 NMOS 트랜지스터(NT1)의 액티브 영역의 길이를 증가시키기 위하여 제1 노드(N1)와 제2 전원 전압(VSS)과 사이에 둘 이상의 NMOS 트랜지스터를 직렬로 연결할 수 있다.
또한, 실시예에 따라, 둘 이상의 PMOS 트랜지스터를 직렬 연결하여 도 2의 제2 PMOS 트랜지스터(PT2)를 구현하고, 둘 이상의 NMOS 트랜지스터를 직렬 연결하여 제1 NMOS 트랜지스터(NT1)를 구현할 수 있다.
또한, 실시예에 따라, 둘 이상의 PMOS 트랜지스터를 병렬 연결하여 도 2의 제1 PMOS 트랜지스터(PT1)를 구현하고, 둘 이상의 NMOS 트랜지스터를 직렬 연결하여 제1 NMOS 트랜지스터(NT1)를 구현하고, 둘 이상의 PMOS 트랜지스터를 직렬 연결하여 도 2의 제2 PMOS 트랜지스터(PT2)를 구현하며, 둘 이상의 NMOS 트랜지스터를 병렬 연결하여 제2 NMOS 트랜지스터(NT2)를 구현할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 레이저 검출기의 회로도이다. 도 7에 도시된 레이저 검출기(10d)는 도 2에 도시된 레이저 검출기(10a)와 유사하므로, 설명의 중복을 피하기 위하여 차이점 위주로 기술한다.
도 7을 참조하면, 레이저 검출기(10d)는 래치(100a) 및 초기값 설정회로(20b)를 포함한다.
래치(100a)는 도 2에 도시된 래치(100a)와 동일하다.
초기값 설정회로(20b)는 제1 전원 전압(VDD)와 제2 노드(N2) 사이에 연결되고 그 게이트로는 리셋바 신호(RESETB)를 수신하는 PMOS 트랜지스터(22)를 포함할 수 있다. 리셋바 신호(RESETB)는 리셋 신호(RESET)의 반전 신호이다.
제1 구간(초기 리셋 구간, 도 3의 1구간)에서 리셋 신호(RESET)가 하이레벨로 설정되면 리셋바 신호(RESETB)는 로우레벨로 설정된다. 이에 따라, 초기값 설정회로(20b)의 PMOS 트랜지스터(22)가 턴온(turn-on)되어, 제2 노드(N2)의 신호, 즉 반전 출력 신호(OUTB)는 하이레벨(예컨대, VDD)의 초기값을 갖게 된다. 그러면, 제1 인버터(110a)는 하이레벨의 반전 출력 신호(OUTB)를 반전하여, 로우레벨(예컨대, 0V)의 출력 신호(OUT)를 출력한다.
따라서, 초기 리셋 구간(도 3의 1구간)에서 초기값 설정회로(20b)에 의하여, 래치(100a)의 출력 신호(OUT) 및 반전 출력 신호(OUTB)는 각각 로우레벨(예컨대, 0V) 및 하이레벨(예컨대, VDD)로 설정된다.
이후 제2 구간(도 3의 2구간)에서 리셋 신호(RESET)가 로우레벨로 변경되어 리셋바 신호(RESETB)는 하이레벨로 변경되어도, 래치(100a)의 출력 신호(OUT) 및 반전 출력 신호(OUTB)는 초기값으로 유지된다.
도 7의 실시예는 도 2의 실시예에서 초기값 설정회로(20a)만 달라진 변형예에 해당한다. 이와 마찬가지로,, 도 5 또는 도 6의 실시예에서 초기값 설정회로(20a)가 도 7에 도시된 초기값 설정회로(20b)로 대체될 수 있다.
초기값 설정회로(20a 또는 20b)는 레이저에 민감하지 않아야 하므로, 초기값 설정회로(20a 또는 20b)의 트랜지스터(21 또는 22)는 적어도 하나의 메탈층에 의하여 덮여지도록 레이아웃될 수 있다.
도 8은 도 2에 도시된 제1 NMOS 트랜지스터(NT1)의 수직 레이아웃의 일 실시예를 개략적으로 나타내는 도면이다. 도 9는 도 2에 도시된 제2 NMOS 트랜지스터의 수직 레이아웃의 일 실시예를 개략적으로 나타내는 도면이다.
도 8을 참조하면, 반도체 기판(P_sub)에 제1 NMOS 트랜지스터(NT1)의 제1 및 제2 소오스/드레인 영역(153, 155)이 형성된다. 소오스/드레인 영역(153, 155)은 인가되는 전압에 따라, 소오스로 동작할 수 있고 드레인으로 동작할 수도 있음을 의미한다.
제1 및 제2 소오스/드레인 영역(153, 155) 위에 폴리층(poly layer)가 형성되고, 그 위로 둘 이상의 메탈층(metal layer)(Metal 1~Metal5)이 형성될 수 있다.
제1 NMOS 트랜지스터(NT1)는 레이저에 반응하지 않도록 하기 위하여, 제1 NMOS 트랜지스터(NT1)의 액티브 영역이 적어도 하나의 메탈층에 의하여 덮여지도록 레이아웃될 수 있다.
도 8에 도시된 바와 같이, 제1 및 제2 소오스/드레인 영역(153) 위로 레이저 공격이 가해져도 메탈층(Metal2)에 의하여 레이저가 차단되므로, 제1 NMOS 트랜지스터(NT1)는 레이저에 반응하지 않는다.
도 8에는 제1 NMOS 트랜지스터(NT1)의 레이아웃을 예시적으로 도시하지만, 제2 PMOS 트랜지스터(PT2) 역시 제2 PMOS 트랜지스터(PT2)의 액티브 영역(소오스 및 드레인 영역)이 적어도 하나의 메탈층에 의하여 덮여지도록 레이아웃될 수 있다. 이에 따라, 제2 PMOS 트랜지스터(PT2) 역시 레이저에 반응하지 않도록 설계될 수 있다.
도 9를 참조하면, 반도체 기판(P_sub)에 제2 NMOS 트랜지스터(NT2)의 제1 및 제2 소오스/드레인 영역(163, 165)이 형성된다.
제1 및 제2 소오스/드레인 영역(163, 165) 위에 폴리층(poly layer)가 형성되고, 그 위로 둘 이상의 메탈층(metal layer)(Metal 1~Metal5)이 형성될 수 있다.
제2 NMOS 트랜지스터(NT2)는 레이저에 잘 반응할 수 있도록 하기 위하여, 제2 NMOS 트랜지스터(NT2)의 액티브 영역의 적어도 일부는 메탈층에 의하여 덮여지지 않도록 레이아웃될 수 있다.
도 9에 도시된 바와 같이, 제1 소오스/드레인 영역(163)의 일부는 메탈층에 의해 가려지지 않도록 레이아웃 됨으로써, 제2 NMOS 트랜지스터(NT2)는 레이저에 잘 반응할 수 있다.
구체적으로는, 레이저 공격이 발생하면 레이저가 입력되는 제2 NMOS 트랜지스터(NT2)의 제1 및 제2 소오스/드레인 영역(163)에서 전자-홀 쌍(electron-hole pair)가 발생하여 상술한 바와 같이, 누설 전류(ILEAK)가 발생한다.
도 9에는 제2 NMOS 트랜지스터(NT2)의 레이아웃을 예시적으로 도시하지만, 제1 PMOS 트랜지스터(PT1) 역시 제1 PMOS 트랜지스터(PT1)의 액티브 영역(소오스 및 드레인 영역)의 일부는 메탈층에 의하여 가려지지 않도록 레이아웃될 수 있다. 이에 따라, 제1 PMOS 트랜지스터(PT1) 역시 레이저에 잘 반응하도록 설계될 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따르면, 래치를 구성하는 트랜지스터 중 레이저에 잘 반응해야 하는 트랜지스터와 레이저에 반응하지 않아야 하는 트랜지스터의 크기(액티브 영역의 길이 또는 폭 등) 및 레이아웃을 달리함으로써, 레이저를 검출할 수 있는 감도(sensitivity)가 향상된다.
도 10은 본 발명의 일 실시예에 따른 전자 시스템의 개략적인 구성 블록도이다.
도 10을 참조하면, 전자 시스템은 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), 모바일 인터넷 장치(mobile internet device(MID), 웨어러블 컴퓨터, 사물 인터넷 (internet of things(IoT)) 장치, 또는 만물 인터넷(internet of everything(IoE)) 장치로 구현될 수 있다.
도 10의 전자 시스템은 SoC(200), 디스플레이 장치(295) 및 외부 메모리(30)를 포함한다. 각 구성 요소(200, 295 및 30)는 별개의 칩으로 구현될 수 있다. 실시예에 따라 시스템은 다른 구성 요소(예컨대, 카메라 인터페이스)를 더 포함할 수 있다.
도 10의 전자 시스템은 정지 영상 신호(또는 정지 영상) 또는 동영상 신호(또는 동영상)를 디스플레이 패널(25)에서 디스플레이할 수 있는 이동 전화기(mobile phone), 스마트폰(smartphone), 태블릿 PC(tablet personal computer), PDA(personal digital assistant), 또는 PMP(portable multimedia player) MP3 플레이어, 또는 차량용 네비게이션 시스템(automotive navigation system) 등과 같은 이동 장치(mobile device), 소형 기기(handheld device) 또는 소형 컴퓨터(handheld computer)일 수 있다.
디스플레이 장치(295)는 디스플레이 드라이버(미도시)와 디스플레이 패널(미도시)을 포함할 수 있다. 디스플레이 장치(295)는 SoC(200)에서 출력된 영상 신호를 디스플레이 할 수 있다.
예컨대, 디스플레이 장치(295)는 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(Organic LED) 디스플레이, 또는 AMOLED(active-matrix OLED) 디스플레이로 구현될 수 있다.
외부 메모리(30)는 SoC(200)에서 실행되는 프로그램 명령들(program instructions)을 저장한다. 또한, 외부 메모리(30)는 디스플레이 장치(295)에 스틸 이미지들(still images) 또는 무빙 이미지(moving image)를 디스플레이하기 위한 이미지 데이터를 저장할 수 있다.
외부 메모리(30)는 휘발성 메모리 또는 불휘발성 메모리일 수 있다. 상기 휘발성 메모리는 DRAM(dynamic random access memory), SRAM(static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다. 상기 불휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), PRAM(Phase change RAM), 저항 메모리일 수 있다.
SoC(200)는 외부 메모리(30) 및/또는 디스플레이 장치(295)를 제어한다. 실시 예에 따라 SoC(200)는 집적 회로(integrated circuit(IC)), 프로세서(processor), 어플리케이션 프로세서(application processor), 멀티 미디어 프로세서(multimedia processor), 또는 집적된 멀티 미디어 프로세서(integrated multimedia processor)라고 호칭될 수 있다.
SoC(200)는 중앙처리장치(central processing unit(CPU); 240), ROM(read only memory; 210), RAM(random access memory; 220), 타이머(230), 디스플레이 컨트롤러(290), 그래픽 프로세싱 유닛(graphics processing unit(GPU); 250), 메모리 컨트롤러(260), 클럭 관리 유닛(clock management unit(CMU); 270), 및 시스템 버스(280)를 포함할 수 있다. SoC(200)는 도시된 구성 요소 이외에 다른 구성 요소들을 더 포함할 수 있다.
프로세서(processor)라고도 불릴 수 있는 CPU(240)는 외부 메모리(30)에 저장된 프로그램들 및/또는 데이터를 처리 또는 실행할 수 있다. 예컨대, CPU(240)는 클럭 신호 모듈(미도시)로부터 출력된 동작 클락 신호에 응답하여 상기 프로그램들 및/또는 상기 데이터를 처리 또는 실행할 수 있다.
CPU(240)는 멀티-코어 프로세서(multi-core processor)로 구현될 수 있다. 상기 멀티-코어 프로세서는 두 개 또는 그 이상의 독립적인 실질적인 프로세서들('코어들(cores)'이라고 불림)을 갖는 하나의 컴퓨팅 컴포넌트(computing component)이고, 상기 프로세서들 각각은 프로그램 명령들(program instructions)을 읽고 실행할 수 있다.
ROM(210), RAM(220), 및/또는 외부 메모리(30)에 저장된 프로그램들 및/또는 데이터는 필요에 따라 CPU(240)의 메모리(미도시)에 로드(load)될 수 있다.
ROM(210)은 영구적인 프로그램들 및/또는 데이터를 저장할 수 있다.
ROM(210)은 EPROM(erasable programmable read-only memory) 또는 EEPROM (electrically erasable programmable read-only memory)으로 구현될 수 있다.
RAM(220)은 프로그램들, 데이터, 또는 명령들(instructions)을 일시적으로 저장할 수 있다. 예컨대, 외부 메모리(30)에 저장된 프로그램들 및/또는 데이터는 CPU(240)의 제어에 따라 또는 ROM(210)에 저장된 부팅 코드(booting code)에 따라 RAM(220)에 일시적으로 저장될 수 있다. RAM(220)은 DRAM(dynamic RAM) 또는 SRAM(static RAM)으로 구현될 수 있다.
타이머(230)는 CMU(270)로부터 출력된 동작 클락 신호에 기초하여 시간을 나타내는 카운트 값을 출력할 수 있다.
GPU(250)는 메모리 컨트롤러(260)에 의해 외부 메모리(30)로부터 리드 (read)된 데이터를 디스플레이 디바이스(295)에 적합한 신호로 변환할 수 있다.
CMU(270)는 동작 클락 신호를 생성한다. CMU(270)는 위상 동기 루프(phase locked loop(PLL)), 지연 동기 루프(delayed locked loop(DLL)), 또는 크리스탈 오실레이터 등과 같은 클락 신호 생성 장치를 포함할 수 있다.
메모리 컨트롤러(260)는 외부 메모리(30)와 인터페이스한다. 메모리 컨트롤러(260)는 외부 메모리(30)의 동작을 전반적으로 제어하며, 호스트와 외부 메모리(30) 사이의 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(260)는 호스트의 요청에 따라 외부 메모리(30)에 데이터를 쓰거나 외부 메모리(30)로부터 데이터를 읽을 수 있다. 여기서, 호스트는 CPU(240), GPU(250), 또는 디스플레이 컨트롤러(200)와 같은 마스터(master) 장치일 수 있다.
디스플레이 컨트롤러(200)는 디스플레이 디바이스(295)의 동작을 제어한다.
디스플레이 컨트롤러(200)는 디스플레이 디바이스(295)를 통해 디스플레이할 이미지 데이터를 시스템 버스(280)를 통하여 수신하고, 이를 디스플레이 디바이스(295)로 전송하기 위한 신호(예컨대, 인터페이스 규격에 따른 신호)로 변환하여, 상기 디스플레이 디바이스(295)로 전송한다.
각 구성 요소(210, 220, 230, 240, 250, 260, 270, 및 290)는 시스템 버스(280)를 통하여 서로 통신할 수 있다. 즉, 시스템 버스(280)는 SoC(200)의 각 구성요소를 연결하여 각 구성요소간 데이터 송수신의 통로 역할을 한다. 또한, 시스템 버스(280)는 각 구성요소간 제어 신호의 전송 통로 역할을 할 수 있다.
도 10에 도시된 각 구성 요소(210, 220, 230, 240, 250, 260, 270, 및 290) 중 적어도 하나는 본 발명의 실시예에 따른 레이저 검출기(10)를 포함할 수 있다. 레이저 검출기(10)가 레이저 공격을 검출하면, 검출 신호를 CPU(240)로 전송할 수 있다. 이에 따라, CPU(240)는 미리 정해진 시나리오에 따라 레이저 공격에 대처(예컨대, 해당 구성요소의 전원 차단 등)할 수 있다. 또한 본 발명의 실시예에 따른 레이저 검출기(10)는 외부 메모리(30)에 구비될 수도 있다.
도 11a는 도 10에 도시된 메모리 장치(30)의 일 실시예(30a)를 개략적으로 나타내는 도면이다. 도 11a를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(30a)는 액세스 회로(31) 및 메모리 셀 어레이(33a)를 포함한다.
메모리 셀 어레이(33a)는 각각이 1비트 이상의 데이터를 저장할 수 있는 복수의 메모리셀들을 포함한다. 복수의 메모리셀들 각각은 비휘발성 메모리셀일 수도 있고, 휘발성 메모리셀일 수도 있다.
메모리셀 어레이(33a)는 2차원적으로 동일한 평면(또는 레이어(layer))에 배치(또는 구현)될 수 있다. 실시예에 따라, 메모리 셀 어레이(33a)는 웨이퍼 적층(wafer stack), 칩 적층(chip stack) 또는 셀 적층(cell stack)을 통하여 3차원적으로 구현될 수 있다.
액세스 회로(31)는 외부, 예컨대 메모리 컨트롤러(260)로부터 출력된 명령 (또는 명령 세트들(command sets))과 어드레스에 따라 데이터 액세스 동작, 예컨대 쓰기(write) 동작, 읽기(read) 동작, 또는 소거(erase) 동작을 수행하기 위하여 메모리 셀 어레이(33a)를 액세스한다.
액세스 회로(31) 및 메모리셀 어레이(33a)는 각각 내부에 복수의 레이저 검출기(10)를 포함할 수 있다. 예컨대, 복수의 레이저 검출기(10)는 액세스 회로(31)의 내부 및 메모리셀 어레이(33a)의 내부에 분산 배치될 수 있다.
도 11b를 참조하면, 본 발명의 다른 실시예에 따른 메모리 장치(30b)는 도 11a에 도시된 메모리 장치(30a)와 마찬가지로, 액세스 회로(31) 및 메모리 셀 어레이(33b)를 포함한다.
메모리 셀 어레이(33b)는 도 11a에 도시된 메모리 셀 어레이(33a)와 달리, 메모리 셀 어레이(33b) 내부가 아닌 주변에 복수의 레이저 검출기(10)가 배치된다는 점에서 차이가 있다.
도 11a 및 도 11b의 레이저 검출기(10)는 도 1, 도 2, 도 5, 도 6 또는 도 7에 도시된 레이저 검출기일 수 있다. 레이저 검출기(10)는 상술한 바와 같이, 초기값으로 설정된 후, 레이저에 응답하여, 초기값의 반전값을 출력함으로써 레이저 공격을 검출할 수 있다.
도 12는 본 발명의 실시예에 따른 레이저 검출 모듈을 개략적으로 나타내는 도면이다.
도 12를 참조하면, 본 발명의 실시예에 따른 레이저 검출 모듈(11)은 복수(k, k는 2이상의 정수)의 레이저 검출기들(10-1, 10-2, ..., 10-k) 및 논리 연산기(13)를 포함할 수 있다.
복수의 레이저 검출기들(10-1, 10-2, ..., 10-k) 각각은 도 1, 도 2, 도 5, 도 6 또는 도 7에 도시된 레이저 검출기일 수 있다
논리 연산기(13)는 복수의 레이저 검출기들(10-1, 10-2, ..., 10-k)로부터 출력되는 출력 신호들(OUT1~OUTk)를 논리합하여 검출 신호(FOUT)로서 출력할 수 있다.
실시예에 따라, 복수의 레이저 검출기들(10-1, 10-2, ..., 10-k)의 출력 신호들(OUT1~OUTk) 각각은 로우레벨(예컨대, 0V)의 초기값을 갖도록 설정될 수 있다. 이에 따라, 논리 연산기(13)로부터 출력되는 검출 신호(FOUT) 역시 로우레벨(예컨대, 0V)의 초기값을 가질 수 있다.
레이저 공격(laser attack)이 발생하면, 복수의 레이저 검출기들(10-1, 10-2, ..., 10-k) 중 적어도 하나가 레이저에 반응하여 해당 출력 신호(OUT1~OUTk)를 반전시킬 수 있다. 즉, 복수의 레이저 검출기들(10-1, 10-2, ..., 10-k) 중 적어도 하나에 의하여 레이저 공격이 검출되면, 출력 신호들(OUT1~OUTk) 중 적어도 하나의 출력 신호(OUT)가 하이레벨(예컨대, VDD)로 반전된다. 이에 따라, 논리 연산기(13)로부터 출력되는 검출 신호(FOUT) 역시 하이레벨(예컨대, 0V)로 반전된다. 검출 신호(FOUT)는 도 12의 메모리 컨트롤러(260) 또는 CPU(240)로 전달되고, 메모리 컨트롤러(260) 또는 CPU(240)는 검출 신호(FOUT)에 응답하여 해당 소자(예컨대, 메모리)의 전원을 끄는 등, 필요한 조치를 취할 수 있다.
도 12의 실시예에서, 논리 연산기(13)는 출력 신호들(OUT1~OUTk)를 논리합하는 논리합 연산기로 구현되나, 다른 실시예에서는, 논리 연산기(13)는 출력 신호들(OUT1~OUTk)를 논리곱하는 논리곱 연산기 또는, 출력 신호들(OUT1~OUTk)의 반전 신호들, 즉 반전 출력 신호들을 논리곱하는 논리곱 연산기로 구현될 수 있다.
도 11a 또는 도 11b의 실시예에 따른 메모리 장치(30a, 30b)는 도 12에 도시된 논리 연산기(13)를 하나 이상 포함할 수 있다. 예를 들어, 복수의 레이저 검출기들을 둘 이상의 그룹으로 나누고, 각 그룹마다 논리 연산기(13)를 연결하여, 각 그룹별 검출 신호(FOUT)를 출력할 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 전자 시스템의 구성 블록도이다.
이를 참조하면, 전자 시스템(400)은 PC(personal computer) 또는 데이터 서버, 랩탑(laptop) 컴퓨터 또는 휴대용 장치로 구현될 수 있다. 휴대용 장치는 이동 전화기, 스마트 폰(smart phone), 태블릿 (tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라 (digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
전자 시스템(400)은 SoC(200), 파워 소스(410), 저장 장치(420), 메모리(430), 입출력 포트들(440), 확장 카드(450), 네트워크 장치(460), 및 디스플레이(470)를 포함한다. 실시 예에 따라. 전자 시스템(400)은 카메라 모듈(480)을 더 포함할 수 있다.
SoC(200)는 구성 요소들(elements; 410~480) 중에서 적어도 하나의 동작을 제어할 수 있다. SoC(200)는 도 10에 도시된 SoC(200)일 수 있다.
파워 소스(410)는 구성 요소들(405 및 420~480) 중에서 적어도 하나로 동작 전압을 공급할 수 있다.
저장 장치(420)는 하드디스크 드라이브(hard disk drive) 또는 SSD(solid state drive)로 구현될 수 있다.
메모리(430)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 실시 예에 따라, 메모리(430)에 대한 데이터 액세스 동작, 예컨대, 리드 동작, 라이트 동작(또는 프로그램 동작), 또는 이레이즈 동작을 제어할 수 있는 메모리 컨트롤러는 SoC(200)에 집적 또는 내장될 수 있다. 다른 실시 예에 따라, 상기 메모리 컨트롤러는 SoC(200)와 메모리(430) 사이에 구현될 수 있다.
입출력 포트들(440)은 전자 시스템(400)으로 데이터를 전송하거나 또는 전자 시스템(400)으로부터 출력된 데이터를 외부 장치로 전송할 수 있는 포트들을 의미한다. 예컨대, 입출력 포트들(440)은 컴퓨터 마우스와 같은 포인팅 장치(pointing device)를 접속하기 위한 포트, 프린터를 접속하기 위한 포트, 또는 USB 드라이브를 접속하기 위한 포트일 수 있다.
확장 카드(450)는 SD(secure digital) 카드 또는 MMC(multimedia card)로 구현될 수 있다. 실시 예에 따라, 확장 카드(450)는 SIM(Subscriber Identification Module) 카드 또는 USIM(Universal Subscriber Identity Module) 카드일 수 있다.
네트워크 장치(460)는 전자 시스템(400)을 유선 네트워크 또는 무선 네트워크에 접속시킬 수 있는 장치를 의미한다.
디스플레이(470)는 저장 장치(420), 메모리(430), 입출력 포트들(440), 확장 카드(450), 또는 네트워크 장치(460)로부터 출력된 데이터를 디스플레이할 수 있다.
카메라 모듈(480)은 광학 이미지를 전기적인 이미지로 변환할 수 있는 모듈을 의미한다. 따라서, 카메라 모듈(480)로부터 출력된 전기적인 이미지는 저장 장치(420), 메모리(430), 또는 확장 카드(450)에 저장될 수 있다. 또한, 카메라 모듈 (480)로부터 출력된 전기적인 이미지는 디스플레이(420)를 통하여 디스플레이될 수 있다.
도 13에 도시된 각 구성 요소(200, 410 ~ 480) 중 적어도 하나는 상술한 본 발명의 실시예에 따른 레이저 검출기(10)를 포함할 수 있다.
도 14는 본 발명의 또 다른 실시 예에 따른 전자 시스템의 구성 블록도이다. 도 14를 참조하면, 전자 시스템(800)은 호스트 컴퓨터(host computer;810)와 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 전자 시스템(800)은 호스트 컴퓨터(810)와 메모리 카드(830)을 포함한다.
호스트 컴퓨터(810)는 호스트(840) 및 호스트 인터페이스(820)을 포함한다. 메모리 카드(830)는 메모리 컨트롤러(850), 카드 인터페이스(860) 및 메모리 장치(870)를 포함한다. 메모리 컨트롤러(850)는 반도체 메모리 장치(870)와 카드 인터페이스(860) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(860)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 실시 예에 따라 카드 인터페이스(860)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트 컴퓨터(810)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
메모리 카드(830)가 호스트 컴퓨터(810)에 장착되면, 카드 인터페이스(860)는 호스트(840)의 프로토콜에 따라 호스트(840)와 메모리 컨트롤러(850) 사이에서 데이터 교환을 인터페이스할 수 있다.
컴퓨터 시스템(800)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트 컴퓨터(810)의 호스트 인터페이스(820)와 접속될 때, 호스트 인터페이스(820)는 호스트(840)의 제어에 따라 카드 인터페이스(860)와 메모리 컨트롤러(850)를 통하여 반도체 메모리 장치(870)와 데이터 통신을 수행할 수 있다.
메모리 카드(830)는 상술한 본 발명의 실시예에 따른 레이저 검출기(10)를 하나 이상 구비할 수 있다.
실시예에 따라, 메모리 카드(830)는 본 발명의 실시예에 따른 레이저 검출 모듈(도 13의 11)을 구비할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1, 400: 전자 시스템
10, 10a, 10b, 10c, 10d: 레이저 검출기
20, 20a, 20b: 초기값 설정회로
21, 22: 트랜지스터
30: 외부 메모리
100, 100a, 100b, 100c: 래치
110, 110a, 120, 120a, 120b: 인버터
200: SoC
210: ROM(read only memory)
220: RAM(random access memory)
230: 타이머
240: 중앙처리장치(central processing unit(CPU)
250: 그래픽 프로세싱 유닛(graphics processing unit(GPU)
260: 메모리 컨트롤러
270: 클럭 관리 유닛(clock management unit(CMU);
280: 시스템 버스
295: 디스플레이 장치

Claims (20)

  1. 레이저 공격을 검출하기 위한 레이저 검출기에 있어서,
    반전 출력 신호를 반전하여 출력 신호를 발생하는 제1 인버터; 및 상기 출력 신호를 수신하여 상기 반전 출력 신호를 발생하는 제2 인버터를 포함하는 래치; 및
    상기 출력 신호 및 상기 반전 출력 신호 중 적어도 하나의 초기값을 설정하는 초기값 설정회로를 포함하고,
    상기 제1 인버터는
    상기 초기값에 의하여 초기 턴오프되도록 제어되는 제1 트랜지스터; 및
    상기 초기값에 의하여 초기에 턴온되도록 제어되는 제2 트랜지스터를 포함하고,
    상기 제2 인버터는
    상기 초기값에 의하여 초기 턴온되도록 제어되는 제3 트랜지스터; 및
    상기 초기값에 의하여 초기 턴오프되도록 제어되는 제4 트랜지스터를 포함하는 레이저 검출기.
  2. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제3 트랜지스터는 각각 PMOS 트랜지스터이고,
    상기 제2 트랜지스터 및 상기 제4 트랜지스터는 각각 NMOS 트랜지스터인 레이저 검출기.
  3. 제2항에 있어서,
    상기 제1 트랜지스터의 길이 대 폭의 비(ratio of width to length, W/L)는 상기 제3 트랜지스터의 길이 대 폭의 비 보다 크고,
    상기 제2 트랜지스터의 액티브 영역의 길이 대 폭의 비(ratio of width to length, W/L)는 상기 제4 트랜지스터의 액티브 영역의 길이 대 폭의 비보다 작은 레이저 검출기.
  4. 제2항에 있어서,
    상기 제2 트랜지스터 및 상기 제3 트랜지스터 각각의 액티브 영역은 메탈층에 의하여 덮여지도록 레이아웃되고,
    상기 제1 트랜지스터 및 상기 제4 트랜지스터 각각의 액티브 영역의 적어도 일부는 상기 메탈층에 의하여 덮여지지 않도록 레이아웃되는 레이저 검출기.
  5. 제2항에 있어서,
    상기 제1 트랜지스터는 제1 전원 전압와 제1 노드 사이에 연결되고 그 게이트로는 상기 반전 출력 신호를 수신하며,
    상기 제2 트랜지스터는 상기 제1 노드와 제2 전원 전압 사이에 연결되고 그 게이트로는 상기 반전 출력 신호를 수신하며,
    상기 제3 트랜지스터는 상기 제1 전원 전압와 제2 노드 사이에 연결되고 그 게이트로는 상기 출력 신호를 수신하며,
    상기 제4 트랜지스터는 상기 제2 노드와 상기 제2 전원 전압 사이에 연결되고 그 게이트로는 상기 출력 신호를 수신하는 레이저 검출기.
  6. 제5항에 있어서, 상기 초기값 설정회로는
    상기 제1 노드 또는 상기 제2 노드와 상기 제2 전원 전압 사이에 연결되고, 리셋 신호에 응답하여 동작하는 트랜지스터를 포함하는 레이저 검출기.
  7. 제5항에 있어서, 상기 초기값 설정회로는
    상기 제1 전원 전압과 상기 제1 노드 또는 상기 제2 노드 사이에 연결되고, 리셋 신호에 응답하여 동작하는 트랜지스터를 포함하는 레이저 검출기.
  8. 제5항에 있어서, 상기 제4 트랜지스터는 상기 제2 노드와 상기 제2 전원 전압 사이에 병렬로 연결되는 둘 이상의 트랜지스터들을 포함하는 레이저 검출기.
  9. 제5항에 있어서, 상기 제3 트랜지스터는 상기 제1 전원 전압과 상기 제1 노드 사이에 직렬로 연결되는 둘 이상의 트랜지스터들을 포함하는 레이저 검출기.
  10. 제5항에 있어서, 상기 제1 트랜지스터는 상기 제1 전원 전압과 상기 제1 노드 사이에 병렬로 연결되는 둘 이상의 트랜지스터들을 포함하는 레이저 검출기.
  11. 제5항에 있어서, 상기 제2 트랜지스터는 상기 제1 노드와 상기 제2 전원 전압 사이에 직렬로 연결되는 둘 이상의 트랜지스터들을 포함하는 레이저 검출기.
  12. 삭제
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10964649B2 (en) * 2018-08-03 2021-03-30 Arm Limited Tamper detection in integrated circuits
US11145608B2 (en) * 2019-03-20 2021-10-12 Qualcomm Incorporated Detection of laser-based security attacks
CN113711222B (zh) * 2020-08-07 2022-06-10 深圳市汇顶科技股份有限公司 用于芯片的激光注入攻击检测电路和安全芯片
KR20230009204A (ko) * 2021-07-08 2023-01-17 삼성전자주식회사 레이저 검출 회로 및 이를 포함하는 반도체 장치
EP4451272A1 (fr) * 2023-04-20 2024-10-23 STMicroelectronics International N.V. Procédé d'altération de données stockées dans une mémoire, et circuit intégré correspondant

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004206680A (ja) * 2002-12-13 2004-07-22 Renesas Technology Corp 半導体集積回路及びｉｃカード
JP2009003764A (ja) * 2007-06-22 2009-01-08 Seiko Epson Corp 半導体集積回路装置及び電子機器
JP2011165732A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体集積回路及びデータ処理システム

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4733961A (en) * 1983-03-07 1988-03-29 Texas Instruments Incorporated Amplifier for integrated laser/FLIR rangefinder
JP2994534B2 (ja) * 1993-09-09 1999-12-27 富士通株式会社 半導体記憶装置
JPH09246393A (ja) * 1996-03-08 1997-09-19 New Japan Radio Co Ltd 半導体集積回路のレイアウト方法
FR2771839B1 (fr) * 1997-11-28 2000-01-28 Sgs Thomson Microelectronics Memoire non volatile programmable et effacable electriquement
US5923613A (en) * 1998-03-18 1999-07-13 Etron Technology, Inc. Latched type clock synchronizer with additional 180°-phase shift clock
US6005797A (en) * 1998-03-20 1999-12-21 Micron Technology, Inc. Latch-up prevention for memory cells
KR100304195B1 (ko) * 1998-09-18 2001-11-22 윤종용 외부클럭신호를가지는동기형반도체메모리장치
DE10101995A1 (de) * 2001-01-18 2002-07-25 Philips Corp Intellectual Pty Schaltungsanordnung und Verfahren zum Schützen mindestens einer Chipanordnung vor Manipulation und/oder vor Mißbrauch
AU2002339874A1 (en) * 2001-05-23 2002-12-03 Canesta, Inc. Enhanced dynamic range conversion in 3-d imaging
WO2005029704A1 (en) * 2003-09-17 2005-03-31 The Regents Of The University Of California A dynamic and differential cmos logic with signal-independent power consumption to withstand differential power analysis
JP4121138B2 (ja) * 2004-05-26 2008-07-23 独立行政法人科学技術振興機構 光再構成可能論理回路
JP4179240B2 (ja) * 2004-07-08 2008-11-12 ソニー株式会社 レーザ駆動方法およびレーザ駆動装置
US7528357B2 (en) * 2005-04-21 2009-05-05 Applied Materials, Inc. Pulse detector which employs a self-resetting pulse amplifier
WO2006118284A1 (en) * 2005-04-27 2006-11-09 Semiconductor Energy Laboratory Co., Ltd. Pll circuit and semiconductor device having the same
KR20060114055A (ko) * 2005-04-27 2006-11-06 삼성전자주식회사 감지 증폭기를 기반으로 한 플립-플롭 회로
FR2887089B1 (fr) * 2005-06-09 2007-09-07 France Etat Dispositif formant porte logique adaptee pour detecter une faute logique
KR101285051B1 (ko) * 2006-05-04 2013-07-10 엘지디스플레이 주식회사 광검출 장치, 그를 이용한 액정표시장치 및 그의 구동방법
US20100226495A1 (en) * 2007-10-29 2010-09-09 Michael Kelly Digital readout method and apparatus
KR100884566B1 (ko) 2006-11-16 2009-02-19 삼성전자주식회사 레이저 어택 검출기를 갖는 스마트 카드
JP2008158826A (ja) * 2006-12-25 2008-07-10 Sharp Corp 半導体集積回路
KR100929348B1 (ko) * 2007-06-22 2009-12-03 삼성전자주식회사 비정상 동작을 감시하기 위한 반도체 장치 및 방법
KR20090043823A (ko) 2007-10-30 2009-05-07 삼성전자주식회사 외부 공격을 감지할 수 있는 메모리 시스템
JP2009157981A (ja) * 2007-12-26 2009-07-16 Fujitsu Microelectronics Ltd 半導体装置およびその制御方法、並びに電子機器
JP2009171298A (ja) * 2008-01-17 2009-07-30 Panasonic Corp デジタル・アナログコンバータ
US7847581B2 (en) 2008-04-03 2010-12-07 Stmicroelectronics (Rousset) Sas Device for protecting an integrated circuit against a laser attack
JP5144413B2 (ja) 2008-07-25 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置
JP5458556B2 (ja) * 2008-11-27 2014-04-02 ソニー株式会社 タイミング調整回路、固体撮像素子、およびカメラシステム
JP5387144B2 (ja) 2009-06-01 2014-01-15 ソニー株式会社 誤動作発生攻撃検出回路および集積回路
FR2949163B1 (fr) * 2009-08-12 2011-12-09 St Microelectronics Rousset Surveillance de l'activite d'un circuit electronique
JP2011048601A (ja) * 2009-08-27 2011-03-10 Renesas Electronics Corp 基準電流電圧発生回路
US8164361B2 (en) * 2009-12-08 2012-04-24 Qualcomm Incorporated Low power complementary logic latch and RF divider
US8330548B2 (en) * 2010-08-20 2012-12-11 International Business Machines Corporation Latched ring oscillator device for on-chip measurement of clock to output delay in a latch
FR2981783B1 (fr) 2011-10-19 2014-05-09 St Microelectronics Rousset Systeme de detection d'une attaque par laser d'une puce de circuit integre
FR2986633B1 (fr) 2012-02-08 2014-09-05 St Microelectronics Rousset Dispositif de detection d'une attaque par laser dans une puce de circuit integre
FR2991083A1 (fr) 2012-05-24 2013-11-29 St Microelectronics Grenoble 2 Procede et dispositif de protection d'un circuit integre contre des attaques par sa face arriere
US9154189B2 (en) * 2012-08-17 2015-10-06 Qualcomm Incorporated Wireless power system with capacitive proximity sensing
JP5954872B2 (ja) 2012-09-20 2016-07-20 ルネサスエレクトロニクス株式会社 半導体集積回路
TWI520488B (zh) * 2013-02-01 2016-02-01 財團法人工業技術研究院 脈衝式閂鎖裝置及其脈衝式閂鎖器的脈衝信號的產生方法
US9262256B2 (en) * 2013-12-24 2016-02-16 Intel Corporation Using dark bits to reduce physical unclonable function (PUF) error rate without storing dark bits location
US9337156B2 (en) * 2014-04-09 2016-05-10 Infineon Technologies Ag Method for manufacturing a digital circuit and digital circuit
US9431398B2 (en) * 2014-04-28 2016-08-30 Infineon Technologies Ag Semiconductor chip having a circuit with cross-coupled transistors to thwart reverse engineering
US9431353B2 (en) * 2014-04-09 2016-08-30 Infineon Technologies Ag Method for manufacturing a digital circuit and digital circuit
US9385726B2 (en) * 2014-04-17 2016-07-05 Infineon Technologies Ag Chip and method for manufacturing a chip
KR20160090582A (ko) * 2015-01-22 2016-08-01 삼성전자주식회사 스마트 카드 및 상기 스마트 카드의 제조 방법
US20170357829A1 (en) * 2016-06-13 2017-12-14 Samsung Electronics Co., Ltd. Integrated circuit, mobile device having the same, and hacking preventing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004206680A (ja) * 2002-12-13 2004-07-22 Renesas Technology Corp 半導体集積回路及びｉｃカード
JP2009003764A (ja) * 2007-06-22 2009-01-08 Seiko Epson Corp 半導体集積回路装置及び電子機器
JP2011165732A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体集積回路及びデータ処理システム

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