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JP5735686B2 - デジタル周波数検出を使用して入力信号からクロックおよびデータを再生するための方法およびデジタル回路 - Google Patents

デジタル周波数検出を使用して入力信号からクロックおよびデータを再生するための方法およびデジタル回路 Download PDF

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JP5735686B2 JP2014140296A JP2014140296A JP5735686B2 JP 5735686 B2 JP5735686 B2 JP 5735686B2 JP 2014140296 A JP2014140296 A JP 2014140296A JP 2014140296 A JP2014140296 A JP 2014140296A JP 5735686 B2 JP5735686 B2 JP 5735686B2
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Description

本開示は、一般に、低オーバーヘッドデジタル周波数検出を使用して入力信号からクロックおよびデータを再生するための方法およびデジタル回路に関する。
技術の進歩によって、コンピューティングデバイスはより小型にかつより高性能になっている。たとえば、現在、小型で、軽量で、ユーザが簡単に持ち運べる、携帯式のワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスのような、ワイヤレスコンピューティングデバイスを含む、様々な携帯式の個人向けコンピューティングデバイスが存在する。より具体的には、セルラー電話やインターネットプロトコル(IP)電話などの携帯式のワイヤレス電話は、ボイスおよびデータパケットを、ワイヤレスネットワークを介して通信することができる。多くのそのようなワイヤレス電話は、エンドユーザに拡張機能を提供するために、追加のデバイスを組み込んでいる。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤも含み得る。また、そのようなワイヤレス電話は、ウェブブラウザアプリケーションなど、インターネットにアクセスするために使用され得るソフトウェアアプリケーションを含む実行可能な命令を処理することができる。したがって、これらのワイヤレス電話は、高いコンピューティング能力を含み得る。
ポータブルコンピューティングデバイスは、入力ノードで入力信号を受信するように構成された周波数検出回路を含み得る。周波数検出回路は、クロックおよびデータ再生のために、入力信号の周波数へのロックオンを支援するために使用され得る。周波数検出回路は、クロックノードにおいてサンプラと並行してクロック信号を受信するように構成することもでき、この場合、クロック信号は、クロックおよびデータ再生回路のクロック出力を表す。しかしながら、入力ノードおよびクロックノードに対する周波数検出回路の追加は、クロックおよびデータ再生回路の性能を低下させ得る。たとえば、入力ノードおよびクロックノードでの周波数検出回路の追加は、それらのノードでの負荷を増加させ、その結果、オーバーヘッドがより多くなり、回路応答時間がより遅くなる。さらに、ノードでの負荷の増加は、ノードでの挙動を変え、クロックおよびデータ再生回路のダイナミクスを変え、入力信号のサンプリングポイントを変え、回路設計の複雑さに拍車をかける。
サンプラ、デジタル位相検出器、およびデジタル周波数検出回路を有するクロックおよびデータ再生(CDR)回路を使用することができ、この場合、サンプラは、入力信号を受信し、連続サンプルをデジタル位相検出器に供給する。たとえばバングバング位相検出器(bang-bang phase detector)などのデジタル位相検出器は、連続サンプル間の移行を検出し、デジタル周波数検出回路に移行データを提供する。デジタル周波数検出回路は、移行データを記憶し、CDR回路が入力信号の周波数にロックするためにサンプラのサンプリングレートを増加させる必要があるか低下させる必要があるかを決定するために、移行データを監視する。デジタル周波数検出回路からの出力信号は、サンプリングレートを制御するサンプリングクロックの周波数を調整する制御信号の生成をもたらす。
代わりに、デジタル周波数検出回路は、デジタル位相検出器から移行データを受信する代わりに、直並列変換器からサンプルを受信するように構成され得る。たとえば、サンプラは、連続的に受信された連続サンプルをいくつかの並行サンプルにパッケージする直並列変換器に、連続サンプルを提供することができる。直並列変換器は、デジタル周波数検出回路によって必要とされる速度を低下させる効果を有する。デジタル周波数検出回路は、直並列変換器から受信されたサンプル間の移行を検出し、移行データを記憶する。デジタル周波数検出回路は、CDR回路が入力信号の周波数にロックするためにサンプラのサンプリングレートを増加させる必要があるか低下させる必要があるかを決定するために、記憶された移行データを監視する。デジタル周波数検出回路からの出力信号は、サンプラのサンプリングレートを制御するサンプリングクロックの周波数を調整する制御信号の生成をもたらす。直並列変換器が連続サンプルを連続的に受信し(たとえば、単一のサンプルがクロックサイクルごとに直並列変換器に提供される)、直並列変換器でN個のサンプルが受信された後、N個(1よりも大きい整数)のサンプルを並行して提供し、それによって、Nクロックサイクルごとにデジタル周波数検出回路への並列出力がもたらされる。したがって、デジタル周波数検出回路のクロック速度要件が低下する(たとえば、クロック速度要件は1/N倍に低下し得る)。
特定の実施形態では、デジタル回路は、受信信号の連続サンプル間の移行に関連する情報を比較するように動作可能な周波数検出回路を含む。周波数検出回路は、所定の数の連続サンプルが同じ値を有することに応答して受信信号のサンプリングレートを低下させるための制御信号を生成するように、さらに動作可能である。デジタル回路は、連続サンプル間の移行に関連する情報を周波数検出回路に提供するように動作可能なデジタル位相検出器も含む。
別の特定の実施形態では、入力信号からクロックおよびデータを再生する方法は、受信信号の所定の数の連続サンプルが同じ値を有することに応答して受信信号のサンプリングレートを低下させるステップを含む。受信信号のサンプル値間の移行に関連する情報は、デジタル位相検出器から受信される。
別の特定の実施形態では、デジタル回路は、受信信号の連続サンプルを比較し、所定の数の連続サンプルが同じ値を有することに応答して受信信号のサンプリングレートを低下させるための制御信号を生成するように動作可能な周波数検出回路を含む。デジタル回路は、受信信号の連続サンプルを、周波数検出回路に提供される並列データに変換するように動作可能な直並列変換器を含む。
別の特定の実施形態では、入力信号からクロックおよびデータを再生する方法は、受信信号の所定の数の連続サンプルが同じ値を有することに応答して、周波数検出回路によって受信信号のサンプリングレートを調整するステップを含む。方法は、受信信号のクロックおよびデータ再生(CDR)ロックインを検出し、CDRロックインの検出に応答して周波数検出回路を選択的に無効にするステップを含む。
開示された実施形態の少なくとも1つによって提供される1つの特定の利点は、CDR回路が入力信号を受信する入力、およびCDR回路のクロック出力での負荷の低減である。
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。
入力信号からクロックおよびデータを再生するためのデジタル回路の特定の例示的な実施形態を示すブロック図である。 入力信号からクロックおよびデータを再生するためのデジタル回路の第2の特定の例示的な実施形態を示すブロック図である。 入力信号からクロックおよびデータを再生するためのデジタル回路の第3の特定の例示的な実施形態を示すブロック図である。 サンプリングされた移行情報を生成し、記憶し、監視するためのデジタル回路の特定の例示的な実施形態を示すブロック図である。 サンプリングクロックが入力信号に対して遅すぎるシナリオを示す波形図である。 サンプリングクロックが入力信号に対して速すぎるシナリオを示す波形図である。 入力信号からクロックおよびデータを再生する方法の特定の例示的な実施形態を示すフローチャートである。 入力信号からクロックおよびデータを再生する方法の第2の特定の例示的な実施形態を示すフローチャートである。 入力信号からクロックおよびデータを再生するためのデジタル回路を含むワイヤレスデバイスを示すブロック図である。 入力信号からクロックおよびデータを再生するためのデジタル回路を含む半導体デバイスを製造するための製造工程を示すデータフロー図である。
クロックおよびデータ再生(CDR)回路は、受信された入力信号からクロック信号およびデータを再生するために、受信機において使用され得、この場合、受信された入力信号は、基準クロック信号を含まない。たとえば、受信された入力信号は、基準クロック信号を含まず、たとえば8b/10b標準などの標準に従って符号化することができる非ゼロ復帰(NRZ)入力信号とすることができる。受信機で受信された入力信号の引き込み時間およびロッキング時間は、受信機の速度に影響を及ぼす。CDR回路内にデジタル周波数検出回路を含めることによって、引き込み時間およびロッキング時間が改善され得る。
デジタル周波数検出回路は、入力信号の周波数にロックオンするために、入力信号のサンプリングレートが調整される必要があるかどうかを決定するために、デジタル位相検出器における連続的なサンプリング値から生成された移行タイミング情報を使用することができる。デジタル周波数検出回路は、サンプリングレートを増加させるべきか低下させるべきかを決定するために、8b/10b標準または使用される任意の他の標準の態様を使用するように構成され得る。たとえば、8b/10b標準は、所定の数の単位間隔(UI)内でデータにおいて移行が必ず生じるように、最小移行密度を有する。したがって、デジタル周波数検出回路は、連続サンプル間のいくつかの連続的な非移行が、最小移行密度に基づいて、許可される非移行の最小数を超えるとき、サンプリングレートを低下させるべきであることを決定し得る。代わりに、デジタル周波数検出回路は、CDR回路における直並列変換器から並行して連続的なサンプリング値を受信するように構成され得る。そのような構成で、デジタル周波数検出回路のクロック速度を低下させることができ(直並列変換器の使用のない回路と比較して)、したがって、CDR回路の全体的な性能に影響を与えることなく、より低速かつより低コストの構成要素をデジタル周波数検出回路に使用することができる。
図1を参照すると、入力信号からクロックおよびデータを再生するためのデジタル回路の特定の例示的な実施形態が開示され、全体的に100と表される。デジタル回路100は、サンプラ102、デジタル位相検出器104、周波数検出回路108、およびストレージ112を含む。周波数検出回路108は、連続サンプルカウント論理110を含む。
特定の例示的な実施形態では、サンプラ102は、データ経路114を介して入力信号122を受信し、制御信号124によって制御されるサンプリングレートで入力信号122をサンプリングする。特定の例示的な実施形態では、サンプラ102でのサンプリングレートは、3ギガヘルツよりも大きくてもよい。代わりに、サンプリングレートは、3ギガヘルツ以下でもよい。入力信号122は、差動信号(たとえば、2つのコンプリメンタリ信号)または単一信号とすることができ、入力信号122の周波数を決定するための基準信号(たとえば、クロック信号)を含まない。入力信号122は、非ゼロ復帰(NRZ)ラインコードとして符号化することもできる。サンプラ102は、データ経路120を介して制御信号124を受信するレート制御入力を含み得る。データ経路116を介してサンプリング値がデジタル位相検出器104に連続的に提供される。デジタル位相検出器104は、入力信号122が連続的なサンプリング値に基づいてサンプリングクロックと位相を異にするかどうかを決定し、この場合、サンプラ102のサンプリングクロックは、制御信号124によって制御される。デジタル位相検出器104は、入力信号122における移行について、連続的なサンプリング値を監視し、サンプル移行情報106(たとえば、連続的なサンプリング値間の移行に関連する情報)を周波数検出回路108に提供する。
周波数検出回路108は、データ経路126を介してストレージ112に結合され得る。代わりに、ストレージ112を周波数検出回路108内に配置することができる。ストレージ112は、サンプル移行情報106を受信し、記憶する。記憶されたサンプル移行情報は、入力信号122をサンプリングするためのサンプラ102でサンプリングレートを調整するための制御信号124を生成するために、周波数検出回路108によって使用され得る。たとえば、周波数検出回路108は、所定の数の連続的なサンプリング値が同じ値を有するとき、記憶されたサンプル移行情報106を検査し、サンプラ102のサンプリングレートを低下させるための制御信号124を供給する連続カウント論理110を含み得る。連続カウント論理110は、サンプリング対の間で所定の数の移行が生じると、サンプラ102のサンプリングレートを増加させるための制御信号124を供給することもできる。
制御信号124がサンプラ102のレート制御入力に供給されると、サンプラ102のサンプリングレートがそれに応じて調整され、新しいサンプリングレートの連続的なサンプリング値がデジタル位相検出器104に提供される。デジタル位相検出器104は、新しいサンプリングレートで提供されたサンプル値に基づいて、サンプル移行情報106を周波数検出回路108に提供し、サンプル移行情報106はストレージ112に提供される。周波数検出回路108は、サンプリングレートを調整する必要があるかどうかを決定するために、記憶されたサンプル移行情報106を監視する。たとえば、周波数検出回路108は、サンプリングレートを制御するサンプリングクロックが速すぎるか遅すぎるかを決定する。周波数検出回路108は、それに応じて制御信号124でサンプリングレートを調整する。この手順は、入力信号122の周波数がロックオンされるまで繰り返される。
デジタル回路100は、デジタル回路100の構成要素およびデータ経路によって作成されるループの一部として周波数検出回路108を提供することによって、入力信号がサンプラ102によって受信されるデータ経路114での追加の負荷を回避する。さらに、デジタル回路100は、(個別の移行検出回路を使用するのではなく)周波数検出回路108に対して、デジタル位相検出器104によって生成されるサンプル移行タイミング情報106を提供することによって、面積および処理リソースも節約する。
図2を参照すると、入力信号からクロックおよびデータを再生するためのデジタル回路の特定の例示的な実施形態が開示され、全体的に200と表される。デジタル回路200は、サンプラ204、位相補間器206、バングバング位相検出器(PD)208、周波数検出回路210、多数決デシメータ212、デジタルループフィルタ214、積分器216、エンコーダ218、クロックジェネレータ220、直並列変換器222、およびクロックデータ再生(CDR)位置合せ検出器224を含む。
特定の例示的な実施形態では、サンプラ204は、データ経路114を介して入力信号122を受信し、連続的なサンプリング値を提供するために、あるサンプリングレートで入力信号122をサンプリングする。特定の例示的な実施形態では、サンプラ204でのサンプリングレートは、3ギガヘルツよりも大きくてもよい。代わりに、サンプリングレートは、3ギガヘルツ以下でもよい。サンプリングレートは、データ経路238を介して位相補間器206によって供給された多相クロック信号によって制御され得る。たとえば、多相クロック信号は、4つのクロック信号を供給し得、第1のクロック信号は、0度シフトされており、第2のクロック信号は、位相が90度シフトされており、第3のクロック信号は、位相が180度シフトされており、第4のクロック信号は、位相が270度シフトされている。位相補間器206は、サンプラ204に供給された多相クロック信号の基準位相を提供するために、データ経路236を介して、位相ロックループなど、多相クロックソースから基準多相クロック信号を受信することができる。また、位相補間器206は、サンプラ204に供給された多相クロック信号の位相および周波数を調整する制御信号を、データ経路266を介して受信するように構成され得る。
サンプラ204での連続的なサンプリング値は、データ経路242およびデータ経路244を介してバングバング位相検出器208などの位相検出器に提供される。データ経路242を介して提供されるサンプリング値は、ビットセルセンターサンプルに対応し、データ経路244を介して提供されるサンプリング値は、ビットセル移行サンプルに対応する。バングバング位相検出器208は、連続的なサンプリング値を使用して、入力信号122における移行を検出し、サンプル移行情報(たとえば、連続的なサンプリング値の間の移行に関連する情報)を、データ経路252を介して周波数検出回路210に提供する。たとえば、サンプル移行情報は、移行が2つの連続サンプル間に生じるとき、第1の論理値(たとえば、1の論理値)を提供し得、移行が2つの連続サンプル間に生じないとき、第2の論理値(たとえば、0の論理値)を提供し得る。周波数検出回路は、サンプル移行情報を記憶し、記憶されたサンプル移行情報を使用して、入力信号122の基底周波数と一致させるために、サンプリングレートを増加させる必要があるか低下させる必要があるかを決定する。周波数検出回路210は、信号をデジタルループフィルタ214に供給し、この場合、信号は、サンプリングレートを増加させる必要があるか低下させる必要があるかを示す。
また、バングバング位相検出器208は、データ経路250を介して早い信号(early signal)を、およびデータ経路248を介して遅い信号(late signal)を多数決デシメータ212に供給し、アサートされた早い信号は、サンプリングクロックが早いことを示し、アサートされた遅い信号は、サンプリングクロックが遅いことを示す。多数決デシメータ212は、早いおよび遅いアサーションの数をカウントして、早いアサーションが最も高いカウントを有するか、遅いアサーションが最も高いカウントを有するかを決定する。多数決デシメータ212は、エイリアシングを回避するために最も高いカウントに関連付けられた信号(たとえば、早い信号または遅い信号)を前置フィルタ処理し、次いで選択された信号をダウンサンプリングするように構成され得る。ダウンサンプリングされた信号は、データ経路254を介して多数決デシメータ212からデジタルループフィルタ214に供給され、ダウンサンプリングされた信号は、サンプリングクロックの位相が早いか遅いかを示す。
デジタルループフィルタ214は、サンプリングレートが遅すぎる、または速すぎることを示す信号を周波数検出回路210から、およびサンプリングクロックが早いか遅いかを示す信号を多数決デシメータ212から受信する。デジタルループフィルタ214は、デジタルループフィルタ214のクロックレートを制御するために、データ経路246を介してクロックジェネレータ220からクロック信号を受信することもでき、クロックジェネレータ220は、データ経路240を介してサンプラ204からハーフレートビットクロックを受信する。ハーフレートビットクロックの位相および周波数は、位相補間器206によって制御することができる。デジタルループフィルタ214は、周波数検出回路210およびバングバングPD208から(多数決デシメータ212を介して)受信される信号に基づいて、制御信号を生成し、この場合、制御信号は、サンプラ204でのサンプリングレート、および入力信号122に関するサンプリングクロック信号の位相を調整するための情報を含む。
使用する構成および構成要素に応じて、制御信号は、位相補間器206によって使用されるように、適切に形成される必要があり得る。たとえば、特定の例示的な実施形態では、制御信号は、データ経路262を介して総和回路216に、次いでデータ経路264を介してエンコーダ218に印加され得る。エンコーダ218は、位相補間器206によって供給される4つのクロック信号の各々が位相および周波数において適切に調整され得るように、制御信号を符号化する。エンコーダ218は、データ経路266を介して符号化された制御信号を位相補間器206に供給する。
サンプラ204は、ビットセルセンターサンプルに対応する連続的なサンプリング値を、データ経路242を介して直並列変換器222に提供する。ビットセルは、入力信号122の単位間隔を表し、この場合、ビットセルセンターは、その単位間隔の中央を表し、ビットセル移行は、第1の単位間隔が連続した第2の単位間隔に切り替わる単位間隔の境界を表す。サンプラ204は、データ経路240を介してハーフレートビットクロックを直並列変換器222に提供することもでき、ハーフレートビットクロックの位相および周波数は、位相補間器206によって制御され得る。たとえば、デジタルループフィルタ214によって供給された制御信号に応じて、位相補間器206の多相クロック信号の位相および周波数に対して行われる調整は、サンプラ204で受信された多相クロック信号に基づいて、サンプラ204によって提供されるハーフレートビットクロックに伝搬する。直並列変換器222は、連続的なサンプリング値を受信し、直並列変換器222の出力における並行したいくつかの連続的なサンプリング値を、データ経路256を介してCDR位置合せ検出器224に提供する。たとえば、10個の連続的なサンプリングデータ値が、直並列変換器222の出力で、並行して提供され得る。また、クロック信号は、データ経路258を介して直並列変換器222からCDR位置合せ検出器224に供給され得、より高い周波数のハーフレートビットクロックで受信された連続的なサンプリング値の直並列変換の時間を見越すために、クロック信号の周波数が低減される。CDR位置合せ検出器224は、受信された並列サンプルおよび対応するクロック信号を監視し、CDRロックが正常に達成されたかどうかを決定する。CDRロック信号は、CDRロックが達成されていることを示すために、データ経路260を介してCDR位置合せ検出器224によって供給され得る。
図3を参照すると、入力信号からクロックおよびデータを再生するためのデジタル回路の特定の例示的な実施形態が開示され、全体的に300と表される。デジタル回路300は、サンプラ204、位相補間器206、バングバング位相検出器(PD)208、周波数検出回路304、多数決デシメータ212、デジタルループフィルタ308、積分器216、エンコーダ218、クロックジェネレータ220、直並列変換器302、およびクロックデータ再生(CDR)位置合せ検出器224を含む。
特定の例示的な実施形態では、サンプラ204は、1対のデータ経路338を介してたとえばNRZラインコード差動入力信号などの差動入力信号342を受信する。サンプラ204は、連続的なサンプリング値を提供するために、あるサンプリングレートで差動入力信号342をサンプリングする。特定の例示的な実施形態では、サンプラ204でのサンプリングレートは、3ギガヘルツよりも大きくてもよい。代わりに、サンプリングレートは、3ギガヘルツ以下でもよい。サンプリングレートは、データ経路238を介して位相補間器206によって供給された多相クロック信号によって制御され得る。位相補間器206は、サンプラ204に供給された多相クロック信号の基準位相を提供するために、データ経路236を介して、位相ロックループなど、多相クロックソースから基準多相クロック信号を受信することができる。また、位相補間器206は、サンプラ204に供給された多相クロック信号の位相および周波数を調整する制御信号を、データ経路266を介して受信するように構成され得る。
サンプラ204での連続的なサンプリング値は、データ経路242およびデータ経路244を介してバングバング位相検出器208などの位相検出器に提供される。データ経路242を介して提供されるサンプリング値は、ビットセルセンターサンプルに対応し、データ経路244を介して提供されるサンプリング値は、ビットセル移行サンプルに対応する。バングバング位相検出器208は、データ経路250を介して早い信号を、およびデータ経路248を介して遅い信号を多数決デシメータ212に供給し、この場合、アサートされた早い信号は、サンプリングクロックが早いことを示し、アサートされた遅い信号は、サンプリングクロックが遅いことを示す。多数決デシメータ212は、早いおよび遅いアサーションの数をカウントして、早いアサーションが最も高いカウントを有するか、遅いアサーションが最も高いカウントを有するかを決定する。多数決デシメータ212は、エイリアシングを回避するために最も高いカウントに関連付けられた信号(たとえば、早い信号または遅い信号)を前置フィルタ処理し、次いで選択された信号をダウンサンプリングするように構成され得る。ダウンサンプリングされた信号は、データ経路354を介して多数決デシメータ212からデジタルループフィルタに供給され、この場合、ダウンサンプリングされた信号は、サンプリングクロックの位相が早いか遅いかを示す。
サンプラ204は、ビットセルセンターサンプルに対応するサンプリング値をデータ経路242を介して、ビットセル移行サンプルに対応するサンプリング値をデータ経路244を介して、直並列変換器302に提供する。また、サンプラ204は、データ経路240を介してハーフレートビットクロックを直並列変換器302に提供し得、この場合、ハーフレートビットクロックの位相および周波数は、位相補間器206によって制御され得る。直並列変換器302は、ビットセルセンターサンプルに対応する連続的なサンプリング値を受信し、直並列変換器302の出力で並行していくつかのビットセルセンターサンプルを周波数検出回路304に、およびデータ経路256を介してCDR位置合せ検出器224に提供する。また、直並列変換器302は、ビットセル移行サンプルに対応する連続的なサンプリング値を受信し、直並列変換器302の出力で並行していくつかのビットセル移行サンプルを、データ経路334を介して周波数検出回路304に提供する。また、クロック信号は、直並列変換器302から周波数検出回路304に、およびデータ経路258を介してCDR位置合せ検出器224に供給され得、この場合、より高い周波数のハーフレートビットクロックで受信された連続的なサンプリング値の直並列変換の時間を見越すために、クロック信号の周波数が低減される。周波数検出回路304でのクロック速度の低減によって、周波数検出回路304の動作速度要件が低減し、したがって、デジタル回路300の全体的な速度を低下させることなく、より低速かつより低コストの構成要素を使用することができる。
周波数検出回路304は、ビットセルセンターサンプルをビットセル移行サンプルと比較して、サンプル移行情報を生成する。生成されたサンプル移行情報は、周波数検出回路304に結合された、またはそれに含まれるストレージに記憶される。ストレージは、たとえばフリップフロップなどのラッチ要素のアレイでもよい。周波数検出回路304は、サンプラ204でのサンプリングクロックが速すぎるか遅すぎるかを決定するために、記憶されたサンプル移行情報を監視する。信号は、データ経路336を介して、周波数検出回路304からデジタルループフィルタ308に供給される。
デジタルループフィルタ308は、加算回路324と、周波数検出回路304から供給された信号および多数決デシメータ212から供給された信号の合計に積分ゲイン定数Kfを掛ける第1の乗算器328とを含み得る。また、多数決デシメータ212によってデジタルループフィルタ308に供給される信号は、受信された信号に比例ゲイン定数Kpを掛ける第2の乗算器326に印加され得る。第1の乗算器328の出力は、積分器310に与えられる。積分器310の出力および第2の乗算器326の出力は、第2の加算回路330で合計される。加算回路330の出力は、差動入力信号342に関してサンプラ204でサンプリングクロック信号の周波数および位相を調整するための情報を含む制御信号であり得る。制御信号は、データ経路362を介して総和回路216に、次いでデータ経路264を介してエンコーダ218に供給され得る。エンコーダ218は、位相補間器206によって供給される4つのクロック信号の各々が位相および周波数において適切に調整され得るように、制御信号を符号化する。エンコーダ218は、データ経路266を介して符号化された制御信号を位相補間器206に供給する。
CDR位置合せ検出器224は、受信された並列サンプルおよび対応するクロック信号を監視し、CDRロックが正常に達成されたかどうかを決定する。CDRロック信号は、CDRロックが達成されていることを示すために、データ経路260を介してCDR位置合せ検出器224によって供給され得る。CDR位置合せ検出器224は、CDRロックが達成されているとき、周波数検出回路304をパワーダウンするためにデータ経路340を介して制御信号を周波数検出回路304に供給することができる。もはや必要でないとき、周波数検出回路304をパワーダウンすることによって、デジタル回路300での消費電力が低減する。
図4を参照すると、サンプリングクロックの周波数が速すぎるか遅すぎるかを決定するためのデジタル回路の特定の例示的な実施形態が示され、全体的に400と表される。デジタル回路400は、XORゲート480、フリップフロップアレイ410、および状態検出論理482を含み得る。XORゲート480は、XORゲート402〜408を含み得る。XORゲート402は、データ経路412を介してサンプル値Aを、データ経路414を介してサンプル値Bを受信し、この場合、サンプル値Aは、ビットセルセンターサンプルに対応し、サンプル値Bは、ビットセル移行サンプルに対応する。XORゲート402は、データ経路422を介して移行値X0をフリップフロップアレイ410に提供し、この場合、1の論理値は、サンプル値Aとサンプル値Bとの間に移行があることを示し、0の論理値は、サンプル値Aとサンプル値Bとの間に移行がないことを示す。
XORゲート404は、データ経路414を介してサンプル値Bを、データ経路416を介してサンプル値Cを受信し、この場合、サンプル値Cは、ビットセルセンターサンプルに対応し、サンプル値Bは、ビットセル移行サンプルに対応する。XORゲート404は、データ経路424を介して移行値X1をフリップフロップアレイ410に提供する。1の論理値は、サンプル値Bとサンプル値Cとの間に移行があることを示し、0の論理値は、サンプル値Bとサンプル値Cとの間に移行がないことを示す。
XORゲート406は、データ経路416を介してサンプル値Cを、データ経路418を介してサンプル値Dを受信し、この場合、サンプル値Cは、ビットセルセンターサンプルに対応し、サンプル値Dは、ビットセル移行サンプルに対応する。XORゲート406は、データ経路426を介して移行値X2をフリップフロップアレイ410に提供する。1の論理値は、サンプル値Cとサンプル値Dとの間に移行があることを示し、0の論理値は、サンプル値Cとサンプル値Dとの間に移行がないことを示す。
XORゲート408は、データ経路418を介してサンプル値Dを、データ経路420を介してサンプル値Eを受信し、この場合、サンプル値Eは、ビットセルセンターサンプルに対応し、サンプル値Dは、ビットセル移行サンプルに対応する。XORゲート408は、データ経路428を介して移行値X3をフリップフロップアレイ410に提供する。1の論理値は、サンプル値Dとサンプル値Eとの間に移行があることを示し、0の論理値は、サンプル値Dとサンプル値Eとの間に移行がないことを示す。
特定の例示的な実施形態では、フリップフロップアレイ410は、12のフリップフロップを含み、この場合、各フリップフロップは、移行値を保持し、移行値X0〜X3は、共通のクロック信号に基づいてフリップフロップアレイを介してクロック制御される。たとえば、図示のように、a2はデータ経路432での移行値を表し、b2はデータ経路434での移行値を表し、c2はデータ経路436での移行値を表し、d2はデータ経路438での移行値を表し、a1はデータ経路442での移行値を表し、b1はデータ経路444での移行値を表し、c1はデータ経路446での移行値を表し、d1はデータ経路448での移行値を表し、a0はデータ経路452での移行値を表し、b0はデータ経路454での移行値を表し、c0はデータ経路456での移行値を表し、d0はデータ経路458での移行値を表し得る。
移行値X0〜X3および保持された移行値a0〜c2は、サンプリングクロックが速すぎるか遅すぎるかを決定するために、状態検出論理482に提供され、この場合、移行値X0〜X3および保持された移行値a0〜c2での1の論理値は、移行を表す。たとえば、ANDゲート460は、たとえばサンプル値AとBとの間の移行、およびサンプル値BとCとの間の移行など、連続的なサンプリングデータ値において2つの連続的な移行があるかどうかを決定するために、移行値X0およびX1を受信する。ANDゲート462は、たとえばサンプル値BとCとの間の移行、およびサンプル値CとDとの間の移行など、連続的なサンプリングデータ値において2つの連続的な移行があるかどうかを決定するために、移行値X1およびX2を受信する。ANDゲート464は、たとえばサンプル値CとDとの間の移行、およびサンプル値DとEとの間の移行など、連続的なサンプリングデータ値において2つの連続的な移行があるかどうかを決定するために、移行値X2およびX3を受信する。ANDゲート460〜464のうちのいずれか1つの出力での1の論理値は、連続的なサンプリングデータ値において2つの連続的な移行があることを示す。ANDゲート460〜464の出力は、ORゲート466に提供され、データ経路468を介したORゲート466の出力での1の論理値は、サンプリングクロックによって提供されるサンプリングレートが遅すぎることを示す。
たとえば8b/10bなど、いくつかの符号化方式は、所定の数の単位間隔(UI)内の移行を必要とし得る。言い換えれば、送信されるデータは、所定の数までの順序論理1または順序論理0を含むことができるだけであり、この場合、所定の数は、使用されている符号化方式に依存する。保持された移行値a0〜c2のうちの1つまたは複数は、状態検出論理482で、NORゲート470に提供され得る。NORゲート470での入力数は、使用されている符号化方式によって決定された移行なしに許容される最大数の単位間隔に依存し得る。たとえば、8b/10bの符号化方式によって、最大5つの連続した単位間隔が同じ値を有することができる。5つの連続した単位間隔を監視するために、NORゲート470は、たとえば保持された移行値a0〜c2など、11の保持された値を監視するように構成することができ、この場合、保持された各値は、ビットセルセンターサンプルとビットセル移行サンプルとの間の移行値を表す。NORゲート472の出力での1の論理値は、保持された各移行値a0〜c2の0の論理値の結果であり、受信データの許容される移行の最大数がわかっているので、サンプリングクロックのサンプリングレートは速すぎることを示す。
図5を参照すると、波形図の特定の例示的な実施形態が示され、全体的に500と表され、この場合、波形図500は、多相サンプリングクロック波形、受信データ波形、および対応するサンプリングデータ値を示す。太線546、548、550、552、554、556、558、および560は、入力信号データ512における移行を表す。波形図500は、サンプリングクロックが遅すぎるシナリオを提供する。
多相サンプリングクロックは、CLK0波形502、CLK90波形504、CLK180波形506、CLK270波形508、およびCLK0波形510によって表される。多相サンプリングクロックは、位相補間器206によって図2または図3のサンプラ204に提供され得る。サンプラ204は、多相サンプリングクロックを使用して、入力信号512をサンプリングすることができ、この場合、クロック波形502〜510の立上りエッジ(たとえば、立上りエッジ516〜544)は、サンプラ204によってサンプリングされるポイントを示す。CLK0波形502は、0度の位相シフトを有する多相クロックサンプリング波形であり、CLK0波形502に従ってサンプリングされるデータ値は、サンプリングデータ値グループA(たとえば、サンプリングデータ値A0 562、A1 572およびA2 580)に対応する。CLK90波形504は、90度の位相シフトを有する多相クロックサンプリング波形であり、CLK90波形504に従ってサンプリングされるデータ値は、サンプリングデータ値グループB(たとえば、サンプリングデータ値B0 564、B1 574およびB2 582)に対応する。CLK180波形506は、180度の位相シフトを有する多相クロックサンプリング波形であり、CLK180波形506に従ってサンプリングされるデータ値は、サンプリングデータ値グループC(たとえば、サンプリングデータ値C0 568、C1 576およびC2 584)に対応する。CLK270波形508は、270度の位相シフトを有する多相クロックサンプリング波形であり、CLK270波形508に従ってサンプリングされるデータ値は、サンプリングデータ値グループD(たとえば、サンプリングデータ値D0 570、D1 578およびD2 586)に対応する。CLK0'波形510は、CLK0波形502と同相の多相クロックサンプリング波形であり、CLK0'波形510に従ってサンプリングされるデータ値は、サンプリングデータ値グループE(たとえば、サンプリングデータ値E0 572、E1 580およびE2 588)に対応する。
特定の例示的な実施形態では、図2のサンプラ204は、多相クロック信号の立上りエッジにおける入力信号122をサンプリングする。たとえば、立上りエッジ516、526および536は、サンプラ204がサンプリングデータ値グループAの入力信号をサンプリングしたことを示す。立上りエッジ518、528および538は、サンプラ204がサンプリングデータ値グループBの入力信号をサンプリングしたことを示す。立上りエッジ520、530および540は、サンプラ204がサンプリングデータ値グループCの入力信号をサンプリングしたことを示す。立上りエッジ522、532および542は、サンプラ204がサンプリングデータ値グループDの入力信号をサンプリングしたことを示す。立上りエッジ524、534および544は、サンプラ204がサンプリングデータ値グループEの入力信号をサンプリングしたことを示す。
立上りエッジ516で、入力信号データ512は、0の論理値を有し、したがって、サンプリングデータ514のサンプリングデータ値A0 562は0である。立上りエッジ518で、入力信号データ512は、0の論理値を有し、したがって、サンプリングデータ514のサンプリングデータ値B0 564は0である。サンプリングデータ値B0 564がサンプリングされた後、太線546によって識別されるように、入力信号データ512における移行が生じる。立上りエッジ520で、入力信号データ512は、1の論理値を有し、したがって、サンプリングデータ514のサンプリングデータ値C0 568は1である。サンプリングデータ値C0 568がサンプリングされた後、太線548によって識別されるように、入力信号データ512における移行が生じる。立上りエッジ522で、入力信号データ512は、0の論理値を有し、したがって、サンプリングデータ514のサンプリングデータ値D0 570は0である。立上りエッジ524で、入力信号データ512は、0の論理値を有し、したがって、サンプリングデータ514のサンプリングデータ値A1/E0 572は0である。サンプリングデータ値A1/E0 572がサンプリングされた後、太線550によって識別されるように、入力信号データ512における移行が生じる。波形図500に示すように、入力信号512のサンプリングがサンプラ204で継続する。
入力信号512がサンプリングされるにつれて、得られたサンプリングデータ514は、移行値X0 590、X1 592、X2 594、およびX3 596を生成するために、図4のXORゲート480に提供され得る。図5の特定の例示的な実施形態では、移行値X0 590は、移行がサンプリングデータ値A0 562とB0 564との間に生じなかったことを示す0の論理値を有する。移行値X1 592は、移行がサンプリングデータ値B0 564とC0 568との間に生じたことを示す1の論理値を有する。移行値X2 594は、移行がサンプリングデータ値C0 568とD0 570との間に生じたことを示す1の論理値を有する。移行値X3 596は、移行がサンプリングデータ値D0 570とE0 572との間に生じなかったことを示す0の論理値を有する。得られた移行値X0 590、X1 592、X2 594およびX3 596は、図4の状態検出論理482のANDゲート460、462、および464に提供される。移行値X1およびX2は各々、ANDゲート462がORゲート466に1の論理値を出力するように、1の論理値を有する。また、ORゲート466は、立上りエッジ518と立上りエッジ522との間に2つの移行が生じた(たとえば、クロック信号の期間の半分内に2つの移行が生じた)ので、サンプリングクロックのサンプリングレートが遅すぎることを示す1の論理値を、データ経路476で出力する。
サンプリングクロックのサンプルレートまたは周波数(たとえば、サンプリングクロックは、多相クロック波形502〜510によって表される)が遅すぎることを示すデータ経路476での値を使用して、図2または図3のサンプラ204に提供されるサンプリングクロックの周波数を増加させることができる。サンプリングクロックの周波数を増加させることによって、サンプラ204でのサンプリングレートが増加する。
図6を参照すると、波形図の特定の例示的な実施形態が示され、全般に600と称される。波形図600は、多相サンプリングクロック波形、受信データ波形、および対応するサンプリングデータ値を示す。太線646および648は、入力信号データ612における移行を表す。波形図600は、サンプリングクロックが速すぎるシナリオを提供する。
CLK0波形602は、0度の位相シフトを有する多相クロックサンプリング波形であり、CLK0波形602によって提供されるサンプリングデータ値は、サンプリングデータ値グループA(たとえば、サンプリングデータ値A0 662、A1 672およびA2 680)に対応する。CLK90波形604は、90度の位相シフトを有する多相クロックサンプリング波形であり、CLK90波形604によって提供されるサンプリングデータ値は、サンプリングデータ値グループB(たとえば、サンプリングデータ値B0 664、B1 674およびB2 682)に対応する。CLK180波形606は、180度の位相シフトを有する多相クロックサンプリング波形であり、CLK180波形606によって提供されるサンプリングデータ値は、サンプリングデータ値グループC(たとえば、サンプリングデータ値C0 668、C1 676およびC2 684)に対応する。CLK270波形608は、270度の位相シフトを有する多相クロックサンプリング波形であり、CLK270波形608によって提供されるサンプリングデータ値は、サンプリングデータ値グループD(たとえば、サンプリングデータ値D0 670、D1 678およびD2 686)に対応する。CLK0'波形610は、CLK0波形602と同相の多相クロックサンプリング波形であり、CLK0'波形610によって提供されるサンプリングデータ値は、サンプリングデータ値グループE(たとえば、サンプリングデータ値E0 672、E1 680およびE2 688)に対応する。
特定の例示的な実施形態では、図2のサンプラ204は、多相クロック信号の立上りエッジにおける入力信号612をサンプリングする。たとえば、立上りエッジ616、626および636は、サンプラ204がサンプリングデータ値グループAの入力信号をサンプリングしたことを示す。立上りエッジ618、628および638は、サンプラ204がサンプリングデータ値グループBの入力信号をサンプリングしたことを示す。立上りエッジ620、630および640は、サンプラ204がサンプリングデータ値グループCの入力信号をサンプリングしたことを示す。立上りエッジ622、632および642は、サンプラ204がサンプリングデータ値グループDの入力信号をサンプリングしたことを示す。立上りエッジ624、634および644は、サンプラ204がサンプリングデータ値グループEの入力信号をサンプリングしたことを示す。
太線646によって識別されるように、立上りエッジ616の前に、入力信号データ612での移行が生じる。立上りエッジ616〜642で、入力信号データ612は、5単位間隔にわたって1の論理値を維持し、したがって、サンプリングデータ614のサンプリングデータ値A0 662〜D2 686が1である。サンプリングデータ値D2 686がサンプリングされた後、太線648によって識別されるように、入力信号データ612における移行が生じる。波形図600に示すように、入力信号122のサンプリングがサンプラ204で継続する。
入力信号612がサンプリングされるにつれて、得られたサンプリング値614は図4のXORゲート480に提供される。XORゲート480は、移行値X0、X1、X2およびX3を生成し、これらは次いで、フリップフロップアレイ410を介してクロック制御される。データ経路452で保持された移行値a0は、サンプリングデータ値B0 664とのXORをとるサンプリングデータ値A0 662に対応する。データ経路454で保持された移行値b0は、サンプリングデータ値C0 668とのXORをとるサンプリングデータ値B0 664に対応する。データ経路456で保持された移行値c0は、サンプリングデータ値D0 670とのXORをとるサンプリングデータ値C0 668に対応する。データ経路458で保持された移行値d0は、サンプリングデータ値E0 672とのXORをとるサンプリングデータ値D0 670に対応する。データ経路442で保持された移行値a1は、サンプリングデータ値B1 674とのXORをとるサンプリングデータ値A1 672に対応する。データ経路444で保持された移行値b1は、サンプリングデータ値C1 676とのXORをとるサンプリングデータ値B1 674に対応する。データ経路446で保持された移行値c1は、サンプリングデータ値D1 678とのXORをとるサンプリングデータ値C1 676に対応する。データ経路448で保持された移行値d1は、サンプリングデータ値E1 680とのXORをとるサンプリングデータ値D1 678に対応する。データ経路432で保持された移行値a2は、サンプリングデータ値B2 682とのXORをとるサンプリングデータ値A2 680に対応し、データ経路434で保持された移行値b2は、サンプリングデータ値C2 684とのXORをとるサンプリングデータ値B2 682に対応する。データ経路436で保持された移行値c2は、サンプリングデータ値D2 686とのXORをとるサンプリングデータ値C2 684に対応する。データ経路438で保持された移行値d2は、サンプリングデータ値E2 688とのXORをとるサンプリングデータ値D2 686に対応する。
特定の例示的な実施形態では、符号化方式は、最大5つの連続した単位間隔が同じ論理値を有し得る8b/10bに対応する。図6では、保持された移行値a0〜c2の各々は、入力信号データ612における移行がサンプリングデータ値A0 662とD2 686との間で生じなかったことを示す0の論理値を有する。保持された移行値a0〜c2は、NORゲート270への入力として提供され、結果として、サンプリングクロックのサンプルレートが速すぎることを示す1の論理値を有する出力がデータ経路472に提供される。サンプリングクロックが適切な周波数で動作していた場合、存在しなければならない最大数の移行値が10以下であるので、サンプリングクロックのサンプルレートは速すぎるが、図6は、0の論理値を有する11の連続的な移行値をもたらす、同じ値を有する12の連続的なサンプリング値を示す。
サンプリングクロックのサンプルレートが速すぎることを示す値は、図2の周波数検出回路210からデジタルループフィルタ214に提供され得、位相補間器206からサンプラ204に供給されるサンプリングクロック信号のサンプリングレートを低下させるための制御信号を生成するために、デジタルループフィルタ214によって使用され得る。
図7を参照すると、入力信号からクロックおよびデータを再生する方法700の特定の例示的な実施形態が示される。方法700は、702で、受信信号の所定の数の連続サンプルが同じ値を有することに応答して受信信号のサンプリングレートを低下させるステップを含み得、この場合、受信信号のサンプル値間の移行に関連する情報は、デジタル位相検出器から受信される。たとえば、図2のサンプラ204は、位相補間器206によって提供される多相クロックによって決定されるサンプリングレートで入力信号122をサンプリングし、連続サンプルを、バングバング位相検出器208などのデジタル位相検出器に提供する。バングバング位相検出器208は、サンプル移行タイミング情報を周波数検出回路210に提供する。入力信号122によって使用される符号化方式は、同じ値を有し得る最大許容数の連続した単位間隔を有し得る。したがって、周波数検出回路210は、連続サンプルで生じる移行の数を監視することによって、所定の数の連続サンプルが同じ値を有するかどうかを決定するように構成され得る。たとえば、同じ値を有する連続した単位間隔の最大許容数は5単位間隔であり得、同じ値を有する対応する数の所定の連続サンプルは6つの連続サンプルであり得る。所定の数の連続サンプル間に移行がない場合、周波数検出回路210は、サンプルレートを低下させる必要があることをデジタルループフィルタ214に示す。デジタルループフィルタ214は、受信信号に適用されるサンプリングレートを低下させるために、サンプラ204に提供される多相クロックの周波数を位相補間器206に低減させる制御信号を生成する。
方法700は、704で、所定の数の連続サンプルが同じ値を有するかどうかを決定するステップをさらに含み得る。たとえば、連続サンプル間の移行の数は、どれだけの連続サンプルが同じ値を有するか、および同じ値を有する所定の数の連続サンプルに達したかどうかを決定するために、図2の周波数検出回路210によって監視され得る。2つの連続サンプルの間に移行がないとき、2つの連続サンプルは同じ値を有する。したがって、周波数検出回路210は、所定の数の連続サンプル間に移行がないとき、同じ値を有する所定の数の連続サンプルを識別することができる。別の例として、図6の波形図600は、連続サンプル値A0〜D2の間の移行がないことを示す移行値a0〜c2の数によって決定されるように、サンプリングレートが速すぎるシナリオを示す。
方法700は、706で、移行タイミング情報値をラッチ要素のアレイに提供するステップをさらに含み得る。たとえば、図4のフリップフロップアレイ410は、XORゲート480から、移行値X0〜X3を含む移行タイミング情報を受信するように構成され得る。XORゲート480は、図2のバングバング位相検出器208の一部、または図3の周波数検出回路304の一部とすることができる。
方法700は、708で、移行タイミング情報値をラッチ要素のアレイから読み取るステップをさらに含み得る。たとえば、図4の保持された移行値a0〜d2など、保持された移行タイミング情報値は、周波数検出回路210によってフリップフロップアレイ410から読み取られ、状態検出論理482に提供され得る。
方法700は、710で、クロックおよびデータ再生(CDR)ロックインを検出するステップをさらに含み得、712で、CDRロックインを検出することに応答して、周波数検出回路を選択的に無効にし得る。たとえば、図2〜図3のCDR位置合せ検出器224は、クロックおよびデータ再生ロックインを検出するように構成され得る。CDRロックインが達成されると、CDR位置合せ検出器224は、周波数検出回路210または周波数検出回路304をパワーダウンする、あるいは無効にするように構成され得る。
図8を参照すると、入力信号からクロックおよびデータを再生する方法800の特定の例示的な実施形態が示される。方法800は、802で、受信信号の所定の数の連続サンプルが同じ値を有することに応答して周波数検出回路によって受信信号のサンプリングレートを調整するステップを含み得る。たとえば、図3のサンプラ204は、位相補間器206によって提供される多相クロックによって決定されるサンプリングレートで差動入力信号342をサンプリングし、連続サンプルを、バングバング位相検出器208などのデジタル位相検出器、および直並列変換器302に提供する。直並列変換器302は、周波数検出回路304に並行して連続サンプルを提供する。周波数検出回路304は、連続サンプルに対応するサンプル移行タイミング情報を生成し、記憶する。差動入力信号342によって使用される符号化方式は、同じ値を有し得る最大許容数の連続した単位間隔を有し得る。したがって、周波数検出回路210は、連続サンプルで生じる移行の数を監視することによって、所定の数の連続サンプルが同じ値を有するかどうかを決定するように構成され得る。所定の数の連続サンプル間に移行がない場合、周波数検出回路304は、サンプルレートを低下させるべきであることをデジタルループフィルタ308に示す。デジタルループフィルタ308は、受信信号に適用されるサンプリングレートを低下させるために、サンプラ204に提供される多相クロックの周波数を位相補間器206に低減させる制御信号を生成する。
代わりに、連続サンプルにおいて2つの連続した移行がある場合、周波数検出回路304は、サンプルレートを増加させるべきであることをデジタルループフィルタ308に示す。デジタルループフィルタ308は、受信信号に適用されるサンプリングレートを増加させるために、サンプラ204に提供される多相クロックの周波数を位相補間器206に増加させる制御信号を生成する。
方法800は、804で、並列出力データを生成するために受信信号を非直列化するステップをさらに含み得る。図3のサンプラ204は、連続サンプルを直並列変換器302に提供する。直並列変換器302は、連続サンプルを受信し、周波数検出回路304に並行して指定された数のサンプルを提供する。たとえば、直並列変換器302は、周波数検出回路304に並行して5つのサンプルを提供するように構成され得る。
方法800は、806で、所定の数の連続サンプルが並列出力データにおいて同じ値を有するかどうかを決定するステップをさらに含み得る。たとえば、連続サンプル間の移行の数は、どれだけの連続サンプルが同じ値を有するか、および同じ値を有する所定の数の連続サンプルに達したかどうかを決定するために、図3の周波数検出回路304によって監視され得る。2つの連続サンプルの間に移行がないとき、2つの連続サンプルは同じ値を有する。したがって、周波数検出回路304は、所定の数の連続サンプル間に移行がないとき、同じ値を有する所定の数の連続サンプルを識別することができる。
方法800は、808で、受信信号の移行タイミング情報値をラッチ要素のアレイに提供するステップをさらに含み得る。たとえば、図4のフリップフロップアレイ410は、XORゲート480から、移行値X0〜X3を含む移行タイミング情報を受信するように構成され得る。XORゲート480は、図3の周波数検出回路304の一部でもよい。
方法800は、810で、移行タイミング情報値をラッチ要素のアレイから読み取るステップをさらに含み得る。たとえば、図4の保持された移行値a0〜d2など、保持された移行タイミング情報値は、周波数検出回路304によってフリップフロップアレイ410から読み取られ、状態検出論理482に提供され得る。
方法800は、812で、受信信号のクロックおよびデータ再生(CDR)ロックインを検出するステップをさらに含み得、814で、CDRロックインを検出することに応答して、周波数検出回路を選択的に無効にし得る。たとえば、図3のCDR位置合せ検出器224は、クロックおよびデータ再生ロックインを検出するように構成され得る。CDRロックインが達成されると、CDR位置合せ検出器224は、周波数検出回路304をパワーダウンする、あるいは無効にするように構成され得る。
図9を参照すると、入力信号からクロックおよびデータを再生するためのデジタル回路を含む電子デバイスの特定の例示的な実施形態のブロック図が図示され、全体的に900と表される。デバイス900は、メモリ932に結合されたデジタル信号プロセッサ(DSP)910などのプロセッサを含む。DSP910は、入力信号からクロックおよびデータを再生するためのデジタル回路946を含み得る。デジタル回路946は、サンプラ950、位相検出器952および周波数検出回路954、割込みレジスタ956、およびサンプリングレート制御レジスタ958を含む。サンプラ950は、サンプリングレート制御レジスタ958によって制御されるサンプリングレートに従ってデータ経路960を介して受信された入力信号をサンプリングし、データ経路962を介して、得られた連続サンプルを位相検出器952に提供するように構成され得る。位相検出器952は、連続サンプル間の移行に対応する移行情報を提供し、データ経路964を介して移行情報を周波数検出回路954に提供するように構成され得る。周波数検出回路954は、サンプラ950のサンプリングレートを増加すべきか低減すべきかを決定し、データ経路966を介して制御信号を割込みレジスタ956に提供するように構成され得、この場合、制御信号は、サンプラ950のサンプリングレートを増加すべきか低減すべきかを示す。割込み制御レジスタ956は、制御信号を処理するように構成され得、サンプルレートを調整するべきであることをサンプリングレート制御レジスタ958に通信する。サンプリングレート制御レジスタ958は、それに応じてサンプラ950でサンプリングレートを調整する。例示的な例では、デジタル回路946は、図1〜図3のデジタル回路のうちの1つとすることができ、図7または図8の方法またはそれらの任意の組合せを実施することができる。
図9は、デジタル信号プロセッサ910およびディスプレイ928に結合されたディスプレイコントローラ926も示す。コーダ/デコーダ(コーデック)934も、デジタル信号プロセッサ910に結合され得る。スピーカー936およびマイクロフォン938がコーデック934に結合され得る。
図9は、ワイヤレスコントローラ940がデジタル信号プロセッサ910およびワイヤレスアンテナ942に結合され得ることも示す。特定の一実施形態では、DSP910、ディスプレイコントローラ926、メモリ932、コーデック934、およびワイヤレスコントローラ940は、システムインパッケージデバイスまたはシステムオンチップデバイス922に含まれる。特定の一実施形態では、入力デバイス930および電源944が、システムオンチップデバイス922に結合される。さらに、特定の実施形態では、図9に示すように、ディスプレイ928、入力デバイス930、スピーカー936、マイクロフォン938、ワイヤレスアンテナ942、および電源944は、システムオンチップデバイス922の外部にある。ただし、ディスプレイ928、入力デバイス930、スピーカー936、マイクロフォン938、ワイヤレスアンテナ942、および電源944の各々は、インターフェースまたはコントローラなど、システムオンチップデバイス922の構成要素に結合され得る。デジタル回路946がDSP910に示されているが、他の実施形態では、デジタル回路946は、DSP910の外部にあってもよく、またはシステムオンチップデバイス922の外部にあってもよい。
デバイス900は、たとえばDSP910など、コンピュータのプロセッサによって実行可能な命令968を記憶するための非一時的コンピュータ可読有形媒体、たとえばメモリ932を含み得る。命令968は、受信信号の所定の数の連続サンプルが同じ値を有することに応答して受信信号のサンプラ950でのサンプリングレートを低下させるために、コンピュータ(たとえば、DSP910または別のプロセッサ)によって実行することができ、この場合、受信信号のサンプル値間の移行に関連する情報は、位相検出器952から周波数検出回路954で受信される。命令968は、受信信号のクロックおよびデータ再生(CDR)ロックインを検出し、CDRロックインの検出に応答して周波数検出回路を選択的に無効にするように、コンピュータによって実行可能であり得る。
図10は、入力信号からクロックおよびデータを再生するための方法およびデジタル回路を含む電子デバイスを製造するための製造プロセスの、ある特定の例示的な実施形態のデータ流れ図である。
前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)になるように、設計され、構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に提供され得る。得られる製品は半導体ウエハを含み、このようなウエハは次いで、半導体ダイに切り分けられ、半導体チップにパッケージングされる。そして、このチップが、上で説明されたデバイスで利用される。図10は、電子デバイス製造プロセス1000の、ある特定の例示的な実施形態を示す。
物理デバイス情報1002が、製造プロセス1000において、たとえば研究用コンピュータ1006などで受信される。物理デバイス情報1002は、図1のデジタル回路100、図2のデジタル回路200、図3のデジタル回路300、またはそれらの任意の組合せなど、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。例示のために、物理デバイス情報1002は、入力信号からクロックおよびデータを再生するために、図3のデジタル回路300に対応する情報を含み得る。たとえば、物理デバイス情報1002は、研究用コンピュータ1006に結合されたユーザインターフェース1004を介して入力される、物理的なパラメータ、材料特性、および構造情報を含み得る。研究用コンピュータ1006は、メモリ1010のようなコンピュータ可読媒体に結合された1つまたは複数のプロセシングコアのようなプロセッサ1008を含む。メモリ1010は、プロセッサ1008に、物理的デバイス情報1002をファイルフォーマットに適合するように変換させ、ライブラリファイル1012を生成させるように実行可能であるコンピュータ可読命令を記憶することができる。
特定の一実施形態では、ライブラリファイル1012は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル1012は、図1のデジタル回路100、図2のデジタル回路200、図3のデジタル回路300、またはそれらの任意の組合せを含む、半導体デバイスのライブラリを含んでもよく、このライブラリは、電子設計自動化(EDA)ツール1020とともに用いるために提供される。例示のために、ライブラリファイル1012は、入力信号からクロックおよびデータを再生するために、図3のデジタル回路300に対応する情報を含み得る。
ライブラリファイル1012は、メモリ1018に結合された1つまたは複数のプロセシングコアのようなプロセッサ1016を含む設計用コンピュータ1014において、EDAツール1020とともに用いられ得る。EDAツール1020は、メモリ1018においてプロセッサ実行可能命令として記憶され、設計用コンピュータ1014のユーザが、図1のデジタル回路100、図2のデジタル回路200、図3のデジタル回路300、またはそれらの任意の組合せなど、ライブラリファイル1012の回路を設計できるようにし得る。たとえば、設計用コンピュータ1014のユーザは、設計用コンピュータ1014に結合されたユーザインターフェース1024を介して、回路設計情報1022を入力することができる。回路設計情報1022は、図1のデジタル回路100、図2のデジタル回路200、図3のデジタル回路300、またはそれらの任意の組合せなど、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。例示のために、回路設計情報は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または、半導体デバイスの物理的な特性を表す他の情報を含み得る。
設計用コンピュータ1014は、回路設計情報1022を含む設計情報を、ファイルフォーマットに適合するように変換するように構成され得る。例示のために、ファイル形式は、平面的な幾何形状、文字列の標識、および、Graphic Data System (GDSII)ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ1014は、図1のデジタル回路100、図2のデジタル回路200、図3のデジタル回路300、またはそれらの任意の組合せを説明する情報を、他の回路または情報に加えて含む、GDSIIファイル1026のような変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、GDSIIファイル1026は、入力信号からクロックおよびデータを再生するために、図3のデジタル回路300に対応する情報を含み得る。例示のために、データファイルは、内部にさらなる電子回路および電子部品も含む、図3の場合のように、入力信号からクロックおよびデータを再生するためのデジタル回路300を含むシステムオンチップ(SOC)に対応する情報を含んでもよい。
GDSIIファイル1026は、図1のデジタル回路100、図2のデジタル回路200、図3のデジタル回路300、またはそれらの任意の組合せを、GDSIIファイル1026の中の変換された情報に従って製造するために、製造プロセス1028において受け取られ得る。たとえば、デバイス製造プロセスは、GDSIIファイル1026をマスク製造業者1030に供給し、代表的なマスク1032として図示されているフォトリトグラフィ処理に使用されるマスクのような1つまたは複数のマスクを作ることを含んでもよい。マスク1032は、製造プロセス中に、テストされ代表的なダイ1036などのダイに分けられ得る1つまたは複数のウエハ1034を生成するために、使用され得る。ダイ1036は、図1のデジタル回路100、図2のデジタル回路200、図3のデジタル回路300、またはそれらの任意の組合せを含む回路を含む。例示のために、代表的なダイ1036は、図3の場合のように、入力信号からクロックおよびデータを再生するために、デジタル回路300に対応する情報を含み得る。
ダイ1036をパッケージングプロセス1038に供給してもよく、パッケージングプロセス1038において、ダイ1036は代表的なパッケージ1040に組み込まれる。たとえば、パッケージ1040は、システムインパッケージ(SiP)構成のような、単一のダイ1036または複数のダイを含み得る。パッケージ1040は、電子機器技術評議会(JEDEC)規格のような、1つまたは複数の規格または仕様に準拠するように構成され得る。
パッケージ1040に関する情報は、たとえばコンピュータ1046に記憶される構成要素ライブラリを介して、様々な製品設計者に配布され得る。コンピュータ1046は、メモリ1050に結合された1つまたは複数のプロセシングコアのようなプロセッサ1048を含み得る。プリント回路基板(PCB)ツールをメモリ1050にプロセッサ実行可能命令として記憶し、ユーザインターフェース1044を介してコンピュータ1046のユーザから受け取られたPCB設計情報1042を処理してもよい。PCB設計情報1042は、図1のデジタル回路100、図2のデジタル回路200、図3のデジタル回路300、またはそれらの任意の組合せを含む、パッケージ1040に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。
コンピュータ1046は、PCB設計情報1042を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含むデータを含むGERBERファイル1052のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図1のデジタル回路100、図2のデジタル回路200、図3のデジタル回路300、またはそれらの任意の組合せを含む、パッケージ1040に対応する。他の実施形態では、変換されたPCB設計情報によって生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。
GERBERファイル1052は、基板組立プロセス1054において受け取られ、GERBERファイル1052内に記憶される設計情報に従って製造される、代表的なPCB1056のようなPCBを作成するために、用いられ得る。たとえば、GERBERファイル1052は、PCB生産プロセスの様々なステップを実行するための1つまたは複数の機械にアップロードすることができる。PCB1056は、代表的なプリント回路アセンブリ(PCA)1058を形成するためにパッケージ1040を含む電子部品が実装され得る。
PCA1058は、製品製造プロセス1060において受け取られ、第1の代表的な電子デバイス1062および第2の代表的な電子デバイス1064のような、1つまたは複数の電子デバイスに統合されてもよい。例示的、非限定的な例として、第1の代表的な電子デバイス1062、第2の代表的な電子デバイス1064、またはその両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータのグループから選択され得る。別の例示的で非限定的な例として、電子デバイス1062および1064の1つまたは複数は、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末のような持ち運び可能なデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、計測装置のような固定位置データユニット、または、データもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せのような、遠隔ユニットであってよい。図1〜図3および図9のうちの1つまたは複数は、本開示の教示に従った遠隔ユニットを示し得るが、本開示は、これらの例示的な図示のユニットには限定されない。本開示の実施形態は、アクティブな集積回路を含む任意のデバイスにおいて適切に利用され得る。
したがって、図1のデジタル回路100、図2のデジタル回路200、図3のデジタル回路300、またはそれらの任意の組合せは、例示的なプロセス1000で説明されるように、製造され、処理され、電子デバイスに組み込まれ得る。図1〜図3に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル1012、GDSIIファイル1026、GERBERファイル1052内などに、様々な処理段階で含められてもよく、また、研究用コンピュータ1006のメモリ1010、設計用コンピュータ1014のメモリ1018、コンピュータ1046のメモリ1050、基板組立プロセス1054のような様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶されてもよく、また、マスク1032、ダイ1036、パッケージ1040、PCA1058、プロトタイプ回路もしくはデバイスのような他の製品(図示せず)、またはそれらの任意の組合せのような1つまたは複数の他の物理的な実施形態に組み込まれてもよい。物理的なデバイス設計から最終製品までの生産の様々な代表的な段階が示されるが、他の実施形態では、使用される段階がこれより少なくてもよく、または追加の段階が含まれてもよい。同様に、プロセス1000は、単一のエンティティによって、または、プロセス1000の様々な段階を実行する1つもしくは複数のエンティティによって実行されてもよい。
本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子的なハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップが、概してそれらの機能に関して、上で説明されてきた。そのような機能がハードウェアとして実装されるか、プロセッサ実行可能命令として実装されるかは、特定の用途およびシステム全体に課された設計制約により決まる。当業者は、説明した機能を特定の用途ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示される実施形態に関して説明される方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気的消去可能プログラマブル読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で知られている任意の他の形態の非一時的記憶媒体中に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別の構成要素として存在し得る。
開示された実施形態の上記の説明は、当業者が、開示された実施形態を作製または利用するのを可能にするようになされている。これらの実施形態への様々な修正が、当業者には容易に明らかとなり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。
100 デジタル回路
102 サンプラ
104 デジタル位相検出器
106 サンプル移行情報
108 周波数検出回路
110 連続サンプルカウント論理
112 ストレージ
114 データ経路
116 データ経路
120 データ経路
122 入力信号
124 制御信号
126 データ経路
200 デジタル回路
204 サンプラ
206 位相補間器
208 バングバング位相検出器(PD)
210 周波数検出回路
212 多数決デシメータ
214 デジタルループフィルタ
216 積分器
218 エンコーダ
220 クロックジェネレータ
222 直並列変換器
224 クロックおよびデータ再生(CDR)位置合せ検出器
270 NORゲート
300 デジタル回路
302 直並列変換器
304 周波数検出回路
308 デジタルループフィルタ
310 積分器
324 加算回路
326 第2の乗算器
328 第1の乗算器
330 第2の加算回路
342 差動入力信号
400 デジタル回路
402 XORゲート
404 XORゲート
406 XORゲート
408 XORゲート
410 フリップフロップアレイ
460 ANDゲート
462 ANDゲート
464 ANDゲート
466 ORゲート
468 データ経路
470 NORゲート
472 NORゲート
476 データ経路
480 XORゲート
482 状態検出論理
502 CLK0波形
504 CLK90波形
506 CLK180波形
508 CLK270波形
510 CLK0波形
512 入力信号データ
514 サンプリングデータ
612 入力信号データ
614 サンプリングデータ
900 デバイス
910 デジタル信号プロセッサ(DSP)
922 システムオンチップデバイス
926 ディスプレイコントローラ
928 ディスプレイ
930 入力デバイス
932 メモリ
934 コーダ/デコーダ(コーデック)
936 スピーカー
938 マイクロフォン
940 ワイヤレスコントローラ
942 ワイヤレスアンテナ
944 電源
946 デジタル回路
950 サンプラ
952 位相検出器
954 周波数検出回路
956 割込みレジスタ
958 サンプリングレート制御レジスタ
968 命令
1000 電子デバイス製造プロセス
1002 物理デバイス情報
1004 ユーザインターフェース
1006 研究用コンピュータ
1008 プロセッサ
1010 メモリ
1012 ライブラリファイル
1014 設計用コンピュータ
1016 プロセッサ
1018 メモリ
1020 電子設計自動化(EDA)ツール
1022 回路設計情報
1024 ユーザインターフェース
1026 GDSIIファイル
1028 製造プロセス
1030 マスク製造業者
1032 代表的なマスク
1034 ウエハ
1036 代表的なダイ
1038 パッケージングプロセス
1040 代表的なパッケージ
1042 PCB設計情報
1044 ユーザインターフェース
1046 コンピュータ
1048 プロセッサ
1050 メモリ
1052 GERBERファイル
1054 基板組立プロセス
1056 代表的なPCB
1058 代表的なプリント回路アセンブリ(PCA)
1060 製品製造プロセス
1062 第1の代表的な電子デバイス
1064 第2の代表的な電子デバイス

Claims (45)

  1. 受信信号の第1の所定の数の連続した信号サンプルが同じビット値を有することに応答して、前記受信信号のサンプリングレート周波数を下げるステップと、
    前記受信信号の第2の所定の数の連続した信号サンプルが変動するビット値を有することに応答して、前記受信信号の前記サンプリングレート周波数を上げるステップとを含み、
    前記受信信号のサンプル値間の移行に関連する情報が、デジタル位相検出器から受信され、
    前記第1の所定の数が、符号化標準に関連付けられた最大非移行時間に対する参照によって決定される、方法。
  2. 前記第1の所定の数の連続した信号サンプルが12個の連続した信号サンプルであり、
    前記第2の所定の数の連続した信号サンプルが3個の連続した信号サンプルである、請求項１に記載の方法。
  3. 前記第1の所定の数の連続した信号サンプルの各々が前記同じビット値を有するかどうかを決定するステップをさらに含む、請求項1に記載の方法。
  4. 前記デジタル位相検出器が、バングバング位相検出器(BBPD)である、請求項1に記載の方法。
  5. サンプル値間の移行に関連する前記情報が、移行タイミング情報値を含み、前記方法が、
    前記移行タイミング情報値をラッチ要素のアレイに提供するステップと、
    前記移行タイミング情報値を前記ラッチ要素のアレイから読み取るステップと
    をさらに含む請求項1に記載の方法。
  6. 前記サンプリングレート周波数が周波数検出回路によって調整され、前記方法が、
    クロックおよびデータ再生(CDR)ロックインを検出するステップと、
    前記CDRロックインを検出することに応答して、前記周波数検出回路を選択的に無効にするステップと
    をさらに含む請求項1に記載の方法。
  7. 前記受信信号の前記サンプリングレート周波数を下げるステップが、電子デバイスに統合されたプロセッサにおいて実行される、請求項1に記載の方法。
  8. 受信信号の連続した信号サンプル間の移行に関連する情報を比較し、第1の所定の数の前記連続した信号サンプルが同じビット値を有することに応答して前記受信信号のサンプリングレート周波数を下げるための第1の制御信号を生成するように動作可能であると共に、前記受信信号の第2の所定の数の連続した信号サンプルが変動するビット値を有することに応答して前記受信信号の前記サンプリングレート周波数を上げるための第2の制御信号を生成するようにさらに動作可能である周波数検出回路と、
    前記周波数検出回路に連続した信号サンプル間の前記移行に関連する前記情報を提供するように動作可能であるデジタル位相検出器と
    を含み、
    前記第1の所定の数が、符号化標準に関連付けられた最大非移行時間に対する参照によって決定される、装置。
  9. 前記第1の制御信号および前記第2の制御信号を受信するように構成されたレート制御入力を備えるサンプラをさらに含む請求項８に記載の装置。
  10. 連続した信号サンプル間の移行に関連する前記情報が、移行タイミング情報値を含み、前記装置が、前記周波数検出回路にとってアクセス可能なストレージをさらに含み、前記移行タイミング情報値を記憶するように構成される、請求項８に記載の装置。
  11. 前記ストレージがフリップフロップのアレイを含み、前記フリップフロップのアレイが、第1のフリップフロップのセット、第2のフリップフロップのセット、及び第3のフリップフロップのセットを含み、前記第1のフリップフロップのセットが、XOR回路のセットから第1の値を受け取り、前記XOR回路のセットが、前記連続した信号サンプルを入力として受け取り、前記第2のフリップフロップのセットが、前記第1のフリップフロップのセットから第2の値を受け取り、前記第3のフリップフロップのセットが、前記第2のフリップフロップのセットから第3の値を受け取る、請求項１０に記載の装置。
  12. 前記第1のフリップフロップのセットが、4個のフリップフロップを含み、前記第2のフリップフロップのセットが、4個のフリップフロップを含み、前記第3のフリップフロップのセットが、4個のフリップフロップを含み、前記XOR回路のセットの第1のXOR回路が、前記連続した信号サンプルの第1の信号サンプル及び前記連続した信号サンプルの第2の信号サンプルを入力として受け取り、前記XOR回路のセットの第2のXOR回路が、前記連続した信号サンプルの前記第2の信号サンプル及び前記連続した信号サンプルの第3の信号サンプルを入力として受け取り、前記XOR回路のセットの第3のXOR回路が、前記連続した信号サンプルの前記第3の信号サンプル及び前記連続した信号サンプルの第4の信号サンプルを入力として受け取り、前記XOR回路のセットの第4のXOR回路が、前記連続した信号サンプルの前記第4の信号サンプル及び前記連続した信号サンプルの第5の信号サンプルを入力として受け取る、請求項１１に記載の装置。
  13. 複数の入力NOR回路が、前記第1のフリップフロップのセットの第1の出力のセット、前記第2のフリップフロップのセットの第2の出力のセット、及び前記第3のフリップフロップのセットの第3の出力のセットを受け取り、前記複数の入力NOR回路が、前記第1の制御信号を生成する、請求項１２に記載の装置。
  14. 第1のAND回路が、前記第1のXOR回路の第1の出力及び前記第2のXOR回路の第2の出力を受け取り、第2のAND回路が、前記第2のXOR回路の前記第2の出力及び前記第3のXOR回路の第3の出力を受け取り、第3のAND回路が、前記第3のXOR回路の前記第3の出力及び前記第4のXOR回路の第4の出力を受け取り、OR回路が、前記第1のAND回路の第5の出力、前記第2のAND回路の第6の出力、及び前記第3のAND回路の第7の出力を受け取り、前記OR回路が、前記第2の制御信号を生成する、請求項１２に記載の装置。
  15. 前記連続した信号サンプルが、多相クロック信号に基づく、前記受信信号の信号サンプルであり、第1の信号サンプルが、前記多相クロック信号の第1のクロック信号に基づいて取得され、第2の信号サンプルが、前記多相クロック信号の第2のクロック信号に基づいて取得され、第3の信号サンプルが、前記多相クロック信号の第3のクロック信号に基づいて取得され、第4の信号サンプルが、前記多相クロック信号の第4のクロック信号に基づいて取得され、前記第2のクロック信号は、90度位相がシフトされた前記第1のクロック信号であり、前記第3のクロック信号は、180度位相がシフトされた前記第1のクロック信号であり、前記第4のクロック信号は、270度位相がシフトされた前記第1のクロック信号である、請求項８に記載の装置。
  16. 前記連続した信号サンプルが、3ギガヘルツを超える符号化レートで符号化される、請求項８に記載の装置。
  17. 少なくとも1つの半導体ダイに統合された、請求項８に記載の装置。
  18. 前記周波数検出回路が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータに統合される、請求項８に記載の装置。
  19. 受信信号の第1の所定の数の連続した信号サンプルが同じビット値を有することに応答して、周波数検出回路が、前記受信信号のサンプリングレート周波数を下げるステップと、
    前記受信信号の第2の所定の数の連続した信号サンプルが変動するビット値を有することに応答して、前記周波数検出回路が、前記受信信号の前記サンプリングレート周波数を上げるステップと、
    前記受信信号のクロックおよびデータ再生(CDR)ロックインを検出するステップと、
    前記CDRロックインを検出することに応答して、前記周波数検出回路を選択的に無効にするステップと
    を含み、
    前記第1の所定の数が、符号化標準に関連付けられた符号化された信号の最大非移行時間に対する参照によって決定される、方法。
  20. 前記符号化標準が8ビット/10ビット(8b/10b)を含み、前記第1の所定の数の連続した信号サンプルが、6個の連続した信号サンプルである、請求項１９に記載の方法。
  21. 並列出力データを生成するために前記受信信号を非直列化するステップと、
    前記第1の所定の数の連続した信号サンプルの各々が前記並列出力データにおいて前記同じビット値を有するかどうかを決定するステップと
    をさらに含む請求項１９に記載の方法。
  22. 前記受信信号の移行タイミング情報値をラッチ要素のアレイに提供するステップと、
    前記移行タイミング情報値を前記ラッチ要素のアレイから読み取るステップと
    をさらに含む請求項１９に記載の方法。
  23. 前記サンプリングレート周波数を調整するステップと、前記クロックおよび前記データ再生(CDR)ロックインを検出するステップと、前記周波数検出回路を選択的に無効にするステップとが、電子デバイスに統合されたプロセッサで実行される、請求項１９に記載の方法。
  24. 受信信号の連続した信号サンプルを比較し、第1の所定の数の前記連続した信号サンプルが同じビット値を有することに応答して前記受信信号のサンプリングレート周波数を下げるための第1の制御信号を生成するように動作可能であると共に、前記受信信号の第2の所定の数の連続した信号サンプルが変動するビット値を有することに応答して前記受信信号の前記サンプリングレート周波数を上げるための第2の制御信号を生成するようにさらに動作可能である周波数検出回路と、
    前記受信信号の前記連続した信号サンプルを、並列データとして前記周波数検出回路に提供するように動作可能である直並列変換器と
    を含み、
    前記第1の所定の数が、符号化標準に関連付けられた最大非移行時間に対する参照によって決定される、装置。
  25. 前記周波数検出回路が、前記連続した信号サンプル間の移行を決定するように構成された複数の排他論理和(XOR)回路をさらに含む、請求項２４に記載の装置。
  26. 前記周波数検出回路が、前記連続した信号サンプルに対応するサンプル移行情報を記憶するように構成されたストレージをさらに含む、請求項２５に記載の装置。
  27. 前記ストレージがフリップフロップのアレイを含む、請求項２６に記載の装置。
  28. 少なくとも1つの半導体ダイに統合された、請求項２４に記載の装置。
  29. 前記周波数検出回路が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータに統合される、請求項２４に記載の装置。
  30. 受信信号の連続した信号サンプルを比較するための手段と、
    第1の所定の数の前記連続した信号サンプルが同じビット値を有することに応答して第1の制御信号を生成するための手段と、
    第2の所定の数の前記連続した信号サンプルが変動するビット値を有することに応答して第2の制御信号を生成するための手段と、
    サンプル値間の移行に関連する情報を比較するための前記手段に提供するための手段であって、前記第1の制御信号が、前記受信信号のサンプリングレート周波数が速すぎることを示し、前記第2の制御信号が、前記サンプリングレート周波数が遅すぎることを示す、手段と
    を含み、
    前記第1の所定の数が、符号化標準に関連付けられた最大非移行時間に対する参照によって決定される、装置。
  31. 前記受信信号をサンプリングするための手段をさらに含み、サンプリングするための前記手段が前記制御信号を受信するように構成されたレート制御入力を有する、請求項３０に記載の装置。
  32. サンプル値間の移行に関連する前記情報が、移行タイミング情報値を含み、前記装置が、前記移行タイミング情報値を記憶するための手段をさらに含み、記憶するための前記手段によって記憶される移行タイミング情報値が比較するための前記手段にとってアクセス可能である、請求項３０に記載の装置。
  33. 少なくとも1つの半導体ダイに統合された、請求項３０に記載の装置。
  34. 情報を提供するための前記手段が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータに統合される、請求項３０に記載の装置。
  35. 受信信号の第1の所定の数の連続した信号サンプルが同じビット値を有するかどうかを決定するためのステップと、
    前記第1の所定の数の連続した信号サンプルが同じビット値を有することに応答して前記受信信号のサンプリングレート周波数を下げるためのステップであって、前記受信信号のサンプル値間の移行に関連する情報が、デジタル位相検出器から受信される、ステップと、
    前記受信信号の第2の所定の数の連続した信号サンプルが変動するビット値を有するかどうかを決定するためのステップと、
    前記受信信号の前記第2の所定の数の連続した信号サンプルが変動するビット値を有することに応答して前記受信信号の前記サンプリングレート周波数を上げるためのステップと
    を含み、
    前記第1の所定の数が、符号化標準に関連付けられた最大非移行時間に対する参照によって決定される、方法。
  36. 前記デジタル位相検出器がバングバング位相検出器(BBPD)である、請求項３５に記載の方法。
  37. サンプル値間の移行に関連する前記情報が、移行タイミング情報値を含み、前記方法が、
    前記移行タイミング情報値をラッチ要素のアレイに提供するためのステップと、
    前記移行タイミング情報値を前記ラッチ要素のアレイから読み取るためのステップと
    をさらに含む請求項３６に記載の方法。
  38. 前記サンプリングレート周波数が周波数検出回路によって調整され、前記方法が、
    前記受信信号のクロックおよびデータ再生(CDR)ロックインを検出するためのステップと、
    前記CDRロックインを検出することに応答して前記周波数検出回路を選択的に無効にするためのステップと
    をさらに含む請求項３５に記載の方法。
  39. 前記受信信号の前記第1の所定の数の連続した信号サンプルが前記同じビット値を有するかどうかを決定するための前記ステップ、および前記サンプリングレート周波数を下げるための前記ステップが、電子デバイスに統合されたプロセッサで実行される、請求項３５に記載の方法。
  40. コンピュータによって実行可能な命令を記録する非一時的なコンピュータ可読有形記録媒体であって、前記命令が、
    受信信号の第1の所定の数の連続した信号サンプルが同じビット値を有することに応答して、前記受信信号のサンプリングレート周波数を下げるように、前記コンピュータによって実行可能である命令と、
    前記受信信号の第2の所定の数の連続した信号サンプルが変動するビット値を有することに応答して、前記受信信号の前記サンプリングレート周波数を上げるように、前記コンピュータによって実行可能である命令とを含み、
    前記受信信号のサンプル値間の移行に関連する情報が、デジタル位相検出器から受信され、
    前記第1の所定の数が、符号化標準に関連付けられた最大非移行時間に対する参照によって決定される、非一時的なコンピュータ可読有形記録媒体。
  41. 前記サンプリングレート周波数が周波数検出回路によって調整され、前記命令が、
    前記受信信号のクロックおよびデータ再生(CDR)ロックインを検出するように、前記コンピュータによって実行可能である命令と、
    前記CDRロックインを検出したことに応答して前記周波数検出回路を選択的に無効にするように、前記コンピュータによって実行可能である命令と
    をさらに含む、請求項４０に記載の非一時的なコンピュータ可読有形記録媒体。
  42. 前記非一時的なコンピュータ可読有形記録媒体が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、または固定位置のデータユニットに統合される、請求項４０に記載の非一時的なコンピュータ可読有形記録媒体。
  43. 半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
    前記設計情報に従って、前記半導体デバイスを製造するステップとを含み、前記半導体デバイスが、
    受信信号の連続した信号サンプルを比較し、第1の所定の数の前記連続した信号サンプルが同じビット値を有することに応答して前記受信信号のサンプリングレート周波数を下げるための第1の制御信号を生成するように動作可能であると共に、前記受信信号の第2の所定の数の連続した信号サンプルが変動するビット値を有することに応答して前記受信信号の前記サンプリングレート周波数を上げるための第2の制御信号を生成するようにさらに動作可能である周波数検出回路と、
    前記周波数検出回路にサンプル値間の移行に関連する情報を提供するように動作可能であるデジタル位相検出器とを含み、
    前記第1の所定の数が、符号化標準に関連付けられた最大非移行時間に対する参照によって決定される、方法。
  44. 前記データファイルがGDSIIフォーマットを有する、請求項４３に記載の方法。
  45. 前記データファイルがGERBERフォーマットを有する、請求項４３に記載の方法。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8666013B1 (en) * 2011-03-22 2014-03-04 Altera Corporation Techniques for clock data recovery
KR101829829B1 (ko) * 2011-10-04 2018-02-20 에스케이하이닉스 주식회사 필터링 회로 및 그를 포함하는 반도체 집적 회로
WO2013074065A1 (en) 2011-11-14 2013-05-23 Intel Corporation Methods and arrangements for frequency shift communications by undersampling
US9148250B2 (en) 2012-06-30 2015-09-29 Intel Corporation Methods and arrangements for error correction in decoding data from an electromagnetic radiator
US9014564B2 (en) 2012-09-24 2015-04-21 Intel Corporation Light receiver position determination
US9178615B2 (en) 2012-09-28 2015-11-03 Intel Corporation Multiphase sampling of modulated light with phase synchronization field
US9203541B2 (en) 2012-09-28 2015-12-01 Intel Corporation Methods and apparatus for multiphase sampling of modulated light
US9218532B2 (en) 2012-09-28 2015-12-22 Intel Corporation Light ID error detection and correction for light receiver position determination
US9590728B2 (en) 2012-09-29 2017-03-07 Intel Corporation Integrated photogrammetric light communications positioning and inertial navigation system positioning
US8804889B2 (en) * 2013-01-10 2014-08-12 Lsi Corporation Receiver with dual clock recovery circuits
KR102059467B1 (ko) * 2013-06-28 2019-12-27 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
JP6244722B2 (ja) * 2013-08-01 2017-12-13 富士通株式会社 Ｃｄｒ回路
GB2520716A (en) * 2013-11-28 2015-06-03 Ibm Clock recovery method and apparatus
TWI519119B (zh) * 2014-04-17 2016-01-21 創意電子股份有限公司 時脈資料回復電路與方法
KR102247301B1 (ko) * 2014-06-09 2021-05-03 삼성전자주식회사 클럭 데이터 복원 회로 및 이의 동작 방법
KR101880700B1 (ko) * 2014-07-02 2018-07-20 주식회사 아나패스 양방향 통신 방법 및 이를 이용한 양방향 통신 장치
US9401723B2 (en) * 2014-12-12 2016-07-26 Freescale Semiconductor, Inc. XOR phase detector, phase-locked loop, and method of operating a PLL
CN105871370B (zh) 2015-01-20 2018-12-21 瑞昱半导体股份有限公司 时钟数据恢复电路及其频率侦测方法
US9832338B2 (en) 2015-03-06 2017-11-28 Intel Corporation Conveyance of hidden image data between output panel and digital camera
TWI556584B (zh) * 2015-03-26 2016-11-01 威盛電子股份有限公司 相位偵測裝置以及相位調整方法
US9407424B1 (en) * 2015-04-09 2016-08-02 Texas Instruments Incorporated Fast locking clock and data recovery using only two samples per period
CN105991112B (zh) * 2015-07-06 2018-10-23 龙迅半导体（合肥）股份有限公司 一种数据时钟恢复电路及其相位插值器
US9531529B1 (en) * 2015-09-21 2016-12-27 Cadence Design Systems, Inc. System and method for saddle point locking detection during clock and data recovery
US9923564B2 (en) * 2015-11-17 2018-03-20 Mediatek Inc. Clock data recovery apparatus and method capable of reducing more noise as well as tracking larger frequency offsets
CN105634451B (zh) * 2015-12-29 2018-08-28 龙迅半导体（合肥）股份有限公司 一种数据时钟恢复电路及其相位插值器
CN107800427B (zh) * 2016-09-05 2021-04-06 创意电子股份有限公司 时脉数据回复模块
KR102663432B1 (ko) 2016-12-28 2024-05-07 삼성전자주식회사 클록 데이터 복원 회로 및 이를 포함하는 수신기
US10411593B1 (en) 2018-03-12 2019-09-10 Samsung Display Co., Ltd. Average and decimate operations for bang-bang phase detectors
US10630461B2 (en) * 2018-09-18 2020-04-21 Samsung Display Co., Ltd. Efficient frequency detectors for clock and data recovery circuits
KR102210489B1 (ko) * 2019-03-27 2021-02-02 한국과학기술원 기준기를 필요로 하지 않는 클럭 복원기 및 이를 포함하는 유선통신용 시리얼 수신기
KR20210073299A (ko) 2019-12-10 2021-06-18 삼성전자주식회사 클록 데이터 복원 회로 및 이를 포함하는 장치
US11245554B1 (en) * 2020-06-17 2022-02-08 Xilinx, Inc. Frequency detector for clock data recovery
EP4181454A1 (en) * 2021-11-11 2023-05-17 Samsung Electronics Co., Ltd. Digital loop filter of low latency and less operation and clock data recovery circuit including the same
US11870880B2 (en) 2022-01-31 2024-01-09 Samsung Display Co., Ltd. Clock data recovery (CDR) with multiple proportional path controls

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4821297A (en) * 1987-11-19 1989-04-11 American Telephone And Telegraph Company, At&T Bell Laboratories Digital phase locked loop clock recovery scheme
DE69120244T2 (de) * 1991-03-05 1997-01-23 Alcatel Bell Nv Synchronisierschaltung
US5297181A (en) 1992-01-17 1994-03-22 Alesis Method and apparatus for providing a digital audio interface protocol
US5862157A (en) 1997-02-24 1999-01-19 Texas Instruments Incorporated Method and circuitry for monitoring a digital channel
AU2001275880A1 (en) * 2000-07-10 2002-01-21 Silicon Laboratories, Inc. Digitally-synthesized loop filter circuit particularly useful for a phase locked loop
US6952405B2 (en) 2000-12-05 2005-10-04 Sycamore Networks, Inc. Coding scheme using a transition indicator for signal transmission in optical communications networks
US20040052528A1 (en) 2002-05-13 2004-03-18 Ross Halgren Jitter control in optical network
US7183864B1 (en) * 2002-07-17 2007-02-27 Silicon Laboratories Inc. Ring oscillator for use in parallel sampling of high speed data
US7430252B2 (en) 2002-09-10 2008-09-30 Intel Corporation Apparatus and method for WGIO phase modulation
US7409031B1 (en) * 2002-10-04 2008-08-05 Silicon Image, Inc. Data sampling method and apparatus with alternating edge sampling phase detection for loop characteristic stabilization
US7359458B2 (en) * 2003-07-31 2008-04-15 Analog Devices, Inc. Structures and methods for capturing data from data bit streams
KR100710437B1 (ko) 2004-04-16 2007-04-23 쟈인 에레쿠토로닉스 가부시키가이샤 송신 회로, 수신 회로 및 클락 추출 회로 및 데이터 전송방법 및 데이터 전송 시스템
US7409032B2 (en) 2005-05-13 2008-08-05 Global Nuclear Fuel - Americas, Llc Method of fuel bundle consideration in a reactor
ATE505846T1 (de) * 2005-05-24 2011-04-15 Finisar Corp Musterabhängiger phasendetektor zur taktwiedergewinnung
US7577193B2 (en) * 2005-06-28 2009-08-18 Intel Corporation Adaptive equalizer
US7555085B1 (en) 2005-08-23 2009-06-30 Sun Microsystems, Inc. CDR algorithms for improved high speed IO performance
US8111785B2 (en) * 2006-11-09 2012-02-07 Applied Micro Circuits Corporation Auto frequency acquisition maintenance in a clock and data recovery device
US8831140B2 (en) * 2007-03-16 2014-09-09 Altera Corporation Protocol-agnostic automatic rate negotiation for high-speed serial interface in a programmable logic device
US8649460B2 (en) * 2007-06-05 2014-02-11 Rambus Inc. Techniques for multi-wire encoding with an embedded clock
US8300753B2 (en) * 2008-07-29 2012-10-30 Fujitsu Limited Triple loop clock and data recovery (CDR)
JP5363967B2 (ja) * 2009-12-22 2013-12-11 ルネサスエレクトロニクス株式会社 クロックデータリカバリ回路、表示装置用データ転送装置及び表示装置用データ転送方法

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