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KR20210073299A - 클록 데이터 복원 회로 및 이를 포함하는 장치 - Google Patents

클록 데이터 복원 회로 및 이를 포함하는 장치 Download PDF

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KR20210073299A
KR20210073299A KR1020190163979A KR20190163979A KR20210073299A KR 20210073299 A KR20210073299 A KR 20210073299A KR 1020190163979 A KR1020190163979 A KR 1020190163979A KR 20190163979 A KR20190163979 A KR 20190163979A KR 20210073299 A KR20210073299 A KR 20210073299A
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KR
South Korea
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signal
clock
circuit
edge
input data
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Application number
KR1020190163979A
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English (en)
Inventor
탁금영
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

본 개시의 기술적 사상에 따른 임베디드 클록(embedded clock)이 포함된 입력 데이터 신호를 수신하는 클록 데이터 복원 회로는, 입력 데이터 신호로부터 복원 클록을 생성하고, 상기 임베디드 클록의 위상을 검출하도록 구성된 위상 검출기가 구비된 클록 복원 회로 및 상기 복원 클록을 이용하여 상기 입력 데이터 신호로부터 복원 데이터 신호를 생성하도록 구성된 데이터 복원 회로를 포함하며, 상기 위상 검출기는, 제1 기준 클록의 제1 엣지(edge)에서 상기 입력 데이터 신호로부터 샘플링된 제1 샘플 신호를 상기 제1 기준 클록의 제1 엣지에서 다음 제2 엣지까지의 구간동안 출력하고, 상기 제1 기준 클록과 소정의 위상차를 갖는 제2 기준 클록의 제1 엣지에서 상기 입력 데이터 신호로부터 샘플링된 제2 샘플 신호를 상기 제2 기준 클록의 제1 엣지에서 다음 제2 엣지까지의 구간동안 출력하도록 구성된 샘플링 래치 회로 및 상기 제1 샘플 신호 및 상기 제2 샘플 신호를 기반으로 생성된 위상 제어 신호를 상기 샘플링 래치 회로로부터 상기 제2 샘플 신호가 출력되는 구간동안 출력하도록 구성된 엣지 검출 회로를 포함한다.

Description

클록 데이터 복원 회로 및 이를 포함하는 장치{CLOCK DATA RECOVERY CIRCUIT, APPARATUS INCLUDING THE SAME}
본 개시의 기술적 사상은 임베디드 클록이 포함된 데이터 신호에 대한 복원에 관한 것으로서, 자세하게는, 클록 데이터 복원 회로 및 이를 포함하는 장치에 관한 것이다.
데이터를 고속으로 전송하기 위하여 직렬 통신 방식이 사용될 수 있다. 직렬 통신 방식은 탈착 가능 포트를 통한 독립적인 장치들 사이 통신뿐만 아니라 시스템에 포함된 부품들 사이 통신, 집적 회로 내부에서 데이터의 이동 등 다양한 어플리케이션들에서 사용될 수 있다.
직렬 데이터에 임베디드된 클록의 위상을 검출하여 직렬 데이터로부터 복원 클록을 생성하고, 복원 클록을 이용하여 직렬 데이터로부터 복원 데이터를 생성하는 클록 데이터 복원 회로는 직렬 통신 방식으로 데이터를 송수신하는 다양한 장치들, 어플리케이션들에서 사용될 수 있다. 한편, 직렬 통신 방식에서 데이터 전송 속도가 비약적으로 증가함에 따라 클록 데이터 복원 회로는 신뢰성 높은 복원 데이터를 생성하기 어려운 문제가 있었다.
본 개시의 기술적 사상의 일측면은 클록 데이터 복원에 관한 것으로서, 입력 데이터 신호로부터 클록 및 데이터를 정확하게 복원하는 클록 데이터 복원 회로 및 이를 포함하는 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여 본 개시의 기술적 사상에 따른 임베디드 클록(embedded clock)이 포함된 입력 데이터 신호를 수신하는 클록 데이터 복원 회로는, 입력 데이터 신호로부터 복원 클록을 생성하고, 상기 임베디드 클록의 위상을 검출하도록 구성된 위상 검출기가 구비된 클록 복원 회로 및 상기 복원 클록을 이용하여 상기 입력 데이터 신호로부터 복원 데이터 신호를 생성하도록 구성된 데이터 복원 회로를 포함하며, 상기 위상 검출기는, 제1 기준 클록의 제1 엣지(edge)에서 상기 입력 데이터 신호로부터 샘플링된 제1 샘플 신호를 상기 제1 기준 클록의 제1 엣지에서 다음 제2 엣지까지의 구간동안 출력하고, 상기 제1 기준 클록과 소정의 위상차를 갖는 제2 기준 클록의 제1 엣지에서 상기 입력 데이터 신호로부터 샘플링된 제2 샘플 신호를 상기 제2 기준 클록의 제1 엣지에서 다음 제2 엣지까지의 구간동안 출력하도록 구성된 샘플링 래치 회로 및 상기 제1 샘플 신호 및 상기 제2 샘플 신호를 기반으로 생성된 위상 제어 신호를 상기 샘플링 래치 회로로부터 상기 제2 샘플 신호가 출력되는 구간동안 출력하도록 구성된 엣지 검출 회로를 포함한다.
본 개시의 기술적 사상에 따른 임베디드 클록을 포함하는 입력 데이터 신호 및 서로 다른 위상을 갖는 복수의 기준 클록들을 이용하여 상기 임베디드 클록의 위상을 검출하도록 구성된 위상 검출기는, 상기 기준 클록들 각각의 엣지에서 상기 입력 데이터 신호로부터 샘플링된 샘플 신호들을 순차적으로 출력하도록 구성된 샘플링 래치 회로, 상기 샘플 신호들을 이용한 비교 연산을 수행하고, 연산 결과를 기반으로 상기 임베디드 클록의 위상을 추적(tracking)하기 위한 위상 제어 신호를 생성하고, 제1 구간에서 상기 위상 제어 신호를 리셋하여 소정의 레벨로 고정시키도록 구성된 구성된 엣지 검출 회로 및 후속하는 제2 구간에서 상기 위상 제어 신호가 상기 연산 결과에 따른 레벨을 갖도록 셋시키고, 후속하는 제3 구간에서 상기 위상 제어 신호가 상기 연산 결과에 따른 레벨을 홀드시키도록 구성된 펄스 조절 회로를 포함한다.
본 개시의 기술적 사상에 따른 직렬(serial) 통신 기반 입력 데이터 신호를 수신하는 장치는, 상기 입력 데이터 신호로부터 복원 클록을 생성하기 위한 위상 검출기가 구비된 클록 복원 회로를 포함하고, 상기 위상 검출기는, 상기 제1 기준 클록의 제1 엣지에서 상기 입력 데이터 신호로부터 샘플링된 제1 샘플 신호를 상기 제1 기준 클록의 제1 엣지에서 다음 제2 엣지까지의 구간동안 출력하고, 상기 제1 기준 클록과 소정의 위상차를 갖는 제2 기준 클록의 제1 엣지에서 상기 입력 데이터 신호로부터 샘플링된 제2 샘플 신호를 상기 제2 기준 클록의 제1 엣지에서 다음 제2 엣지까지의 구간동안 출력하도록 구성된 샘플링 래치 회로, 상기 제1 샘플 신호 및 상기 제2 샘플 신호가 상기 샘플링 래치 회로로부터함께 수신되기 시작하는 시점부터 상기 제1 샘플 신호 및 상기 제2 샘플 신호에 대한 비교 연산을 수행하고, 연산 결과를 기반으로 상기 제1 기준 클록 및 상기 제2 기준 클록의 위상을 제어하기 위한 위상 제어 신호를 생성하도록 구성된 엣지 검출 회로 및 상기 엣지 검출 회로로부터 수신된 상기 위상 제어 신호의 펄스 너비를 늘리도록 구성된 펄스 조절 회로를 포함한다.
본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로는 입력 데이터 신호에 포함된 임베디드 클록의 위상 검출 시에 발생 가능한 가비지 펄스 생성을 미연에 방지하고, 임베디드 클록의 위상을 추적하기 위해 필요한 신호의 펄스 너비를 조절함으로써 높은 신뢰도를 갖는 복원 클록을 생성할 수 있는 효과가 있다.
본 개시의 예시적 실시 예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로의 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따른 클록 복원 회로를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시 예에 따른 위상 검출기를 나타내는 블록도이다.
도 4는 도 3의 위상 검출기를 구체적으로 나타내는 블록도이다.
도 5는 도 4의 위상 검출기의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 개시의 예시적 실시 예에 따른 위상 검출기를 나타내는 블록도이다.
도 7은 도 6의 위상 검출기를 구체적으로 나타내는 블록도이다.
도 8은 도 7의 위상 검출기의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 4 또는 도 7의 제1 샘플링 래치의 구체적인 구현 예를 설명하기 위한 도면이다.
도 10은 도 4의 제1 엣지 검출기의 구체적인 구현 예를 설명하기 위한 도면이다.
도 11은 도 7의 제1 엣지 검출기 및 제1 펄스 조절기의 구체적인 구현 예를 설명하기 위한 도면이다.
도 12는 본 개시의 예시적 실시 예에 따른 위상 검출기를 구체적으로 나타내는 블록도이다.
도 13은 도 12의 플립-플롭의 구체적인 구현 예를 나타내는 도면이다.
도 14는 도 12의 엣지 검출 회로를 구체적인 구현 예를 나타내는 도면이다.
도 15는 도 14의 엣지 검출 회로의 동작을 설명하기 위한 타이밍도이다.
도 16는 본 개시의 예시적 실시 예에 따른 클락 데이터 복원 회로를 포함하는 장치를 나타내는 블록도이다.
도 17은 본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로가 포함된 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로(1)의 블록도이다. 일부 실시 예들에서, 도 1의 클록 데이터 복원 회로(1)는 반도체 공정에 의해서 제조될 수 있고, 집적 회로로서 반도체 장치에 포함될 수 있다. 또한, 클록 데이터 복원 회로(1)는 직렬 통신 방식으로 데이터를 수신하는 수신 회로(또는, 수신기)에 포함될 수 있다. 클록 데이터 복원 회로(1)는 송신 회로(또는, 송신기)가 직렬 통신 방식으로 전송하는 입력 데이터 신호(DATA_IN)를 수신할 수 있고, 입력 데이터 신호(DATA_IN)로부터 출력 데이터 신호(D_OUT)를 생성할 수 있다. 한편, 출력 데이터 신호(D_OUT)는 복원 데이터 신호로 지칭될 수 있다.
도 1을 참조하면, 클록 데이터 복원 회로(1)는 클록 복원 회로(10), 지연 라인(20) 및 데이터 복원 회로(30)을 포함할 수 있다. 입력 데이터 신호(DATA_IN)는 일련의 비트들, 즉, 비트 시퀀스를 포함할 수 있다. 예를 들어, 입력 데이터 신호(DATA_IN)는 순차적으로 나열되는 m 비트수(bits)의 패킷(packet)을 포함할 수 있다. 클록 데이터 복원 회로(1)는 입력 데이터 신호(DATA_IN)에 포함된 비트 시퀀스를 샘플링(또는, 캡쳐)함으로써, 입력 데이터 신호(DATA_IN)에 포함된 직렬 데이터를 인식할 수 있고, 병렬 데이터를 포함하는 출력 데이터 신호(D_OUT)를 직렬 데이터로부터 생성할 수 있다.
일부 실시 예들에서, 입력 데이터 신호(DATA_IN)는 직렬 데이터뿐만 아니라 클록을 포함할 수 있다. 송신 회로로부터 데이터 라인을 통해서 직렬 데이터를 포함하는 데이터 신호가 수신되고 클록 라인을 통해서 클록 신호가 별개로 수신되는 경우, 수신 회로는 다양한 요인들에 기인하여 상호 동기된 데이터 신호 및 클록 신호를 수신하는 것이 용이하지 않고, 데이터 전송 속도를 상승시키는 것이 제한될 수 있다. 다른 한편으로, 송신 회로가 데이터 신호에 클록을 포함시키고, 수신 회로가 데이터 신호에 포함된 클록을 복구하여 직렬 데이터를 인식하는 경우, 수신 회로는 데이터 신호의 변동을 포함하는 클록을 복구함으로써 비트 시퀀스를 샘플링할 수 있고, 이에 따라 데이터 전송 속도의 향상이 달성될 수 있다. 이하에서, 입력 데이터 신호(DATA_IN)에 포함된 클록은 임베디드 클록으로 지칭될 수 있다.
본 개시의 예시적 실시 예에 따른 클록 복원 회로(10)는 가비지(garbage) 펄스 생성을 미연에 방지하여 입력 데이터 신호(DATA_IN)의 임베디드 클록의 위상을 검출하는 위상 검출기(100)를 포함할 수 있다. 이하에서는, 입력 데이터 신호(DATA_IN)의 임베디드 클록의 위상을 검출하는 동작은 입력 데이터 신호(DATA_IN)의 위상을 검출하는 동작으로 서술될 수 있다. 일부 실시 예들에 있어서, 위상 검출기(100)는 뱅뱅(bang-bang) 위상 검출기로 구현될 수 있다. 클록 복원 회로(10)는 입력 데이터 신호(DATA_IN)를 수신하여, 입력 데이터 신호(DATA_IN)로부터 복원 클록(CLK_R)을 생성할 수 있다.
위상 검출기(100)는 서로 다른 위상을 갖는 복수의 기준 클록들을 이용하여 입력 데이터 신호를 샘플링하고, 샘플링 결과로 생성된 샘플 신호들을 각각 비교함으로써 입력 데이터 신호(DATA_IN)의 위상을 검출할 수 있다. 위상 검출기(100)는 기준 클록들의 소스 클록의 위상을 제어하기 위해 검출 결과를 기반으로 위상 제어 신호를 생성할 수 있으며, 위상 검출기(100)는 위상 제어 신호에 포함될 수 있는 가비지 펄스 생성을 미연에 방지할 수 있다. 위상 제어 신호는 기준 클록들의 소스 클록의 위상을 제어하기 위한 신호로서 구체적인 내용은 후술한다.
예시적 실시 예로 위상 검출기(100)는 위상 제어 신호가 샘플 신호들 간의 비교 결과가 포함되지 않는 구간, 즉, 위상 제어 신호가 'null'값을 갖는 구간에서 위상 제어 신호를 소정의 레벨로 리셋하여 고정시킬 수 있다. 소정의 레벨은 향후 위상 검출기(100)가 위상 검출 동작을 수행할 때에 영향이 최소화될 수 있는 레벨로 정해질 수 있다. 또한, 위상 검출기(100)는 위상 제어 신호가 인가되는 전하 펌프 회로(미도시)의 전하 펌핑 동작이 충분하게 수행될 수 있도록 위상 제어 신호의 펄스 너비를 조절할 수 있다. 예를 들어, 위상 제어 신호의 펄스 너비가 좁으면 전하 펌프 회로(미도시)는 충분한 전하 펌핑 동작을 수행하지 못하게 되고, 그 결과, 소스 클록의 위상을 원하는대로 제어하지 못하여 정확한 복원 클록(CLK_R)을 생성할 수 없는 문제가 있다. 따라서, 위상 검출기(100)는 위상 제어 신호의 펄스 너비를 늘림으로써 정확한 복원 클록(CLK_R)을 생성할 수 있다.
지연 라인(20)은 입력 데이터 신호(DATA_IN)를 수신하고, 클록 복원 회로(10)에 의한 입력 데이터 신호(DATA_IN)의 지연량만큼 입력 데이터 신호(DATA_IN)를 제어할 수 있다. 지연 라인(20)은 클록 복원 회로(10)가 복제된 구성을 포함할 수 있다. 일부 실시 예에 있어서, 지연 라인(20)은 전압 제어에 의해 지연량이 조절될 수 있다. 지연 라인(20)은 입력 데이터 신호(DATA_IN)를 제어하여 지연된 입력 데이터 신호(DATA_IN')를 데이터 복원 회로(30)에 제공할 수 있다.
데이터 복원 회로(30)는 복원 클록(CLK_R)을 이용하여 지연된 입력 데이터 신호(DATA_IN')를 샘플링함으로써 출력 데이터 신호(또는, 복원 데이터 신호)(DATA_OUT)를 생성할 수 있다. 출력 데이터 신호(DATA_OUT)는 클록 데이터 복원 회로(1)를 포함하는 장치, 집적 회로, 칩 등의 내부의 프로세서(들), 컨트롤러(들), 부품(들), 메모리(들)에 제공될 수 있다.
본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로(1)는 입력 데이터 신호(DATA_IN)에 포함된 임베디드 클록의 위상 검출 시에 발생 가능한 가비지 펄스를 미연에 방지하고, 임베디드 클록의 위상을 추적하기 위해 필요한 신호의 펄스 너비를 조절함으로써 높은 신뢰도를 갖는 복원 클록(CLK_R)을 생성할 수 있는 효과가 있다.
도 2는 본 개시의 예시적 실시 예에 따른 클록 복원 회로(10)를 나타내는 블록도이다.
도 2를 참조하면, 클록 복원 회로(10)는 위상 검출기(100), 전하 펌프 회로(110), 루프 필터(120), 전압 제어 오실레이터(130) 및 분주기/위상 쉬프터(140)를 포함할 수 있다. 위상 검출기(100)는 입력 데이터 신호(DATA_IN)를 수신하고, 전압 제어 오실레이터(130) 로부터 출력된 소스 클록(CLK_VCO)으로부터 분주기/위상 쉬프터(140)에 의해 분주되고, 위상 쉬프팅된 복수의 기준 클록들(CLKs_REF)을 이용해 입력 데이터 신호(DATA_IN)의 위상을 검출하여 위상 제어 신호를 생성할 수 있다. 위상 검출기(100)는 서로 다른 위상을 갖는 기준 클록들(CLKs_REF)을 순차적으로 수신하고, 순차적으로 입력되는 기준 클록과 입력 데이터 신호(DATA_IN)의 위상을 비교 연산할 수 있다. 위상 검출기(100)는 기준 클록들(CLKs_REF)이 순차적으로 수신됨에 따라 위상 제어 신호의 가비지 펄스 생성을 방지하기 위하여 기준 클록들(CLKs_REF)이 수신되는 시간 차가 고려된 위상 제어 신호에 대한 리셋 동작을 수행할 수 있다. 한편, 위상 검출기(100)는 전하 펌프 회로(110)의 충분한 전하 펌핑 동작이 수행될 수 있도록 위상 제어 신호의 펄스 너비를 늘릴 수 있다. 위상 검출기(100)의 구체적인 구조, 상세한 기능, 동작에 관한 설명은 후술한다.
전하 펌프 회로(110)는 위상 검출기(100)에서 출력되는 위상 제어 신호에 따라 전하 공급량을 조절할 수 있다. 루프 필터(120)는 전하 펌프 회로(110)에서 조절하는 전하 공급량을 누적하여 전압 신호를 출력할 수 있다. 전압 제어 오실레이터(130)는 루프 필터(120)에 의해 출력되는 전압 신호에 따라 가변적인 소스 클록(CLK_VCO)을 생성할 수 있다. 분주기/위상 쉬프터(140)는 소스 클록(CLK_VCO)을 수신하고, 소스 클록(CLK_VCO)의 위상 또는 주파수를 변조하여 기준 클록들(CLKs_REF)을 생성할 수 있다. 기준 클록들(CLKs_REF)은 분주기/위상 쉬프터(140)에 의해 서로 다른 위상을 가질 수 있다. 분주기/위상 쉬프터(140)는 기준 클록들(CLKs_REF)을 순차적으로 위상 검출기(100)에 제공할 수 있다.
도 2에 도시된 클록 복원 회로(10)의 실시 예는 예시적인 것에 불과한 바, 이에 국한되지 않으며, 입력 데이터 신호(DATA_IN)로부터 복원 클록을 생성하기 위한 다양한 구현 예들이 클록 복원 회로(10)에 적용될 수 있다.
도 3은 본 개시의 예시적 실시 예에 따른 위상 검출기(100)를 나타내는 블록도이다.
도 3을 참조하면, 위상 검출기(100)는 샘플링 래치 회로(102) 및 엣지 검출 회로(104)를 포함할 수 있다.
예시적 실시 예로, 샘플링 래치 회로(102)는 입력 데이터 신호(DATA_IN) 및 서로 다른 위상을 갖는 복수의 기준 클록들(CLK_REF1~CLK_REFn)을 수신할 수 있다. 샘플링 래치 회로(102)는 기준 클록들(CLK_REF1~CLK_REFn) 각각의 엣지에서 입력 데이터 신호(DATA_IN)로부터 샘플링된 샘플 신호들(S1~Sk)을 순차적으로 엣지 검출 회로(104)에 출력할 수 있다.
예시적 실시 예로, 엣지 검출 회로(104)는 샘플 신호들(S1~Sk)을 이용한 비교 연산을 수행하고, 연산 결과를 기반으로 입력 데이터 신호(DATA_IN)의 임베디드 클록의 위상을 추적하기 위한 위상 제어 신호들(UP1/DN1~UPm/DNm)을 생성할 수 있다. 또한, 엣지 검출 회로(104)는 가비지 펄스가 발생 가능한 소정의 구간에서 위상 제어 신호들(UP1/DN1~UPm/DNm)을 리셋하여 소정의 레벨로 고정시킬 수 있다. 리셋 구간은 위상 제어 신호들(UP1/DN1~UPm/DNm) 각각에 따라 상이할 수 있다. 또한, 리셋 구간은 샘플링 래치 회로(102)로부터 샘플 신호들(S1~Sk) 각각의 출력이 시작되는 시점 간 차이에 대응할 수 있다.
예시적 실시 예로, 샘플링 래치 회로(102)는 입력 데이터 신호(DATA_IN) 및 하나의 기준 클록을 수신하고, 하나의 샘플 신호를 출력하는 복수의 샘플링 래치들을 포함할 수 있고, 복수의 샘플링 래치들의 출력을 반전하는 복수의 인버터들을 더 포함할 수 있다. 엣지 검출 회로(104)는 두 개의 샘플 신호들을 수신하고, 하나의 위상 제어 신호를 출력하는 복수의 엣지 검출기들을 포함할 수 있다. 엣지 검출 회로(104)의 엣지 검출기들은 수신된 두 개의 샘플 신호들 중 어느 하나를 기반으로 소정의 조건을 만족하였을 때에, 다이나믹 비교 연산을 수행할 수 있으며, 연산 결과를 기반으로 위상 제어 신호를 생성하여 출력할 수 있다.
도 3에서의 입력 데이터 신호(DATA_IN)는 양의 입력 데이터 신호 및 음의 입력 데이터 신호를 포함할 수 있으며, 샘플 신호들(S1~Sk) 각각은 양의 샘플 신호 및 음의 샘플 신호를 포함할 수 있다. 샘플링 래치 회로(102) 및 엣지 검출 회로(104)에는 이러한 양의 신호, 음의 신호를 수신하여 입력 데이터 신호(DATA_IN)의 위상을 검출하기 위한 구현 예가 적용될 수 있으며, 이에 대한 구체적인 실시 예는 후술한다.
도 4는 도 3의 위상 검출기(100)를 구체적으로 나타내는 블록도이다. 도 5는 도 4의 위상 검출기(100)의 동작을 설명하기 위한 타이밍도이다. 도 4에서는 서술의 편의를 위해 위상 검출기(100)의 일부만을 도시하였으며, 도시된 구성에 적용된 기술적 사상이 도시되지 않은 나머지 구성에도 적용될 수 있음은 충분히 이해될 것이다.
도 4를 참조하면, 위상 검출기(100)는 샘플링 래치 회로(102) 및 엣지 검출 회로(104)를 포함할 수 있다. 샘플링 래치 회로(102)는 제1 내지 제3 샘플링 래치(102_1~102_3), 제1 및 제2 엣지 검출기(104_1, 104_2)를 포함할 수 있다. 제1 샘플링 래치(102_1)는 입력 데이터 신호(DATA_IN) 및 제1 기준 클록(CLK_REF1)를 수신하고, 제1 기준 클록(CLK_REF1)의 엣지에서 입력 데이터 신호(DATA_IN)를 샘플링하여 제1 샘플 신호(S1)를 생성할 수 있다. 제2 샘플링 래치(102_2)는 입력 데이터 신호(DATA_IN) 및 제2 기준 클록(CLK_REF2)를 수신하고, 제2 기준 클록(CLK_REF2)의 엣지에서 입력 데이터 신호(DATA_IN)를 샘플링하여 제2 샘플 신호(S2)를 생성할 수 있다. 제3 샘플링 래치(102_3)는 입력 데이터 신호(DATA_IN) 및 제3 기준 클록(CLK_REF3)를 수신하고, 제3 기준 클록(CLK_REF3)의 엣지에서 입력 데이터 신호(DATA_IN)를 샘플링하여 제3 샘플 신호(S3)를 생성할 수 있다.
제1 엣지 검출기(104_1)는 제1 및 제2 샘플링 래치(102_1, 102_2)로부터 제1 및 제2 샘플 신호(S1, S2)를 수신하고, 제1 및 제2 샘플 신호(S1, S2)를 비교 연산하여 제1 위상 제어 신호(UP)를 생성할 수 있다. 제1 위상 제어 신호(UP)는 소스 클록의 위상을 앞당기기 위한 신호일 수 있다. 제2 엣지 검출기(104_2)는 제2 및 제3 샘플링 래치(102_2, 102_3)로부터 제2 및 제3 샘플 신호(S2, S3)를 수신하고, 제2 및 제3 샘플 신호(S2, S3)를 비교 연산하여 제2 위상 제어 신호(DN)를 생성할 수 있다. 제2 위상 제어 신호(DN)는 소스 클록의 위상을 지연시키기 위한 신호일 수 있다.
엣지 검출 회로(104)는 제1 및 제2 위상 제어 신호(UP, DN)를 전하 펌프 회로(110)에 제공할 수 있으며, 전하 펌프 회로(110)는 제1 및 제2 위상 제어 신호(UP, DN)를 기반으로 전하 공급 동작을 수행할 수 있다.
이하, 도 5를 참조하여, 제1 및 제2 샘플링 래치(102_1, 102_2), 제1 엣지 검출기(104_1)의 동작을 구체적으로 서술하도록 한다. 도 5에 도시된 동작의 기술적 사상은 위상 검출기(100)에 포함된 모든 샘플링 래치들 및 엣지 검출기들에도 적용될 수 있음은 충분히 이해될 것이다. 한편, 제1 및 제2 샘플 신호(S1, S2)는 각각 양의 샘플 신호(S1P, S2P) 및 음의 샘플 신호(S1N, S2N)를 포함하는 것을 전제한다.
도 5를 참조하면, 제1 샘플링 래치(102_1)는 제1 시간(t1)에 제1 기준 클록(CLK_REF1)의 라이징 엣지에서 입력 데이터 신호(DATA_IN)를 샘플링하여 제1 양의 샘플 신호(S1P(0)) 및 제1 음의 샘플 신호(S1N(0))를 생성할 수 있다. 이후, 제1 샘플링 래치(102_1)는 제1 시간(t1) 내지 제3 시간(t3) 동안(또는, 제1 기준 클록(CLK_REF1)의 라이징 엣지의 시점으로부터 후속하는 폴링 엣지까지의 시점까지) 제1 양의 샘플 신호(S1P(0)) 및 제1 음의 샘플 신호(S1N(0))를 제1 엣지 검출기(104_1)로 출력할 수 있다. 제2 샘플링 래치(102_2)는 제2 시간(t2)에 제2 기준 클록(CLK_REF2)의 라이징 엣지에서 입력 데이터 신호(DATA_IN)를 샘플링하여 제2 양의 샘플 신호(S2P(0)) 및 제2 음의 샘플 신호(S2N(0))를 생성할 수 있다. 이후, 제2 샘플링 래치(102_2)는 제2 시간(t2) 내지 제4 시간(t4) 동안 (또는, 제2 기준 클록(CLK_REF2)의 라이징 엣지의 시점으로부터 후속하는 폴링 엣지까지의 시점까지) 제2 양의 샘플 신호(S2P(0)) 및 제2 음의 샘플 신호(S2N(0))를 제2 엣지 검출기(104_2)로 출력할 수 있다.
제1 엣지 검출기(104_1)는 제1 양의 샘플 신호(S1P(0)) 및 제2 양의 샘플 신호(S2P(0))를 비교 연산하거나, 제1 음의 샘플 신호(S1N(0)) 및 제2 음의 샘플 신호(S2N(0))를 비교 연산하여 위상 제어 신호(UP(0))를 생성할 수 있다. 다만, 제1 시간(t1) 내지 제2 시간(t2) 사이의 구간에서는 제2 양의 샘플 신호(S2P(0)) 및 제2 음의 샘플 신호(S2N(0))는 의미없는 값을 갖기 때문에 위상 제어 신호(UP(0))를 리셋하여 소정의 레벨로 고정시킬 필요가 있다. 이에 따라, 제1 엣지 검출기(104_1)는 제1 시간(t1) 내지 제2 시간(t2) 사이의 구간(또는, 제1 샘플링 래치(102_1)로부터 제1 양의 샘플 신호(S1P(0)) 및 제1 음의 샘플 신호(S1N(0))의 출력이 시작되는 시점에서 제2 샘플링 래치(102_2)로부터 제2 양의 샘플 신호(S2P(0)) 및 제2 음의 샘플 신호(S2N(0))의 출력이 시작되는 시점까지의 구간)에서 위상 제어 신호(UP(0))를 소정의 레벨로 리셋시킬 수 있다. 일 예로, 소정의 레벨은 로우 레벨일 수 있다. 이에 따라, 위상 제어 신호(UP(0))는 제1 시간(t1) 내지 제2 시간(t2) 사이의 구간에서 로우 레벨로 고정될 수 있다.
또한, 제1 엣지 검출기(104_1)는 제1 양의 샘플 신호(S1P(0)) 및 제2 양의 샘플 신호(S2P(0))의 비교 연산의 결과 또는 제1 음의 샘플 신호(S1N(0)) 및 제2 음의 샘플 신호(S2N(0))의 비교 연산의 결과가 포함된 위상 제어 신호(UP(0))를 제2 시간(t2) 내지 제4 시간(t4) 사이의 구간동안 전하 펌프 회로(110)로 출력할 수 있다. 일부 실시 예들에서 위상 제어 신호(UP(0))의 펄스 너비는 조절될 수 있으며, 이에 대한 구체적인 내용은 후술한다.
위와 같은 방식으로, 제5 내지 제8 시간(t5~t8)에서도 제1 샘플 신호(S1P(1), S1N(1)), 제2 샘플 신호(S2P(1), S2N(1)), 제1 및 제2 기준 클록(CLK_REF1, CLK_REF2)를 이용하여 위상 제어 신호(UP(1))가 생성될 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 위상 검출기(100')를 나타내는 블록도이다. 도 6에서는 도 3의 위상 검출기(100)와의 차이를 중심으로 서술한다.
도 6을 참조하면, 위상 검출기(100')는 샘플링 래치 회로(102), 엣지 검출 회로(104) 및 펄스 조절 회로(106)를 포함할 수 있다. 펄스 조절 회로(106)는 엣지 검출 회로(104)로부터 수신된 위상 제어 신호들(UP1/DN1~UPm/DNm)의 펄스 너비를 조절할 수 있다. 구체적으로, 펄스 조절 회로(106)는 위상 제어 신호들(UP1/DN1~UPm/DNm)의 펄스 너비를 늘릴 수 있다. 도 6에는 도시되지 않았으나, 펄스 조절 회로(106)는 샘플링 래치 회로(102)로부터 샘플 신호들(S1~Sk) 중 적어도 하나를 수신하여 이를 기반으로 위상 제어 신호들의 펄스 너비를 늘릴 수 있다.
예시적 실시 예로, 펄스 조절 회로(106)는 하나의 위상 제어 신호를 수신하여 펄스 너비의 조절을 수행하는 복수의 펄스 조절기들을 포함할 수 있으며, 펄스 조절기는 래치를 포함할 수 있다. 펄스 조절기는 샘플링 래치 회로(102)로부터 수신한 샘플 신호를 기반으로 셋 동작, 홀드 동작을 수행할 수 있으며, 홀드 동작을 통해 위상 제어 신호의 펄스 너비를 조절할 수 있다.
도 7은 도 6의 위상 검출기(100')를 구체적으로 나타내는 블록도이다. 도 8은 도 7의 위상 검출기(100')의 동작을 설명하기 위한 타이밍도이다. 도 7에서는 서술의 편의를 위해 위상 검출기(100')의 일부만을 도시하였으며, 도시된 구성에 적용되는 기술적 사상이 도시되지 않은 나머지 구성에도 적용될 수 있음은 충분히 이해될 것이다. 도 7에서는 도 4의 위상 검출기(100)와의 차이를 중심으로 서술한다.
도 7을 참조하면, 위상 검출기(100')는 샘플링 래치 회로(102), 엣지 검출 회로(104) 및 펄스 조절 회로(106)를 포함할 수 있다. 펄스 조절 회로(106)는 제1 및 제2 펄스 조절기(106_1, 106_2)를 포함할 수 있다. 제1 펄스 조절기(106_1)는 제1 엣지 검출기(104_1)로부터 제1 위상 제어 신호(UP)를 수신하고, 제2 샘플링 래치(102_2)로부터 제2 샘플 신호(S2)를 수신할 수 있다. 제1 펄스 조절기(106_1)는 제2 샘플 신호(S2)를 기반으로 제1 위상 제어 신호(UP)의 펄스 너비를 조절하여 조절된 제1 위상 제어 신호(UP')를 생성할 수 있다. 제2 펄스 조절기(106_2)는 제2 엣지 검출기(104_2)로부터 제2 위상 제어 신호(DN)를 수신하고, 제3 샘플링 래치(102_3)로부터 제3 샘플 신호(S3)를 수신할 수 있다. 제2 펄스 조절기(106_2)는 제3 샘플 신호(S3)를 기반으로 제2 위상 제어 신호(DN)의 펄스 너비를 조절하여 조절된 제2 위상 제어 신호(DN')를 생성할 수 있다. 전하 펌프 회로(110)는 조절된 제1 및 제2 위상 제어 신호(UP', DN')를 수신하고, 이를 기반으로 전하 공급 동작을 수행할 수 있다.
이하, 도 8을 참조하여, 제1 및 제2 샘플링 래치(102_1, 102_2), 제1 엣지 검출기(104_1), 제1 펄스 조절기(106_1)의 동작을 구체적으로 서술하도록 한다. 도 8에 도시된 동작의 기술적 사상은 위상 검출기(100')에 포함된 모든 샘플링 래치들, 엣지 검출기들 및 펄스 조절기들에도 적용될 수 있음은 충분히 이해될 것이다. 한편, 제1 및 제2 샘플 신호(S1, S2)는 각각 양의 샘플 신호(S1P, S2P) 및 음의 샘플 신호(S1N, S2N)를 포함하는 것을 전제한다. 또한, 이하에서는, 도 5와의 차이를 중심으로 서술한다.
도 8을 참조하면, 제1 엣지 검출기(104_1)는 제1 시간(t1) 내지 제2 시간(t2) 사이의 제1 구간(또는, 리셋 구간)(R)에서 위상 제어 신호를 리셋하여 로우 레벨로 고정할 수 있다. 이후, 제1 펄스 조절기(106_1)는 제2 시간(t2) 내지 제4 시간(t4) 사이의 제2 구간(또는, 셋 구간)(S)에서 제1 엣지 검출기(104_1)로부터 수신된 위상 제어 신호의 값으로 출력을 세팅하고, 제4 시간(t4) 내지 제5 시간(t5) 사이의 제3 구간(또는, 홀드 구간)(HOLD)에서 홀드 동작을 수행하여 세팅된 값을 지속적으로 출력할 수 있다. 즉, 제1 펄스 조절기(106_1)는 도 5의 위상 제어 신호(UP(0))보다 위상 제어 신호(UP'(0))의 펄스 너비를 'L'만큼 늘릴 수 있다. 복원 클록을 생성할 때까지 제1 엣지 검출기(104_1) 및 제1 펄스 조절기(106_1)는 제1 내지 제3 구간(R, S, HOLD)에서의 동작이 주기적으로 반복될 수 있다. 내부 신호(INT_S)는 제1 엣지 검출기(104_1)의 내부에서 생성되는 신호로서 이에 대한 구체적인 내용은 도 11에서 서술한다.
위와 같은 방식으로, 제5 내지 제8 시간(t5~t8)에서도 제1 샘플 신호(S1P(1), S1N(1)), 제2 샘플 신호(S2P(1), S2N(1)), 제1 및 제2 기준 클록(CLK_REF1, CLK_REF2)를 이용하여 위상 제어 신호(UP'(1))가 생성될 수 있다.
도 9는 도 4 또는 도 7의 제1 샘플링 래치(102_1)의 구체적인 구현 예를 설명하기 위한 도면이다. 도 9의 제1 샘플링 래치(102_1)의 구성은 다른 샘플링 래치들에도 적용될 수 있다.
도 9를 참조하면, 제1 샘플링 래치(102_1)는 복수의 PMOS 트랜지스터들(PT1~PT6), 복수의 NMOS 트랜지스터들(NT1~NT5) 및 복수의 인터버들(INV1, INV2)을 포함할 수 있다. 제1 내지 제6 PMOS 트랜지스터들(PT1~PT6)의 각각의 소스(source) 단자는 전원 전압(VDD)과 연결될 수 있다. 제1 PMOS 트랜지스터(PT1)의 드레인(drain) 단자는 제1 NMOS 트랜지스터(NT1)의 드레인 단자 및 제4 NMOS 트랜지스터(NT4)의 소스 단자와 연결될 수 있다. 제2 및 제3 PMOS 트랜지스터(PT2, PT3)의 드레인 단자는 제4 NMOS 트랜지스터(NT4)의 드레인 단자와 제1 내부 노드(INT_N1)를 통해 연결될 수 있다. 제1 내부 노드(INT_N1)에는 제5 NMOS 트랜지스터(NT5)의 게이트 단자가 더 연결될 수 있다. 제4 PMOS 트랜지스터(PT4)의 드레인(drain) 단자는 제2 NMOS 트랜지스터(NT2)의 드레인 단자 및 제5 NMOS 트랜지스터(NT5)의 소스 단자와 연결될 수 있다. 제5 및 제6 PMOS 트랜지스터(PT5, PT6)의 드레인 단자는 제5 NMOS 트랜지스터(NT4)의 드레인 단자와 제2 내부 노드(INT_N2)를 통해 연결될 수 있다. 제2 내부 노드(INT_N2)에는 제4 NMOS 트랜지스터(NT4)의 게이트 단자가 더 연결될 수 있다. 제1 및 제2 NMOS 트랜지스터(NT1, NT2)의 소스 단자는 제3 NMOS 트랜지스터(NT3)의 드레인 단자와 연결될 수 있다. 제3 NMOS 트랜지스터(NT3)의 소스 단자는 접지될 수 있다.
제1, 제2, 제4 및 제5 PMOS 트랜지스터(PT1, PT2, PT4, PT5)의 게이트 단자, 제3 NMOS 트랜지스터(NT3)의 게이트 단자에는 제1 기준 클록(CLK_REF1)이 각각 입력되고, 제1 NMOS 트랜지스터(NT1)의 게이트 단자에는 양의 입력 데이터 신호(DATA_INP)가 입력되고, 제2 NMOS 트랜지스터(NT2)의 게이트 단자에는 음의 입력 데이터 신호(DATA_INN)가 입력될 수 있다. 그 결과, 제1 내부 노드(INT_N1)를 통해 제1 음의 내부 샘플 신호(INT_S1N)가 출력되고, 제2 내부 노드(INT_N2)를 통해 제1 양의 내부 샘플 신호(INT_S1P)가 출력될 수 있다.
제1 인버터(INV1)는 제1 음의 내부 샘플 신호(INT_S1N)를 수신하고, 이를 반전하여 제1 양의 샘플 신호(S1P)를 출력하며, 제2 인버터(INV2)는 제1 양의 내부 샘플 신호(INT_S1P)를 수신하고, 이를 반전하여 제1 음의 샘플 신호(S1N)를 출력할 수 있다.
제1 샘플링 래치(102_1)는 도 5 또는 도 8에서와 같이 입력 데이터 신호(DATA_IN)가 샘플링되어 생성된 제1 샘플 신호(S1P, S1N)를 제1 기준 클록(CLK_REF1)의 하이 레벨 구간(예를 들면, 제1 시간(t1) 내지 제3 시간(t3) 사이의 구간 또는 제5 시간(t5) 내지 제7 시간(t7) 사이의 구간)동안 출력할 수 있다.
도 9의 제1 샘플링 래치(102_1)의 구현 예는 예시적인 것에 불과한 바, 이에 국한되지 않고, 다양하게 구현될 수 있다.
도 10은 도 4의 제1 엣지 검출기(104_1)의 구체적인 구현 예를 설명하기 위한 도면이다. 도 10의 제1 엣지 검출기(104_1)의 구성은 다른 엣지 검출기들에도 적용될 수 있다.
도 10을 참조하면, 제1 엣지 검출기(104_1)는 복수의 PMOS 트랜지스터들(PT7, PT8), 복수의 NMOS 트랜지스터들(NT6~NT9) 및 제3 인버터(INV3)를 포함할 수 있다. 제7 PMOS 트랜지스터(PT7)의 소스 단자는 전원 전압(VDD)과 연결될 수 있다. 제7 PMOS 트랜지스터(PT7)의 드레인 단자는 제8 PMOS 트랜지스터(PT8)의 소스 단자와 연결될 수 있다. 제8 PMOS 트랜지스터(PT8)의 드레인 단자는 제3 내부 노드(INT_N3)를 통해 제6 및 제8 NMOS 트랜지스터(NT6, NT8)의 드레인 단자와 연결될 수 있다. 제6 NMOS 트랜지스터(NT6)의 소스 단자는 제7 NMOS 트랜지스터(NT7)의 드레인 단자와 연결되고, 제8 NMOS 트랜지스터(NT8)의 소스 단자는 제9 NMOS 트랜지스터(NT9)의 드레인 단자와 연결될 수 있다. 제7 및 제9 NMOS 트랜지스터(NT7, NT9)의 소스 단자는 접지될 수 있다.
제8 PMOS 트랜지스터(PT8) 및 제9 NMOS 트랜지스터(NT9)의 게이트 단자는 제2 양의 샘플 신호(S2P)를 각각 수신하고, 제7 PMOS 트랜지스터(PT7) 및 제7 NMOS 트랜지스터(NT7)의 게이트 단자는 제2 음의 샘플 신호(S2N)를 각각 수신할 수 있다. 또한, 제6 NMOS 트랜지스터(NT6)의 게이트 단자는 제1 양의 샘플 신호(S1P)를 수신하고, 제8 NMOS 트랜지스터(NT8)의 게이트 단자는 제1 음의 샘플 신호(S1N)를 수신할 수 있다. 제3 인버터(INV3)는 제3 내부 노드(INT_N3)로부터 출력된 신호를 반전하여 위상 제어 신호(UP)를 생성할 수 있다.
다만, 도 10의 제1 엣지 검출기(104_1)의 구현 예는 예시적인 실시 예에 불과한 바, 이에 국한되지 않고, 다양하게 구현될 수 있다.
도 11은 도 7의 제1 엣지 검출기(140_1) 및 제1 펄스 조절기(106_1)의 구체적인 구현 예를 설명하기 위한 도면이다. 도 11의 제1 엣지 검출기(140_1) 및 제1 펄스 조절기(106_1)의 구성은 다른 엣지 검출기들, 다른 펄스 조절기들에도 적용될 수 있다.
도 11을 참조하면, 제1 엣지 검출기(104_1)는 복수의 PMOS 트랜지스터들(PT7, PT8), 복수의 NMOS 트랜지스터들(NT6~NT9) 및 제3 인버터(INV3)를 포함할 수 있다. 제7 PMOS 트랜지스터(PT7)의 소스 단자는 전원 전압(VDD)과 연결될 수 있다. 제7 PMOS 트랜지스터(PT7)의 드레인 단자는 제8 PMOS 트랜지스터(PT8)의 소스 단자와 연결될 수 있다. 제8 PMOS 트랜지스터(PT8)의 드레인 단자는 제3 내부 노드(INT_N3)를 통해 제6 및 제8 NMOS 트랜지스터(NT6, NT8)의 드레인 단자와 연결될 수 있다. 제6 NMOS 트랜지스터(NT6)의 소스 단자는 제7 NMOS 트랜지스터(NT7)의 드레인 단자와 연결되고, 제8 NMOS 트랜지스터(NT8)의 소스 단자는 제9 NMOS 트랜지스터(NT9)의 드레인 단자와 연결될 수 있다. 제1 펄스 조절기(106_1)는 NOR 회로(NOR), 제1 및 제2 NAND 회로(NAND1, NAND2)를 포함할 수 있다. 제1 및 제2 NAND 회로(NAND1, NAND2)는 R/S 래치로 지칭될 수 있다.
제8 PMOS 트랜지스터(PT8) 및 제9 NMOS 트랜지스터(NT9)의 게이트 단자는 제2 양의 샘플 신호(S2P)를 각각 수신하고, 제7 PMOS 트랜지스터(PT7) 및 제7 NMOS 트랜지스터(NT7)의 게이트 단자는 제2 음의 샘플 신호(S2N)를 각각 수신할 수 있다. 또한, 제6 NMOS 트랜지스터(NT6)의 게이트 단자는 제1 양의 샘플 신호(S1P)를 수신하고, 제8 NMOS 트랜지스터(NT8)의 게이트 단자는 제1 음의 샘플 신호(S1N)를 수신할 수 있다. NOR 회로(NOR)에는 제1 양의 샘플 신호(S1P) 및 제1 음의 샘플 신호(S1N)가 입력되고, NOR 회로(NOR)의 출력 신호는 제1 NAND 회로(NAND1)에 입력될 수 있다. 제1 NAND 회로(NAND1)에는 제2 NAND 회로(NAND2)의 출력 신호가 더 입력될 수 있다. 제2 NAND 회로(NAND2)에는 제1 위상 검출기(104_1)의 내부 노드(INT_N3)로부터 내부 신호(INT_S)가 입력되고, 제1 NAND 회로(NAND1)의 출력 신호가 입력될 수 있다. 이를 통해, 제1 펄스 조절기(106_1)는 펄스 너비가 조절된 위상 제어 신호(UP')를 출력할 수 있다.
이하에서는 도 11의 제1 엣지 검출기(104_1) 및 제1 펄스 조절기(106_1)의 동작을 도 8을 참조하여 서술한다.
제1 구간(R)에서 제1 엣지 검출기(104_1)의 제7 및 제8 PMOS 트랜지스터(PT7, PT8) 각각에 로우 레벨의 제2 음의 샘플 신호(S2N) 및 제2 양의 샘플 신호(S2P)가 입력되어 내부 신호(INT_S)는 하이 레벨로 리셋되어 하이 레벨로 고정된 내부 신호(INT_S)가 제1 펄스 조절기(106_1)로 출력될 수 있다. 이를 통해, 위상 제어 신호(UP')는 제1 구간(R)에서 로우 레벨로 고정되어 출력될 수 있다.
제2 구간(S)에서 제1 엣지 검출기(104_1)의 제7 PMOS 트랜지스터(PT7)에는 로우 레벨의 제2 음의 샘플 신호(S2N)가 입력되고, 제8 PMOS 트랜지스터(PT8)에는 하이 레벨의 제2 양의 샘플 신호(S2P)가 입력될 수 있다. 이에 따라, 내부 노드(INT_N3)는 전원 전압(VDD)과 연결되지 않고, 제1 샘플 신호(S1P, S1N) 및 제2 샘플 신호(S2P, S2N)의 각각의 레벨에 따라 접지될 수 있다. 즉, 제2 구간(S)에서 제1 엣지 검출기(104_1)는 제6 내지 제9 NMOS 트랜지스터(NT6~NT9)를 통해 XNOR 비교 연산을 수행하여 제1 샘플 신호(S1P, S1N)와 제2 샘플 신호(S2P, S2N)를 비교할 수 있다. 제1 펄스 조절기(106_1)의 NOR 회로(NOR)에는 하이 레벨의 제1 양의 샘플 신호(S1P) 및 로우 레벨의 제1 음의 샘플 신호(S1N)가 입력되고, 제1 펄스 조절기(106_1)는 연산 결과로 생성된 내부 신호(INT_S)를 반전하여 위상 제어 신호(UP')로서 출력할 수 있다.
제3 구간(HOLD)에서 제1 펄스 조절기(106_1)의 NOR 회로(NOR)에는 로우 레벨의 제1 양의 샘플 신호(S1P) 및 제1 음의 샘플 신호(S1N)가 입력되고, 이에 따라, 제1 펄스 조절기(106_1)는 제2 구간(S)에서 출력된 위상 제어 신호(UP')와 동일한 레벨을 갖는 위상 제어 신호(UP')를 지속적으로 출력할 수 있다.
이후, 제5 시간(t5) 내지 제6 시간(t6) 사이이 구간(R)에서 제1 엣지 검출기(104_1)의 제7 및 제8 PMOS 트랜지스터(PT7, PT8) 각각에 로우 레벨의 제2 음의 샘플 신호(S2N) 및 제2 양의 샘플 신호(S2P)가 다시 입력되어 위상 제어 신호(UP')는 리셋되어 로우 레벨로 고정될 수 있다.
도 12는 본 개시의 예시적 실시 예에 따른 위상 검출기(200)를 구체적으로 나타내는 블록도이다.
도 12를 참조하면, 위상 검출기(200)는 샘플링 회로(202) 및 엣지 검출 회로(204)를 포함할 수 있다. 샘플링 회로(202)는 제1 샘플링 래치(202_1), 플립-플롭(202_2) 및 제2 샘플링 래치(202_3)를 포함할 수 있다. 제1 샘플링 래치(202_1)는 입력 데이터 신호(DATA_IN) 및 제1 기준 클록(CLK_REF1)를 수신하고, 제1 기준 클록(CLK_REF1)의 엣지에서 입력 데이터 신호(DATA_IN)를 샘플링하여 제1 샘플 신호(S1)를 생성할 수 있다. 플립-플롭(202_2)은 입력 데이터 신호(DATA_IN) 및 제2 기준 클록(CLK_REF2)를 수신하고, 제2 기준 클록(CLK_REF2)의 엣지에서 입력 데이터 신호(DATA_IN)를 샘플링하여 제2 샘플 신호(S2)를 생성할 수 있다. 제2 샘플링 래치(202_3)는 입력 데이터 신호(DATA_IN) 및 제3 기준 클록(CLK_REF3)를 수신하고, 제3 기준 클록(CLK_REF3)의 엣지에서 입력 데이터 신호(DATA_IN)를 샘플링하여 제3 샘플 신호(S3)를 생성할 수 있다.
예시적 실시 예로서, 플립-플롭(202_2)은 제1 및 제2 샘플링 래치(202_1, 202_2)와 비교하여 제2 샘플 신호(S2)의 값을 일정 기간 홀드시키기 위한 구성을 더 포함할 수 있으며, 이에 대한 구체적인 내용은 도 13에서 서술한다.
엣지 검출 회로(204)는 제1 내지 제3 샘플 신호(S1~S3)를 수신하여, 제1 샘플 신호(S1)와 제2 샘플 신호(S2)를 비교하고, 제2 샘플 신호(S2)와 제3 샘플 신호(S3)를 비교하여 제1 및 제2 위상 제어 신호(UP, DN)를 생성할 수 있다. 엣지 검출 회로(204)는 전술한 다른 실시 예들과 같이 가비지 펄스가 방지된 제1 및 제2 위상 제어 신호(UP, DN)를 생성할 수 있다. 엣지 검출 회로(204)는 제1 및 제2 위상 제어 신호(UP, DN)를 전하 펌프 회로(110)에 제공할 수 있으며, 전하 펌프 회로(210)는 제1 및 제2 위상 제어 신호(UP, DN)를 기반으로 전하 공급 동작을 수행할 수 있다.
도 13은 도 12의 플립-플롭(202_2)의 구체적인 구현 예를 나타내는 도면이다.
도 13을 참조하면, 플립-플롭(202_2)은 복수의 PMOS 트랜지스터들(PT9~PT14), 복수의 NMOS 트랜지스터들(NT10~NT14) 및 복수의 NAND 회로들(NAND3, NAND4)을 포함할 수 있다. 제9 내지 제14 PMOS 트랜지스터들(PT9~PT14)의 각각의 소스(source) 단자는 전원 전압(VDD)과 연결될 수 있다. 제9 PMOS 트랜지스터(PT9)의 드레인(drain) 단자는 제10 NMOS 트랜지스터(NT10)의 드레인 단자 및 제13 NMOS 트랜지스터(NT13)의 소스 단자와 연결될 수 있다. 제10 및 제11 PMOS 트랜지스터(PT10, PT11)의 드레인 단자는 제13 NMOS 트랜지스터(NT13)의 드레인 단자와 제1 내부 노드(INT_N1)를 통해 연결될 수 있다. 제1 내부 노드(INT_N1)에는 제14 NMOS 트랜지스터(NT14)의 게이트 단자가 더 연결될 수 있다. 제12 PMOS 트랜지스터(PT12)의 드레인(drain) 단자는 제11 NMOS 트랜지스터(NT11)의 드레인 단자 및 제14 NMOS 트랜지스터(NT14)의 소스 단자와 연결될 수 있다. 제13 및 제14 PMOS 트랜지스터(PT13, PT14)의 드레인 단자는 제14 NMOS 트랜지스터(NT14)의 드레인 단자와 제2 내부 노드(INT_N2)를 통해 연결될 수 있다. 제2 내부 노드(INT_N2)에는 제13 NMOS 트랜지스터(NT13)의 게이트 단자가 더 연결될 수 있다. 제10 및 제11 NMOS 트랜지스터(NT10, NT11)의 소스 단자는 제12 NMOS 트랜지스터(NT12)의 드레인 단자와 연결될 수 있다. 제12 NMOS 트랜지스터(NT12)의 소스 단자는 접지될 수 있다.
제9, 제10, 제12 및 제13 PMOS 트랜지스터(PT9, PT10, PT12, PT13)의 게이트 단자, 제12 NMOS 트랜지스터(NT12)의 게이트 단자에는 제2 기준 클록(CLK_REF2)이 각각 입력되고, 제10 NMOS 트랜지스터(NT10)의 게이트 단자에는 양의 입력 데이터 신호(DATA_INP)가 입력되고, 제11 NMOS 트랜지스터(NT11)의 게이트 단자에는 음의 입력 데이터 신호(DATA_INN)가 입력될 수 있다. 그 결과, 제1 내부 노드(INT_N1)를 통해 제2 음의 내부 샘플 신호(INT_S2N)가 출력되고, 제2 내부 노드(INT_N2)를 통해 제2 양의 내부 샘플 신호(INT_S2P)가 출력될 수 있다.
제3 NAND 회로(NAND3)는 제2 음의 내부 샘플 신호(INT_S2N) 및 제4 NAND 회로(NAND4)의 출력인 제2 음의 샘플 신호(S2N)를 수신하여 제2 양의 샘플 신호(S2P)를 출력할 수 있다. 제4 NAND 회로(NAND4)는 제2 양의 내부 샘플 신호(INT_S2P) 및 제3 NAND 회로(NAND3)의 출력인 제2 양의 샘플 신호(S2P)를 수신하여 제2 음의 샘플 신호(S2N)를 출력할 수 있다. 제3 NAND 회로(NAND3) 및 제4 NAND 회로(NAND4)를 통해 제2 양의 샘플 신호(S2P) 및 제2 음의 샘플 신호(S2N)의 값은 일정 기간동안 홀드될 수 있다. 한편, 도 12의 제1 및 제2 샘플링 래치(202_2, 202_3)는 도 9에 도시된 구조로 구현될 수 있다.
다만, 도 13에 도시된 플립-플롭(202_2)의 구현 예는 예시적인 실시 예에 불과한 바, 이에 국한되지 않고, 본 개시의 예시적 실시 예들에 따른 동작을 수행할 수 있는 구성으로 다양하게 구현될 수 있다.
도 14는 도 12의 엣지 검출 회로(204)를 구체적인 구현 예를 나타내는 도면이고, 도 15는 도 14의 엣지 검출 회로(204)의 동작을 설명하기 위한 타이밍도이다.
도 14를 참조하면, 엣지 검출 회로(204)는 복수의 PMOS 트랜지스터들(PT15~PT22), 복수의 NMOS 트랜지스터들(NT15~NT20), 복수의 NOR 회로들(NOR1, NOR2), 복수의 인버터들(INV4~INV7) 및 복수의 NAND 회로들(NAND5~NAND10)을 포함할 수 있다.
제1 NOR 회로(NOR1)는 제3 양의 샘플 신호(S3P) 및 제3 음의 샘플 신호(S3N)를 수신하여 제1 내부 신호(CK_C)를 생성하고, 제2 NOR 회로(NOR2)는 제1 양의 샘플 신호(S1P) 및 제1 음의 샘플 신호(S1N)를 수신하여 제2 내부 신호(RN)를 생성할 수 있다.
제15, 17, 19 및 21 PMOS 트랜지스터(PT15, PT17, PT19, PT21)의 각각의 소스 단자는 전원 전압(VDD)과 연결될 수 있다. 제15, 16, 18 및 19 NMOS 트랜지스터(NT15, NT16, NT18, NT19)의 소스 단자는 접지될 수 있다.
제15 PMOS 트랜지스터(PT15)의 드레인 단자는 제16 PMOS 트랜지스터(PT16)의 소스 단자와 연결될 수 있다. 제16 PMOS 트랜지스터(PT16)의 드레인 단자는 제15 NMOS 트랜지스터(NT15)의 드레인 단자와 연결될 수 있다. 제17 PMOS 트랜지스터(PT17)의 드레인 단자는 제18 PMOS 트랜지스터(PT18)의 소스 단자와 연결될 수 있다. 제18 PMOS 트랜지스터(PT18)의 드레인 단자는 제17 NMOS 트랜지스터(NT17)의 드레인 단자와 연결될 수 있다. 제17 NMOS 트랜지스터(NT17)의 소스 단자는 제16 NMOS 트랜지스터(NT16)의 드레인 단자와 연결될 수 있다. 제19 PMOS 트랜지스터(PT19)의 드레인 단자는 제20 PMOS 트랜지스터(PT20)의 소스 단자와 연결될 수 있다. 제20 PMOS 트랜지스터(PT20)의 드레인 단자는 제18 NMOS 트랜지스터(NT18)의 드레인 단자와 연결될 수 있다. 제21 PMOS 트랜지스터(PT21)의 드레인 단자는 제22 PMOS 트랜지스터(PT22)의 소스 단자와 연결될 수 있다. 제22 PMOS 트랜지스터(PT22)의 드레인 단자는 제20 NMOS 트랜지스터(NT20)의 드레인 단자와 연결될 수 있다. 제20 NMOS 트랜지스터(NT20)의 소스 단자는 제19 NMOS 트랜지스터(NT19)의 드레인 단자와 연결될 수 있다.
제4 인버터(INV4)의 입력단은 제16 PMOS 트랜지스터(PT16)와 제15 NMOS 트랜지스터(NT15) 사이의 노드와 연결되고, 제4 인버터(INT4)의 출력단은 제16 NMOS 회로(NT16)의 게이트 단자와 연결될 수 있다. 제5 인버터(INV5)의 입력단은 제18 PMOS 트랜지스터(PT18)와 제17 NMOS 트랜지스터(NT17) 사이의 노드와 연결될 수 있다. 제6 인버터(INV6)의 입력단은 제20 PMOS 트랜지스터(PT20)와 제18 NMOS 트랜지스터(NT18) 사이의 노드와 연결되고, 제6 인버터(INT6)의 출력단은 제19 NMOS 회로(NT19)의 게이트 단자와 연결될 수 있다. 제7 인버터(INV7)의 입력단은 제22 PMOS 트랜지스터(PT22)와 제20 NMOS 트랜지스터(NT20) 사이의 노드와 연결될 수 있다.
제15 및 제19 PMOS 트랜지스터(PT15, PT19)의 게이트 단자에는 제1 내부 신호(CK_C)가 입력되고, 제18 및 제22 PMOS 트랜지스터(PT18, PT22)의 게이트 단자에는 제2 내부 신호(RN)가 입력될 수 있다. 제16 PMOS 트랜지스터(PT16) 및 제15 NMOS 트랜지스터(NT15)의 게이트 단자에는 제1 양의 샘플 신호(S1P)가 입력되고, 제20 PMOS 트랜지스터(PT20) 및 제18 NMOS 트랜지스터(NT18)의 게이트 단자에는 제1 음의 샘플 신호(S1N)가 입력될 수 있다. 제17 PMOS 트랜지스터(PT17) 및 제17 NMOS 트랜지스터(NT17)의 게이트 단자에는 제3 음의 샘플 신호(S3N)가 입력되고, 제21 PMOS 트랜지스터(PT21) 및 제20 NMOS 트랜지스터(NT20)에는 제3 양의 샘플 신호(S3P)가 입력될 수 있다. 제4 인버터(INV4)는 제1 양의 롱 신호(LONG_S1P)를 제16 NMOS 트랜지스터(NT16)의 게이트 단자로 출력하고, 제6 인버터(INV6)는 제1 음의 롱 신호(LONG_S1N)를 제19 NMOS 트랜지스터(NT19)의 게이트 단자로 출력할 수 있다. 제5 인버터(INV5)는 제1 조정된 양의 샘플 신호(S1CP)를 출력하고, 제7 인버터(INV7)SMS 제1 조정된 음의 샘플 신호(S1CN)를 출력할 수 있다.
제5 NAND 회로(NAND5)는 제1 조정된 양의 샘플 신호(S1CP) 및 제2 음의 샘플 신호(S2N)를 수신하고, 제6 NAND 회로(NAND6)는 제1 조정된 음의 샘플 신호(S1CN) 및 제2 양의 샘플 신호(S2P)를 수신할 수 있다. 제7 NAND 회로(NAND7)는 제5 및 제6 NAND 회로(NAND5, NAND6)의 출력을 수신하여 제1 위상 제어 신호(UP')를 출력할 수 있다. 제8 NAND 회로(NAND8)는 제1 조정된 양의 샘플 신호(S1CP) 및 제2 양의 샘플 신호(S2P)를 수신하고, 제9 NAND 회로(NAND9)는 제1 조정된 음의 샘플 신호(S1CN) 및 제2 음의 샘플 신호(S2N)를 수신할 수 있다. 제10 NAND 회로(NAND10)는 제8 및 제9 NAND 회로(NAND8, NAND9)의 출력을 수신하여 제2 위상 제어 신호(DN')를 출력할 수 있다.
도 15를 더 참조하면, 엣지 검출 회로(204)는 제1 샘플 신호(S1P(0), S1N(0)), 제3 샘플 신호(S3P(0), S3N(0))를 이용하여 제1 롱 신호(LONG_S1P(0), LONG_S1N(0))를 생성할 수 있다. 제1 롱 신호(LING_S1P(0), LONG_S1N(0))는 제1 샘플 신호(S1P(0), S1N(0))와 함께 제1 시간(t1)부터 생성될 수 있다. 제1 샘플 신호(S1P(0), S1N(0))는 제1 기준 클록(CLK_REF1) 및 제1 롱 신호(LING_S1P(0), LONG_S1N(0))와 동일 또는 유사한 펄스 너비를 가질 수 있다. 제3 샘플 신호(S3P(0), S3N(0))는 제2 시간(t2)부터 생성되고, 제3 기준 클록(CLK_REF3)과 동일 또는 유사한 펄스 너비를 가질 수 있다. 제2 샘플 신호(S2P(0), S2N(0))는 제1 시간(t1)과 제2 시간(t2) 사이의 소정의 시점부터 생성되고, 제1 샘플 신호(S1P(0), S1N(0)) 및 제3 샘플 신호(S3P(0), S3N(0))보다 더 넓은 펄스 너비를 가질 수 있다.
엣지 검출 회로(204)는 제1 롱 신호(LONG_S1P(0), LONG_S1N(0)) 및 제3 샘플 신호(S3P(0), S3N(0))를 이용하여 제1 조정된 샘플 신호(S1CP(0), S1CN(0))를 생성할 수 있다. 제1 조정된 샘플 신호(S1CP(0), S1CN(0))는 제2 시간(t2)부터 생성될 수 있으며, 다른 제1 샘플 신호(S1P(1), S1N(1))의 생성되는 제3 시간(t3)까지 유지될 수 있다. 엣지 검출 회로(204)는 제1 조정된 샘플 신호(S1CP(0), S1CN(0)) 및 제2 샘플 신호(S2P(0), S2N(0))를 이용하여 제1 및 제2 위상 제어 신호(UP', DN')를 생성할 수 있으며, 제1 조정된 샘플 신호(S1CP(0), S1CN(0))와 제1 및 제2 위상 제어 신호(UP', DN')는 너비가 동일할 수 있다. 엣지 검출 회로(204)는 제1 및 제2 위상 제어 신호(UP', DN')가 제1 내지 제3 샘플 신호(S1P(0), S1N(0), S2P(0), S2N(0), S3P(0), S3N(0))가 중복되는 제2 시간(t2)부터 생성되게 함으로써 가비지 펄스를 방지시킬 수 있다.
도 16은 본 개시의 예시적 실시 예에 따른 클락 데이터 복원 회로를 포함하는 장치(200)를 나타내는 블록도이다.
본 개시의 예시적 실시예에 따른 클락 데이터 복원 회로는, 수신 회로(422)에 포함될 수 있다. 장치(200)는 디스플레이 패널(400)을 포함하는 컴퓨팅 시스템일 수 있고, 비제한적인 예시로서, 데스크탑 컴퓨터, 서버, TV, 전광판과 같이 고정형(stationary) 시스템일 수도 있고, 랩탑 컴퓨터, 모바일 폰, 태블릿 PC, 웨어러블 기기 등과 같이 휴대용(mobile) 시스템일 수도 있다. 도 12에 도시된 바와 같이, 장치(200)는 마더보드(300) 및 디스플레이 패널(400)을 포함할 수 있고, 데이터 라인(500)을 통해서 입력 데이터 신호(DATA_IN)가 마더보드(300)로부터 디스플레이 패널(400)에 전달될 수 있다.
마더보드(300)는 프로세서(320)를 포함할 수 있고, 프로세서(320)는 송신 회로(322)를 포함할 수 있다. 프로세서(320)는 마이크로프로세서, 마이크로 컨트롤러, ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array)와 같은 계산적(computational) 동작을 수행하는 프로세싱 유닛을 지칭할 수 있다. 일부 실시예들에서, 프로세서(320)는 GPU(Graphic Processing Unit)와 같은 비디오 그래픽 프로세서일 수도 있다. 프로세서(320)는 디스플레이 패널(400)에 포함된 디스플레이(440)를 통해서 출력되는 이미지에 대응하는 이미지 데이터를 생성할 수 있고, 이미지 데이터는 송신 회로(322)에 제공될 수 있다.
송신 회로(322)는 이미지 데이터를 수신할 수 있고, 이미지 데이터를 직렬 데이터로 변환함으로써 입력 데이터 신호(DATA_IN)를 생성할 수 있다. 예를 들면, 송신 회로(322)는 디스플레이(440)의 하나의 픽셀에 대응하는 픽셀 데이터가 하나의 패킷에 대응되도록 입력 데이터 신호(DATA_IN)를 생성할 수 있다. 도 1을 참조하여 전술된 바와 같이, 입력 데이터 신호(DATA_IN)는 임베디드 클락을 포함할 수 있다.
디스플레이 패널(400)은 디스플레이 컨트롤러(420) 및 디스플레이(440)를 포함할 수 있다. 디스플레이 컨트롤러(420)는 마더보드(300)로부터 직렬 데이터를 포함하는 입력 데이터 신호(DATA_IN)를 수신할 수 있고, 입력 데이터 신호(DATA_IN)를 처리함으로써 디스플레이(440)에 디스플레이 신호(SIG)를 제공할 수 있다. 일부 실시예들에서, 디스플레이 컨트롤러(420)는 디스플레이(440)에 포함된 픽셀들을 제어하기 위한 디스플레이 신호(SIG)를 제공할 수 있고, DDI(Display Driver IC)로서 지칭될 수도 있다.
디스플레이 컨트롤러(420)는 수신 회로(422)를 포함할 수 있고, 수신 회로(422)는 입력 데이터 신호(DATA_IN)를 수신할 수 있다. 수신 회로(422)는 본 개시의 예시적 실시 예들에 따른 클락 데이터 복원 회로를 포함할 수 있고, 입력 데이터 신호(DATA_IN)로부터 클락 및 데이터를 복구할 수 있다. 디스플레이(440)의 해상도가 상승하고 디스플레이(440)를 통해서 업데이트되는 이미지의 개수, 즉 프레임 레이트가 상승함에 따라, 마더보드(300)로부터 디스플레이 패널(400)에 전달되는 데이터의 양이 현저하게 증가할 수 있다.
전술된 바와 같이, 본 개시의 예시적 실시 예들에 따라, 수신 회로(422)에 포함된 클락 데이터 복원 회로는 입력 데이터 신호(DATA_IN)에 대한 복원 동작 시에 가비지 펄스를 미연에 방지하고, 정확한 복구 동작에 필요한 신호의 펄스를 늘릴 수 있다.
디스플레이(440)는, 비제한적인 예시로서 LCD(Liquid Crystal Display), LED(Light Emitting Diode), Electroluminescent Display(ELD), CRT(cathode Ray Tube), PDP(Plasma Display Panel), LCoS(Liquid Crystal on Silicon)과 같은 임의의 유형의 디스플레이를 포함할 수 있다. 또한, 도 12에서 장치(10)는 하나의 디스플레이 패널(400)을 포함하는 것으로 도시되었으나, 일부 실시예들에서 장치(200)는 2이상의 디스플레이 패널들, 즉 2이상의 디스플레이들을 포함할 수도 있다.
도 17은 본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로(2240, 2464)가 포함된 시스템(2000)을 나타내는 블록도이다.
도 17을 참조하면, 시스템(2000)은 호스트(2200)와 스토리지 장치(2400)를 포함할 수있다. 스토리지 장치(2400)는, 메모리 시스템 또는 스토리지 시스템으로 지칭될 수도 있고, 신호 커넥터(2001), 복수의 불휘발성 메모리들(2420_1~2420_n), 버퍼 메모리(2440) 및 컨트롤러(2460)를 포함할 수 있다. 예를 들어, 컨트롤러(2460)는 메모리 컨트롤러 또는 스토리지 컨트롤러로 지칭될 수 있다.
스토리지 장치(2400)는 신호 커넥터(2001)를 통해 호스트(2200)와 신호를 주고 받을 수 있다. 호스트(2200) 및 스토리지 장치(2400)는 전기적 신호 및/또는 광신호를 통해서 통신할 수 있고, 비제한적인 예시로서, UFS(Universal Flash Storage), SATA(Serial Advanced Technology Attachment), SATAe(SATA express), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCIe(Peripheral ComponentInterconnect express), NVMe(Non-Volatile Memory Express), AHCI(Advanced Host Controller Interface) 또는 이들의 조합을 통해서 통신할 수 있다.
컨트롤러(2460)는 호스트(2200)로부터 수신된 신호에 응답하여 복수의 불휘발성 메모리들(2420_1~2420_n)을 제어할 수 있다. 컨트롤러(2460)는 데이터 송수신을 위한 직렬 통신 인터페이스 회로(2462)를 포함할 수 있고, 수신된 직렬 데이터 신호의 클록 및 데이터를 복원하기 위하여 본 개시의 예시적 실시 예들이 적용된 클록 데이터 복원 회로(2464)를 포함할 수 있다. 직렬 통신 인터페이스 회로(2462)는 UFS, SATA, SATAe, SCSI, SAS, PCIe, NVMe, AHCI 등과 같은 통신 인터페이스를 제공할 수 있다. 버퍼 메모리(2440)는 스토리지 장치(2400)의 버퍼 메모리로 동작할 수 있다. 한편, 호스트(2200)도 데이터 송수신을 위한 직렬 통신 인터페이스 회로(2220) 및 본 개시의 예시적 실시 예들이 적용된 클록 데이터 복원 회로(2240)를 포함할 수 있다.
각각의 불휘발성 메모리들(2420_1~2420_n)은 메모리 셀 어레이를 포함할 수 있고, 메모리 셀 어레이는 메모리 블록들을 포함할 수 있으며, 메모리 블록들 각각은 페이지들로 나뉠 수 있으며, 페이지 각각은 불휘발성 메모리 셀들, 예컨대, 적어도 하나의 NAND 플래시 메모리 셀을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 임베디드 클록(embedded clock)이 포함된 입력 데이터 신호를 수신하는 클록 데이터 복원 회로로서,
    입력 데이터 신호로부터 복원 클록을 생성하고, 상기 임베디드 클록의 위상을 검출하도록 구성된 위상 검출기가 구비된 클록 복원 회로; 및
    상기 복원 클록을 이용하여 상기 입력 데이터 신호로부터 복원 데이터 신호를 생성하도록 구성된 데이터 복원 회로를 포함하며,
    상기 위상 검출기는,
    제1 기준 클록의 제1 엣지(edge)에서 상기 입력 데이터 신호로부터 샘플링된 제1 샘플 신호를 상기 제1 기준 클록의 제1 엣지에서 다음 제2 엣지까지의 구간동안 출력하고, 상기 제1 기준 클록과 소정의 위상차를 갖는 제2 기준 클록의 제1 엣지에서 상기 입력 데이터 신호로부터 샘플링된 제2 샘플 신호를 상기 제2 기준 클록의 제1 엣지에서 다음 제2 엣지까지의 구간동안 출력하도록 구성된 샘플링 래치 회로; 및
    상기 제1 샘플 신호 및 상기 제2 샘플 신호를 기반으로 생성된 위상 제어 신호를 상기 샘플링 래치 회로로부터 상기 제2 샘플 신호가 출력되는 구간동안 출력하도록 구성된 엣지 검출 회로를 포함하는 클록 데이터 복원 회로.
  2. 제1항에 있어서,
    상기 엣지 검출 회로는,
    상기 샘플링 래치 회로로부터 상기 제1 샘플 신호의 출력이 시작되는 시점에서 상기 제2 샘플 신호의 출력이 시작되는 시점까지 상기 위상 제어 신호를 리셋하여 소정의 레벨로 고정시키도록 구성된 것을 특징으로 하는 클록 데이터 복원 회로.
  3. 제1항에 있어서,
    상기 위상 검출기는,
    상기 엣지 검출 회로로부터 수신된 상기 위상 제어 신호의 펄스 너비를 늘리도록 구성된 상기 펄스 조절 회로를 더 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  4. 제3항에 있어서,
    상기 펄스 조절 회로는,
    상기 샘플링 래치 회로로부터 상기 제2 샘플 신호의 출력이 시작되는 시점에서 상기 제1 기준 클록의 제2 엣지의 다음 제3 엣지에서 상기 입력 데이터 신호로부터 샘플링된 제3 샘플 신호의 출력이 시작되는 시점까지 상기 위상 제어 신호의 펄스를 늘리도록 구성된 것을 특징으로 하는 클록 데이터 복원 회로.
  5. 제3항에 있어서,
    상기 제1 샘플 신호는, 제1 양의 샘플 신호 및 제1 음의 샘플 신호를 포함하고,
    상기 펄스 조절 회로는,
    상기 제1 양의 샘플 신호 및 상기 제1 음의 샘플 신호를 기반으로 상기 위상 제어 신호에 대한 셋 동작 및 홀드 동작을 수행하도록 구성된 래치를 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  6. 제1항에 있어서,
    상기 입력 데이터 신호는, 양의 입력 데이터 신호 및 음의 입력 데이터 신호를 포함하고,
    상기 제1 샘플 신호는, 제1 양의 샘플 신호 및 제1 음의 샘플 신호를 포함하며,
    상기 샘플링 래치 회로는,
    상기 제1 기준 클록, 상기 양의 입력 데이터 신호 및 상기 음의 입력 데이터 신호를 기반으로 양의 출력 신호 및 음의 출력 신호를 생성하도록 구성된 래치 및 상기 양의 출력 신호 및 상기 음의 출력 신호를 인버팅하여 상기 제1 양의 샘플 신호 및 상기 제1 음의 샘플 신호를 각각 출력하도록 구성된 인버터들을 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  7. 제1항에 있어서,
    상기 제1 샘플 신호는, 제1 양의 샘플 신호 및 제1 음의 샘플 신호를 포함하고,
    상기 제2 샘플 신호는, 제2 양의 샘플 신호 및 제2 음의 샘플 신호를 포함하며,
    상기 엣지 검출 회로는,
    상기 제1 양의 샘플 신호, 상기 제1 음의 샘플 신호, 상기 제2 양의 샘플 신호 및 상기 제2 음의 샘플 신호를 기반으로 다이나믹 XNOR 연산 동작을 수행하도록 구성된 회로를 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  8. 제1항에 있어서,
    상기 클록 복원 회로는,
    상기 제1 기준 클록 및 상기 제2 기준 클록의 소스가 되는 클록을 생성하도록 구성된 전압 제어 오실레이터;
    상기 위상 제어 신호에 응답하여 전하 공급량을 조절하도록 구성된 전하 펌프 회로; 및
    상기 전하 펌프 회로로부터 공급된 전하를 누적해 전압 신호를 생성하여 상기 전압 제어 오실레이터에 출력하도록 구성된 루프 필터를 더 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  9. 제1항에 있어서,
    상기 입력 데이터 신호는 직렬(serial) 통신 방식으로 상기 클록 복원 회로에 수신되고,
    상기 복원 데이터 신호는 병렬(parallel) 통신 방식으로 상기 데이터 복원 회로로부터 출력되는 것을 특징으로 하는 클록 데이터 복원 회로.
  10. 제1항에 있어서,
    상기 위상 검출기는,
    뱅뱅(bang-bang) 위상 검출기인 것을 특징으로 하는 클록 데이터 복원 회로.
  11. 임베디드 클록을 포함하는 입력 데이터 신호 및 서로 다른 위상을 갖는 복수의 기준 클록들을 이용하여 상기 임베디드 클록의 위상을 검출하도록 구성된 위상 검출기에 있어서,
    상기 기준 클록들 각각의 엣지에서 상기 입력 데이터 신호로부터 샘플링된 샘플 신호들을 순차적으로 출력하도록 구성된 샘플링 래치 회로;
    상기 샘플 신호들을 이용한 비교 연산을 수행하고, 연산 결과를 기반으로 상기 임베디드 클록의 위상을 추적(tracking)하기 위한 위상 제어 신호를 생성하고, 제1 구간에서 상기 위상 제어 신호를 리셋하여 소정의 레벨로 고정시키도록 구성된 구성된 엣지 검출 회로; 및
    후속하는 제2 구간에서 상기 위상 제어 신호가 상기 연산 결과에 따른 레벨을 갖도록 셋시키고, 후속하는 제3 구간에서 상기 위상 제어 신호가 상기 연산 결과에 따른 레벨을 홀드시키도록 구성된 펄스 조절 회로를 포함하는 위상 검출기.
  12. 제11항에 있어서,
    상기 제1 구간은, 상기 샘플링 래치 회로로부터 샘플 신호들 각각의 출력이 시작되는 시점 간 차이에 대응하는 것을 특징으로 하는 위상 검출기.
  13. 제11항에 있어서,
    상기 샘플링 래치 회로는,
    상기 입력 데이터 신호 및 상기 기준 클록들 중 어느 하나를 수신하고, 수신된 상기 기준 클록의 엣지에서 상기 입력 데이터 신호를 샘플링하여 상기 샘플 신호를 생성하고, 수신된 상기 기준 클록의 다음 엣지까지 상기 샘플 신호를 출력하도록 구성된 샘플링 래치; 및
    상기 샘플링 래치로부터 출력된 상기 샘플 신호를 반전하도록 구성된 인버터를 포함하는 것을 특징으로 하는 위상 검출기.
  14. 제11항에 있어서,
    상기 엣지 검출 회로는,
    상기 샘플 신호들 중 두 개의 샘플 신호들이 상기 샘플링 래치 회로로부터 함께 수신되기 시작하는 시점부터 상기 두 개의 샘플 신호들에 대한 비교 연산을 수행하여 상기 위상 제어 신호를 생성하도록 구성된 엣지 검출기를 포함하는 것을 특징으로 하는 위상 검출기.
  15. 제14항에 있어서,
    상기 펄스 조절 회로는,
    상기 엣지 검출기의 출력 노드와 연결되어 상기 엣지 검출기로부터 수신된 상기 위상 제어 신호에 대한 셋 동작 및 홀드 동작을 수행하도록 구성된 래치를 포함하는 것을 특징으로 하는 위상 검출기.
  16. 제11항에 있어서,
    상기 엣지 검출 회로 및 상기 펄스 조절 회로는, 상기 임베디드 클록에 대응하는 복원 클록을 생성할 때까지, 상기 위상 제어 신호에 대한 상기 제1 구간 내지 상기 제3 구간에서의 동작을 주기적으로 반복하는 것을 특징으로 하는 위상 검출기.
  17. 직렬(serial) 통신 기반 입력 데이터 신호를 수신하는 장치에 있어서,
    상기 입력 데이터 신호로부터 복원 클록을 생성하기 위한 위상 검출기가 구비된 클록 복원 회로를 포함하고,
    상기 위상 검출기는,
    상기 제1 기준 클록의 제1 엣지에서 상기 입력 데이터 신호로부터 샘플링된 제1 샘플 신호를 상기 제1 기준 클록의 제1 엣지에서 다음 제2 엣지까지의 구간동안 출력하고, 상기 제1 기준 클록과 소정의 위상차를 갖는 제2 기준 클록의 제1 엣지에서 상기 입력 데이터 신호로부터 샘플링된 제2 샘플 신호를 상기 제2 기준 클록의 제1 엣지에서 다음 제2 엣지까지의 구간동안 출력하도록 구성된 샘플링 래치 회로;
    상기 제1 샘플 신호 및 상기 제2 샘플 신호가 상기 샘플링 래치 회로로부터함께 수신되기 시작하는 시점부터 상기 제1 샘플 신호 및 상기 제2 샘플 신호에 대한 비교 연산을 수행하고, 연산 결과를 기반으로 상기 제1 기준 클록 및 상기 제2 기준 클록의 위상을 제어하기 위한 위상 제어 신호를 생성하도록 구성된 엣지 검출 회로; 및
    상기 엣지 검출 회로로부터 수신된 상기 위상 제어 신호의 펄스 너비를 늘리도록 구성된 펄스 조절 회로를 포함하는 장치.
  18. 제17항에 있어서,
    상기 엣지 검출 회로는,
    상기 샘플링 래치 회로로부터 상기 제1 샘플 신호가 출력이 시작되는 시점에서 상기 제2 샘플 신호가 출력이 시작되는 시점까지 상기 위상 제어 신호를 리셋하여 소정의 레벨로 고정시키도록 구성된 것을 특징으로 하는 장치.
  19. 제17항에 있어서,
    상기 펄스 조절 회로는,
    상기 제1 샘플 신호를 기반으로 상기 위상 제어 신호에 대한 셋 동작 및 홀드 동작을 수행하도록 구성된 래치를 포함하는 것을 특징으로 하는 장치.
  20. 제17항에 있어서,
    상기 복원 클록을 이용하여 상기 입력 데이터 신호로부터 복원 데이터 신호를 생성하도록 구성된 데이터 복원 회로를 더 포함하고,
    상기 데이터 복원 회로는, 상기 복원 데이터 신호를 병렬 통신 방식으로 출력하는 것을 특징으로 하는 장치.
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