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KR102247301B1 - 클럭 데이터 복원 회로 및 이의 동작 방법 - Google Patents

클럭 데이터 복원 회로 및 이의 동작 방법 Download PDF

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KR102247301B1
KR102247301B1 KR1020140069560A KR20140069560A KR102247301B1 KR 102247301 B1 KR102247301 B1 KR 102247301B1 KR 1020140069560 A KR1020140069560 A KR 1020140069560A KR 20140069560 A KR20140069560 A KR 20140069560A KR 102247301 B1 KR102247301 B1 KR 102247301B1
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fine tuning
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이재열
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 클럭 데이터 복원 회로의 동작 방법은 복원 클럭 신호의 주파수를 가변시키는 AFC(Automatic Frequency Control) 코드의 비트당 주파수 변화를 일정하게 제어하는 APC(Automatic Process Compensation) 코드 및 상기 복원 클럭 신호의 주파수를 타겟 주파수에 최대한 근접하도록 하는 상기 AFC 코드를 생성하여 주파수를 획득하는 단계, 및 비례 경로와 적분 경로를 결합하여 생성되는 업 파인 튜닝 코드와 다운 파인 튜닝 코드에 따라 상기 복원 클럭 신호의 위상을 직렬 데이터의 위상에 최대한 근접하도록 페이즈 트랙킹하는 단계를 포함한다.

Description

클럭 데이터 복원 회로 및 이의 동작 방법{A CLOCK DATA RECOVERY CIRCUIT, AND A METHOD OF OPERATING THE SAME}
본 발명의 개념에 따른 실시예는 클럭 데이터 복원 회로 및 이의 동작 방법에 관한 것으로, 보다 상세하게는 개선된 지터(jitter) 특성을 가지는 클럭 데이터 복원 회로 및 이의 동작 방법에 관한 것이다.
최근 CMOS 집적 회로 기술로 구현되는 전자 시스템에서, 칩들(chips) 간의 통신은 보다 빠른 속도와 광 대역폭을 요구하고 있다. 이에 따라 각 칩은 직렬 링크(serial link)와 같은 고속의 입출력 인터페이스(I/O interface) 회로를 포함하고 있다.
상기 직렬 링크 방식의 통신에서는 통신 채널을 통해 데이터를 수신하는 측을 위한 클럭 신호(clock signal)가 별도로 전송되지 않고, 데이터 만이 상기 통신 채널을 통해 전송된다. 따라서, 수신하는 측은 초당 수 기가 비트(giga bit)에 달하는 직렬 데이터를 처리하기 위해 상기 직렬 데이터로부터 클럭 정보와 데이터 정보를 추출하는 클럭 데이터 복원 회로를 필요로 한다.
종래에는 클럭 데이터 복원 회로의 일종으로 전하 펌프 위상잠금 루프(Charge Pump Phase-Locked Loop; CPPLL) 회로가 통용되고 있었으나, 집적도의 저하와 설계의 어려움으로 인해 최근 CMOS 집적 회로 기술을 이용한 디지털 방식의 클럭 데이터 복원 회로가 주로 사용된다.
본 발명이 이루고자 하는 기술적 과제는 지터 잡음의 발생을 최소화할 수 있는 클럭 데이터 복원 회로 및 이의 동작 방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 공정변화에도 일정한 비례경로이득(proportional path gain)을 갖는 클럭 데이터 복원 회로 및 이의 동작 방법을 제공함에 있다.
본 발명의 실시예에 따른 클럭 데이터 복원 회로는 직렬 데이터를 복원 클럭 신호로 샘플링하여 상기 직렬 데이터와 복원 상기 클럭 신호의 위상의 차이인 업 위상 에러 신호와 다운 위상 에러 신호를 생성하는 디지털 위상 검출기 및 디시리얼 라이저, 상기 업 위상 에러 신호와 상기 다운 위상 에러 신호를 각각 카운팅한 결과를 기초로 업 파인 코드와 다운 파인 코드를 생성하는 디지털 루프 필터, 상기 업 위상 에러 신호와 상기 다운 위상 에러 신호가 해당하는 비례 경로 및 상기 업 파인 코드와 상기 다운 파인 코드가 해당하는 적분 경로를 결합하여 업 파인 튜닝 코드와 다운 파인 튜닝 코드를 생성하는 루프 컴바이너 및 상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드에 따라 가변되는 주파수를 가진 상기 복원 클럭 신호를 생성하는 디지털 제어 오실레이터를 포함한다.
실시예에 따라, 상기 복원 클럭 신호의 주파수를 가변시키는 AFC(Automatic Frequency Control) 코드를 생성하는 AFC 유닛 및 상기 AFC 코드의 단위당 가변되는 주파수를 결정하는 소스 전류가 각 프로세스 코너마다 달리 생성되도록 하여 상기 AFC 코드의 비트당 주파수 변화를 일정하게 제어하는 APC(Automatic Process Compensation) 코드를 생성하는 APC 유닛을 더 포함한다.
실시예에 따라, 상기 AFC 유닛은 상기 AFC 코드에 의한 주파수 변화 및 상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드에 의한 주파수 변화를 비교하여 상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드에 의한 상기 주파수 변화가 PVT 변화에 무관하게 일정하도록 하는 상기 비례 경로의 비례 경로 이득을 연산한다.
실시예에 따라, 상기 디지털 제어 오실레이터는 상기 복원 클럭 신호를 생성하는 링 오실레이터, 상기 APC 코드에 따라 상기 소스 전류를 생성하는 소스 전류 생성부, 상기 소스 전류의 단위로 상기 AFC 코드에 따라 가변되는 상기 링 오실레이터에 공급되는 카피 전류를 생성하는 카피 전류 생성부 및 상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드에 따라 가변되는 커패시턴스를 가진 상기 링 오실레이터에 연결되는 부하 커패시터들을 포함하는 커패시턴스 제어부를 포함한다.
실시예에 따라, 상기 디지털 위상 검출기 및 디시리얼 라이저는 상기 AFC 코드에 의한 상기 복원 클럭 신호의 주파수의 변경이 완료된 후 상기 업 위상 에러 신호와 상기 다운 위상 에러 신호를 생성한다.
실시예에 따라, 상기 디지털 루프 필터는 상기 AFC 유닛이 생성하는 초기 업 파인 코드 및 초기 다운 파인 코드를 초기값으로 하여, 상기 복원 클럭 신호를 1/N(N은 정수) 비율로 분주한 분주 클럭 신호에 따라 상기 업 위상 에러 신호와 상기 다운 위상 에러 신호를 각각 카운팅한 결과를 기초로 상기 업 파인 코드와 상기 다운 파인 코드를 생성하고, 상기 N은 적분 경로 이득이다.
실시예에 따라, 상기 업 파인 코드는 적분 업 파인 코드와 상기 적분 업 파인 코드에 비례 경로 이득을 더한 부가 업 파인 코드를 포함하고, 상기 다운 파인 코드는 적분 다운 파인 코드와 상기 적분 다운 파인 코드에 상기 비례 경로 이득을 감산한 부가 다운 파인 코드를 포함한다.
본 발명의 실시예에 따른 반도체 칩은 상기 클럭 데이터 복원 회로를 포함하는 입출력 인터페이스 및 상기 복원 클럭 신호에 기초하여 상기 직렬 데이터를 처리하는 데이터 처리 회로를 포함한다.
본 발명의 실시예에 따른 클럭 데이터 복원 회로의 동작 방법은 복원 클럭 신호의 주파수를 가변시키는 AFC(Automatic Frequency Control) 코드의 비트당 주파수 변화를 일정하게 제어하는 APC(Automatic Process Compensation) 코드 및 상기 복원 클럭 신호의 주파수를 타겟 주파수에 최대한 근접하도록 하는 상기 AFC 코드를 생성하여 주파수를 획득하는 단계, 및 비례 경로와 적분 경로를 결합하여 생성되는 업 파인 튜닝 코드와 다운 파인 튜닝 코드에 따라 상기 복원 클럭 신호의 위상을 직렬 데이터의 위상에 최대한 근접하도록 페이즈 트랙킹하는 단계를 포함한다.
실시예에 따라, 상기 주파수를 획득하는 단계는 상기 AFC 코드의 단위당 가변되는 주파수를 결정하는 소스 전류를 결정하는 상기 APC 코드를 생성하는 단계, 상기 복원 클럭 신호의 주파수를 상기 타겟 주파수에 최대한 근접하도록 하는 상기 AFC 코드를 생성하는 단계 및 상기 AFC 코드에 의한 주파수 변화 및 상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드에 의한 주파수 변화를 비교하여 상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드에 의한 주파수 변화가 PVT 변화에 무관하게 일정하도록 하는 상기 비례 경로의 비례 경로 이득을 연산하는 단계를 포함한다.
실시예에 따라, 상기 페이즈 트랙킹하는 단계는 상기 직렬 데이터와 상기 복원 클럭 신호 각각의 위상의 차이를 검출하여 업 위상 에러 신호와 다운 위상 에러 신호를 생성하는 단계, 상기 직렬 데이터를 샘플링한 데이터를 병렬 데이터인 복원 데이터로 복원하여 출력하는 단계, 상기 업 위상 에러 신호와 상기 다운 위상 에러 신호를 일정한 주기로 카운팅하여 업 위상 에러 카운트 신호와 다운 위상 에러 카운트 신호를 생성하는 단계, 상기 업 위상 에러 카운트 신호와 상기 다운 위상 에러 카운트 신호를 비교한 결과를 기초로 상기 적분 경로의 적분 경로 이득과 상기 비례 경로의 비례 경로 이득에 따라 업 파인 코드와 다운 파인 코드를 생성하는 단계, 상기 업 위상 에러 신호, 다운 위상 에러 신호, 업 파인 코드 및 다운 파인 코드에 기초하여 복원 클럭 신호의 주파수와 위상을 가변시키는 업 파인 튜닝 코드와 다운 파인 튜닝 코드를 생성하는 단계 및 상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드에 의해 주파수와 위상이 제어되는 상기 복원 클럭 신호를 생성하는 단계를 포함한다.
실시예에 따라, 상기 업 위상 에러 신호와 상기 다운 위상 에러 신호를 생성하는 단계는 상기 주파수를 획득하는 단계가 완료된 이후에 수행된다.
실시예에 따라, 상기 업 파인 코드와 상기 다운 파인 코드를 생성하는 단계는 상기 복원 클럭 신호를 1/N(N은 정수) 비율로 분주한 분주 클럭 신호에 따라 상기 업 위상 에러 신호와 상기 다운 위상 에러 신호를 각각 카운팅한 결과를 기초로 상기 업 파인 코드와 상기 다운 파인 코드를 생성하는 단계를 포함한다.
실시예에 따라, 상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드를 생성하는 단계는 상기 업 위상 에러 신호와 상기 다운 위상 에러 신호가 해당하는 상기 비례 경로 및 상기 업 파인 코드와 상기 다운 파인 코드가 해당하는 상기 적분 경로를 결합하여 상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드를 생성하는 단계를 포함한다.
실시예에 따라, 상기 업 파인 코드는 적분 업 파인 코드와 상기 적분 업 파인 코드에 상기 비례 경로 이득을 더한 부가 업 파인 코드를 포함하고, 상기 다운 파인 코드는 적분 다운 파인 코드와 상기 적분 다운 파인 코드에 상기 비례 경로 이득을 감산한 부가 다운 파인 코드를 포함한다.
본 발명의 실시예에 따른 클럭 데이터 복원 회로에 의하면 PVT(process voltage temperature) 변화와 무관하게 비례경로이득(proportional path gain)을 원하는 값이 되도록 제어할 수 있어 목표로 하는 루프 특성을 갖는 클럭 데이터 복원 회로를 설계할 수 있다.
또한, 본 발명의 실시예에 따른 클럭 데이터 복원 회로에 의하면 루프 안정성(loop stability), 비례 경로의 루프 레이턴시(loop latency), 및 적분 경로의 해상도(resolution)에 관련된 특성을 개선하여 지터 잡음의 발생을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 칩을 간략히 나타낸 블록도이다.
도 2는 도 1에 도시된 클럭 데이터 복원 회로를 나타낸 블록도이다.
도 3은 도 2에 도시된 디지털 제어 오실레이터를 상세히 나타낸 블록도이다.
도 4는 도 2에 도시된 APC 유닛의 동작을 설명하기 위한 도면이다.
도 5는 도 3에 도시된 커패시턴스 제어부를 상세히 나타낸 블록도이다.
도 6은 도 2에 도시된 뱅뱅 디지털 루프 필터와 루프 컴바이너를 상세히 나타낸 도면이다.
도 7은 도 2에 도시된 클럭 데이터 복원 회로의 동작을 설명하기 위한 도면이다.
도 8은 도 2에 도시된 클럭 데이터 복원 회로의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 도 8에 도시된 주파수 획득 단계를 상세히 나타낸 흐름도이다.
도 10은 도 8에 도시된 페이즈 트랙킹(phase tracking) 단계를 상세히 나타낸 흐름도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 칩을 간략히 나타낸 블록도이다.
도 1을 참조하면, 반도체 칩(1)은 이미지 센서 칩(image sensor chip), 애플리케이션 프로세서(application processor), 메모리 칩(memory chip) 등의 칩 형태로 제작되고 외부와 직렬 데이터(SD)를 송수신하는 전자 장치일 수 있다. 반도체 칩(1)은 그 자체로 또는 호스트(Host)와 함께 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, 모바일 인터넷 디바이스(mobile internet device(MID)), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
반도체 칩(1)은 입출력 인터페이스(I/O interface, 2) 및 데이터 처리 회로(data processing circuit, 3)를 포함할 수 있다.
입출력 인터페이스(2)는 호스트(Host)와 직렬 데이터를 송수신할 수 있다. 입출력 인터페이스(2)는 직렬 데이터 외에 상기 직렬 데이터와 동기화되는 별도의 클럭 신호를 수신하지 않을 수 있다. 따라서, 입출력 인터페이스(2)는 직렬 데이터로부터 상기 직렬 데이터와 동기화되는 복원 클럭 신호(RCS)를 생성하는 클럭 데이터 복원(Clock Data Recovery;CDR, 10) 회로를 포함할 수 있다.
입출력 인터페이스(2)는 직렬 데이터를 처리(예컨대, 노이즈 제거)한 데이터(Data)와 함께 복원 클럭 신호(RCS)를 데이터 처리 회로(3)에 제공할 수 있다.데이터 처리 회로(3)는 데이터(Data)에 동기화된 복원 클럭 신호(RCS)를 기초로 데이터(Data)를 반도체 칩(1)의 동작에 이용할 수 있다.
실시예에 따라, 입출력 인터페이스(2)는 도 2의 복원 데이터(RDATA)를 데이터 처리 회로(3)에 제공할 수 있다.
도 2는 도 1에 도시된 클럭 데이터 복원 회로를 나타낸 블록도이다.
도 1 및 도 2를 참조하면, 클럭 데이터 복원 회로(10)는 모든 동작이 디지털적으로 제어되는 올-디지털 클럭 데이터 복원(All-Digital Clock Data Recovery;ADCDR) 회로로 구현될 수 있다. 디지털 제어 오실레이터(digitally controlled oscillator;DCO, 20), APC 유닛(Automatic Process Compensation unit;APC unit, 30), AFC 유닛(Automatic Frequency Control unit; AFC 유닛, 35), 디지털 위상 검출기 및 디시리얼라이저(Digital Phase Detector and de-serializer;DPD and DES, 40), 카운터(counter, 50), 디바이더(divider, 55), 뱅뱅 디지털 루프 필터(bang bang Digital Loop Filter;DLF, 60), 및 루프 컴바이너(loop combiner, 70)를 포함할 수 있다.
디지털 제어 오실레이터(20)는 후술할 APC 코드(APCC), AFC 코드(AFCC) 및 업/다운 파인 튜닝 코드(FTCUP, FTCDN)에 의해 주파수 및/또는 위상이 제어되는 복원 클럭 신호(RCS)를 생성할 수 있다. 본 명세서에서 '/'는 '및'을 의미할 수 있다.
APC 유닛(30)은 복원 클럭 신호(RCS)의 주파수를 가변시키는 AFC 코드(AFCC)의 단위당(예컨대, AFCC가 6 bit 데이터인 경우 1씩 증가 또는 감소할 때) 가변되는 주파수를 결정하는 소스 전류(도 3의 Is)를 결정하는 APC(Automatic Process Compensation) 코드(APCC)를 생성할 수 있다. 즉, APC 유닛(30)은 외부 PVT(process, voltage, temperature) 변화에도 상기 AFC 코드(AFCC) 1 비트당 주파수 변화가 동일하도록(제1 비례 상수(αPVT)와 소스 전류(Is)의 곱이 일정하도록), 기준 클럭 신호(RFCS)과 복원 클럭 신호(RCS)의 주파수를 비교하여 APC 코드(APCC)를 생성한다. 기준 클럭 신호(RFCS)는 타겟 주파수(target frequency)를 가진 신호로서, 반도체 칩(1) 내부의 클럭 발생기(미도시)에서 생성될 수 있다. 제1 비례 상수(αPVT)는 단위 소스 전류 당 주파수 변화를 의미하고, PVT 조건에 의존하여 달라지는 값이다.
AFC 유닛(35)은 기준 클럭 신호(RFCS)와 복원 클럭 신호(RCS)를 비교하여 AFC 코드(AFCC)와 초기 업/다운 파인 튜닝 코드(IFTCUP,IFTCDN)를 찾아 복원 클럭 신호(RCS)의 주파수가 타겟 주파수에 최대한 근접하도록 디지털 제어 오실레이터(20)를 제어할 수 있다.
AFC 유닛(35)은 복원 클럭 신호(RCS)의 주파수가 타겟 주파수에 최대한 근접하다고 판단한 경우(예컨대, RCS의 주파수와 타겟 주파수의 차이를 임의의 임계값과 비교하여 상기 차이가 상기 임계값 이하인 경우) 즉, 복원 클럭 신호(RCS)의 주파수 획득이 완료된 후 주파수 잠금 신호(LOCK)를 디지털 위상 검출기 및 디시리얼라이저(40)로 전송할 수 있다.
뱅뱅 디지털 루프 필터(60)는 AFC 유닛(35)으로부터 초기 업/다운 파인 튜닝 코드(IFTCUP,IFTCDN)를 제공받아 이를 초기값으로 하여 페이즈 트랙킹 루프(phase tracking loop)를 제어하기 시작한다. 초기 업/다운 파인 튜닝 코드(IFTCUP,IFTCDN)는 복원 클럭 신호(RCS)의 주파수와 타겟 주파수의 차이에 기초하여 생성될 수 있다. 상기 페이즈 트랙킹 루프는 주파수 획득이 완료된 이후 업 파인 튜닝 코드(FTCUP)와 다운 파인 튜닝 코드(FTCDN)에 의해 디지털 제어 오실레이터(20)가 생성하는 복원 클럭 신호(RCS)의 주파수와 위상이 제어되는 과정을 의미할 수 있다.
AFC 유닛(35)은 주파수 획득 과정에서 AFC 코드(AFCC)에 의한 주파수 변화와 업/다운 파인 튜닝 코드(FTCUP, FTCDN)에 의한 주파수 변화를 비교하여 목표로 하는 비례경로이득(Kp)을 연산한다. 즉 AFC 유닛(35)은 PVT 변화에 따라 업/다운 파인 튜닝 코드(FTCUP, FTCDN) 1비트당 변하는 주파수 양이 변하더라도 비례 경로의 업/다운 에러 신호(PESUP,PESDN)에 의해 변경되는 비트수인 비례 경로 이득(Kp)을 변경함으로써 PVT 변화에도 목표로 하는 비트당 변화되는 주파수를 갖도록 제어한다.
또한, AFC 유닛(35)은 적분 경로에 해당하는 업 파인 코드(FCUP)와 다운 파인 코드(FCDN)의 해상도(resolution)를 조절하기 위해 적분 경로 이득(N)을 결정할 수 있다.
디지털 위상 검출기 및 디시리얼라이저(40)는 주파수 잠금 신호(LOCK)를 수신하는 경우 직렬 데이터(SD)와 복원 클럭 신호(RCS) 각각의 위상의 차이를 검출할 수 있다. 디지털 위상 검출기 및 디시리얼라이저(40)는 상기 위상의 차이에 대응하는 업(up) 위상 에러 신호(PESUP)와 다운(down) 위상 에러 신호(PESDN)를 생성할 수 있다.
즉, 디지털 위상 검출기 및 디시리얼라이저(40)는 복원 클럭 신호(RCS)를 이용해 직렬 데이터(SD)의 에지(edge)와 센터(center)를 샘플링(sampling)하고 비교하여 업 위상 에러 신호(PESUP)와 다운 위상 에러 신호(PESDN)를 생성할 수 있다. 디지털 위상 검출기 및 디시리얼라이저(40)는 복원 클럭 신호(RCS)의 위상이 직렬 데이터(SD)의 위상보다 앞서는 경우 하이 레벨(high level)의 업 위상 에러 신호(PESUP)를 생성할 수 있다. 디지털 위상 검출기 및 디시리얼 라이저(40)는 복원 클럭 신호(RCS)의 위상이 직렬 데이터(SD)의 위상보다 뒤지는 경우 하이 레벨의 다운 위상 에러 신호(PESDN)를 생성할 수 있다.
또한, 디지털 위상 검출기 및 디시리얼라이저(40)는 직렬 데이터(SD)를 샘플링한 데이터를 병렬 데이터인 복원 데이터(RDATA)로 복원하여 출력할 수 있다.
실시예에 따라 디지털 위상 검출기 및 디시리얼 라이저(40)는 업 위상 에러 신호(PESUP)와 다운 위상 에러 신호(PESDN)의 종류를 달리하여 카운터(50)와 루프 컴바이너(70)에 각각 제공할 수 있다. 예컨대, 디지털 위상 검출기 및 디시리얼 라이저(40)는 카운터(50)에는 2UI의 업 위상 에러 신호(PESUP)와 다운 위상 에러 신호(PESDN)를 제공하고, 루프 컴바이너(70)에는 1UI의 업 위상 에러 신호(PESUP)와 다운 위상 에러 신호(PESDN)를 제공할 수 있다. 상기 UI는 하이 레벨인 구간의 시간 단위를 말하며, 카운터(50)에 제공되는 업 위상 에러 신호(PESUP)와 다운 위상 에러 신호(PESDN) 각각의 하이 레벨인 구간이 루프 컴바이너(70)에 제공되는 업 위상 에러 신호(PESUP)와 다운 위상 에러 신호(PESDN) 각각의 하이 레벨인 구간보다 2배 클 수 있다.
카운터(50)는 업 위상 에러 신호(PESUP)와 다운 위상 에러 신호(PESDN) 각각의 에지(edge)를 검출하여 카운팅할 수 있다. 카운터(50)는 업 위상 에러 신호(PESUP)와 다운 위상 에러 신호(PESDN) 각각을 카운팅한 결과인 업 위상 에러 카운트 신호(PES_CNTUP)와 다운 위상 에러 카운트 신호(PES_CNTDN)를 생성할 수 있다.
N 디바이더(55)는 복원 클럭 신호(RCS)를 수신하고, AFC 유닛(35)이 생성한 적분 경로 이득(N)에 따라 복원 클럭 신호(RCS)를 1/N로 분주하여 분주 클럭 신호(RCS_D)를 생성할 수 있다. 예컨대, N은 4이상의 정수에 해당할 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
뱅뱅 디지털 루프 필터(60)는 업 위상 에러 카운트 신호(PES_CNTUP)와 다운 위상 에러 카운트 신호(PES_CNTDN)를 기초로 AFC 유닛(35)에 의해 정해진 적분 경로 이득(N)과 비례 경로 이득(Kp)에 따라 업 파인 코드(FCUP)와 다운 파인 코드(FCDN)를 생성할 수 있다.
루프 컴바이너(70)는 업 위상 에러 신호(PESUP), 다운 위상 에러 신호(PESDN), 업 파인 코드(FCUP) 및 다운 파인 코드(FCDN)에 기초하여 복원 클럭 신호(RCS)의 주파수와 위상을 가변시키는 업 파인 튜닝 코드(FTCUP)와 다운 파인 튜닝 코드(FTCDN)를 생성할 수 있다. 즉, 루프 컴바이너(70)는 비례 경로의 업 위상 에러 신호(PESUP)와 다운 위상 에러 신호(PESDN)를 적분 경로의 업 파인 코드(FCUP)와 다운 파인 코드(FCDN)를 결합하여 업 파인 튜닝 코드(FTCUP)와 다운 파인 튜닝 코드(FTCDN)를 생성할 수 있다. 복원 클럭 신호(RCS)의 주파수를 가변하는 것은 적분경로에 의하여 업 파인 튜닝 코드(FTCUP)와 다운 파인 튜닝 코드(FTCDN)이 변경되는 것을 의미하며, 위상을 가변시키는 것은 비례경로에 의하여 복원 클럭 신호(RCS)의 주파수를 풀 레이트 (full rate)로 주기로 일시적으로 변경하였다가 원래의 주파수로 복귀시킴으로써 복원 클럭 신호(RCS)의 위상을 변경하는 것을 의미한다.
도 3은 도 2에 도시된 디지털 제어 오실레이터를 상세히 나타낸 블록도이다. 도 4는 도 2에 도시된 APC 유닛의 동작을 설명하기 위한 도면이다. 도 5는 도 3에 도시된 파인 튜닝 유닛을 상세히 나타낸 블록도이다.
도 1 내지 도 5를 참조하면, 디지털 제어 오실레이터(20)는 소스 전류 생성부(source current generating unit, 21), 전류 미러 유닛(current mirror unit, 22), 카피 전류 생성부(copy current generating unit, 23), 링 오실레이터(ring oscillator, 25), 커패시턴스 제어부(capacitance control unit, 27), 및 레벨 변환 유닛(level converting unit, 29)을 포함할 수 있다.
소스전류 생성부(21)는 전원 전압(VDD)과 제1 노드(ND1) 사이에 병렬로 접속된 제1 PMOS 트랜지스터 내지 제n PMOS 트랜지스터(P1~Pn) 및 제1 전류 PMOS 트랜지스터 내지 제n 전류 PMOSE 트랜지스터(Pr1~Prn)를 포함할 수 있다. 제1 PMOS 트랜지스터 내지 제n PMOS 트랜지스터(P1~Pn)들은 각각 APC 코드(APCC)에 포함된 n 개의 비트를 수신할 수 있다. 제1 PMOS 트랜지스터(P1)은 APC 코드(APCC)의 LSB(Least Significant Bit)를 수신하고, 제n PMOS 트랜지스터(Pn)은 APC 코드(APCC)의 MSB(Most Significant Bit)를 수신하며, 제2 PMOS 트랜지스터(미도시) 내지 제(n-1) PMOS 트랜지스터(미도시)들은 각각 LSB에 근접한 비트부터 MSB에 근접한 비트를 순차적으로 수신한다고 가정한다. 제1 전류 PMOS 트랜지스터 내지 제n 전류 PMOS 트랜지스터(Pr1~Prn)는 바이어스 전압(RV)을 각각의 게이트로 입력 받아 기준 전류를 생성한다. 바이어스 전압(RV)은 제1 전류 PMOS 트랜지스터 내지 제n 전류 PMOS 트랜지스터(Pr1~Prn) 모두를 턴온(turn on) 상태로 할 수 있는 레벨의 전압일 수 있고, 반도체 칩(1) 내부의 전압 발생 회로(미도시)로부터 제공되는 전압일 수 있다. 제1 전류 PMOS 트랜지스터 내지 제n 전류 PMOS 트랜지스터(Pr1~Prn)는 각각 다른 사이즈(채널 폭(W)과 채널 길이(L) 사이의 비)를 가질 수 있다. 따라서, MSB를 수신하는 제n PMOS 트랜지스터(Pn)가 턴 온(turn on)되었을 때 생성하는 전류는 LSB를 수신하는 제1 PMOS 트랜지스터(P1)가 턴 온되었을 때 생성하는 전류보다 클 수 있다. 제1 PMOS 트랜지스터 내지 제n PMOS 트랜지스터(P1~Pn)는 APC 코드(APCC)에 따라 턴 온(turn on) 또는 턴 오프(turn off)되어 소스 전류(Is)를 생성할 수 있다.
전류 미러 유닛(22)은 소스 전류(Is)를 흘려주는 전류 PMOS 트랜지스터(Pi), 전류 PMOS 트랜지스터(Pi)의 게이트와 접속되어 미러링(mirroring) 효과에 의해 소스 전류에 대응하는 전류를 생성하는 제1 전류 NMOS 트랜지스터(Ni1) 및 제2 전류 NMOS 트랜지스터(Ni2)를 포함할 수 있다.
카피 전류 생성부(23)는 제2 노드(ND2)와 접지 전압(VSS)의 사이에 접속된 제1 복제 NMOS 트랜지스터 내지 제m 복제 NMOS 트랜지스터(Nr1~Nrm) 및 제1 NMOS 트랜지스터 내지 제m NMOS 트랜지스터(N1~Nm)를 포함할 수 있다. 제1 복제 NMOS 트랜지스터 내지 제m 복제 NMOS 트랜지스터(Nr1~Nrm)는 전류 PMOS 트랜지스터(Pi)의 게이트와 접속되어 미러링 효과에 의해 각각 소스 전류에 대응하는 전류를 생성할 수 있다. 제1 복제 NMOS 트랜지스터 내지 제m 복제 NMOS 트랜지스터(Nr1~Nrm)는 각각 다른 사이즈를 가질 수 있다. 예컨대, 제1 NMOS 트랜지스터(N1)에 연결된 제1 복제 NMOS 트랜지스터(Nr1)의 사이즈가 가장 작고 생성하는 전류가 가장 작을 수 있다. 제m NMOS 트랜지스터(Nm)에 연결된 제m 복제 NMOS 트랜지스터(Nrm)의 사이즈가 가장 크고 생성하는 전류가 가장 클 수 있다.
제1 NMOS 트랜지스터 내지 제m NMOS 트랜지스터(N1~Nm)는 각각 AFC 코드(AFCC)에 포함된 m 개의 비트를 수신할 수 있다. 제1 NMOS 트랜지스터(B1)는 AFC 코드(AFCC)의 LSB를 수신하고, 제m NMOS 트랜지스터(Pm)은 AFC 코드(AFCC)의 MSB를 수신하며, 제2 NMOS 트랜지스터(미도시) 내지 제(m-1) NMOS 트랜지스터(미도시)들은 각각 LSB에 근접한 비트부터 MSB에 근접한 비트를 순차적으로 수신한다고 가정한다.
제1 NMOS 트랜지스터 내지 제m NMOS 트랜지스터(N1~Nm)는 각각 AFC 코드(AFCC)에 따라 턴 온 또는 턴 오프되어 AFC 코드(AFCC)에 대응하는 전류를 링 오실레이터(25)에 공급할 수 있다. 링 오실레이터(25)에 공급되는 전류가 커질수록 링 오실레이터(25)가 생성하는 복원 클럭 신호(RCS)의 주파수는 높아질 수 있다.
달리 말하면, 카피 전류 생성부(23)는 소스 전류(Is) 단위로 AFC 코드(AFCC)에 따라 카피 전류 즉, 링 오실레이터(25)에 공급될 전류를 생성할 수 있다.
소스 전류 생성부(21)가 생성하는 소스 전류(Is)는 AFC 코드(AFCC)의 단위(예컨대, LSB)당 카피 전류 생성부(23)가 링 오실레이터(25)에 공급하는 전류(예컨대, LSB를 수신하는 제1 NMOS 트랜지스터(N1)를 흐르는 전류)를 결정할 수 있다. 즉, APC 유닛(30)이 생성하는 APC 코드가 AFC 코드(AFCC)의 단위당 링 오실레이터(25)에 공급하는 전류를 결정하고, 가변되는 링 오실레이터(25)에 공급하는 전류에 따라 복원 클럭 신호(RCS)의 주파수가 결정될 수 있다.
AFC 코드(AFCC)의 가장 낮은 값(AFCC,min, m=6 일 경우 000000)에서 링 오실레이터(25)에 공급하는 전류에 의해 생성되는 복원 클럭 신호(RCS)의 주파수와 AFC 코드(AFCC)의 가장 높은 값(AFCC,max, m=6 일 경우 111111)에서 링 오실레이터(25)에 공급하는 전류에 의해 생성되는 복원 클럭 신호(RCS)의 주파수의 차이는 주파수 범위(frequency range)로 정의될 수 있다.
도 4에는 각 프로세스 코너(process corner)에서의 주파수 범위가 나타나 있다. 프로세스 코너(process corner)는 디지털 제어 오실레이터(20)에 포함된 NMOS 트랜지스터들과 PMOS 트랜지스터들의 동작 특성에 따라 달라지는 지점을 말한다. 즉, 제1 코너(SS), 제2 코너(NN) 및 제3 코너(FF) 각각에서 프로세스, 전압과 온도에 의존하는 제1 비례 상수(αPVT)는 제3 코너(FF)로 갈수록 커지게 된다. 복원 클럭 신호(RCS)의 주파수(Frequency of DCO)는 제1 비례 상수(αPVT)와 소스 전류(Is)의 곱에 비례한다. 또한, AFC 코드(AFCC)의 가장 낮은 값(AFCC,min)일 때 제1 코너(SS)에서 제3 코너(FF)로 갈수록 복원 클럭 신호(RCS)의 주파수(Frequency of DCO)가 높아지는 기울기는 AFC 코드(AFCC)의 가장 높은 값(AFCC,max)일 때 제1 코너(SS)에서 제3 코너(FF)로 갈수록 복원 클럭 신호(RCS)의 주파수(Frequency of DCO)가 높아지는 기울기보다 낮다.
결과적으로 도 4의 좌측 그림에서 볼 수 있듯이 각 프로세스 코너들(SS, NN, FF)에서 소스 전류(Is)를 동일하게 하는 경우(IS , SS=IS , NN=IS , FF) 제1 코너(SS)에서의 주파수 범위(A1)가 가장 좁고, 제3 코너(FF)에서의 주파수 범위(C1)가 가장 넓게 된다. 또한, AFC 코드(AFCC)에 의한 코스 튜닝 동작이 적절히 이루어지려면 타겟 주파수(target frequency)가 주파수 범위(A1, B1, C1)의 중앙에 위치하는 것이 이상적이나 각 프로세스 코너들(SS, NN, FF)에서 소스 전류(Is)를 동일하게 하는 경우 이를 만족하지 못하게 된다. 따라서, 프로세스 코너가 달라짐에 따라 AFC 코드(AFCC)에 의해 복원 클럭 신호(RCS)의 주파수를 타겟 주파수에 근접시키는 것이 어려워지거나 불가능해져 복원 클럭 신호(RCS)의 위상 에러를 유발하게 된다.
이와 반대로 도 4의 우측 그림에서 볼 수 있듯이 각 프로세스 코너들(SS, NN, FF)에서 소스 전류(Is)를 다르게 하는 경우(IS , SS>IS , NN>IS , FF) 제1 코너(SS), 제2 코너(NN), 및 제3 코너(FF)에서의 주파수 범위(A2=B2=C2)는 모두 같게 될 수 있다. 또한, 타겟 주파수(target frequency)가 각 주파수 범위(A2, B2, C2)의 중앙에 위치할 수 있다. 각 프로세스 코너들(SS, NN, FF)에서 소스 전류(Is)를 다르게 하는 것은 예시적인 것이며, 각 프로세스 코너(SS, NN, FF) 사이에서도 소스 전류(Is)를 다르게 하여 모든 프로세스 범위에서 주파수 범위가 같게 될 수 있다.
이는 복원 클럭 신호(RCS)의 주파수(Frequency of DCO)는 제1 비례 상수(αPVT)와 소스 전류(Is)의 곱에 비례하므로, 제1 코너(SS)에서 제3 코너(FF)로 갈수록 APC 코드(APCC)를 이용해 소스 전류(Is)를 작게 하면(IS , SS>IS , NN>IS , FF) 제1 비례 상수(αPVT)와 소스 전류(Is)의 곱을 일정하게 할 수 있다. 이에 따라 제1 코너(SS), 제2 코너(NN), 및 제3 코너(FF)에서의 주파수 범위는 모두 같게 될 수 있다.
또한, AFC 코드(AFCC)의 가장 낮은 값(AFCC,min)에서 즉, AFC 유닛(35)이 가장 낮은 값의 AFC 코드(AFCC)를 인가한 상태에서 APC 유닛(30)이 APC 코드(APCC)를 이용해 링 오실레이터(25)에 공급하는 전류에 의해 생성되는 복원 클럭 신호(RCS)의 주파수를 타겟 주파수의 일정 비율에 해당하는 주파수(예컨대, 전류 NMOS 트랜지스터(Ni1)가 생성하는 전류와 제1 복제 NMOS 트랜지스터(Nr1) 내지 제m 복제 NMOS 트랜지스터(Nrm) 모두가 생성하는 전류의 비가 1:2인 경우 타겟 주파수의 50%)에 일치시킬 경우 제1 코너(SS), 제2 코너(NN), 및 제3 코너(FF)에서의 주파수 범위의 중앙에 타겟 주파수가 위치할 수 있다.
따라서, 본 발명의 실시예에 따른 클럭 데이터 복원 회로(10)에 의하면 PVT 변화와 무관하게 튜닝 가능한 주파수 범위를 일정하게 할 수 있어 위상 에러의 발생을 줄일 수 있다.
APC 유닛(30)에 의해 소스 전류(Is)가 결정되면, AFC 유닛(35)은 AFC 코드(AFCC)를 변경 즉, 1 씩 증가시키거나 감소시켜 복원 클럭 신호(RCS)의 주파수를 타겟 주파수에 근접하도록 결정할 수 있다. AFC 유닛(35)이 현재의 복원 클럭 신호(RCS)의 주파수가 타겟 주파수에 가장 근접하게 되는 AFC 코드(AFCC)를 결정하고, 링 오실레이터(25)에 공급되는 전류는 일정하게 유지될 수 있다.
AFC 코드(AFCC)가 결정되면 다시 업/다운 파인 튜닝 코드(FTCUP, FTCDN)를 증가시키거나 감소시켜 복원 클럭 신호(RCS)의 주파수를 타겟 주파수에 근접하도록 결정할 수 있다. AFC 유닛(30)은 AFC 코드(AFCC) 1비트당 변화되는 주파수 변화와 업/다운 파인 튜닝 코드(FTCUP, FTCDN) 1비트당 주파수 변화를 비교하여 Kp를 결정한다. AFC 코드(AFCC) 1비트당 변화되는 주파수 변화는 APC 유닛(30)에 의해 PVT 변화에 무관하게 일정하게 유지되기 때문에, 비례 경로 이득(Kp)이 일정할 때 PVT 변화에 따라 업/다운 파인 튜닝 코드(FTCUP, FTCDN) 1비트당 주파수가 변화하더라도 비례 경로 이득(Kp)이 조절됨으로써 ΔFI*Kp는 일정하게 유지되어 업/다운 파인 튜닝 코드(FTCUP, FTCDN) 1비트당 변화되는 주파수(FBB=ΔFI*Kp)는 PVT 변화에 무관하게 일정하게 조정된다. 제2 비례 상수(ΔFI)는 단위 비례 경로 이득(Kp) 당 주파수 변화를 의미하며, PVT 변화에 의존하는 값이다.
따라서, 본 발명의 실시예에 따른 클럭 데이터 복원 회로(10)에 의하면 PVT 변화와 무관하게 페이즈 트랙킹 루프에서 비트당 변화되는 주파수를 원하는 값으로 유지 할 수 있어 위상 에러의 발생을 줄일 수 있다.
링 오실레이터(25)는 링 형태로 연결된 다수의 지연 셀들(delay cells, 25-1)과 바이패스 커패시터(CB)를 포함할 수 있다. 예컨대, 다수의 지연 셀들(25-1)의 개수가 8개인 경우 8개의 서로 다른 위상을 가진 복원 클럭 신호(RCS)를 생성할 수 있다. 바이패스 커패시터(CB)는 다수의 지연 셀들(25-1)에 공급되는 고주파 전원의 잡음을 필터링하는 역할을 한다.
커패시턴스 제어부(27)는 다수의 지연셀들(25-1) 각각의 출력에 연결되는 다수의 서브 파인 튜닝 유닛들(27-1)을 포함할 수 있다. 서브 파인 튜닝 유닛들(27-1) 각각은 다수의 지연셀들(25-1) 각각의 출력을 바이패스(bypass)할 수 있다. 서브 파인 튜닝 유닛들(27-1) 각각은 업 파인 튜닝 코드(FTCUP)와 다운 파인 튜닝 코드(FTCDN)에 따라 가변되는 출력 커패시턴스를 가진 부하 커패시터들을 포함하여 링 오실레이터(25)가 생성하는 복원 클럭 신호(RCS)의 주파수를 가변시킬 수 있다.
도 5는 다수의 서브 파인 튜닝 유닛들(27-1) 중 어느 하나를 상세히 나타내고 있으며, 서브 파인 튜닝 유닛(27-1)은 다수의 지연셀들(25-1) 각각의 출력 라인에 연결되는 제1 업 버랙터(varactor) 내지 제k 업 버랙터(B1UP~BkUP) 및 제1 다운 버랙터 내지 제k 다운 버랙터(B1DN~BkDN)를 포함할 수 있다.
제1 업 버랙터 내지 제k 업 버랙터(B1UP~BkUP) 및 제1 다운 버랙터 내지 제k 다운 버랙터(B1DN~BkDN) 각각은 소스와 드레인이 서로 연결된 구조를 가지며, 하나의 부하 커패시터로 동작한다.
또한, 각각의 소스 및 드레인 단자에 공급되는 전압에 따라 각각의 커패시턴스가 달라지는 특성을 갖는다. 예컨대, 하이 레벨의 전압이 인가되면 제1 업 버랙터 내지 제k 업 버랙터(B1UP~BkUP) 및 제1 다운 버랙터 내지 제k 다운 버랙터(B1DN~BkDN) 각각의 커패시턴스가 낮아지고, 로우 레벨의 전압이 인가되면 각각의 커패시턴스는 높아지게 된다.
제1 업 버랙터 내지 제k 업 버랙터(B1UP~BkUP)는 각각 업 파인 튜닝 코드(FTCUP)에 포함된 k 개의 비트를 수신할 수 있다. 제1 업 버랙터(B1UP)는 업 파인 튜닝 코드(FTCUP)의 LSB를 수신하고, 제k 업 버랙터(BkUP)은 업 파인 튜닝 코드(FTCUP)의 MSB를 수신하며, 제2 업 버랙터(미도시) 내지 제(k-1) 업 버랙터(미도시)들은 각각 LSB에 근접한 비트부터 MSB에 근접한 비트를 순차적으로 수신한다고 가정한다. 제1 업 버랙터 내지 제k 업 버랙터(B1UP~BkUP) 각각의 커패시턴스는 제1 업 버랙터(B1UP)에서 제k 업 버랙터(BkUP)로 갈수록 하이 레벨의 전압이 소스 및 드레인 단자에 인가되었을 때 낮아지는 폭이 더 클 수 있다.
따라서, 업 파인 튜닝 코드(FTCUP)의 가장 낮은 값(예컨대, k가 6일때 000000)에서의 제1 업 버랙터 내지 제k 업 버랙터(B1UP~BkUP)의 총 커패시턴스는 업 파인 튜닝 코드(FTCUP)의 가장 높은 값(예컨대, k가 6일때 111111)으로 갈수록 순차적으로 작아지게 된다. 이에 따라 링 오실레이터(25)가 출력하는 복원 클럭 신호(RCS)의 주파수는 순차적으로 높아지게 된다.
제1 다운 버랙터 내지 제k 다운 버랙터(B1DN~BkDN)는 각각 다운 파인 튜닝 코드(FTCDN)에 포함된 k 개의 비트를 수신할 수 있다. 제1 다운 버랙터(B1DN)는 다운 파인 튜닝 코드(FTCDN)의 LSB를 수신하고, 제k 다운 버랙터(BkDN)은 다운 파인 튜닝 코드(FTCDN)의 MSB를 수신하며, 제2 다운 버랙터(미도시) 내지 제(k-1) 다운 버랙터(미도시)들은 각각 LSB에 근접한 비트부터 MSB에 근접한 비트를 순차적으로 수신한다고 가정한다. 제1 다운 버랙터 내지 제k 다운 버랙터(B1DN~BkDN) 각각의 커패시턴스는 제1 다운 버랙터(B1DN)에서 제k 다운 버랙터(BkDN)로 갈수록 하이 레벨의 전압이 소스 및 드레인 단자에 인가되었을 때 낮아지는 폭이 더 클 수 있다.
따라서, 다운 파인 튜닝 코드(FTCDN)의 가장 낮은 값(예컨대, k가 6일때 000000)에서의 제1 다운 버랙터 내지 제k 다운 버랙터(B1DN~BkDN)의 총 커패시턴스는 다운 파인 튜닝 코드(FTCDN)의 가장 높은 값(예컨대, k가 6일때 111111)으로 갈수록 순차적으로 작아지게 된다. 이에 따라 링 오실레이터(25)가 출력하는 복원 클럭 신호(RCS)의 주파수는 순차적으로 높아지게 된다. 다만, 다운 파인 튜닝 코드(FTCDN)는 디지털 위상 검출기 및 디시리얼 라이저(40)가 하이 레벨의 다운 위상 에러 신호(PESDN)를 생성함에 따라 더 낮은 값을 갖게 되므로, 하이 레벨의 다운 위상 에러 신호(PESDN)가 많이 발생될수록 다운 파인 튜닝 코드(FTCDN)는 낮아지고 복원 클럭 신호(RCS)의 주파수는 순차적으로 낮아지게 된다.
도 6은 도 2에 도시된 뱅뱅 디지털 루프 필터와 루프 컴바이너를 상세히 나타낸 도면이다.
도 1 내지 도 6을 참조하면, 뱅뱅 디지털 루프 필터(60)는 비교기(61), 제1 및 제2 타이밍 제어기(63-1, 63-2), 제1 및 제2 가산기(64-1, 64-2), 및 제1 및 제2 비례 경로 이득 제어기(65-1, 65-2)를 포함할 수 있다.
비교기(61)는 업 위상 에러 카운트 신호(PES_CNTUP)와 다운 위상 에러 카운트 신호(PES_CNTDN)를 비교하여 비교 결과를 출력할 수 있다. 비교기(61)는 업 위상 에러 카운트 신호(PES_CNTUP)가 높은 경우 +1을, 업 위상 에러 카운트 신호(PES_CNTUP)가 낮은 경우 -1을, 업 위상 에러 카운트 신호(PES_CNTUP)와 다운 위상 에러 카운트 신호(PES_CNTDN)가 동일한 경우 0을 각각 출력할 수 있다.
제1 및 제2 타이밍 제어기(63-1, 63-2)는 각각 제1 및 제2 가산기(64-1, 64-2)의 동작 타이밍을 결정할 수 있다. 즉, 제1 타이밍 제어기(63-1)는 분주 클럭 신호(RCS_D)의 상승 에지에서 동작하고, 제2 타이밍 제어기(63-2)는 분주 클럭 신호(RCS_D)의 하강 에지에서 동작할 수 있다.
제1 및 제2 가산기(64-1, 64-2)는 각각 제1 및 제2 타이밍 제어기(63-1, 63-2)의 제어에 따라 비교기(61)의 비교 결과를 출력할 수 있다. 제1 및 제2 가산기(64-1, 64-2)의 출력은 적분 경로의 출력인 업 파인 코드(FCUP) 및 다운 파인 코드(FCDN)의 기초가 될 수 있다. 제1 및 제2 가산기(64-1, 64-2)의 출력의 초기 값은 AFC 유닛(35)의 초기 업/다운 파인 튜닝 코드(IFTCUP,IFTCDN)에 의해 결정될 수 있다.
구체적으로, 업 파인 코드(FCUP)는 적분 업 파인 코드(IFCUP)와 부가 업 파인 코드(AFCUP)를 포함한다. 적분 업 파인 코드(IFCUP)는 제1 가산기(64-1)의 출력인 비교 결과이고, 부가 업 파인 코드(AFCUP)는 상기 비교 결과에 비례 경로 이득(Kp)를 더한 결과이다. 즉, AFCUP=IFCUP+Kp 의 관계가 성립한다.
다운 파인 코드(FCDN)는 적분 다운 파인 코드(IFCDN)와 부가 다운 파인 코드(AFCDN)를 포함한다. 적분 다운 파인 코드(IFCDN)는 제2 가산기(64-2)의 출력인 비교 결과이고, 부가 다운 파인 코드(AFCDN)는 상기 비교 결과에 비례 경로 이득(Kp)를 감산한 결과이다. 즉, AFCDN=IFCDN-Kp 의 관계가 성립한다.
따라서, N은 복원 클럭 신호(RCS)가 분주되는 비율을 정하여 분주 클럭 신호(RCS_D)의 주기를 결정할 수 있으므로 단위 시간당 제1 및 제2 가산기(64-1, 64-2)가 출력하는 횟수를 결정할 수 있다. 이는 곧 N이 적분 경로의 출력이 업 파인 튜닝 코드(FTCUP)와 다운 파인 튜닝 코드(FTCDN)에 기여하는 정도에 관련된 적분 경로 이득임을 의미한다. 적분 경로의 출력이 업 파인 튜닝 코드(FTCUP)와 다운 파인 튜닝 코드(FTCDN)에 기여하는 정도는 적분 경로 이득(N)의 역수인 분주비(1/N)에 비례할 수 있다.
제1 및 제2 비례 경로 이득 제어기(65-1, 65-2)는 각각 비교 결과에 비례 경로 이득(Kp)을 더하거나 감산하여 부가 업 파인 코드(AFCUP)와 부가 다운 파인 코드(AFCDN)를 각각 생성할 수 있다. 비례 경로 이득(Kp)은 업 파인 튜닝 코드(FTCUP)와 다운 파인 튜닝 코드(FTCDN) 각각이 하이 레벨인 구간에서 상승 또는 하강되는 코드 값을 결정할 수 있다. 즉, 비례 경로 이득(Kp)은 비례 경로의 출력이 업 파인 튜닝 코드(FTCUP)와 다운 파인 튜닝 코드(FTCDN)에 기여하는 정도임을 의미한다.
루프 컴바이너(70)는 업 파인 튜닝 코드(FTCUP)를 생성하는 복수의 제1 로직들(72)과 다운 파인 튜닝 코드(FTCDN)를 생성하는 복수의 제2 로직들(74)을 포함할 수 있다. 복수의 제1 로직들(72)과 복수의 제2 로직들(74) 각각의 개수는 적분 업 파인 코드(IFCUP), 부가 업 파인 코드(AFCUP), 적분 다운 파인 코드(IFCDN) 및 부가 다운 파인 코드(AFCDN) 각각의 비트 수에 상응한다. 도 6에서는 상기 비트 수가 6일 경우가 도시되었다.
복수의 제1 로직들(72) 각각은 제1 NAND(72-1), 제2 NAND(72-2) 및 제3 NAND(72-3)를 포함할 수 있다.
제1 NAND(72-1)는 반전된 업 위상 에러 신호(PESUP)와 적분 업 파인 코드(IFCUP)를 입력받고, 제2 NAND(72-1)는 업 위상 에러 신호(PESUP)와 부가 업 파인 코드(AFCUP)를 입력받을 수 있다. 제3 NAND(72-3)는 제1 NAND(72-1)와 제2 NAND(72-2) 각각의 출력을 입력받아 업 파인 튜닝 코드(FTCUP)를 출력할 수 있다.
복수의 제2 로직들(74) 각각은 제4 NAND(74-1), 제5 NAND(74-2) 및 제6 NAND(74-3)를 포함할 수 있다.
제4 NAND(74-1)는 반전된 다운 위상 에러 신호(PESDN)와 부가 다운 파인 코드(AFCDN)를 입력받고, 제5 NAND(74-1)는 다운 위상 에러 신호(PESDN)와 적분 다운 파인 코드(IFCDN)를 입력받을 수 있다. 제6 NAND(74-3)는 제4 NAND(74-1)와 제5 NAND(74-2) 각각의 출력을 입력받아 다운 파인 튜닝 코드(FTCDN)를 출력할 수 있다.
결론적으로, 루프 컴바이너(70)는 업 위상 에러 신호(PESUP)와 다운 위상 에러 신호(PESDN)가 해당되는 비례 경로의 출력 및 업 파인 코드(FCUP)와 다운 파인 코드(FCDN)가 해당되는 적분 경로의 출력을 결합하여 하나의 코드(FTCUP 또는 FTCDN)를 생성할 수 있다.
따라서, 비례 경로(proportional path)와 적분 경로(integral path)는 동작 전압과 동작 온도의 변화에 의해 발생하는 이득 변화(gain change)가 서로 동일해지므로, 클럭 데이터 복원 회로(10)의 루프 안정성(loop stability)은 동작 전압과 동작 온도의 변화에 무관해질 수 있다.
또한, 비례 경로에 있어서, 업 위상 에러 신호(PESUP)와 다운 위상 에러 신호(PESDN)는 각각 2 개의 NAND 만을 통과하므로 루프 레이턴시(loop latency)가 줄어들 수 있다. 이는 비례 경로 이득(Kp)이 뱅뱅 디지털 루프 필터(60)의 신호(AFCUP, AFCDN)에 의해 제어됨에 기인한다.
적분 경로에 있어서, 적분 경로 이득(N)이 제어되어 적분 경로에 해당하는 업 파인 코드(FCUP)와 다운 파인 코드(FCDN)의 해상도(resolution)가 높아질 수 있다.
도 7은 도 2에 도시된 클럭 데이터 복원 회로의 동작을 설명하기 위한 도면이다.
도 1 내지 도 7을 참조하면, 비례 경로 이득(Kp)이 8이고 적분 경로 이득(N)이 4라 가정하였을때의 각 신호에 따른 업 파인 튜닝 코드(FTCUP)와 다운 파인 튜닝 코드(FTCDN)의 변화가 나타나 있다.
업 위상 에러 신호(PESUP)가 하이 레벨인 구간에서 업 파인 튜닝 코드(FTCUP)는 비례 경로 이득(Kp)인 8만큼 증가할 수 있다. 다운 위상 에러 신호(PESDN)가 하이 레벨인 구간에서 다운 파인 튜닝 코드(FTCDN)는 비례 경로 이득(Kp)인 8만큼 감소할 수 있다.
업 위상 에러 카운트 신호(PES_CNTUP)가 다운 위상 에러 카운트 신호(PES_CNTDN)보다 큰 구간의 경우 분주 클럭 신호(RCS_D)의 상승 에지에서 업 파인 튜닝 코드(FTCUP)는 비교기(61)의 출력인 +1 만큼 증가할 수 있다. 분주 클럭 신호(RCS_D)의 하강 에지에서 다운 파인 튜닝 코드(FTCDN)는 비교기(61)의 출력인 +1 만큼 증가할 수 있다.
업 위상 에러 카운트 신호(PES_CNTUP)가 다운 위상 에러 카운트 신호(PES_CNTDN)보다 작은 구간의 경우 분주 클럭 신호(RCS_D)의 상승 에지에서 업 파인 튜닝 코드(FTCUP)는 비교기(61)의 출력인 -1 만큼 감소할 수 있다. 분주 클럭 신호(RCS_D)의 하강 에지에서 다운 파인 튜닝 코드(FTCDN)는 비교기(61)의 출력인 -1 만큼 감소할 수 있다.
결과적으로 상기 과정이 반복되면서, 직렬 데이터(SD)와 복원 클럭 신호(RCS) 간의 위상 차이는 줄어들 수 있다.
도 8은 도 2에 도시된 클럭 데이터 복원 회로의 동작 방법을 설명하기 위한 흐름도이다. 도 9는 도 8에 도시된 주파수 획득 단계를 상세히 나타낸 흐름도이다. 도 10은 도 8에 도시된 페이즈 트랙킹(phase tracking) 단계를 상세히 나타낸 흐름도이다.
도 1 내지 도 10을 참조하면, 본 발명의 실시예에 따른 클럭 데이터 복원 회로의 동작 방법은 디지털 제어 오실레이터(20), APC 유닛(30), 및 AFC 유닛(35)의 동작에 의한 주파수 획득 단계(S800)를 포함할 수 있다.
주파수 획득 단계(S800)는 복원 클럭 신호(RCS)의 주파수를 가변시키는 AFC 코드(AFCC)의 비트당 주파수 변화를 일정하게 제어하는 APC 코드(APCC) 및 복원 클럭 신호(RCS)의 주파수를 타겟 주파수에 최대한 근접하도록 하는 AFC 코드(AFCC)를 생성하여 주파수를 획득하는 단계이며, 도 9에 도시된 S900 내지 S920 단계를 포함할 수 있다.
APC 유닛(30)은 복원 클럭 신호(RCS)의 주파수를 가변시키는 AFC 코드(AFCC)의 단위당 가변되는 주파수를 결정하는 소스 전류(Is)를 결정하는 APC 코드(APCC)를 생성할 수 있다(S900). 확정된 APC 코드(APCC)는 PVT 변화에 무관하게 제1 비례 상수(αPVT)와 소스 전류(Is)의 곱이 일정하도록 하여 AFC 코드(AFCC) 1 비트당 주파수 변화가 동일하게 할 수 있다.
AFC 유닛(35)은 기준 클럭 신호(RFCS)와 확정된 APC 코드(APCC)에 따라 생성되는 복원 클럭 신호(RCS)를 비교하여 AFC 코드(AFCC)와 초기 업/다운 파인 튜닝 코드(IFTCUP,IFTCDN)를 찾아 복원 클럭 신호(RCS)의 주파수가 타겟 주파수에 최대한 근접하도록 디지털 제어 오실레이터(20)를 제어할 수 있다(S910).
AFC 유닛(35)은 AFC 코드(AFCC)에 의한 주파수 변화와 업/다운 파인 튜닝 코드(FTCUP, FTCDN)에 의한 주파수 변화를 비교하여 목표로 하는 비례 경로 이득(Kp)을 연산할 수 있다(S920). 확정된 비례 경로 이득(Kp)은 PVT 변화에 무관하게 제2 비례 상수(ΔFI)와 비례 경로 이득(Kp)의 곱을 일정하게 하여 업/다운 파인 튜닝 코드(FTCUP, FTCDN) 1비트당 변하는 주파수를 목표로 하는 비트당 변화되는 주파수로 제어한다.
AFC 유닛(35)은 복원 클럭 신호(RCS)의 주파수가 타겟 주파수에 최대한 근접하다고 판단한 경우 즉, 복원 클럭 신호(RCS)의 주파수 획득이 완료된 후 주파수 잠금 신호(LOCK)를 디지털 위상 검출기 및 디시리얼라이저(40)로 전송할 수 있다.
상기 클럭 데이터 복원 회로의 동작 방법은 디지털 위상 검출기 및 디시리얼라이저(40), 카운터(50), N 디바이더(55), 뱅뱅 디지털 루프 필터(60), 및 루프 컴바이너(70)의 동작에 의한 페이즈 트랙킹 단계(S810)를 더 포함할 수 있다.
페이즈 트랙킹 단계(S810)는 비례 경로와 적분 경로를 결합하여 생성되는 업 파인 튜닝 코드(FTCUP)와 다운 파인 튜닝 코드(FTCDN)에 따라 복원 클럭 신호(RCS)의 위상을 직렬 데이터(SD)의 위상에 최대한 근접하도록 페이즈 트랙킹하는 단계이며, 도 10에 도시된 S1000 내지 S1050 단계를 포함할 수 있다.
디지털 위상 검출기 및 디시리얼라이저(40)는 주파수 잠금 신호(LOCK)를 수신하는 경우 직렬 데이터(SD)와 복원 클럭 신호(RCS) 각각의 위상의 차이를 검출하여 업 위상 에러 신호(PESUP)와 다운 위상 에러 신호(PESDN)를 생성할 수 있다(S1000).
디지털 위상 검출기 및 디시리얼라이저(40)는 직렬 데이터(SD)를 샘플링한 데이터를 병렬 데이터인 복원 데이터(RDATA)로 복원하여 출력할 수 있다(S1010).
카운터(50)는 업 위상 에러 신호(PESUP)와 다운 위상 에러 신호(PESDN) 각각의 에지(edge)를 검출하여 일정한 주기로 카운팅하여 업 위상 에러 카운트 신호(PES_CNTUP)와 다운 위상 에러 카운트 신호(PES_CNTDN)를 생성할 수 있다(S1020).
N 디바이더(55)는 AFC 유닛(35)의 적분 경로 이득(N)에 따라 복원 클럭 신호(RCS)를 1/N로 분주하여 분주 클럭 신호(RCS_D)를 생성할 수 있다. 뱅뱅 디지털 루프 필터(60)는 업 위상 에러 카운트 신호(PES_CNTUP)와 다운 위상 에러 카운트 신호(PES_CNTDN)를 비교한 결과를 기초로 AFC 유닛(35)에 의해 정해진 적분 경로 이득(N)과 비례 경로 이득(Kp)에 따라 업 파인 코드(FCUP)와 다운 파인 코드(FCDN)를 생성할 수 있다(S1030).
루프 컴바이너(70)는 업 위상 에러 신호(PESUP), 다운 위상 에러 신호(PESDN), 업 파인 코드(FCUP) 및 다운 파인 코드(FCDN)에 기초하여 복원 클럭 신호(RCS)의 주파수와 위상을 가변시키는 업 파인 튜닝 코드(FTCUP)와 다운 파인 튜닝 코드(FTCDN)를 생성할 수 있다(S1040).
디지털 제어 오실레이터(20)는 업/다운 파인 튜닝 코드(FTCUP, FTCDN)에 의해 주파수와 위상이 제어되는 복원 클럭 신호(RCS)를 생성할 수 있다(S1050).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면, 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
클럭 데이터 복원 회로(10) 카운터(50)
디지털 제어 오실레이터(20) 뱅뱅 디지털 루프 필터(60)
APC 유닛(30) 루프 컴바이너(70)
디지털 위상 검출기 및 디시리얼 라이저(40)

Claims (10)

  1. 직렬 데이터를 복원 클럭 신호로 샘플링하여 상기 직렬 데이터와 상기 복원 클럭 신호의 위상의 차이인 업(up) 위상 에러 신호와 다운(down) 위상 에러 신호를 생성하는 디지털 위상 검출기 및 디시리얼 라이저;
    상기 업 위상 에러 신호와 상기 다운 위상 에러 신호를 각각 카운팅한 결과를 기초로 업 파인 코드와 다운 파인 코드를 생성하는 디지털 루프 필터;
    상기 업 위상 에러 신호와 상기 다운 위상 에러 신호가 해당하는 비례 경로 및 상기 업 파인 코드와 상기 다운 파인 코드가 해당하는 적분 경로를 결합하여 업 파인 튜닝 코드와 다운 파인 튜닝 코드를 생성하는 루프 컴바이너; 및
    상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드에 따라 가변되는 주파수를 가진 상기 복원 클럭 신호를 생성하는 디지털 제어 오실레이터를 포함하는 클럭 데이터 복원 회로.
  2. 제1항에 있어서,
    상기 복원 클럭 신호의 주파수를 가변시키는 AFC(Automatic Frequency Control) 코드를 생성하는 AFC 유닛; 및
    상기 AFC 코드의 단위당 가변되는 주파수를 결정하는 소스 전류가 각 프로세스 코너마다 달리 생성되도록 하여 상기 AFC 코드의 비트당 주파수 변화를 일정하게 제어하는 APC(Automatic Process Compensation) 코드를 생성하는 APC 유닛을 더 포함하는 클럭 데이터 복원 회로.
  3. 제2항에 있어서,
    상기 AFC 유닛은
    상기 AFC 코드에 의한 주파수 변화 및 상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드에 의한 주파수 변화를 비교하여 상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드에 의한 상기 주파수 변화가 PVT 변화에 무관하게 일정하도록 하는 상기 비례 경로의 비례 경로 이득을 연산하는 클럭 데이터 복원 회로.
  4. 제2항에 있어서,
    상기 디지털 제어 오실레이터는
    상기 복원 클럭 신호를 생성하는 링 오실레이터;
    상기 APC 코드에 따라 상기 소스 전류를 생성하는 소스 전류 생성부;
    상기 소스 전류의 단위로 상기 AFC 코드에 따라 가변되는 상기 링 오실레이터에 공급되는 카피 전류를 생성하는 카피 전류 생성부; 및
    상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드에 따라 가변되는 커패시턴스를 가진 상기 링 오실레이터에 연결되는 부하 커패시터들을 포함하는 커패시턴스 제어부를 포함하는 클럭 데이터 복원 회로.
  5. 제2항에 있어서,
    상기 디지털 위상 검출기 및 디시리얼 라이저는
    상기 AFC 코드에 의한 상기 복원 클럭 신호의 주파수의 변경이 완료된 후 상기 업 위상 에러 신호와 상기 다운 위상 에러 신호를 생성하는 클럭 데이터 복원 회로.
  6. 제2항에 있어서,
    상기 디지털 루프 필터는
    상기 AFC 유닛이 생성하는 초기 업 파인 코드 및 초기 다운 파인 코드를 초기값으로 하여, 상기 복원 클럭 신호를 1/N(N은 1이상의 정수) 비율로 분주한 분주 클럭 신호에 따라 상기 업 위상 에러 신호와 상기 다운 위상 에러 신호를 각각 카운팅한 결과를 기초로 상기 업 파인 코드와 상기 다운 파인 코드를 생성하고, 상기 N은 적분 경로 이득인 클럭 데이터 복원 회로.
  7. 제1항에 있어서,
    상기 업 파인 코드는 적분 업 파인 코드와 상기 적분 업 파인 코드에 비례 경로 이득을 더한 부가 업 파인 코드를 포함하고,
    상기 다운 파인 코드는 적분 다운 파인 코드와 상기 적분 다운 파인 코드에 상기 비례 경로 이득을 감산한 부가 다운 파인 코드를 포함하는 클럭 데이터 복원 회로.
  8. 제1항의 상기 클럭 데이터 복원 회로를 포함하는 입출력 인터페이스; 및
    상기 복원 클럭 신호에 기초하여 상기 직렬 데이터를 처리하는 데이터 처리 회로를 포함하는 반도체 칩.
  9. 복원 클럭 신호의 주파수를 가변시키는 AFC(Automatic Frequency Control) 코드의 비트당 주파수 변화를 일정하게 제어하는 APC(Automatic Process Compensation) 코드 및 상기 복원 클럭 신호의 주파수를 타겟 주파수에 최대한 근접하도록 하는 상기 AFC 코드를 생성하여 주파수를 획득하는 단계; 및
    업 위상 에러 신호와 다운 위상 에러 신호가 해당하는 비례 경로와 업 파인 코드와 다운 파인 코드가 해당하는 적분 경로를 결합하여 생성되는 업 파인 튜닝 코드와 다운 파인 튜닝 코드에 따라 상기 복원 클럭 신호의 위상을 직렬 데이터의 위상에 최대한 근접하도록 페이즈 트랙킹하는 단계를 포함하는 클럭 데이터 복원 회로의 동작 방법.
  10. 제9항에 있어서,
    상기 주파수를 획득하는 단계는
    상기 AFC 코드의 단위당 가변되는 주파수를 결정하는 소스 전류를 결정하는 상기 APC 코드를 생성하는 단계;
    상기 복원 클럭 신호의 주파수를 상기 타겟 주파수에 최대한 근접하도록 하는 상기 AFC 코드를 생성하는 단계; 및
    상기 AFC 코드에 의한 주파수 변화 및 상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드에 의한 주파수 변화를 비교하여 상기 업 파인 튜닝 코드와 상기 다운 파인 튜닝 코드에 의한 주파수 변화가 PVT 변화에 무관하게 일정하도록 하는 상기 비례 경로의 비례 경로 이득을 연산하는 단계를 포함하는 클럭 데이터 복원 회로의 동작 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016046883A1 (ja) * 2014-09-22 2016-03-31 株式会社ソシオネクスト 受信回路、集積回路及び受信方法
KR102663432B1 (ko) 2016-12-28 2024-05-07 삼성전자주식회사 클록 데이터 복원 회로 및 이를 포함하는 수신기
KR102493467B1 (ko) 2017-08-16 2023-01-31 삼성전자 주식회사 버랙터 회로를 포함하는 발진장치 및 이의 동작 방법
US10796054B2 (en) * 2018-02-02 2020-10-06 Samsung Electronics Co., Ltd. Chip design method of optimizing circuit performance according to change in PVT operation conditions

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110194659A1 (en) 2010-02-09 2011-08-11 Analog Devices, Inc. Apparatus and method for clock and data recovery
US20110267122A1 (en) 2009-01-22 2011-11-03 Glonet Systems, Inc. All-digital clock data recovery device and transceiver implemented thereof
KR101129055B1 (ko) 2010-04-13 2012-03-23 서울대학교산학협력단 비례이득을 적응적으로 조절하는 클록 및 데이터 복원 회로

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8498368B1 (en) * 2001-04-11 2013-07-30 Qualcomm Incorporated Method and system for optimizing gain changes by identifying modulation type and rate
US7127022B1 (en) 2003-03-21 2006-10-24 Xilinx, Inc. Clock and data recovery circuits utilizing digital delay lines and digitally controlled oscillators
KR100547831B1 (ko) 2003-06-18 2006-01-31 삼성전자주식회사 가변 데이터 전송률에 대응이 가능한 클럭 및 데이터 복원장치
US8334725B2 (en) * 2007-04-11 2012-12-18 Mediatek Inc. Circuit and method for controlling mixed mode controlled oscillator and CDR circuit using the same
US7656323B2 (en) 2007-05-31 2010-02-02 Altera Corporation Apparatus for all-digital serializer-de-serializer and associated methods
WO2009123372A1 (en) 2008-04-04 2009-10-08 Snu Industry Foundation Clock and data recovery circuit with eliminating data-dependent jitters
US7772900B2 (en) 2008-07-15 2010-08-10 International Business Machines Corporation Phase-locked loop circuits and methods implementing pulsewidth modulation for fine tuning control of digitally controlled oscillators
US8125285B2 (en) * 2009-09-10 2012-02-28 Analog Devices, Inc. Digitally controlled oscillators
US8331514B2 (en) 2010-04-16 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Digital second-order CDR circuits
US8798217B2 (en) * 2010-11-03 2014-08-05 Qualcomm Incorporated Method and digital circuit for recovering a clock and data from an input signal using a digital frequency detection
KR101737808B1 (ko) 2010-12-23 2017-05-19 연세대학교 산학협력단 동작 환경에 둔감한 지터 특성을 가지는 디지털 위상고정루프
US8494092B2 (en) 2011-04-07 2013-07-23 Lsi Corporation CDR with sigma-delta noise-shaped control
US8687756B2 (en) 2011-09-19 2014-04-01 Lsi Corporation CDR with digitally controlled lock to reference
US8896386B2 (en) * 2012-03-08 2014-11-25 Mediatek Singapore Pte. Ltd. Calibration device for oscillator and method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110267122A1 (en) 2009-01-22 2011-11-03 Glonet Systems, Inc. All-digital clock data recovery device and transceiver implemented thereof
US20110194659A1 (en) 2010-02-09 2011-08-11 Analog Devices, Inc. Apparatus and method for clock and data recovery
KR101129055B1 (ko) 2010-04-13 2012-03-23 서울대학교산학협력단 비례이득을 적응적으로 조절하는 클록 및 데이터 복원 회로

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