DE69120244T2

DE69120244T2 - Synchronisierschaltung

Info

Publication number: DE69120244T2
Application number: DE69120244T
Authority: DE
Inventors: Jean-Jacques Schmit; Joannes Mathilda Jos Sevenhans
Original assignee: Alcatel Bell NV
Current assignee: Nokia Bell NV
Priority date: 1991-03-05
Filing date: 1991-03-05
Publication date: 1997-01-23
Anticipated expiration: 2011-03-06
Also published as: US5341404A; DE69120244D1; EP0502260A1; EP0502260B1; CA2062246A1

Description

Die vorliegende Erfindung betrifft eine Synchronisationsschaltung, die einen Eingang für ein digitales Signal, einen Eingang für ein Taktsignal und eine Vielzahl Ausgänge für signalabtastwerte besitzt, wobei an einem der Ausgänge ein Abtasüwert des digitalen Signais, das an den Eingang für digitale Signale angelegt wird, zur Erzeugung eines anderen digitalen Signals, das mit dem an den Eingang für das Taktsignal angelegten Taktsignal synchronisiert ist, verfügbar ist, wobei die Synchronisationsschaltung ein Signalabtastmittel, welches an den Ausgängen für die Signalabtastwerte gleichzeitig einen Satz Signalabtastwerte bereitstellt, die in einem Satz unterschiedlicher Zeitpositionen des digitalen Signals aufgenommen wurden und durch ein vorgegebenes Zeitintervall voneinander getrennt sind, und ein logisches Steuerungsinittel enthält, an welches die Ausgänge für die Signalabtastwerte angeschlossen sind und welches des weiteren überprüft, ob eine logische Funktion des Satzes der Signalabtastwerte WAHR oder FALSCH ist, und wenn diese WAHR ist, das Signalabtastmittel so steuert, daß letztgenanntes mit der Bereitstellung der Signalabtastwerte an dem einen Signalabtastwert-Ausgang fortfährt.
Eine solche Synchronisationsschaltung ist dem Stand der Technik entsprechen bereits aus der Deutschen Patentanmeldung 34 41 501.7 bekannt und kann beispielsweise verwendet werden, um ein digitales Signal mit hoher Bitrate, dessen binäre oder Datenbitübergänge während des Durchlaufes durch verschiedene elektronische Schaltungen eine Phasenverschiebung erhalten haben, zu regenerieren.
In dieser bekannten Synchronisationsschaltung nimmt das Signalabtastmittel einen Satz von drei Abtastwerten des digitalen Signals innerhalb eines Satzes von drei Zeitpositionen dieses digitalen Signals auf und stellt diese gleichzeitig einem logischen Steuerungsmittel bereit, welches mit diesen eine logische Funktion ausführt, welche darin besteht, zu überprüfen, ob die Signalabtastwerte gleich sind oder nicht.
Solange die logische Funktion WAHR ist, d.h. wenn die drei Signalabtastwerte gleich sind, liefert das Signalabtastmittel denselben mittleren Abtastwert des Satzes an den einen Signalabtastwert-Ausgang, der zum Regenerieren des anderen digitalen Signals verwendet wird. Anderenfalls, wenn die logische Funktion FALSCH ist, d.h., wenn die drei Signalabtastwerte ungleich sind, steuert das logische Steuerungsmittel das Signalabtastmittel so, daß letzteres das digitale Signal in einem anderen Satz dreier unterschiedlicher Zeitpositionen abtasten würde und somit einen anderen mittleren Signalabtastwert an dem oben erwähnten Signalabtastwert-Ausgang bereitstellt. Durch Fortsetzen dieser Arbeitsweise kann man sicherstellen, daß jeder binäre Wert oder jedes Datenbit des digitalen Signals schließlich innerhalb eines Bereiches abgetastet wird, der keinen binären oder Datenbitübergang enthält.
Ein Nachteil dieser bekannten Synchronisationsschaltung besteht darin, daß der Satz Zeitpositionen, innerhalb dessen die drei Signalabtastwerte einen gleichen Wert aufweisen, d.h. für den die logische Funktion WAHR ist, im allgemeinen gerade vor oder nach einem Datenbitübergang liegt. Die oben erwähnte Phasenverschiebung kann dann die Synchronisation gefährden, indem dieser Satz Zeitpositionen von unmittelbar vor/nach auf unmittelbar nach/vor diesen Datenbitübergang springt. Dies hat einen negativen Einfluß auf die Bitfehlerrate (BER) des digitalen Signals, welche noch ungünstiger ist, wenn die logische Funktion nicht mit jedem Datenbit ausgeführt wird, d.h. während jeder Periode des Taktsignals sondern beispielsweise mit jedem achten Datenbit ausgeführt wird, wie es in der Praxis der Fall sein kann.
Eine Aufgabe der vorliegenden Erfindung ist es, eine Synchroni sationsschaltung des oben erwähnten bekannten Typs jedoch mit einem optimierten Synchronisationsverfahren bereitzustellen, d.h. in welchem die schädlichen Auswirkungen einer Phasenverschiebung auf ein Minimum reduziert sind.
Gemäß der Erfindung wird diese Aufgabe aufgrund der Tatsache erreicht, daß, wenn die logische Funktion WAHR ist, das logische Steuerungsmittel das Signalabtastmittel so steuert, daß letzteres einen zweiten Satz Signalabtastwerte bereitstellt, die in einem zweiten Satz Zeitpositionen des digitalen Signals aufgenommen wurden und durch ein zweites vorgegebenes Zeitintervall, das größer als das oben erwähnte erste vorgegebene Zeitintervall ist, getrennt sind.
Wenn die logische Funktion des Satzes der Signalabtastwerte, die während des zweiten Satzes Zeitpositionen aufgenommen wurden, weiterhin WAHR ist, kann angenommen werden, daß die mittlere Zeitposition dieses zweiten Satzes nahe der Mitte des abgetasteten Datenbits liegt. Tatsächlich erstreckt sich der zweite Satz Zeitpositionen über einen größeren Zeitabschnitt des Datenbits als der zuerst erwähnte Satz Zeitpositionen. Dies bedeutet, daß das oben erwähnte Risiko eines Synchronisationssprungs vermindert wird, weil das Zeitintervall zwischen einem Datenbitübergang und der mittleren Zeitposition des zweiten Satzes immer größer ist als das Zeitintervall zwischen diesem Datenbitübergang und der mittleren Zeitposition des ersten Satzes.
Ein anderes charakteristisches Merkmal der vorliegenden Erfindung besteht darin, daß das zweite vorgegebene Zeitintervall gleich dem ersten vorgegebenen Zeitintervall multipliziert mit einem ganzzahligen Wert ist.
Wenn die logische Funktion WAHR ist, ist das Zeitintervall zwischen der mittleren Zeitposition des zweiten Satzes und der Mitte des Datenbits umso kleiner, je größer das Zeitintervall zwischen den Zeitpositionen des zweiten Satzes ist, d.h. je größer die ganze Zahl ist.
Noch ein anderes charakteristisches Merkmal der vorliegenden Erfindung besteht darin, daß die ganze Zahl jeweils um eins erhöht wird, wenn die logische Funktion des zweiten Satzes Signalabtastwerte WAHR ist.
Indem das Zeitintervall zwischen den Zeitpositionen des zweiten Satzes jedesmal vergrößert wird, wenn die logische Funktion WAHR ist, erstreckt sich dieser zweite Satz schließlich über das gesamte Datenbit, was dazu führt, daß das Risiko eines Synchronisationssprungs immer mehr vermindert wird. Diese Optimierung der Synchronisation führt zu einer verbesserten Bitfehlerrate (BER) des digitalen Signals.
Es ist zu beachten, daß die Synchronisationsschaltung der vorliegenden Erfindung die maximale Breite des Satzes Zeitpositionen automatisch an die Breite der Datenbits des digitalen Signals anpaßt. Dies bedeutet, daß die vorliegende Erfindung für digitale Signale mit unterschiedlichen Frequenzen verwendet werden kann.
Die vorliegende Erfindung ist ebenfalls durch die Tatsache gekennzeichnet, daß, wenn die logische Funktion FALSCH ist, das logische Steuerungsmittel das Signalabtastmittel so steuert, daß ein dritter Satz Signalabtastwerte in Zeitpositionen eines dritten Satzes Zeitpositionen aufgenommen wird, von denen sich mindestens eine Zeitposition von einer Zeitposition des ersten Satzes unterscheidet, wobei die aufeinanderfolgenden Zeitpositionen des dritten Satz durch das erste vorgegebene Zeitintervall voneinander getrennt sind.
Wenn die Werte der Signalabtastwerte eines Satz nicht gleich sind, d.h., wenn die logische Funktion FALSCH ist, wird die Breite des dritten Satzes Zeitpositionen auf ein Minimum, d.h. auf die Breite des ersten Satzes Zeitpositionen, vermindert um ein Datenbit des digitalen Signals einfacher verfolgen zu können.
Die veröffentlichte Europäische Patentanmeldung Nr. 0 225 587 offenbart ebenfalls eine Synchronisationsschaltung. Darin wird ein Satz von fünf Signalabtastwerten aufgenommen, und es werden, bezogen auf den oben zitierten Stand der Technik, die zwei zusätzlichen Signalabtastwerte eine volle und eine halbe Datenbitperiode entsprechend vor einem der drei anderen Signalabtastwerte aufgenommen. Durch Verwendung dieser zusätzlichen Signalabtastwerte ist die Synchronisationsschaltung in der Lage, eine Synchronisation zu gewährleisten, welche im Verhältnis besser ist als die der Schaltung, die in der oben erwähnten Deutschen Patentanmeldung offenbart wurde, selbst dann, wenn die Datenbitperiode unregelmäßig schwankt. Diese bekannte Schaltung ist jedoch relativ komplex und besitzt keinerlei Mittel, um mindestens eine der Zeitpositionen auf die Mitte eines abgetasteten Datenbits zu zentrieren. Dadurch kann die Synchronisation nicht so optimal wie bei der Synchronisationsschaltung der vorliegenden Erfindung sein. Des weiteren kann die bekannte Schaltung nur verwendet werden, wenn die Frequenz des digitalen Signals bekannt ist. Es ist ebenfalls zu beachten, daß deren Arbeitsfrequenz aufgrund ihrer Komplexität vermindert ist und daß die Werte der Signalabtastwerte nur alle acht Datenbit verglichen werden können.
Die oben erwähnten und andere Aufgaben und Merkmale der vorliegenden Erfindung werden deutlicher werden, und auch die Erfindung selbst wird am besten verstanden werden, wenn man sich auf die folgende Beschreibung einer Ausführungsform in Verbindung mit den begleitenden Zeichnungen bezieht, in welchen:
Fig. 1 ein Blockschaltbild einer Synchronisationsschaltung gemäß der vorliegenden Erfindung ist;
Fig. 2a bis 2h verschiedene Signale zeigen, die in der Synchronisationsschaltung von Fig. 1 auftreten;
Fig. 3a bis 3c andere Signale zeigen, die in der Synchronisationsschaltung von Fig. 1 ebenfalls auftreten;
Fig. 4 die Abtastschaltung SC, die Auswahlmatrix SM und die Entscheidungsschaltung DC von Fig. 1 detaillierter zeigt,
Fig. 5 die Steuerschaltung CC von Fig. 1 detaillierter zeigt; und
Fig. 6 die Steuerschaltungen CA und CB von Fig. 1 detaillierter zeigt.
Die in Fig. 1 dargestellte Synchronisationsschaltung wird in einem Datenfernübertragungssystem zur Synchronisation und Regenerierung eines digitalen Signals DATEN mit einem Taktsignal TAKT von 150 MHz verwendet.
Diese Synchronisationsschaltung besitzt Eingänge DATEN-EIN und TAKT, an die das digitale Signal DATEN beziehungsweise das Taktsignal TAKT angelegt werden, sowie einen Ausgang DATEN-AUS, an dem ein Signalabtastwert des digitalen Signals DATEN verfügbar gemacht wird, um ein anderes digitales Signal zu erzeugen, das mit dem Taktsignal TAKT synchronisiert ist, wobei dieser Abtastwert in einer Zeitposition aufgenommen wird, die im wesentlichen in der Mitte der Dauer eines Datenbits oder der Periode des Signals DATEN liegt.
Wie später detailliert erklärt wird, werden anfänglich drei Signalabtastwerte des digitalen Signals DATEN gleichzeitig in einem Satz aus drei verschiedenen Zeitpositionen oder Phasenlagen dieses Signals aufgenommen. Diese Zeitpositionen sind jeweils durch ein anfängliche Zeitintervall voneinander getrennt, welches im Vergleich zur Dauer eines Datenbits relativ klein ist. Wenn die drei Signalabtastwerte gleich sind, kann daraus geschlossen werden, daß die drei Zeitpositionen innerhalb der Dauer desselben Datenbits des digitalen Signals DATEN auftreten. Danach wird ein neuer Satz aus drei Zeitpositionen, die jedoch durch ein größeres Zeitintervall voneinander getrennt sind, aufgenommen. Im allgemeinen werden, solange die Signalabtastwerte gleich sind, die in einem Satz Zeitpositionen aufgenommen werden, aufeinanderfolgend neue Sätze von Zeitpositionen aber mit wachsenden Zeitintervallen, die diese voneinander trennen, aufgenommen. Der Satz Zeitpositionen wird dann, wie man sagt, auf einen größeren Bereich des gültigen Datenbits erweitert. Wenn sich andererseits ein Signalabtastwert von den zwei anderen unterscheidet, kann daraus geschlußfolgert werden, daß nur zwei Zeitpositionen innerhalb der Dauer eines Datenbits des digitalen Signals DATEN liegen. Dann wird ein neuer Satz aus drei Zeitpositionen aufgenommen, jedoch mit dem anfänglich likleineniv Zeitintervall und mit einer neuen mittleren Zeitposition, die um dasselbe anfängliche Zeitintervall bezüglich der vorhergehenden mittleren Zeitposition nach links oder rechts verschoben wird. Wenn die drei Signalabtastwerte, die in den drei neuen Zeitpositionen aufgenommen werden, dann gleich sind, wird der oben erwähnte Erweiterungsprozeß wiederholt. Als Ergebnis liegt, wenn der Satz Zeitpositionen mit dem größtmöglichen Zeitintervall, das diese voneinander trennt, erreicht ist, dessen mittlere Zeitposition immer in der Mitte der Dauer eines Datenbits des digitalen Signals DATEN, so daß der Signalabtastwert, der in jener mittleren Zeitposition aufgenommen worden ist, für die Darstellung des gültigen Datenbits und für die Erzeugung des anderen (neuen) digitalen Signals, das mit dem Taktsignal TAKT synchronisiert ist, optimal ist.
Die Synchronisationsschaltung enthält eine Abtastschaltung SC, eine Auswahlmatrix SM, eine Entscheidungsschaltung DC und eine erste, zweite und dritte Steuerschaltung CA, CC beziehungsweise CB.
Die Abtastschaltung besitzt die Eingänge DATEN-EIN und TAKT sowie N Ausgangsabgriffe T1 bis TN, wobei N beispielsweise gleich 40 ist, die mit gleichnamigen Eingangsabgriffen der Auswahlmatrix SM verbunden sind. SM besitzt ebenfalls Eingangs-Steuerbusse CI, AI und BI sowie Signalabtastwert-Ausgänge A, C und B. Die Entscheidungsschaltung DC besitzt Signalabtastwert-Eingänge A, C und B, mit welchen die gleichnamigen Signalabtastwert-Ausgänge von SM verbunden sind, und Sie besitzt einen sogenannten "Erweiterungsanschluß" EX, der mit einem gemeinsamen, gleichnamigen Anschluß der ersten und der dritten Steuerschaltung CA und CB verbunden ist, sowie einen "VORWARTS/RUCKWARTS"-Bus UD, der mit der zweiten Steuerschaltung verbunden ist. Die Steuerschaltungen CA, CC und CB haben je einen entsprechenden Ausgangs-Steuerbus AI, CI und BI, der mit dem gleichnamige Eingangs-Steuerbus der Auswahlmatrix SM verbunden ist, wobei CI ebenfalls mit den beiden Steuerschaltungen CA und CB verbunden ist. Schließlich ist der Signalabtastwert-Ausgang C des weiteren mit dem Ausgang DATEN-AUS der Synchronisationsschaltung verbunden.
Bei jeder Aktivierung des Taktsignals TAKT nimmt die Abtastschaltung SC gleichzeitig in den N = 40 verschiedenen Zeitpositionen des in Fig. 2 dargestellten digitalen Signals DATEN Signalabtastwerte auf und stellt diese 40 Signalabtastwerte an den in Fig. 1 dargestellten entsprechenden Ausgangsabgriffen T1 bis TN bereit.
Die Daten- und Abtastraten sind so, daß jedes Datenbit des digitalen Signals DATEN in 16 verschiedenen Zeitpositionen abgetastet wird, so daß die in Fig. 2b dargestellten N = 40 Zeitpositionen t1 bis t40 ungefähr 2,5 Datenbits oder Perioden dieses Signals abdecken, wobei alle diese Zeitpositionen durch dasselbe Zeitintervall T voneinander getrennt sind. Mindestens 2 Perioden von DATEN sind erforderlich, um ein vollständiges Datenbit mit seinen linken und rechten Datenbitübergängen genau abzudecken, und dieser Bereich ist auf 2,5 Perioden erweitert worden, um die technologischen Toleranzen bei den Verzögerungen der Abtastschaltung SC zu berücksichtigen.
Wie später detaillierter erklärt wird, wählt die Auswahlmatrix SM unter Steuerung der Steuerschaltungsanordnung CA, CC und CB drei der oben beschriebenen 40 Signalabtastwerte aus und stellt diese an ihren drei Signalabtastwert-Ausgängen A, C und B bereit. Wenn die Synchronisation erreicht ist, beziehen sich die drei ausgewählten Signalabtastwerte auf dasselbe Datenbit des digitalen Signals DATEN, und der mittlere von Ihnen, der am Signalabtastwert-Ausgang C anliegt und deshalb auch am Ausgang DATEN-AUS, wird verwendet, um das oben erwähnte andere digitale Signal, das zu dem Taktsignal TAKT synchronisiert ist, zu regenerieren.
Wir beziehen uns jetzt auf die Fig. 3a, 3b und 3c, welche das Taktsignal TAKT und die sogenannten "Phasensignale" K2 und K1 zeigen, sowie auf die Fig. 4, 5 und 6, welche die Synchronisationsschaltung detaillierter zeigen.
Die Phasensignale K2 und K1 werden beide aus dem 150 MHz Taktsignal TAKT abgeleitet und besitzen dieselbe Periode, aber einen unterschiedliches Tastenverhältnis: K2 wird mit der ansteigenden Flanke von TAKT aktiviert, d.h. hat einen positiven Impuls, während K1 mit der fallenden von TAKT aktiviert wird. Die positiven Impulse von K2 und K1 überlappen sich nicht. Diese Signale K2 und K1 sind an den gleichnamigen Anschlüssen verfügbar, welche in den Fig. 4 und 6 dargestellt sind, und zur Steuerung des Zeitablaufs der Synchronisationsschaltung verwendet werden.
Wie in Fig. 4 dargestellt, enthält die Abtastschaltung eine Verzögerungsleitung, die durch eine Vielzahl von Invertern II1A, II1B, ..., II25A, II25B, II26A, II26B, II27A, II27B, ..., II (N- 1)A gebildet wird, welche in Kaskade geschaltet sind, und an die das digitale Signal DATEN über den Eingang DATEN-EIN angelegt wird. Diese Verzögerungsleitung besitzt N Abgriffe II, ..., 25I, 26I, 27I, ..., NI, die mit den D-Eingänge entsprechender D-Flip- Flops F1, ... F25, F26, F27, ..., FN verbunden sind, die durch das Taktsignal TAKT gesteuert werden, welches an den gleichnamigen Eingang von SC angelegt wird. Die Q-Ausgänge dieser D-Flip- Flops sind mit den entsprechenden N Ausgangsabgriffen T1, ..., T25, T26, T27, ..., TN verbunden.
In der Auswahlmatrix SM ist jeder der N Eingangsabgriffe T1 bis TN mit jedem der drei Signalabtastwert-Ausgänge A, C und B über einen bestimmten NMOS-Transistorschalter verbunden. Der Ein gangsabgriff T1 ist beispielsweise über die Drain-Source-Pfade der NMOS-Transistoren M1A, M1C beziehungsweise M1B mit den Signalabtastwert-Ausgängen A, C beziehungsweise B verbunden, wobei die Gate-Elektroden dieser Transistoren durch die Steuersignale 1A, 1C beziehungsweise 1B angesteuert werden, die durch die Steuerschaltungen CA, CC beziehungsweise CB bereitgestellt werden. Allgemein gesagt, ein Eingangsabgriff Tn, wobei n einen Wert von 1 bis N annimmt, wird über die Drain-Source-Pfade der NMOS-Transistoren MnA, MnC und MnB mit den Signalabtastwert-Ausgängen A, C und B verbunden, wobei die Gate-Elektroden dieser Transistoren durch die Steuersignale nA, nC und nB angesteuert werden, die an gleichnamigen Anschlüssen, welche ein Teil der oben erwähnten Steuerbusse AI, CI und BI bilden, von denen in Fig. 4 nur CI dargestellt ist, durch die Steuerschaltungen CA, CC beziehungsweise CB bereitgestellt werden.
Es ist zu beachten, daß die NMOS-Transistoren der Auswahlmatrix SM durch beliebige andere Gattermittel, beispielsweise durch Tristate-Gatter, ersetzt werden können.
Unter Steuerung der Steuerschaltungen CA, CC und CB werden zu jedem Zeitpunkt nur drei der N Eingangsabgriffe von SM über drei entsprechende NMOS-Transistorschalter mit den drei entsprechenden Signalabtastwert-Ausgängen A, C und B verbunden, wobei alle anderen NMOS-Transistorschalter von SM dann geöffnet sind. Genauer gesagt, ein einzelner NMOS-Transistorschalter MnA/ MnC/ MnB von SM wird unter Steuerung der Steuerschaltung CA/ CC beziehungsweise CC geschlossen.
Die drei Signalabtastwerte, die an den entsprechenden Signalabtastwert-Eingängen A, C und B der Entscheidungsschaltung DC auftreten, werden in letzterer Schaltung mittels der Antivalenzgatter EXORA und EXORB in ihren Werten verglichen, und das Ergebnis dieser Vergleiche wird mittels der Inverter IDA, IDC und IDB und der UND-Gatter ADDA, ADDB, ADUA, ADUB und ADE, die alle in der Schaltung DC enthalten und wie dargestellt miteinander verbunden sind, in geeigneter Weise an die Steuerschaltungen CA, CC und CB angelegt. Genauer gesagt werden die Signalabtastwert- Eingänge A und C von DC mit den verschiedenen Eingängen von EXORA verbunden, dessen Ausgang mit einem Eingang von sowohl ADUA und ADUB als auch mit dem Eingang des Inverters IDA verbunden ist, dessen Ausgang mit einem Eingang von ADE verbunden ist. Der Ausgang letztgenannten Gatters ADE ist mit dem Erweiterungsanschluß EX verbunden. Die Signalabtastwert-Eingänge C und B von DC sind mit den verschiedenen Eingängen von EXORB verbunden, dessen Ausgang mit einem Eingang von sowohl ADDA und ADDB als auch mit dem Eingang des Inverters IDB verbunden ist. Der Ausgang von IDB ist mit den zweiten Eingängen von sowohl ADUA als auch ADUB sowie mit einem zweiten Eingang von ADE verbunden. An die zweiten Eingänge von sowohl ADDA als auch ADDB wird eine Versorgungsspannung von 5 Volt angelegt, während das Phasensignal K1 an die dritten Eingänge von sowohl ADDA als auch ADUA angelegt wird, und das Phasensignal K2 wird an die dritten Eingänge von sowohl ADDB als auch ADDB angelegt. Die entsprechenden Ausgänge D1, D2, U1 und U2 von ADDA, ADDB, ADUA und ADUB bilden einen Teil des oben erwähnten "VORWARTS/RÜCKWARTS"-Busses UD, der mit der Steuerschaltung CC verbunden ist. Wie später ersichtlich werden wird, führt die Schaltung DC einen Synchronisationsalgorithmus oder eine logische Funktion aus, welche WAHR ist, wenn die Werte der drei Signalabtastwerte an den Signalabtastwert-Eingängen A, C und B gleich sind.
Die detailliert in Fig. 5 dargestellte Steuerschaltung CC ist ein bidirektionales Schieberegister, an dessen Eingang der "VORWARTS/RÜCKWARTS"-Bus UD und an dessen Ausgang der Steuerbus CI angeschlossen ist. Die Schaltung CC wird durch die Inverter ICNA, ICNB, ..., IC27A, IC27B, IC26A, IC26B, IC25A, IC25B, ..., IC1A, IC1B, IC0 gebildet, die über zwei Spalten NMOS-Transistorschalter NNDN, N(N-1)UN, ..., N27D27, N26U27, N26D26, N25U26, N25D25, N24U25, ..., N1D1, N0U1 und N0DN, NNUN, NND(N-1), N27U27, N27D26, N26U26, N26D25, N25U25, N25D24, ..., N1U1, N1D0 und NNU0 parallel miteinander verbunden sind, wobei die Endanschlüsse R der letztgenannten Spalte kurzgeschlossen sind. Zum Beispiel ist der Ausgang des Inverters IC26B über die NMOS-Transistorschalter N26D25 beziehungsweise N26U26 mit den Eingängen der Inverter IC25A und IC26A verbunden, während der Ausgang des Inverters IC25A über die NMOS-Transistorschalter N25D25 beziehungsweise N25U26 mit den Eingängen der Inverter IC25B und IC26B verbunden ist. Die Ausgänge D1; D2; U1 und U2 sind mit den Sätzen NMOS-Transistorschalter N0DN, NND(N-1), .., N27D26, N26D25, N25D24, ..., N1D0; NNDN, ..., N27D27, N26D26, N25D25, ..., N1D1, NNUN, ..., N27U27, N26U26, N25U25, ..., N1U1, NNU0, UND N(N- 1)UN, ..., N26U27, N25U26, N24U25, .., N0U1 entsprechend verbunden.
Um einen einzelnen NMOS-Transistorschalter von SM zu schließen, z.B. M26C, legt CC einen einzelnen logischen Wert 1 als Steuersignal 26C an die Gate-Elektrode von M26C an sowie N-1 logische Werte 0 an die Gate-Elektroden aller anderen Transistoren MnC von SM. Der einzelne logische Wert 1 des Steuersignals 26C ist am Ausgang des Inverter IC26B verfügbar, während die logischen Werte 0 durch die Inverter IC1B, ..., IC25B und IC27B, ..., ICNB als Steuersignale 1C, ..., 25C und 27C, .., NC geliefert und an die Gate-Elektroden der entsprechenden NMOS-Transistorschalter M1C, ..., M25C und M27C, ..., MNC von SM angelegt werden. Der einzelne logische Wert 1 kann, wie später erklärt wird, durch CC bidirektional "VORWARTS" oder "RÜCKWARTS" verschoben werden.
Es ist ebenfalls zu beachten, daß während der Initialisierungsphase der Synchronisationsschaltung alle Steuersignale 1C, ..., 25C, 26C, 27C, ... NC auf dem logischen Wert 0 liegen und daß ein einzelner logischer Wert 1 über den oberen Anschluß R oder über den identischen unteren Anschluß R in die Spalte der NMOS- Transistorschalter N0DN bis NNU0 geschoben wird. Dieser einzelne logische Wert 1 wird an diesem Anschluß R von einem gleichnamigen Anschluß R einer Mehreingangs-N0R-Gatter-Initialisierungsschaltung bereitgestellt, die aus N PMOS-Transistoren P1, P25, P26, P27, ..., PN, welche in Reihe zwischen den 5 Volt Versorgungsspannunganschluß (logischer Wert 1) und den Anschluß R geschaltet sind, und aus N NMOS-Transistoren N1, ..., N25, N26, N27, ..., NN besteht, welche parallel zwischen den Anschluß R und Masse geschaltet sind. Der Ausgang jedes Inverters von CC, beispielsweise IC26B, ist mit den Gate-Elektroden unterschiedlicher Paare von NMOS- und PMOS-Transistoren, N26 und P26 entsprechend verbunden. Da sich die Steuersignale 1C bis NC an den Ausgängen dieser Inverter alle auf 0 befinden und an die Eingänge des Mehr-Eingangs-N0R-Gatters angelegt werden, liegt der Ausgangsanschluß R dieses Gatters auf dem logischen Wert 1.
In einer anderen Ausführungsform, nicht dargestellt und für N gleich 40, ist die Initialisierungsschaltung so gestaltet, daß der einzelne logische Wert 1 am Ausgang des Inverters IC20B von CC, d.h. das Signal 20C (nicht dargestellt), anstatt am Ausgang von entweder IC1B oder ICNB, d.h. wie dargestellt als entsprechendes Signal 1C oder NC, bereitgestellt wird. Auf diese Weise beginnt der Synchronisationsalgorithmus in der Mitte des Bereiches der Zeitpositionen, d.h. bei t20, anstatt an den Enden dieses Bereiches, d.h. bei t1 oder tN.
Wie in Fig. 6 dargestellt, ist die Steuerschaltung CA ein unidirektionales Schieberegister, das die Inverter INA, INC(N-1), ..., I27C26, IC26A, I26C25, I25A, I25C24, I24A, I24C23, ..., I1CN enthält, die über die NMOS-Transistorschalter NANA(N-1), NANB(N-1), NA(N-1)A(N-2), ..., NA27B26, NA26A25, NA26B25, NA25A24, NA25B24, NA24A23, NA24B23, NA23A22, ..., NA1BN in einer Schleife miteinander verschaltet sind. Zum Beispiel ist der Ausgang des Inverter I26C25 über den NMOS-Transistorschalter NA25A24 mit dem Eingang des Inverters I25A verbunden, und der Ausgang von I25A ist über den NMOS-Transistorschalter NA25B24 mit dem Eingang des Inverters I25C24 verbunden. Die Inverter INC(N-1), ..., I27C26, I26C25, I25C24, I24C23, ..., I1CN stellen an ihren Ausgängen die Steuersignale (N-1)A, ..., 26A, 25A, 24A, 23A, ..., NA bereit, welche zur Steuerung der Arbeit der entsprechenden Transistoren M(n-1)A (nicht dargestellt), ..., M26A, M25A, M24A (nicht dargestellt), M23A (nicht dargestellt), MNA über den Steuerbus AI an die Auswahlmatrix angelegt werden. CA enthält desweiteren zwei UND-Gatter AA1 und AA2, wobei der Erweiterungsanschluß EX mit einem Eingang dieser UND-Gatter verbunden ist, und an den zweiten Eingänge von AA1 beziehungsweise AA2 wird das Phasensignal K1 beziehungsweise K2 angelegt. Die Ausgänge von AA1 und AA2 sind mit den Gate-Elektroden der NMOS- Transistorschalter NANB(N-1), ..., NA27B26, NA26B25, NA25B24, NA24B23, ..., NA1BN beziehungsweise NANA(N-1), NA(N-1)A(N-2), NA26A25, NA25A24, NA24A23, NA23A22, ... verbunden.
Genauso ist die Steuerschaltung CB ein unidirektionales Schieberegister, das die Inverter I1B, I1C2, ..., I24C25, I25B, I25C26, I26B, I26C27, I27B, I27C28, ..., INC1 enthält, die über die NMOS-Transistorschalter NB1A2, NB1B2, NB2A3, ..., NB24B25, NB25A26, NB25B26, NB26A27, NB26B27, NB27A28, NB27B28, NB28A29, ..., NBNB1 wie in Fig. 6 dargestellt, in einer Schleife miteinander verschaltet sind. Zum Beispiel ist der Ausgang des Inverter I26C27 über den NMOS-Transistorschalter NB27A2B mit dem Eingang des Inverters I27B verbunden, und der Ausgang von I27B ist über den NMOS-Transistorschalter NB27B28 mit dem Eingang des Inverters I27C28 verbunden. Die Inverter I1C2, ..., I24C25, 125C26, I26C27, I27C28, ..., INC1 stellen an ihren Ausgängen die Steuersignale 2B, ..., 25B, 26B, 27B, 28B, ..., 1B bereit, welche zur Steuerung der Arbeit der entsprechenden Transistoren M2B (nicht dargestellt), ..., M25B, M26B, M27B, M28B (nicht dargestellt), ..., M1B über den Steuerbus BI an die Auswahlrnatrix angelegt werden. CB enthält desweiteren zwei UND-Gatter AB1 und AB2, wobei der Erweiterungsanschluß EX mit einem Eingang dieser UND-Gatter verbunden ist, und an den zweiten Eingänge von AB1 beziehungsweise AB2 wird das Phasensignal K1 beziehungsweise K2 angelegt. Die Ausgänge von AB1 und AB2 sind mit den Gate-Elektroden der NMOS-Transistorschalter NB1B2, ..., NB24B25, NB25B26, NB26B27, NB27B28, ..., NBNB1 beziehungsweise NB1A2, NB2A3, ..., NB25A26, NB26A27, NB27A28, NB28A29, ... verbunden.
Die oben erwähnten Steuersignale NC, ..., 27C, 26C, 25C, 24C, ..., 1C, die von der Steuerschaltung CC bereitgestellt werden, werden über den Steuerbus CI (Fig. 5) auch an die Steuerschaltungen CA und CB angelegt. Diese Steuersignale erscheinen an den Eingängen der entsprechenden Inverter INC, ..., I27C, I26C, I25C, I24C, ... I1C, deren Ausgänge über die NMOS-Transistorschalter NNC(N-1)/ NNC1, .../..., N27C26/N27C28, N26C25/N26C27, N25C24/N25C26, N24C25/N24C23, .../..., N1CN/N1C2 entsprechend mit CA/CB verbunden werden. Zum Beispiel wird das Steuersignal 26C von CC an den Eingang von I26C angelegt, dessen Ausgang über den NMOS-Transistorschalter N26C25 mit dem Eingang von I27C25 und über den NMOS-Transistorschalter N26C27 mit dem Eingang von I26C27 verbunden ist. Alle Gate-Elektroden der zuletzt erwähnten NMOS-Transistorschalter werden durch das Signal am Erweiterungsanschluß EX gesteuert, das an diese über die Reihenschaltung eines NMOS-Transistorschalters NEX, der durch das Phasensignal K1 gesteuert wird, und eines Inverters IEX angelegt wird.
Die Arbeitsweise der Synchronisationsschaltung wird hiernach an einem Beispiel erklärt, das durch die Fig. 2a bis 2h verdeutlicht wird, und wobei die Werte der vorhergehenden drei Signalabtastwerte, die an den Signalabtastwert-Ausgängen A, C und B der Auswahlmatrix SM bereitgestellt werden, gleich sind. Außerdem wird angenommen, daß dieser Satz der drei Signalabtastwerte in einem Satz Zeitpositionen t25, t26 beziehungsweise t27, die in Fig. 2b dargestellt sind, aufgenommen wird. Diese Zeitpositionen sind jeweils durch das kleinste Zeitintervall T voneinander getrennt, und es wird angenommen, daß sie in der Nähe eines Datenbitüberganges des digitalen Signal DATEN, das in Fig. 2a dargestellt ist, liegen, wobei dieser Datenbitübergang zur Zeitposition t28 stattfindet.
Um das Verständnis zu erleichtern, werden unten die logischen Funktionen und eine Wahrheitstabelle der hauptsächlichen logischen Operationen der Synchronisationsschaltung angegeben. Darin beziehen sich A, C, B, U1, U2, D1, D2, EX auf die logischen Werte 0 oder 1 der Signale an den entsprechenden gleichnamigen Anschlüssen, während sich AA1, AA2, IEX auf die logischen Werte 0 oder 1 am Ausgang des entsprechenden in Fig. 6 dargestellten Bauelementes beziehen. , und sind die entsprechenden logischen Komplemente von A, C und B.
U1 = K1. ( .C.B + A. .B)
U2 = K2. ( .C.B + A. .B)
D1 = K1.(C. + .B)
D2 = K2. (C. + .B)
EX = (A.C + . ) . (C.B + . ) = A.C.B. + . .
IEX = K1.
Wir beziehen uns jetzt auf Fig. 4. Die in Fig. 2c dargestellten drei gleichen Signalabtastwerte A25, C26, B27 werden von den Ausgangsabgriffen T25, T26, T27 von SC über die entsprechend geschlossenen NMOS-Transistorschalter M25A, M26C und M27B von SM an den Signalabtastwert-Eingängen A, C, B von DC bereitgestellt, weil nur die Steuersignale 25A, 26C und 27B auf dem logischen Wert 1 liegen, wie später erklärt werden wird.
Wie oben erwähnt, wird, weil da drei Signalabtastwerte gleich sind, der "schmale" Satz der Zeitpositionen t25, t26, t27, die durch das kleine Zeitintervall T voneinander getrennt sind, durch einen "erweiterten" Satz von drei anderen Zeitpositionen t24, t26, t28 ersetzt, welche durch ein größeres Zeitintervall 2*T, d.h. gleich dem doppelten vorhergehenden Zeitintervall T, voneinander getrennt sind. Wie unten beschrieben wird, werden die Signalabtastwerte A24, C26 und B28, die in Fig. 2d dargestellt sind und in dem neuen Satz Zeitpositionen t24, t26, t28 aufgenommen sind, an den entsprechenden Signalabtastwert-Ausgängen A, C und B von SM bereitgestellt.
Genauer gesagt, die logischen Werte an den Ausgängen von EXORA und EXORB von DC sind beide 0, weil die Signalabtastwerte A25, C26 und B27, welche dann an den entsprechenden Signalabtastwert- Ausgängen A, C und B anliegen, gleich sind, d.h. in obenstehender Tabelle 000 oder I11. Dies bedeutet, daß die Signale D1, D2, U1 und U2 an den entsprechenden gleichnamigen Ausgängen von AD- DA, ADDB, ADUA beziehungsweise ADUB alle auf 0 liegen, weil mindestens einer der Eingänge der letztgenannten auf 0 liegt. Somit wird als Steuersignal 26C weiterhin ein logischer Wert 1 an den NMOS-Transistorschalter M26C von SM angelegt. M26C bleibt somit geschlossen, wobei weiterhin der Signalabtastwert C26 an den Signalabtastwert-Ausgang C angelegt wird. Alle anderen Steuersignale 1C, ..., 25C und 27C, ..., NC, die von der Steuerschaltung CC über den Steuerbus CI bereitgestellt werden, liegen auf dem logischen Wert 0, wobei die entsprechenden NMOS-Transistorschalter M1C, ..., M25C und M27C, .., MNC von SM offen sind.
Die logischen Werte 0 an den Ausgängen von EXORA und EXORB be wirken desweiteren, daß ein logischer Wert 1 an den zwei Eingängen von ADE anliegt, so daß der Erweiterungsanschluß EX, der die Steuerschaltungen CA und CB (Fig. 6) steuert, dann ebenfalls auf einem logischen Pegel von 1 liegt.
Durch Bezugnahme auf Fig. 6 wird ersichtlich, daß, solange das Phasensignal K2 aktiviert ist, die NMOS-Transistorschalter über die Ausgänge von AA2 und AB2, d.h. NANA(N-1), ..., NA23A2, ... und NB1A2, ..., NB28A29, ... angesteuert werden, die alle geschlossen sind, so daß die logischen Werte 1, die an den Ausgänge von I26C25 und I26C27 bereitgestellt werden, d.h. die Steuersignale 25A und 27B, über NA25A24 beziehungsweise NB27A28 an die Eingänge von I25A und I27B als logischr Wert 0 übertragen werden. Gleichzeitig werden die anderen Steuersignale von CA und CB, welche 0 sind, z.B. die Steuersignale 26A und 26B, die an den Ausgängen von I27C26 und I25C26 anliegen, über die Eingänge der folgenden Inverter in ihren entsprechenden Schleifen, d.h. über NA26A25 und NB26A27 nach I26A beziehungsweise I26B, übertragen und erscheinen an den Ausgängen dieser Inverter I26A und I26B als logischr Wert 1.
Auf die Aktivierung des Phasensignals K1 folgt die Aktivierung von K2. Die zuletzt erwähnten NMOS-Transistorschalter sind alle geöffnet, während jene, die über die Ausgänge von AA1 und AB1 angesteuert werden, d.h. NANB(N-1), ..., NA1BN und NB1B2, ..., NBNB1 geschlossen sind, weil der Erweiterungsanschluß EX noch immer auf dem logischen Wert 1 liegt. Infolgedessen werden die logischen Werte 0 von den Ausgängen von I25A und I27B über NA25B24 und NB27B28 an die Eingänge von I25C24 beziehungsweise 127C28 übertragen, an deren Ausgängen sie als Steuersignale 24A und 28B erscheinen, die beide den logischen Wert 1 haben. Gleichzeitig werden die logischen Werte I von den Ausgängen von I26A und I28B über NA26B25 und NB26B27 auf die Eingänge von I26C25 beziehungsweise I26C27 übertragen, die ihre nachfolgenden Inverter in den entsprechenden Schleifen sind. Die letztgenann ten logischen Werte I erscheinen dann als Steuersignale 25A und 27B, die beide den logischen Wert 0 haben, an den Ausgängen von I26C25 und I26C27.
Über die Steuerbusse AI und BI schließen die Steuersignale 24A und 28B mit ihren logischen Wert 1 die NMOS-Transistorschalter M24A und M28B (nicht dargestellt) der Auswahlmatrix SM (Fig. 4), während die anderen Steuersignale von CA und CB, einschließlich 25A und 27B, die anderen NMOS-Transistorschalter von SM, z.B. M25A beziehungsweise M27B, öffnen.
Die in den Zeitpositionen t24 und t28 aufgenommenen Signalabtastwerte ersetzen dann an den Signalabtastwert-Ausgängen A beziehungsweise B von SM diejenigen, die in t25 und t27 aufgenommen sind.
Es ist zu beachten, daß während der Aktivierung des Phasensignals K1 die NMOS-Transistorschalter NNC(N-1), . .. N27C26, N26C25, N25C24, N24C23, ..., N1CN sowie NNC1, ..., N27C28, N26C27, N25C26, N24C25 ..., N1C2 durch den logischen Wert 0 an ihren Gate-Elektroden, der bei Bereitstellung des logischen Wertes 1 am Erweiterungsanschluß EX über die Reihenschaltung des NMOS-Transistorschalters NEX und des Inverters IEX an diese Gate-Elektroden angelegt wird, alle geöffnet sind. Infolgedessen bleiben alle Steuersignale NC, ..., 27C, 26C, 25C, 24C, ..., 1C der Steuerschaltung CC, die über den Steuerbus CI (Fig. 5) an die entsprechenden gleichnamigen Eingänge von INC, ..., I27C, 126C, I25C, I24C, ..., I1C angelegt werden, ohne Einfluß auf die Steuerschaltungen CA und CB.
Zusammenfassend kann festgestellt werden, daß die Signalabtastwerte A24, C26 und B28, die in den Zeitpositionen t24, t26 und t28 aufgenommen sind, jetzt gleichzeitig an den entsprechenden Signalabtastwert-Ausgängen A, C und B von SM verfügbar sind, wobei wie oben erwähnt, der Signalabtastwert C26 noch immer am Ausgang DATEN-AUS der Synchronisationsschaltung zur Erzeugung eines neuen digitalen Signals bereitgestellt wird.
Da der Satz Zeitpositionen t24, t26 und t28 jetzt die Zeitposition t28 enthält, die mit einem Datenbitübergang des digitalen Signals DATEN zusammenfällt, sind die Signalabtastwerte A24 und C26 gleich, aber verschieden vom Signalabtastwert B28. Um diesen Zustand abzustellen, wird ein neuer Satz Zeitpositionen genommen. Wie unten beschrieben wird, entspricht dieser neue Satz dem "schmalen" früheren Satz t25, t26, t27, d.h. voneinander durch das kleinste Zeitintervall T getrennt, wird jedoch um ein Zeitintervall T nach links verschoben (unter Bezugnahme auf Fig. 2b) und wird somit zu t24, t25, t26, um drei Zeitpositionen zu bekommen, die innerhalb der Dauer desselben Datenbits von DATEN liegen. Die Signalabtastwerte, die dann an den Signalabtastwert- Ausgängen A, C und B erscheinen, sind A24, C25 beziehungsweise B26, wie dies in Fig. 2e dargestellt wird.
Genauer gesagt erscheinen noch während der oben beschriebenen Aktivierung des Phasensignals K1 die logischen Werte 0 und 1 an den Ausgängen von EXORA beziehungsweise EXORB der Schaltung DC, weil der Signalabtastwert B28 am Signalabtastwert-Ausgang B von SM sich von den Signalabtastwerten A24 und C26 an den Signalabtastwert-Ausgänge A und C unterscheidet.
Die Signale an den Ausgängen U1 und U2 von ADUA beziehungsweise ADUB verbleiben auf 0, weil mindestens einer der Eingänge der letztgenannten auf 0 liegt. Infolgedessen werden alle NMOS-Transistorschalter der Spalten NNDN, ..., N0U1 und N0DN, ..., NNU0 von CC, die über die entsprechenden Ausgänge U2 und U1 von UD angesteuert werden, geöffnet.
Wir beziehen uns weiterhin auf Fig. 5. Das Signal D2 am gleichnamigen Ausgang von ADDB liegt auf 0, während das Signal D1 von ADDA gleich K1 ist, d.h. auf dem logischen Wert 1. Das bedeutet, daß alle NMOS-Transistorschalter der Spalte NNDN, ..., N0U1 offen sind und daß in der Spalte N0DN, ..., NNU0 nur die NMOS- Transistorschalter, die über den Ausgang D1 angesteuert werden, geschlossen sind, wobei die anderen Transistorschalter dieser Spalte offen sind. Zum Beispiel sind die NMOS-Transistorschalter N27D26 und N26D25 geschlossen, wobei die logischen Werte 0 und 1, die dann an den Ausgängen von IC27B (Steuersignal 27C) und 1C26B (Steuersignal 26C) anliegen, "RÜCKWARTS" auf die Eingänge von IC26A und IC25A verschoben werden, an deren Ausgängen sie als 1 beziehungsweise 0 erscheinen.
Bei Aktivierung des Phasensignals K2, die der oben erwähnten Aktivierung von K1 folgt, wird das Signal D1 0, während das Signal D2 gleich K2 ist, d.h. auf dem logischen Wert 1 liegt. Das bedeutet, daß alle NMOS-Transistorschalter der Spalte N0DN, NNU0 geöffnet sind und daß in der Spalte NNDN, ..., N0UN nur die Transistorschalter geschlossen sind, die über den Ausgang D2 gesteuert werden, während die anderen Transistorschalter dieser Spalte offen sind. Zum Beispiel sind die NMOS-Transistorschalter N26D26 und N25D25 geschlossen, wobei die logischen Werte 1 und 0, die dann an den Ausgängen von IC26A und IC25A anliegen, "RÜCKWARTS" auf die Eingänge von IC26B und IC25B verschoben werden, an deren Ausgängen sie als 0 (Steuersignal 26C) beziehungsweise 1 (Steuersignal 25C) erscheinen.
Der logische Wert 1, welcher vorher am Ausgang von IC26B anlag (Steuersignal 26C), wird jetzt "RÜCKWARTS" an den Ausgang von 1C25B (Steuersignal 25C) verschoben, während die 0, welche vorher am Ausgang von IC27B anlag, (Steuersignal 27C) jetzt "RÜCK- WÄRTS" an den Ausgang von IC26B (Steuersignal 26C) verschoben wird. Infolgedessen ist der NMOS-Transistorschalter M26C jetzt zusammen mit den schon geöffneten Transistorschaltern M1C, ..., M24C (nicht dargestellt) und M27C, ..., MNC geöffnet, während der NMOS-Transistorschalter M2SC geschlossen ist. Dadurch wird der in der Zeitposition t25 aufgenommene Signalabtastwert als Signalabtastwert C25 am Signalabtastwert-Ausgang C von SM sowie am Ausgang DATEN-AUS der Synchronisationsschaltung bereitgestellt.
Als Ergebnis, daß die logischen Werte 0 und 1 an den Ausgängen von EXORA und EXORB der Schaltung DC vorhanden sind, ist der logische Wert des Erweiterungsanschlusses EX 0, so daß, bezugnehmend auf Fig. 6, wegen der logischen Werte 0 an den Ausgängen von AA2, AA1, AB1 und AB2 alle NMOS-Transistorschalter der Steuerschaltungen CA und CB geöffnet sind.
Bei Aktivierung des Phasensignals K1, die der Aktivierung von K2 folgt, werden die NMOS-Transistorschalter NNC(N-1), ..., N1CN und NNC1, ..., N1C2 durch die 0 am Erweiterungsanschluß geschlossen, welche über den geschlossenen Transistorschalter NEX und den Inverter IEX als logischer Wert 1 an die Gate-Elektroden dieser Transistoren angelegt wird.
Alle Steuersignale NC, ..., 1C der Steuerschaltung CC werden dann über die Transistorschalter NNC(N-1)/NNC1, ..., N1CN/N1C2 auf die Ausgänge der Inverter INC(N-1)/INC1, ..., I1CN/I1C2 als entsprechende Steuersignale (N-1)A/1B, ..., NA/2B übertragen. Als Folge, daß nur das Steuersignal 25C von CC 1 ist und die anderen Steuersignale von CC 0 sind, liegen die Steuersignale (N-1)A, ..., 25A, 23A, ..., NA und 2B, ..., 25B, ..., 27B, ..., 1B auf 0, während die Steuersignale 24A und 26B 1 sind. Dies bedeutet, daß die NMOS-Transistorschalter M1A, ..., M23A (nicht dargestellt), M25A, ..., MNA und M1B, ..., M25B, M27B, ..., MNB von SM geöffnet sind, während M24A und M26B geschlossen sind. Die Signalabtastwerte von DATEN, die in den Zeitpositionen t24 und t26 aufgenommen sind, werden somit an den Signalabtastwert-Ausgängen A beziehungsweise B von SM bereitgestellt.
Da die Signalabtastwerte des Satzes A24, C25, B26 gleich sind, wird der Satz Zeitpositionen t24, t25, t26, wie oben erklärt, aufeinanderfolgend durch die Sätze t23, t25, t27 und t22, t25, t28 ersetzt, wobei als Sätze von Signalabtastwerten A23, C25, B27 (nicht dargestellt) beziehungsweise A22, C25, B28, in Fig. 2f dargestellt, genommen werden. Anders ausgedrückt, der Satz Zeitpositionen t24, t25, t26 wird stufenweise auf t22, t25, t28 "erweitert", indern dem Abstand zwischen den Zeitpositionen des Satzes jedesmal ein Zeitintervall T hinzugefügt wird.
Danach wird, weil die Signalabtastwerte A22, C25, B28 wegen der Zeitposition t28 unterschiedlich sind, der letztgenannte Satz, wie oben erklärt, durch einen Satz Signalabtastwerte A23, C24, B25 (nicht dargestellt) ersetzt, der nach links verschoben ist, und der wiederum "erweitert", ersetzt wird usw., bis der in Fig. 2g dargestellte Satz A19, C20, B21 erzeugt wird.
Dieser Satz Signalabtastwerte A19, C20, B21 wird dann wieder "erweitert" bis der "große" Satz A12, C20, B28, der in Fig. 2h dargestellt ist, erhalten wird. Da in diesem Fall die Zeitpositionen t12 und t28, in welchen die Signalabtastwerte A12 und B28 entsprechend aufgenommen sind, beide mit einem Datenbitübergang des digitalen Signals DATEN zusammenfallen, kann daraus geschlußfolgert werden, daß der Satz Zeitpositionen t12, t20, t28 der "größte" mögliche Satz von Zeitpositionen ist, und daß die Zeitposition t20, in welcher der Signalabtastwert C20 aufgenommen ist, sich genau in der Mitte eines Datenbits dieses digitalen Signals DATEN befindet. Der Signalabtastwert C20, welcher dann an dem Signalabtastwert-Ausgang C von SM sowie am Ausgang DATEN-AUS der Synchronisationsschaltung bereitgestellt wird, ist somit der optimale Signalabtastwert, welcher für die Regenenerung des oben erwähnten anderen digitalen Signals, das zu dem Taktsignal TAKT synchronisiert ist, verwendet werden kann.
Es ist zu beachten, daß dem "größten" Satz Zeitpositionen t12, t20, t28 ein "schmaler" Satz verschobener Zeitpositionen t18, t19, t20 folgt. Durch einen derartigen Betrieb wird der Synchronisationsalgorithmus der Synchronisationsschaltung ständig neu in Frage gestellt.
Genauer gesagt wird entsprechend dem oben Erklärten, wenn eine linke t12- oder eine rechte t28 Zeitposition mit einem Datenbitübergang zusammenfällt, die mittlere Zeitposition t20 des Satzes entsprechend nach rechts ("VORWÄRTS") oder nach links ("RÜCKWARTS") verschoben, und der neue Satz wird "verkleinert". In einem Fall wie bei t12, t20, t28, wenn zwei Zeitpositionen mit einem Datenbitübergang zusammenfallen, wird jedoch der Verschiebung nach links ("RÜCKWÄRTS") Priorität gegeben. Dies ist auf die Tatsache zurückzuführen, daß dann die Ausgänge von sowohl EXORA als auch von EXORB, die in Fig. 4 dargestellt sind, auf 1 liegen. Somit wird über den Inverter IDB ein logischer Wert 0 an einen Eingang der beiden UND-Gatter ADDA und ADDB angelegt, und die Ausgangssignale U1 und U2 liegen somit auf 0. Andererseits liegen die Ausgangssignale von ADDB beziehungsweise ADDA entsprechend auf K2 oder K1, und deshalb wird unter Steuerung der Steuerschaltungen CC, CA und CB, wie oben erklärt, eine Verschiebung nach links "RÜCKWARTS" ausgeführt.
Es ist ebenfalls zu beachten, daß in dem Fall, in dem die äußere linke Zeitposition mit einem Datenbitübergang des digitalen Signals DATEN zusammenfällt, dieser Satz Zeitpositionen nach rechts verschoben wird (unter Bezugnahme auf Fig. 2b). Diese Operation entspricht einer "VORWARTS"-Verschiebung in der Steuerschaltung CC und gleicht der oben beschriebenen "RÜCKWARTS"- Verschiebung. Deshalb wird eine solche Operation hier nicht detailliert beschrieben.
Obwohl alle Bestandteile der oben beschriebenen Synchronisationsschaltung mit derselben Taktfrequenz, z.B. von 150 MHz, arbeiten, können die Prinzipien der vorliegenden Erfindung auf eine ähnlich Synchronisationsschaltung übertragen werden, wobei das Signalabtastrnittel, d.h. die Abtastschaltung SC und die Auswahlmatrix SM auf dieser Frequenz arbeiten, während der Hauptteil der logischen Steuerungsmittel, d.h. die Entscheidungsschaltung DC und die Steuerschaltungen CC, CA und CB auf einer Frequenz arbeiten, die gleich dieser Taktfrequenz geteilt durch einen Faktor N, beispielsweise 8, ist. Im letztgenannten Fall müssen jedoch zwischen zwei Arbeitszyklen der logischen Steuerungsmittel die N = 8 aufeinanderfolgenden Ausgangssignale von EXORA und EXORB, die im Gegensatz zu den anderen Teilen der Schaltung DC mit der Taktfrequenz arbeiten, in einem Speicher (nicht dargestellt) zwischengespeichert werden. Danach wird der Status der Auswahlmatrix SM unter Steuerung von CC, CA und CB nicht mehr allein in Abhängigkeit von den aktuellen Ausgangssignalen von EXORA und EXORB, wie oben erklärt, sondern auch unter Berücksichtigung der zwischengespeicherten Ausgangssignale modifiziert.
Wenn auch die Prinzipien der Erfindung oben in Verbindung mit einer speziellen Vorrichtung beschrieben wurden, sollte klar verstanden werden, daß diese Beschreibung nur zu Beispielzwecken und nicht als Einschränkung des Gebiets der Erfindung vorgenommen wurde.

Claims

1. Synchronisationsschaltung, umfassend einen Eingang (DATEN- EIN) für digitale Signale, einen Eingang (TAKT) für ein Taktsignal und eine Vielzahl Ausgänge (A, C/DATEN-AUS, B) für Signalabtastwerte, wobei an einem der Ausgänge (C/DATEN-AUS) ein Abtastwert (C26) des digitalen Signals (DATEN), das an den Eingang für digitale Signale angelegt wird, zur Erzeugung eines anderen digitalen Signals, das mit dem an den Eingang für das Taktsignal angelegten Taktsignal (TAKT) synchronisiert ist, verfügbar ist, wobei die Synchronisationsschaltung ein Signalabtastmittel (SC, SM), welches an den Ausgängen (A, C/DATEN-AUS, B) für die Signalabtastwerte gleichzeitig einen Satz Signalabtastwerte (A25, C26, B27) bereitstellt, die in einem Satz unterschiedlicher Zeitpositionen (t25, t26, t27) des digitalen Signals aufgenommen werden und durch ein vorgegebenes Zeitintervall (T) voneinander getrennt sind, und ein logisches Steuerungsmittel (DC, CA, CC, CB) enthält, an welches die Ausgänge (A, C/DATEN-AUS, B) für die Signalabtastwerte angeschlossen sind und welches desweiteren überprüft, ob eine logische Funktion des Satzes der Signalabtastwerte WAHR oder FALSCH ist, und wenn diese WAHR ist, das Signalabtastmittel (SC, SM) so steuert, daß letztgenanntes mit der Bereitstellung der Signalabtastwerte (C26) an dem einen Signalabtastwert-Ausgang (C/DATEN-AUS) fortfährt, dadurch gekennzeichnet, daß wenn die logische Funktion WAHR ist, das logische Steuerungsmittel (DC, CA, CC, CB) das Signalabtastmittel (SC, SM) so steuert, daß letzteres einen zweiten Satz Signalabtastwerte (A24, C26, B28) bereitstellt, die in einem zweiten Satz Zeitpositionen (t24, t26, t28) des digitalen Signals (DATEN) aufgenommen werden und durch ein zweites vorgegebenes Zeitintervall (2*T), das größer als das erwähnte erste vorgegebene Zeitintervall (T) ist, getrennt sind.

2. Synchronisationsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß das zweite vorgegebene Zeitintervall (2*T) gleich dem ersten vorgegebenen Zeitintervall (T) multipliziert mit einem ganzzahligen Wert (2) ist.

3. Synchronisationsschaltung gemäß Anspruch 2, dadurch gekennzeichnet, daß die ganze Zahl (2) jeweils um eins (1) vergrößert wird, wenn die logische Funktion des zweiten Satzes der Signalabtastwerte (A24, C26, B28) WAHR ist.

4. Synchronisationsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß die logische Funktion WAHR ist, wenn die Signalabtastwerte (A25, C26, B27) eines Satzes alle den gleichen logischen Wert haben.

5. Synchronisationsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß wenn die logische Funktion FALSCH ist, das logische Steuerungsmittel (DC, CA, CC, CB) das Signalabtastmittel (SC, SM) so steuert, daß ein dritter Satz Signalabtastwerte (A24, C25, B26) während der Zeitpositionen eines dritten Satzes Zeitpositionen (t24, t25, t26) aufgenommen wird, von denen sich mindestens eine Zeitposition von einer Zeitposition des ersten Satzes (t25, t26, t27) unterscheidet, wobei die aufeinanderfolgenden Zeitpositionen des dritten Satz durch das erste vorgegebene Zeitintervall (T) voneinander getrennt sind.

6. Synchronisationsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß jeder der Sätze Signalabtastwerte (A25, B26, C27; A24, B26, C28; A24, B25, C26) mindestens drei Signalabtastwerte enthält, deren mittlerer (C26, C26, C25) an dem einen Signalabtastwert-Ausgang (C/DATEN-AUS) zur Erzeugung des anderen digitalen Signals in Synchronisation mit dem Taktsignal (TAKT) bereitgestellt wird.

7. Synchronisationsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß das Signalabtastmittel (SC, SM) umfaßt:

- eine Abtastschaltung (SC), in der das digitale Signal (DATEN) verschoben wird, und welche mit einer Vielzahl Ausgangsabgriffe (T1 bis TN) versehen ist, an welchen gleichzeitig eine gleiche Vielzahl Signalabtastwerte bereitgestellt werden, die in verschiedenen Zeitpositionen (t1 bis tN) des digitalen Signals aufgenommen sind; und eine Auswahlmatrix (SM), die durch das logische Steuerungsmittel (DC, CA, CC, CB) gesteuert wird, um einen Satz dieser Ausgangsabgriffe (T1 bis TN) mit den entsprechenden Signalabtastwert-Ausgängen (A, C/DATEN-AUS, B) zu koppeln.

8. Synchronisationsschaltung gemäß Anspruch 7, dadurch gekennzeichnet, daß alle Zeitpositionen (t1 bis tN) des digitalen Signals (DATEN), in denen die Vielzahl der Signalabtastwerte aufgenommen werden, durch das erste vorgegeben Zeitintervall (T) voneinander getrennt sind.

9. Synchronisationsschaltung gemäß Anspruch 7, dadurch gekennzeichnet, daß das logische Steuerungsmittel (DC, CA, CC, CB) umfaßt:

- eine erste (CA), eine zweite (CC) und eine dritte (CB) Steuerschaltung zum Ansteuern der Auswahlmatrix (SM), so daß letztere einen ersten (T25, T24, T24), einen zweiten (T26, T26, T25) und einen dritten (T27, T28, T26) der Ausgangsabgriffe (T1 bis TN) auswählt, um diese mit einem ersten (A), einem zweiten (C/DATEN-AUS) bzw. einem dritten (B) der Signalabtastwert-Ausgänge (A, C/DATEN-AUS, B) zu koppeln; und

- eine Entscheidungsschaltung (DC) zum Steuern der ersten (CA), zweiten (CC) und dritten (CB) Steuerschaltung in Abhängigkeit davon, ob die logische Funktion des Satzes der ersten, zweiten und dritten Signalabtastwerte, die dann an den Signalabtastwert-Ausgängen (A, C/DATEN-AUS, B) erscheinen, WAHR oder FALSCH ist.

10. Synchronisationsschaltung gemäß Anspruch 9, dadurch gekennzeichnet, daß die zweite Steuerschaltung (CC) in Kombination mit der Entscheidungsschaltung (DC) desweiteren die erste (CA) und die zweite (CB) Steuerschaltung steuert.

11. Synchronisationsschaltung gemäß den Ansprüchen 6 und 9, dadurch gekennzeichnet, daß der mittlere Signalabtastwert (C26, C26, C25) der zweite Signalabtastwert ist, der am zweiten Signalabtastwert-Ausgang (C/DATEN-AUS) erscheint, und daß der erste (A25, A24, A24) und der dritte (B27, B28, B26) der Signalabtastwerte in Zeitpositionen (t25, t24, t24; t27, t28, t26) des digitalen Signals (DATEN) aufgenommen werden, die vor beziehungsweise nach der Aktivierung der Zeitposition (t26, t26, t25) des zweiten Signalabtastwertes liegen, und am ersten (A) beziehungsweise am dritten (B) Signalabtastwert-Ausgang bereitgestellt werden.

12. Synchronisationsschaltung gemäß Anspruch 11, dadurch gekennzeichnet, daß die Zeitposition (t26), in welcher der mittlere Signalabtastwert (C26) des zweiten Satzes (A24, C26, B28) aufgenommen wird, gleich der Zeitposition (t26) ist, in der der mittlere Signalabtastwert (C26) des ersten Satzes (A24, C25, B27) aufgenommen wird.

13. Synchronisationsschaltung gemäß den Ansprüchen 5 und 11, dadurch gekennzeichnet, daß die Zeitposition (t25), in welcher der mittlere Signalabtastwert (C25) des dritten Satzes (A24, C25, B26) aufgenommen wird, sich von der Zeitposition (t26) unterscheidet, in der der mittlere Signalabtastwert (C26) des ersten Satzes (A24, C25, B27) aufgenommen wird.

Bildbeschriftungen

DATA-IN = DATEN-EIN

CLOCK = TAKT

DATA-OUT = DATEN-AUS

DATA = DATEN