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JP5733605B2 - スイッチング電源装置 - Google Patents

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Description

本発明は、軽負荷間欠発振(バーストモード)対応回路を備えたスイッチング電源装置に関する。
スイッチング電源装置では、軽負荷時、特にスタンバイ時にスイッチング損失が顕著になるため、一秒当たりのスイッチング回数を減らすことが消費電力を低減する上で有効である。そこで、上記スイッチング回数を低減するための手段として間欠発振(バーストモード)という制御方式が良く使われている。
図13は、バーストモード制御方式を適用した特許文献1に記載のスイッチング電源装置の構成を示す。このスイッチング電源装置は、フライバック方式のコンバータとして構成されている。
同図において、交流電源AP1の出力電圧は、ダイオードスタックDS1により全波整流されかつキャパシタC10で平滑されて直流電圧Viとなり、この直流電圧ViがパワーMOSトランジスタQ10と電流検出用のセンス抵抗R15とを介して出力トランスT10の一次巻線N1に供給される。パワーMOSトランジスタQ10は、電源制御IC100からのゲートドライブ信号によりオン、オフされ、これにより出力トランスT10の二次巻線N2に脈流が発生する。この脈流はダイオードD11によって整流され、キャパシタC20で平滑されて図示しない負荷に供給される。
上記負荷への出力電圧は、抵抗R11,R12により分圧されて検出され、その検出された電圧(厳密にいえば、検出された電圧と基準電圧との差を増幅した信号)がフォトカプラPC1を介し、フィードバック信号として電源制御IC100のFB端子に入力される。
一方、出力トランスT10の二次巻線N2に電流が流れると、補助巻線N3にも電圧が発生する。この電圧は、ダイオードD12により整流されかつキャパシタC30で平滑された後、電源制御IC100の電源端子であるVcc端子に供給される。
ダイオードD12とキャパシタC30の接続点は、抵抗R13を介して電源制御IC100のZCD端子に接続されている。また、パワーMOSトランジスタQ10と電流検出用のセンス抵抗R15の接続点は、電源制御IC100のIS端子(パワーMOSトランジスタQ10に流れる電流の検出値を入力するための端子)に接続されている。
なお、電源制御IC100は、GND端子、パワーMOSトランジスタQ10のゲートドライブ信号(スイッチングパルス)を出力するOUT端子、高電圧系からVcc端子に電流を供給するためのVH端子も備えている。C40,C50はキャパシタ、ZD1はシャントレギュレータ、R14は電流制限用の抵抗である。
上記電源制御IC100は、FB端子に入力されるフィードバック信号に基づいて負荷状態に応じたゲートドライブ信号を出力し、このゲートドライブ信号によってパワーMOSトランジスタQ10のスイッチングを制御する。図14は、この電源制御IC100の構成を示す回路図である。
図14において、バースト回路101は、コンパレータOP1と、プルアップ抵抗R101,R102と、スイッチ素子SW1とを備えている。コンパレータOP1は、正側入力端子がFB端子に接続され、負側入力端子がバーストスレッシュ電圧Vthを発生する基準電圧源に接続されている。プルアップ抵抗R101は、図示していないレギュレータの出力電圧Vregが印加されたVreg電源端子とFB端子間に接続され、また、プルアップ抵抗R102は、スイッチ素子SW10を介してVreg電源端子とFB端子間に接続されている。
この構成により、コンパレータOP1は、プルアップ抵抗(R101,R102)とFB端子に外付けされたフォトカプラPC1のフォトトランジスタ(図13参照)のオン抵抗とによる電圧Vregの分圧(すなわちVfb)と、バーストスレッシュ電圧Vthとを比較することになる。FB端子の電圧Vfbは、プルアップ電流(とプルアップ抵抗)による電圧降下分だけ電圧Vregよりも低くなる。
コンパレータOP1の出力は、スイッチング電源のスイッチングを制御する出力制御回路102に入力されるとともに、スイッチ素子SW10に制御信号として入力される。
FB端子の電圧Vfbは、出力制御回路102にも入力される。そして、出力制御回路102には、IS端子からの信号、ZCD端子からの信号およびUVLO(Undervoltage Lockout)回路103の出力信号が入力される。出力制御回路102は、これらの信号からスイッチング素子であるパワーMOSトランジスタQ10のオン、オフを制御する信号を生成し、ドライバ104を介してOUT端子から出力する。
より詳細には、出力制御回路102は、ZCD端子に入力される信号の谷部分を検出して、パワーMOSトランジスタQ10のオン期間の開始を決定する。通常動作では、IS端子からの信号がFB端子の電圧Vfb(もしくはその分圧)または内部の基準電圧と等しくなると、パワーMOSトランジスタQ10がオフされ、オン期間が終了する。また、出力制御回路102は、バースト回路101からL(Low)レベルの信号が入力された、もしくはUVLO回路103から異常低電圧を検出した信号が入力された場合に、パワーMOSトランジスタQ10をオン、オフさせる信号の出力を停止させる。
起動回路105は、入力端子がVH端子に接続され、出力端子がVcc端子に接続されている。起動回路105の出力および/またはVcc端子への入力が電源制御IC100の内部電源となる。上述のUVLO回路103は、Vcc端子から電源電圧Vccを入力し、これを基準電圧と比較して、異常低電圧状態におけるパワーMOSトランジスタQ10のオン、オフ動作の停止制御を行う。
図13に示すスイッチング電源装置は、軽負荷→出力電圧増加(キャパシタC20から流れる負荷電流が減るので、出力トランスT10の二次巻線N2から供給される電流の方が大きくなってキャパシタC20の両端電圧である出力電圧が増加)→フォトカプラPC1のLEDの発光量増大→フォトカプラPC1のフォトトランジスタのオン抵抗低下→FB端子の電圧Vfbの低下という動作をする。これは、軽負荷になると抵抗値の下がる素子(フォトトランジスタ)がFB端子に接続され、かつ、このFB端子が図14に示すプルアップ抵抗R101,R102を介してVreg端子に接続されているからである。一方のプルアップ抵抗R102は、スイッチ素子SW10により離接され、これによって、バースト回路101はヒステリシスを持つことになる。
超軽負荷状態を除く通常動作モードでは、FB端子の電圧VfbはVfb>Vthである。この場合、コンパレータOP1の出力burはH(High)レベルとなるので、電源制御IC100がスイッチング動作を行うとともに、スイッチ素子SW10がオンする。従って、通常動作モード時のプルアップ電流Ifb1は、プルアップ抵抗R101,R102の抵抗値をr1,r2とすると、次式で表される。
Ifb1=(Vreg−Vfb)/(r1・r2/(r1+r2))
… (1)
また、超軽負荷状態である軽負荷モードでは、FB端子の電圧VfbはVfb<Vthである。この場合、コンパレータOP1の出力はLレベルになるので、電源制御IC100がスイッチング動作を停止するとともに、スイッチ素子SW10がオフする。したがって、軽負荷モード時のプルアップ電流Ifb0は、次式で表される。
Ifb0=(Vreg−Vfb)/r1 … (2)
このように、軽負荷の検出レベルを挟んでFB端子のプルアップ電流が切り替わる。そして、その切り替わりによりFB端子の電圧Vfbにオーバーシュートあるいはアンダーシュートが発生する。上記構成のスイッチング電源装置では、そのオーバーシュート期間に連続パルスを出し、アンダーシュート期間でスイッチング動作を停止させる、長い周期の間欠動作周波数を得るようにしている。
アンダーシュート期間では、スイッチングが停止されて1次側から2次側に電力が供給されないので、電圧Vfbが途中から上昇に転じ、Vthを超えた時点でスイッチング動作を再開する。オーバーシュート期間に入ってスイッチング動作が再開すると、負荷が消費するより多くの電力が1次側から2次側に供給されるので、電圧Vfbが途中から下降に転じ、Vthを超えた時点でスイッチング動作が停止される。これがバーストモードの概要である。
すなわち、負荷が例えば定格負荷の約10%前後よりも軽くなったときには、スイッチ素子SW10がオンオフ動作して、図15の上図に例示する形態でFB端子の電圧Vfb(フィードバック電圧)が振動することになる。この場合、下図に示すように、短いオン期間(オーバーシュート期間)に発生する連続パルスが、当該オン期間と長いオフ期間(アンダーシュート期間)の和の周期で、OUT端子から間欠的に出力されることになる。なお、重負荷時には連続的にパルスが出力される。
負荷が軽くなった場合に間欠的にスイッチング動作をするスイッチング電源装置は、特許文献2によっても提案されている。この特許文献2に記載のスイッチング電源装置は、低周波数モード或いは待機モードに切り換わるときのトランスの騒音を低減するため、低周波数モード或いは待機モードへの切り換えを判断する基準電圧を上記入力電圧によって変えるように構成されている。
特開2008−245419号公報 特開2006−149104号公報
ところで、特許文献1に記載のスイッチング電源装置では、バーストスレッシュ電圧Vthが高くなるに伴ってバースト電力が高くなりかつ消費電力が低くなる。また、バーストスレッシュ電圧Vthが逆に低くなると、バースト電力が低くなりかつ消費電力が高くなる傾向を示す。
ここで、バースト電力について説明する。バースト電力とは、バーストモードに入り、スイッチング素子のスイッチング動作が停止される瞬間における負荷への出力電力のことである。バーストスレッシュ電圧Vthが高いということは、バーストモードに入るときのFB端子の電圧Vfbが高くなっていることを意味する。このFB端子の電圧Vfbは、パワーMOSトランジスタQ10のオフタイミングを決めるための基準として該パワーMOSトランジスタQ10に流れる電流を検出した信号(Rsの電圧)と比較される。従って、バーストスレッシュ電圧Vthが高い場合、つまり、バーストモードに入るときのFB端子の電圧Vfbが高い場合には、パワーMOSトランジスタQ10に大きな電流が流れるまで該パワーMOSトランジスタQ10がオフせず、このため、バースト電力が高くなる。
一方、上記スイッチング電源装置は、プルアップ抵抗R101,R102の切り替え率が高くなると、バースト周波数が低くなりかつ出力リップルが高くなる傾向を示し、逆に、プルアップ抵抗の切り替え率が低くなると、バースト周波数が高くなりかつ出力リップルが低くなる傾向を示す。
上記プルアップ抵抗の切り替え率(変化率)は、A=R101, B=R101・R102/(R101+R102)とすると、以下のように定義される。
切り替え率≡(A−B)/B=R101/R102・・・(3)
また、上記バースト周波数は、バーストモードにおけるFB端子の電圧Vfbの振動周波数である。従って、このバースト周波数は、バースト中のスイッチング周波数を意味しない。
上記スイッチング電源装置においては、バーストモードで動作している場合に、バースト周波数が一般的に可聴域の周波数範囲である200Hz〜2kHzに入ってしまうため、トランスT10からの磁歪音による異音が問題になる。
異音が聞こえやすいかどうかは、バースト電力とバースト周波数に主導される。すなわち、同じバースト周波数ではバースト電力の大きいほうが聞こえ易く、また、同じバースト電力ではバースト周波数の高いほうが聞こえ易いという傾向がある。
一方、抵抗Rsによって検出されるトランスT10の充電電流は、ドライブ経路による遅延(約200ns)と電流検出経路による遅延(約100ns〜500ns)のために、同じフィードバック電圧Vfbに対して、トランスT10への入力電圧が高いほど大きくなり、これによって出力電力も大きくなる。従って、上記入力電圧が高いほどバースト電力は大きくなる。
さらに、入力電圧が高くなるほど電力制御ループのゲインが高くなるため、バースト周波数が高くなると共に出力リップルが小さくなる。
下記表1は、以上の動作をまとめて示したものである。
Figure 0005733605
従って、入力電圧をVi、バースト電力をPburst、バースト周波数をFburst、出力リップルをVo_rip、スタンバイ電力をPsdy、異音レベルをPaudとすると、これら相互の関係は図16に示すように表される。
すなわち、高入力電圧のときには、バースト電力Pburstが大きくてバースト周波数Fburstが高いため、異音レベルPaudが高くなる。一方、低入力電圧のときには、バースト電力Pburstが小さいため消費電力(例えばスタンバイ電力Psdy)が大きくなり、出力リップルVo_ripも大きくなる。
それ故、上記スイッチング電源装置では、バースト動作時に全入力電圧範囲に亘って低消費電力、低異音及び低出力リップルを実現することが困難である。
特許文献2に記載のスイッチング電源装置も、その構成上、全入力電圧範囲に亘って低消費電力、低異音及び低出力リップルを実現することは望めないものである。
本発明は、このような状況に鑑み、全入力電圧範囲に亘って低消費電力、低異音及び低出力リップルを実現することが可能なスイッチング電源装置を提供することを目的としている。
上記課題を解決するため、本発明は、負荷状態に応じたフィードバック信号が入力されるフィードバック端子と、前記フィードバック端子の端子電圧を基準電圧と比較して、前記負荷状態が通常負荷状態であるか軽負荷状態であるかを判定するコンパレータと、を備え、前記通常負荷状態時にスイッチング素子を連続的にスイッチング動作させるとともに、前記軽負荷状態時に前記スイッチング素子のスイッチング動作を停止させるスイッチング電源装置であって、入力電圧の高低を検出する入力電圧検出回路と、前記フィードバック端子に接続されるプルアップ抵抗と、前記プルアップ抵抗の抵抗値を前記負荷状態の変化に連動して切り替える第1のスイッチ素子と、前記プルアップ抵抗の抵抗値を前記入力電圧の高低に連動して切り替える第2のスイッチ素子と、前記入力電圧検出回路の検出結果に連動して前記基準電圧の値を切り替える切り換え回路と、を備えるスイッチング電源装置を提供する。
記第1のスイッチ素子は、例えば、前記コンパレータの出力によってオン、オフさせることができる。
実施の態様として、前記プルアップ抵抗は、第1のプルアップ抵抗と、前記第1のスイッチ素子を介して前記第1のプルアップ抵抗に並列接続した第2のプルアップ抵抗とを備えることができる。
本発明によれば、バースト動作時、全入力電圧範囲にバースト電力とバースト周波数と出力リップルをバランスよく設計することができるので、低消費電力・低異音・低出力リップルのスイッチング電源装置を実現することができる。
本発明に係るスイッチング電源装置の一実施形態を示す回路図である。 スイッチング幅ボトム制御回路の構成例を示す回路図である。 スイッチング幅生成回路の構成例を示すブロック図である。 バースト回路の構成例を示す回路図である。 図1のスイッチング電源装置の動作を説明するタイムチャートである。 スイッチング幅の基準値、動作モード及び負荷の大きさとの関係を例示したグラフである。 各動作モードに対応するスイッチングオンオフ幅の条件、共振を開始してからスイッチング素子をオンさせるまでのボトム回数及び負荷領域を示した表である。 スイッチング素子のドレイン電圧の変化形態を例示した波形図である。 図1のスイッチング電源装置における入力電圧、バースト電力、バースト周波数、出力リップル、スタンバイ電力及び異音レベルの関係を示す説明図である。 スイッチング幅の基準値とボトム回数との関係を例示したグラフである。 スイッチング幅ボトム制御回路の他の構成例を示す回路図である。 スイッチング幅の基準値とボトム回数との関係の他の例を示したグラフである。 スイッチング電源装置の従来例を示す回路図である。 電源制御ICの構成を示す回路図である。 図13のスイッチング電源装置の動作を説明するタイムチャートである。 図13のスイッチング電源装置におけるトランスへの入力電圧、バースト電力、バースト周波数、出力リップル、スタンバイ電力及び異音レベルの関係を示す説明図である。
図1は、擬似共振コンバータとしての構成を有する本発明に係るスイッチング電源装置の実施形態を示す回路図である。
このスイッチング電源装置において、トランスT1は一次巻線P1、二次巻線S1及び補助巻線P2を有する。一次巻線P1は、一端が入力端子Tiに接続され、他端がスイッチング素子Q1であるMOSFETのドレインに接続されている。また、二次巻線S1は、一端がダイオードD1を介して出力端子Toに接続され、他端が接地点に接続されている。補助巻線P2は、一端が後述のスイッチング制御回路1におけるゼロ電流検出(Zero Current Detection)用の入力端子であるZCD端子に接続され、他端が接地点に接続されている。
入力端子Tiと接地点間には平滑用キャパシタCiが、また、出力端子Toと接地点間には平滑用キャパシタCoが、さらに、スイッチング素子Q1のドレインと接地点間には共振用キャパシタCrがそれぞれ接続されている。出力端子Toと接地点間には抵抗Ro1,Ro2からなる分圧回路が接続され、スイッチング素子Q1のソースと接地点間には抵抗Rsが接続されている。
スイッチング制御回路1は、ボトム検出回路3、スイッチング幅ボトム制御回路5、オア回路7、ワンショット回路9、リスタート回路11、フリップフロップ13、ドライブ回路15、コンパレータ17、入力電圧検出回路21、バースト回路23及びアンド回路25を備えている。なお、このスイッチング制御回路1は集積化されている。
ボトム検出回路3は、ZCD端子に印加される上記補助巻線P2の出力電圧に基づいてそのボトム(極小状態)を検出するとbot信号を発生し、このbot信号をスイッチング幅ボトム制御回路5に出力する。
スイッチング幅ボトム制御回路は、図2に例示した構成を有する。そして、このスイッチング幅ボトム制御回路5に設けられたスイッチング幅生成回路51は、図3に例示した構成を有する。
図3において、フリップフロップ513は、set信号、bot信号をセット端子、リセット端子にそれぞれ入力し、Q出力端子からts信号を出力する。また、基準オンオフ幅生成回路515は、set信号に同期する所定時間幅のtsref1信号及びtsref2信号を生成する。後述するように、上記tsref1信号及びtsref2信号は、ts信号の時間幅に対する比較基準として使用される。
入力電圧検出回路21は、入力電圧Viの高低を判断し、その判断結果を示す入力電圧検出信号videtを出力する。すなわち、入力電圧検出回路21は、入力電圧Viと所定のスレッシュ電圧Vithとを比較し、入力電圧Viがスレッシュ電圧Vith未満である低電圧状態からスレッシュ電圧Vith以上の高電圧状態になった場合に、入力電圧検出信号videtをLレベルからHレベルに変化させるように、逆に、入力電圧Viが高電圧状態から低電圧状態になった場合に、入力電圧検出信号videtをHレベルからLレベルに変化させるように構成されている。なお、この入力電圧検出回路21では、入力電圧Viの状態検出をより的確にするために、スレッシュ電圧Vithにヒステリシスを持たせることも可能である。
バースト回路23は、図4に構成例を示すように、プルアップ抵抗R1〜R3、スイッチ素子SW1〜SW4、コンパレータ231及びインバータ232を備えている。
プルアップ抵抗R1は、図示していないレギュレータの出力電圧Vregが印加されたVreg電源端子とFB端子間に接続されている。また、プルアップ抵抗R2,R3は、スイッチ素子SW2と共にVreg電源端子とFB端子間に直列接続されている。プルアップ抵抗R3には、スイッチ素子SW1が並列接続されている。
コンパレータ231は、正側入力端子がFB端子に接続されるとともに、出力端子がbur端子及びスイッチ素子SW2の制御端子に接続されている。コンパレータ231の負側入力端子は、スイッチ素子SW3を介してVth2端子に接続されるとともに、スイッチ素子SW4を介してVth1端子に接続されている。videt端子は、スイッチ素子SW1の制御端子及びスイッチ素子SW3の制御端子に接続されるとともに、インバータ232を介してスイッチ素子SW4の制御端子に接続されている。
Vth1,Vth2端子にはそれぞれバーストスレッシュ電圧Vth1,Vth2(Vth1>Vth2)が印加され、また、videt端子には入力電圧検出回路21(図1参照)から入力電圧検出信号videtが入力される。
上記バースト回路23において、入力電圧検出信号videtがLレベルになると、スイッチ素子SW1およびSW3がオフされるとともに、インバータ232を介してスイッチ素子SW4がオンされる。このため、プルアップ抵抗の切り替え率(前記式(3)参照)がR1/(R2+R3)になるとともに、バーストスレッシュ電圧Vth1が選択されることになる。
一方、入力電圧検出信号videtがHレベルになると、スイッチ素子SW1およびSW3がオンされるとともに、スイッチ素子SW4がオフされる。このため、プルアップ抵抗の切り替え率がR1/R2になるとともに、バーストスレッシュ電圧Vth2が選択される。
図1に示すように、上記バースト回路の出力端子はアンド回路25の一方の入力端子に接続されている。アンド回路25の他方の入力端子はフリップフロップ13のQ出力端子に接続され、また、アンド回路25の出力端子はドライブ回路15の入力端子に接続されている。
以下、図5のタイムチャートを参照しながら本実施形態に係るスイッチング電源装置の動作を説明する、
図1において、オア回路7からは、スイッチング幅ボトム制御回路5からのbotout信号あるいはリスタート回路11からのリスタート信号が出力される。ワンショット回路9は、上記いずれかの信号のフロントエッジによってトリガされて、例えばパルス幅300nsのパルス信号であるset信号を形成する。セット優先のフリップフロップ13は、このset信号によってセットされ、その結果、そのQ出力端子がHレベルとなる。
通常負荷状態である通常動作モードにおいては、FB端子の電圧VfbがVfb≧Vth(Vth1もしくはVth2)であるので、バースト回路23の出力がHレベルになる。そこで、この場合、アンド回路25からドライブ信号がドライブ回路15に入力されてスイッチング素子Q1がターン・オンされ、その結果、インダクタであるトランスT1の一次巻線P1がエネルギの蓄積を開始する。
このとき、スイッチング素子Q1に直列接続された抵抗Rsの両端の電圧、つまり、スイッチング素子Q1を流れる電流に対応する電圧がIS端子を介してコンパレータ17の一方の入力端子に入力され、また、抵抗Ro1、Ro2からなる分圧回路の出力電圧、すなわち出力端子Toの電圧Voの分圧が帰還回路19に入力される。
帰還回路19では、電圧Voの分圧と図示しない基準電圧との差を増幅して誤差信号に相当するフィードバック信号を生成し、このフィードバック信号がFB端子を介してコンパレータ17の他方の入力端子に入力される。ここで、抵抗Ro1、Ro2は図13の抵抗R11、R12に相当する。また、帰還回路19は、例えば、図13の抵抗R14、キャパシタC50、シャントレギュレータZD1およびフォトカプラPC1からなる回路と同じ構成を有する。
そして、抵抗Rsの両端の電圧が帰還回路19から出力されるフィードバック信号の電圧値を超えると、コンパレータ17から出力されるリセット信号によりフリップフロップ13がリセットされる。フリップフロップ13がリセットされると、drv信号がオフして(Lレベルとなって)スイッチング素子Q1がターン・オフされるので、トランスT1の一次巻線P1に蓄積されたエネルギが二次巻線S1側に放出されることになる。このエネルギの放出期間においては、スイッチング素子Q1に定電圧が印加される。そして、一次巻線P1に蓄積されたエネルギの放出が終了すると、共振用キャパシタCrとトランスT1の一次巻線P1とからなる共振回路が共振動作を開始する。
トランスT1の補助巻線P2は、上記共振回路の共振電圧に対応する電圧を発生し、この電圧をZCD端子に印加する。ボトム検出回路3は、ZCD端子に印加された電圧を0Vに近い基準電圧と比較する図示していないコンパレータを備え、該印加電圧が基準電圧以下になった際に、この印加電圧が一つ目のボトムを示したものと判定して、パルス幅が200nsの1つ目のパルス信号(bot信号)をスイッチング幅ボトム制御回路5に出力する。
スイッチング幅ボトム制御回路5は、一つ目のbot信号に基づいてbotout信号を出力するか、もしくはそれ以降のbot信号に基づいてbotout信号を出力するかを判断するものである。これは、擬似共振コンバータにおいては、連続スイッチングを行っているときのスイッチング周波数が負荷が軽いほど高くなって、軽負荷での変換効率を悪化させるため、軽負荷でのスイッチング周期を長くさせることを目的とするものである。
すなわち、スイッチング幅ボトム制御回路5のスイッチング幅生成回路として使用した図3に示すスイッチング幅生成回路51は、フリップフロップ513の出力信号をts信号として出力し、かつ、基準オンオフ幅生成回路515がset信号に同期するtsref1信号とtsref2信号を生成する。
ts信号がHレベルである期間(後述のtsb信号がLレベルである期間)が、スイッチング素子Q1のオンオフ幅(オン幅とオフ幅の和、図8を参照)tsを示す。そして、このスイッチング素子Q1のオンオフ幅tsは負荷の大きさを表し、負荷が重いほど(出力電力が大きいほど)大きくなる。これは、負荷が重いほどFB端子の電圧Vfbが大きくなり、トランスT1の一次巻線P1に流れる電流に相当するIS端子の電圧がこの値に達するまでの時間が長くなるということに起因する。すなわち、負荷が重いほど、トランスT1にエネルギを蓄積する時間とそのエネルギを2次側に放出する時間が長くなるということである。
上記tsref1信号及びtsref2信号は、オンオフ幅tsの比較基準として使用されるものであり、上記負荷の大きさの判定に使用される。すなわち、本実施形態では、tsref1信号、tsref2信号によって与えられるオンオフ幅の基準値tsref1、tsref2と負荷の大きさ(図6のPo)を示す上記オンオフ幅tsとの比較に基づいて動作モード1〜4が選択される。なお、tsref1はtsref2よりも大きく設定される。
図2において、ts信号はインバータ52によって反転される。そして、インバータ52から出力されるtsb信号は、アンド回路53およびノア回路55の一方の入力端子にそれぞれ入力される。また、tsref2信号はアンド回路53の他方の入力端子に、また、tsref1信号はノア回路55の他方の入力端子にそれぞれ入力される。
図6は、スイッチング幅の基準値tsref1、tsref2と、動作モードと、負荷Poの大きさとの関係を例示したグラフである。この図6と図5に示すように、動作モード1はts>tsref1という関係が成立するとき、つまり、Po>Paという負荷の関係が成立するときである。この場合、ノア回路55からresetrsff信号が出力されてリセット優先RSフリップフロップ57のリセット端子に加えられるので、このリセット優先RSフリップフロップ57がリセットされる。
なお、図6に示す負荷の大きさPa、Pb、Pc、Pdは、それぞれ定格負荷の60%、50%、40%、30%に設定されている。
動作モード2は、フリップフロップ57がリセットされていて、ts<tsref1、ts>tsref2という関係が共に成立するとき、つまり、Pa>Po>Pcという負荷の関係が成立するときであり、この場合、アンド回路53およびノア回路55は信号を出力しない。すなわち、それらの出力端子はLレベルの状態にある。
動作モード3はts<tsref2という関係が成立するとき、つまり、Po<Pdという負荷の関係が成立するときであり、この場合、図2に示すアンド回路53からsetrsff信号が出力されてフリップフロップ57のセット端子に加えられる。
動作モード4は、フリップフロップ57がセットされていて、ts<tsref1、ts>tsref2という関係が共に成立するときに、つまり、Pb>Po>Pdという負荷の関係が成立するときであり、この場合、アンド回路53およびノア回路55の出力端子はLレベルの状態におかれる。
図7は、以上の動作を表にまとめたものであり、各動作モードに対応するスイッチングオンオフ幅の条件、共振を開始してからスイッチング素子Q1をオンさせるまでのボトム回数及び負荷領域を示している。以上のような動作の結果、フリップフロップ57から出力されるbotsel信号は、図5に示す期間においてHレベルになる。botsel信号は、トランスT1の補助巻線P2から出力される電圧(共振時のスイッチング素子Q1のドレインの電圧に対応)のボトムの回数を選択する信号であり、Lレベルのときにボトム回数1を選択し、Hレベルのときにボトム回数2を選択する。
このbotsel信号は、インバータ59を介してアンド回路61の一方の入力端子に入力される。
一方、スイッチング幅ボトム制御回路5においては、前記bot信号が遅延回路63に入力されるとともに、前記set信号が遅延回路65に入力される。本実施形態では、遅延回路63、65の遅延時間が共に100ns(bot信号のパルス幅の1/2)に設定されている。
遅延回路63から出力されるbotdly信号は、アンド回路61の他方の入力端子、Dフリップフロップ67のクロック端子CLK及びアンド回路69の一方の入力端子にそれぞれ入力され、また、遅延回路65から出力されるsetdly信号は、Dフリップフロップ67のリセット端子Rに入力される。
アンド回路61およびアンド回路69の出力端子は、それぞれオア回路71の第1及び第2の入力端子に接続されている。オア回路71からは、botout信号が出力される。
したがって、botsel信号がLレベル(通常負荷を示す)でかつbotdly信号がHレベルのときにbotout信号がHレベルになる。このbotout信号は、図1に示すオア回路7を介してワンショット回路9に入力されるので、このワンショット回路9がトリガされてset信号を出力する。これにより、フリップフロップ13がセットされてdrv信号がHレベルになるので、スイッチング素子Q1がターン・オンされる。
スイッチング素子Q1のドレイン電圧の変化を示す図8において、t1は共振中におけるスイッチング素子Q1のドレイン電圧の第1回目のボトム発生時点を示す。botsel信号がLレベルのときには、上記の時点t1で上記drv信号がHレベルになって、スイッチング素子Q1がターン・オンすることになる。
なお、フリップフロップ13は、図1に示すコンパレータ17からのreset信号によってリセットされる。そして、このリセットに伴って、スイッチング素子Q1がターン・オフする。
一方、botsel信号がHレベル(軽負荷を示す)のときには、アンド回路61の出力端子がLレベルに固定される。そして、1つ目のbotdly信号のリアエッジ(立下りエッジ)によってDフリップフロップ67がそのデータ入力端子Dに入力されている電圧VDD(スイッチング制御回路1の電源電圧であり、Hレベルを示す。)を読み込むと、このDフリップフロップ67からHレベルのQdff信号が出力されて、アンド回路69の他方の入力端子に加えられる。そこで、2つ目のbotdly信号がアンド回路69の一方の端子に入力されると、このアンド回路69の出力端子がHレベルになり、それに伴ってbotout信号もHレベルになる。
botout信号がHレベルに変化すると、図1に示すワンショット回路9がトリガされてset信号を出力する。したがって、フリップフロップ13がセットされてスイッチング素子Q1がターン・オンする。かくしてスイッチング素子Q1は、図8におけるt2時点(共振電圧が2つ目のボトムを呈する時点)でターン・オンすることになる。このように、軽負荷時にはボトムスキップ制御がなされる。
Dフリップフロップ67は、上記set信号に基づくsetdly信号のフロントエッジ(立ち上がりエッジ)によってリセットされる。そして、このリセットに伴ってQdff信号およびbotout信号がHレベルからLレベルに変化する。
なお、リスタート回路11に入力されるset信号が出力されてから所定時間(たとえば30μs)以内に次のset信号が現れない場合には、図1に示すリスタート回路11がリスタート信号を出力してワンショット回路9をトリガする。
本実施形態によれば、一次側で高精度に負荷状態を検出して、適正なボトムスキップ制御を実現することが可能であるので、連続スイッチング動作時の変換効率の向上を図ることできる。
次に、図4に示したバースト回路23について説明する。
超軽負荷状態(負荷が例えば定格負荷の約10%前後よりも軽くなったとき)を除く通常動作モードにおいては、FB端子の電圧VfbがVfb≧Vth(Vth1もしくはVth2)であるので、バースト回路23の出力burがHレベルになる。この場合、前記したように、スイッチング素子Q1が連続スイッチング動作を行うとともに、スイッチ素子SW2がオンする。
また、超軽負荷状態である軽負荷モード(ここでの「軽負荷」は、上述のbotsel信号=Hレベルで識別する軽負荷とは異なる。)では、FB端子の電圧VfbはVfb<Vth<(Vth1,Vth2)である。この場合、バースト回路23の出力burはLレベルになるので、スイッチング素子Q1がスイッチング動作を停止するとともに、スイッチ素子SW2がオフする。
この結果、軽負荷の検出レベルを挟んでFB端子のプルアップ電流(言い換えれば、フォトカプラPC1を構成するフォトトランジスタのプルアップ抵抗およびプルアップ電流)が切り替わる。そして、その切り替わりによりFB端子の電圧Vfbにオーバーシュートあるいはアンダーシュートが発生する。ここまでの動作は、図14に示したバースト回路101のそれと同様である。
しかし、バースト回路23においては、図9に示すように、入力電圧Viがスレッシュ電圧Vith以上である高電圧状態からスレッシュ電圧Vith未満である低電圧状態になると、つまり、入力電圧検出信号videtがHレベルからLレベルになると、バーストスレッシュ電圧がVth1になるとともに、プルアップ抵抗の切り替え率(変化率)がR1/(R2+R3)になる。また、上記とは逆に、入力電圧Viがスレッシュ電圧Vith未満である低電圧状態からスレッシュ電圧Vith以上である高電圧状態になると、つまり、入力電圧検出信号videtがLレベルからHレベルになると、バーストスレッシュ電圧がVth2(<Vth1)になるとともに、プルアップ抵抗の切り替え率がR1/R2になる。つまり、下記表2のような関係が得られることになる。
Figure 0005733605
従って、上記のバースト回路23を備える本実施形態に係るスイッチング電源装置によれば、入力電圧Viの高低に応じてバースト電力Pburst、バースト周波数Fburst、出力リップルVo_rip、スタンバイ電力Psdy、異音レベルPaudを図9に示すように変化させることが可能である。
すなわち、本実施形態のスイッチング電源装置は、高入力電圧になったときに、バーストスレッシュ電圧をより小さいレベル(Vth2)に切替えてバースト電力を抑え、かつ、プルアップ抵抗の切り替え率をより高い値R1/R2に切替えてバースト周波数を抑えるように動作する。従って、全入力電圧範囲に最適な設計を行うことができ、それによって、低消費電力、低異音および低出力リップルを実現することができる。
上記実施形態では、入力電圧Viを高低の二段階に分けているが、三段階以上に分け、個々の段階に応じたバーストスレッシュ電圧とプルアップ抵抗切り替え率の選択を行うように構成することも可能である。
また、状況によっては、バーストスレッシュ電圧の切り替えを省略してもよい。この場合も、消費電力、異音および出力リップルを改善することができる。
また、上述した実施形態では、2つの負荷判定基準値tsref1、tsref2を使用しているが、図10のスイッチング幅の基準値とボトム回数との関係を例示したグラフに示すように、3つの負荷判定基準値tsref1、tsref2、tsref3(tsref1>tsref2>tsref3)を使用してもよい。
図11は、tsref1〜tsref3を使用する場合のスイッチング幅ボトム制御回路の構成例を示す。このスイッチング幅ボトム制御回路5は、図2に示したスイッチング幅ボトム制御回路5に準じた構成を有している。
すなわち、スイッチング幅生成回路51’は、ts信号およびtsref1〜tsref3信号を出力する。ts信号はインバータ73によって反転される。そして、インバータ73から出力されるtsb信号は、アンド回路75、ノア回路77、アンド回路79、ノア回路81の一方の入力端子にそれぞれ入力される。そして、tsref1信号はノア回路77の他方の入力端子に、tsref2信号はアンド回路75およびノア回路81の他方の入力端子に、tsref3信号はアンド回路79の他方の入力端子にそれぞれ入力される。
アンド回路75の出力端子およびノア回路77の出力端子はフリップフロップ83のセット端子およびリセット端子にそれぞれ接続され、また、アンド回路79の出力端子およびノア回路81の出力端子はフリップフロップ85のセット端子およびリセット端子にそれぞれ接続されている。この結果、フリップフロップ83からは、図10のボトム1(図10におけるボトムiの“i”はボトム回数iを意味している。)からボトム2への移行を規定するbotsel12信号が出力され、また、フリップフロップ85からは、同図のボトム2からボトム3への移行を規定するbotsel23信号が出力される。
botsel12信号は、アンド回路91の一方の入力端子に入力されると共に、インバータ89で反転された後、アンド回路93の一方の入力端子に入力される。また、botsel23信号は、インバータ87で反転された後、アンド回路91の他方の入力端子に入力される。
そして、アンド回路91の出力端子は、アンド回路97の一方の入力端子に接続されている。
一方、前記bot信号は、遅延回路99で遅延されてDフリップフロップ103およびDフリップフロップ105のクロック端子CLKに入力されるとともに、アンド回路93の他方の入力端子、アンド回路95の一方の入力端子及びアンド回路107の一方の入力端子にそれぞれ入力される。
Dフリップフロップ103のQ出力端子は、アンド回路95の他方の入力端子およびDフリップフロップ105のデータ入力端子Dに接続され、Dフリップフロップ105のQ出力端子は、アンド回路107の他方の入力端子に接続されている。
そして、アンド回路93の出力端子、アンド回路97の出力端子及びアンド回路107の出力端子は、オア回路109の第1、第2及び第3の入力端子にそれぞれ接続されている。
このスイッチング幅ボトム制御回路5は、図2に示したスイッチング幅ボトム制御回路5に準じた動作を行うので、その動作についての詳細な説明を省略する。このスイッチング幅ボトム制御回路5によれば、フリップフロップ83からbotsel12信号が出力されるときに、ボトム1からボトム2への移行が実行され、また、フリップフロップ85からbotsel23信号が出力されるときに、ボトム2からボトム3への移行が実行される。そして、フリップフロップ83、85から上記信号が出力されないときには、上記の移行が実行されない、もしくはボトム3からボトム2への移行やボトム2からボトム1への移行が実行されることになる。
なお、上記スイッチング幅生成回路51’も、図3に示す構成に準じた構成を持たせることができる。
ところで、図10に示す例では、基準値tsref2をボトム回数1、2間の切り替えと、ボトム回数2、3間の切り替えとに共用している。しかし、図12のスイッチング幅の基準値とボトム回数との関係の他の例を示したグラフにあるように、4つの基準値tsref1〜tsref4を用いて、上記のような共用を回避することも可能である。
なお、負荷がさらに小さくなる場合には、連続スイッチング動作時の動作周波数の上昇を抑えるため、ボトム回数を増やす必要がある。
ボトム回数の最大値が任意数N(2以上の整数)の場合における上記基準値の数は、一部の共用を考慮してN〜2N−2にすればよい。ここで、基準値の数の最大値は、各ボトム回数から1つ下のボトム回数に移行するときと1つ上のボトム回数に移行するときの2つの基準値が、他のボトム回数に対する基準値とは独立に存在するときであるが、ボトム発生回数1から0へ移行するときの基準値とボトム発生回数Nから(N+1)へ移行するときの基準値がないので、(2N−2)となる。例えば、ボトム回数4までの制御を実行するときの基準値の数は、4〜6になる。また、ボトム回数5までの制御を実行するときの基準値の数は、5〜8になる。
それぞれの基準値が、特定の2種のボトム発生回数のいずれかを判定するためにのみに使用される、もしくは特定のボトム回数Mと(M+1)のいずれかの判定およびMと(M−1)のいずれかの判定に使用されるかで、基準値がN〜2N−2の範囲のどの値になるかが決定される。なお、最大の基準値はボトム2からボトム1への移行判断(ボトム発生回数2と1のいずれかの判定)にのみ使われ、最小の基準値はボトム(N−1)からボトムNへの移行判断(ボトム発生回数(N−1)とNのいずれかの判定)にのみ使われる。
なお、実施の形態として擬似共振コンバータについて説明してきたが、本発明はこれに限定されるものではなく、非共振型のコンバータであってもよい。
T1 トランス
P1 一次巻線
S1 二次巻線
P2 補助巻線
Q1 スイッチング素子
Ci,Co 平滑用キャパシタ
Cr 共振用キャパシタ
D1 ダイオード
Ti 入力端子
To 出力端子
Ro1,Ro2,Rs 抵抗
R1〜R3 抵抗
SW1〜SW4 スイッチ素子
1 スイッチング制御回路
3 ボトム検出回路
5 スイッチング幅ボトム制御回路
7 オア回路
9 ワンショット回路
11 リスタート回路
13 フリップフロップ
15 ドライブ回路
17 コンパレータ
19 帰還回路
21 入力電圧検出回路
23 バースト回路
25 アンド回路
51,51’ スイッチング幅生成回路
513 フリップフロップ
515 基準オンオフ幅生成回路
52,59 インバータ
53,61,69 アンド回路
55 ノア回路
57 フリップフロップ
63,65 遅延回路
67 Dフリップフロップ
71,109 オア回路
73,87,89 インバータ
75,79,91,93,95,97,107 アンド回路
77,81 ノア回路
83,85 フリップフロップ
99,101 遅延回路
103,105 Dフリップフロップ
231 コンパレータ
232 インバータ




Claims (3)

  1. 負荷状態に応じたフィードバック信号が入力されるフィードバック端子と、前記フィードバック端子の端子電圧を基準電圧と比較して、前記負荷状態が通常負荷状態であるか軽負荷状態であるかを判定するコンパレータと、を備え、
    前記通常負荷状態時にスイッチング素子を連続的にスイッチング動作させるとともに、前記軽負荷状態時に前記スイッチング素子のスイッチング動作を停止させるスイッチング電源装置であって、
    入力電圧の高低を検出する入力電圧検出回路と、
    前記フィードバック端子に接続されるプルアップ抵抗と、
    前記プルアップ抵抗の抵抗値を前記負荷状態の変化に連動して切り替える第1のスイッチ素子と、
    前記プルアップ抵抗の抵抗値を前記入力電圧の高低に連動して切り替える第2のスイッチ素子と、
    前記入力電圧検出回路の検出結果に連動して前記基準電圧の値を切り替える切り換え回路と、
    を備えることを特徴とするスイッチング電源装置。
  2. 前記第1のスイッチ素子を前記コンパレータの出力によってオン、オフさせるように構成したことを特徴とする請求項に記載のスイッチング電源装置。
  3. 前記プルアップ抵抗は、第1のプルアップ抵抗と、前記第1のスイッチ素子を介して前記第1のプルアップ抵抗に並列接続した第2のプルアップ抵抗とを備えることを特徴とする請求項に記載のスイッチング電源装置。
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