JP5678151B1

JP5678151B1 - 不揮発性半導体記憶装置とその制御方法

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Publication number: JP5678151B1
Application number: JP2013193158A
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Inventors: 晶智中山; 荒川　秀貴; 秀貴荒川
Original assignee: Powerchip Technology Corp
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Priority date: 2013-09-18
Filing date: 2013-09-18
Publication date: 2015-02-25
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Abstract

【課題】チップサイズを従来例に比較して小さくすることができ、メモリセルからページバッファへの読出速度を大幅に改善する。【解決手段】不揮発性メモリセルアレイを第１及び第２のセルアレイに２分割し、それらの間にページバッファ回路を設け、第１のセルアレイの外側の縁端部に第２のラッチ回路を設け、ページバッファ回路を第１のセルアレイのグローバルビット線を介して第２のラッチ回路に接続する。データの書き込み時において、外部回路からの書き込むべきデータを第２のラッチ回路でラッチした後、第１のセルアレイのグローバルビット線を介してページバッファ回路に転送して第１又は第２のセルアレイに書き込むように制御し、データの読み出し時において、第１又は第２のセルアレイから読み出したデータをページバッファ回路から第１のセルアレイのグローバルビット線を介して第２のラッチ回路に転送して外部回路に出力するように制御する。【選択図】図２

Description

本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とその制御方法に関する。

ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置（特に、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ）が知られている。

一般的なＮＡＮＤ型不揮発性半導体記憶装置において、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加する。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、しきい値を消去しきい値（例えば、−３Ｖ）よりも低くする。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加する。これにより、半導体基板よりフローティングゲートに電子を注入することにより、しきい値を書き込みしきい値（例えば、１Ｖ）よりも高くする。これらのしきい値をとるメモリセルは、書き込みしきい値と消去しきい値の間の読み出し電圧（例えば、０Ｖ）を制御ゲートに印加することにより、そのメモリセルに電流が流れるか否かにより、その状態を判断することができる。

また、ＮＡＮＤ型不揮発性半導体記憶装置において、１つのメモリセルにおいて格納可能なビット数に応じて下記の２種類のメモリセルがある。
（１）ＳＬＣ（Single Level Cell）：１つのメモリセルに対して１ビットのデータを書き込むメモリセル。
（２）ＭＬＣ（Multi-Level Cell）：１つのメモリセルに対して複数ビットのデータを書き込むメモリセル。

特開２００４−２７３０９８号公報

Changhyuk Lee et al., "A 32Gb MLC NAND-Flash Memory with Vth-Endurance Enhancing Schemes in 32nm CMOS", IEEE ISSCC Digest of Technical Papers, 2010, pp. 446-447. Dean Nobunaga et al., "A 50nm 8Gb NAND Flash Memory with 100MB/s Program Throughput and 200MB/s DDR Interface", IEEE ISSCC Digest of Technical Papers, 2008, pp.426-427. G. Naso et al., "A 128Gb 3b/cell NAND Flash Design Using 20nm Planar-Cell Technology", IEEE ISSCC Digest of Technical Papers, 2013, pp. 218-219. Hyunggon Kim et al., "A 159mm2 32nm 32Gb MLC NAND-Flash Memory with 200MB/s Asynchronous DDR Interface", IEEE ISSCC Digest of Technical Papers, 2010, pp.442-443.

最近、ＳＳＤ（Solid State Drive）などのためのＮＡＮＤ型フラッシュＥＥＰＲＯＭに対して従来に比較して高い性能が求められている。特に、ＤＤＲ（Double Data Rate）を用いる方法によって、メモリセルから読み出したデータを一時的に記憶するページバッファから外部回路に読出速度は非常に改善されているが、メモリセルからページバッファへの読出速度はいまだ改善されていない（例えば、非特許文献３及び４参照）。

メモリセルからページバッファへの読出速度を高速にするためには、ワード線ＷＬの立ち上がり時間とグローバルビット線ＧＢＬのプリチャージ及びディスチャージにかかる時間を短縮する必要がある。このために、従来技術では、図１２（ａ）及び（ｂ）に示すように、メモリセルアレイ１００を２つのメモリバンク１０１Ａ，１０１Ｂに分割してその中間部に、各メモリバンク１０１Ａ，１０１Ｂのためにそれぞれ２つのページバッファ回路１０２Ａ，１０２Ｂを設けたことを特徴としている（例えば、特許文献１、非特許文献１及び２参照）。図１２（ｂ）のメモリセルアレイ１００では、グローバルビット線ＧＢＬの抵抗及び容量が図１２（ａ）に比較して半分になり、時定数はおよそ１／４になるが、チップサイズが大きくなるという問題点があった。

ＳＳＤはプログラム時に高スループットを得るために、いわゆるパラレルプログラミングを採用している。もしＮ個のデバイスが同時にプログラムされるならば、見かけのプログラム時間は実際のプログラム時間の１／Ｎになる。この実際のプログラム時間を短縮するためには、グローバルビット線ＧＢＬを２分割してグローバルビット線ＧＢＬのプリチャージ及び放電時間を短縮することができる。しかし、この方法は読み出し方法の場合と同様に２倍のページバッファ回路を必要とするという問題点があった。プログラムモードにおいては、図１３に示すように、少なくとも１回のプログラムパルスの動作期間に対してグローバルビット線ＧＢＬのプリチャージ又はディスチャージが４回存在するので、この方法はプログラム時間を短縮するためには有効な方法である。

図１４（ａ）は従来例に係るページバッファ回路１４Ａの詳細構成を示す回路図であり、図１４（ｂ）は図１４（ａ）の回路図を簡単化した回路図である。図１４（ａ）及び（ｂ）に示すように、ページバッファ回路１４Ａは、２個のラッチ回路（Ｌ１，Ｌ２）１４ａ，１４ｂを備えて構成される。ラッチ回路（Ｌ１）１４ａは読み出し及びプログラム時においてデータを一時的に記憶するとともに、データを置き換えるために用いられる。また、ラッチ回路（Ｌ２）１４ｂは外部回路のデータバッファとラッチ回路（Ｌ１）１４ａとの間でデータを転送するために用いられる。また、ページバッファ回路１４Ａは、図１４（ａ）のＭＯＳ電界効果トランジスタ（以下、ＭＯＳトランジスタという。）Ｑ３０を用いてデータの一時的な格納のために設けられたデータラッチ回路（ＤＬ）１４ｃを備える。さらに、ページバッファ回路１４Ａの周辺回路として、２本のグローバルビット線ＧＢＬｅ，ＧＢＬｏのうちの１本を選択的に切り替えるビット線スイッチ回路２１が設けられている。なお、ページバッファ回路１４Ａはメモリセルのピッチ間に設ける必要があり、その長さは例えば７００ミクロン程度となり、比較的大きくなる。

本発明の目的は以上の問題点を解決し、チップサイズを従来例に比較して小さくすることができ、メモリセルからページバッファへの読出速度を大幅に改善することができる不揮発性半導体記憶装置とその制御方法を提供することにある。

第１の発明に係る不揮発性半導体記憶装置は、
グローバルビット線に接続された複数のメモリセルを有する不揮発性メモリセルアレイと、
所定のページ単位でのデータでのデータの不揮発性メモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する第１のラッチ回路を含むページバッファ回路と、
外部回路から入出力するデータを一時的に格納する第２のラッチ回路と、
データの不揮発性メモリセルアレイへの書き込み及び読み出しを制御する制御回路とを備え、
上記不揮発性メモリセルアレイを第１及び第２のセルアレイに２分割し、上記第１及び第２のセルアレイの間に上記ページバッファ回路を設け、上記第１のセルアレイの外側の縁端部に上記第２のラッチ回路を設け、
上記ページバッファ回路を上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に接続してなる不揮発性半導体記憶装置であって、
上記制御回路は、データの書き込み時において、上記外部回路からの書き込むべきデータを上記第２のラッチ回路でラッチした後、上記第１のセルアレイのグローバルビット線を介して上記ページバッファ回路に転送して上記第１又は第２のセルアレイに書き込むように制御し、データの読み出し時において、上記第１又は第２のセルアレイから読み出したデータを上記ページバッファ回路から上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に転送して上記外部回路に出力するように制御することを特徴とする。

上記不揮発性半導体記憶装置において、上記制御回路は、上記第１及び第２のセルアレイに対するデータの書き込み、読み出し及び消去のうちの少なくとも１つを時分割で行うように制御することを特徴とする。

ここで、上記制御回路は、上記第１及び第２のセルアレイに対するデータの書き込み及びベリファイが互いに所定の遅延時間でシフトされた各タイミングで行うように制御することを特徴とする。
もしくは、上記制御回路は、
（１）上記第１のセルアレイに対するデータの書き込み時に、上記第２のセルアレイに対するデータのベリファイを行い、もしくは
（２）上記第２のセルアレイに対するデータの書き込み時に、上記第１のセルアレイに対するデータのベリファイを行う
ように制御することを特徴とする。
とって代わって、上記制御回路は、上記第１及び第２のセルアレイに対するデータの消去を同時に行い、上記第１及び第２のセルアレイに対するデータのベリファイを時分割で行うように制御することを特徴とする。

また、上記不揮発性半導体記憶装置において、上記ページバッファ回路は、上記第１及び第２のセルアレイのうちの一方のデータの書き込み又は読み出し時において、他方のセルアレイのデータを待避して記憶する第３のラッチ回路をさらに備えたことを特徴とする。

さらに、上記不揮発性半導体記憶装置において、上記第３のラッチ回路は、上記各メモリセルに対して複数ビットのデータを記憶させるＭＬＣのメモリセルのために複数のラッチを含むことを特徴とする。

またさらに、上記不揮発性半導体記憶装置において、上記第３のラッチ回路は、上記第１又は第２のセルアレイのグローバルビット線と、所定のスイッチ素子とを備え、上記第１又は第２のセルアレイのグローバルビット線の浮遊容量と上記スイッチ素子とからなるダイナミックラッチ回路により構成されたことを特徴とする。

またさらに、上記不揮発性半導体記憶装置において、上記制御回路は、データの読み出し時において、上記第３のラッチ回路から直接に上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に転送することを特徴とする。

第２の発明に係る不揮発性半導体記憶装置は、
グローバルビット線に接続された複数のメモリセルを有する不揮発性メモリセルアレイと、
所定のページ単位でのデータでのデータの不揮発性メモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する第１のラッチ回路を含むページバッファ回路と、
外部回路から入出力するデータを一時的に格納する第２のラッチ回路と、
データの不揮発性メモリセルアレイへの書き込み及び読み出しを制御する制御回路とを備え、
上記不揮発性メモリセルアレイを第１及び第２のセルアレイに２分割し、上記第１及び第２のセルアレイの間に上記ページバッファ回路を設け、上記第１のセルアレイの外側の縁端部に上記第２のラッチ回路を設け、
上記ページバッファ回路を上記第２のラッチ回路に接続するためのデータビット線をさらに備えた不揮発性半導体記憶装置であって、
上記制御回路は、データの書き込み時において、上記外部回路からの書き込むべきデータを上記第２のラッチ回路でラッチした後、上記データビット線を介して上記ページバッファ回路に転送して上記第１又は第２のセルアレイに書き込むように制御し、データの読み出し時において、上記第１又は第２のセルアレイから読み出したデータを上記ページバッファ回路から上記データビット線を介して上記第２のラッチ回路に転送して上記外部回路に出力するように制御することを特徴とする。

またさらに、上記不揮発性半導体記憶装置において、上記ページバッファ回路を上記第２のラッチ回路に接続するためのデータビット線とは別のデータビット線をさらに、上記第２のセルアレイ側において、上記ページバッファ回路との接続を制御する別のスイッチ素子を介して備えたことを特徴とする。

ここで、上記第３のラッチ回路は、上記データビット線又は上記別のデータビット線と、所定のスイッチ素子とを備え、上記データビット線又は上記別のデータビット線の浮遊容量と上記スイッチ素子とからなるダイナミックラッチ回路により構成されたことを特徴とする。

また、上記第３のラッチ回路は、上記第１又は第２のセルアレイのグローバルビット線と、所定のスイッチ素子とを備え、上記第１又は第２のセルアレイのグローバルビット線の浮遊容量と上記スイッチ素子とからなるダイナミックラッチ回路により構成されたことを特徴とする。

またさらに、上記不揮発性半導体記憶装置において、上記制御回路は、データの読み出し時において、上記第３のラッチ回路から直接に上記データビット線を介して上記第２のラッチ回路に転送することを特徴とする。

第３の発明に係る不揮発性半導体記憶装置の制御方法は、
グローバルビット線に接続された複数のメモリセルを有する不揮発性メモリセルアレイと、
所定のページ単位でのデータでのデータの不揮発性メモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する第１のラッチ回路を含むページバッファ回路と、
外部回路から入出力するデータを一時的に格納する第２のラッチ回路と、
データの不揮発性メモリセルアレイへの書き込み及び読み出しを制御する制御回路とを備え、
上記不揮発性メモリセルアレイを第１及び第２のセルアレイに２分割し、上記第１及び第２のセルアレイの間に上記ページバッファ回路を設け、上記第１のセルアレイの外側の縁端部に上記第２のラッチ回路を設け、
上記ページバッファ回路を上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に接続してなる不揮発性半導体記憶装置の制御方法であって、
上記制御回路は、
データの書き込み時において、上記外部回路からの書き込むべきデータを上記第２のラッチ回路でラッチした後、上記第１のセルアレイのグローバルビット線を介して上記ページバッファ回路に転送して上記第１又は第２のセルアレイに書き込むように制御するステップと、
データの読み出し時において、上記第１又は第２のセルアレイから読み出したデータを上記ページバッファ回路から上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に転送して上記外部回路に出力するように制御するステップとを含むことを特徴とする。

第４の発明に係る不揮発性半導体記憶装置の制御方法は、
グローバルビット線に接続された複数のメモリセルを有する不揮発性メモリセルアレイと、
所定のページ単位でのデータでのデータの不揮発性メモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する第１のラッチ回路を含むページバッファ回路と、
外部回路から入出力するデータを一時的に格納する第２のラッチ回路と、
データの不揮発性メモリセルアレイへの書き込み及び読み出しを制御する制御回路とを備え、
上記不揮発性メモリセルアレイを第１及び第２のセルアレイに２分割し、上記第１及び第２のセルアレイの間に上記ページバッファ回路を設け、上記第１のセルアレイの外側の縁端部に上記第２のラッチ回路を設け、
上記ページバッファ回路を上記第２のラッチ回路に接続するためのデータビット線をさらに備えた不揮発性半導体記憶装置の制御方法であって、
上記制御回路は、
データの書き込み時において、上記外部回路からの書き込むべきデータを上記第２のラッチ回路でラッチした後、上記データビット線を介して上記ページバッファ回路に転送して上記第１又は第２のセルアレイに書き込むように制御するステップと、
データの読み出し時において、上記第１又は第２のセルアレイから読み出したデータを上記ページバッファ回路から上記データビット線を介して上記第２のラッチ回路に転送して上記外部回路に出力するように制御するステップとを含むことを特徴とする。

従って、本発明に係る不揮発性半導体記憶装置とその制御方法によれば、チップサイズを従来例に比較して小さくすることができ、メモリセルからページバッファへの読出速度を大幅に改善することができる。

本発明の実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。本発明の実施形態１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。本発明の実施形態２に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。本発明の実施形態２の変形例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。本発明の実施形態３に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。図４Ａのグローバルビット線スイッチ回路部２５の詳細構成を示す回路図である。本発明の実施形態４に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。本発明の実施形態２及び４の変形例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。図４ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作の第１の部分を示す、各信号及び各電圧のタイミングチャートである。図４ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作の第２の部分を示す、各信号及び各電圧のタイミングチャートである。図４ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラム動作の第１の部分を示す、各信号及び各電圧のタイミングチャートである。図４ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラム動作の第２の部分を示す、各信号及び各電圧のタイミングチャートである。図４ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラムベリファイ動作の第１の部分を示す、各信号及び各電圧のタイミングチャートである。図４ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラムベリファイ動作の第２の部分を示す、各信号及び各電圧のタイミングチャートである。図５ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作の第１の部分を示す、各信号及び各電圧のタイミングチャートである。図５ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作の第２の部分を示す、各信号及び各電圧のタイミングチャートである。図５ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラム動作の第１の部分を示す、各信号及び各電圧のタイミングチャートである。図５ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラム動作の第２の部分を示す、各信号及び各電圧のタイミングチャートである。図５ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラムベリファイ動作の第１の部分を示す、各信号及び各電圧のタイミングチャートである。図５ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラムベリファイ動作の第２の部分を示す、各信号及び各電圧のタイミングチャートである。（ａ）は第１の従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成を示すブロック図であり、（ｂ）は第２の従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成を示すブロック図である。従来例におけるプログラム速度の問題点を説明するための図であって、ワード線ＷＬ及びグローバルビット線ＧＢＬの各電圧を示すタイミングチャートである。（ａ）は従来例に係るページバッファ回路１４Ａの詳細構成を示す回路図であり、（ｂ）は（ａ）の回路図を簡単化した回路図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

実施形態の基本回路．
図１は本発明の実施形態の基本回路に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。まず、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成について以下に説明する。

図１において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、ページバッファ回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１と、制御信号入力端子５３とを備えて構成される。なお、５２はデータ線である。

本実施形態では、グローバルビット線のプリチャージ及びディスチャージ時間を従来例に比較して短縮するために、メモリセルアレイ１０を２つのメモリバンクに２分割して２個のセルアレイＣＡ０，ＣＡ１とし、ここで、グローバルビット線ＧＢＬを２分割する。そして、これら２個のセルアレイＣＡ０，ＣＡ１の間にラッチ回路（Ｌ１）１４ａを含むページバッファ回路１４を配置し、ラッチ回路（Ｌ２）１４ｂを、セルアレイ１０においてグローバルビット線ＧＢＬの長手方向の一縁端部（セルアレイＣＡ０の外側の縁端部）に配置したことを特徴としている。なお、図１の例では、グローバルビット線ＧＢＬの長手方向とは直交する方向で２つのセクタ又はバンクで２分割している。

すなわち、従来例では、グローバルビット線ＧＢＬの長手方向で２個のページバッファ回路１４を配置しているが（図１２（ｂ））、本実施形態では、１個のページバッファ回路１４のみを配置している。ここで、ページバッファ回路１４は、所定のページ単位のデータ書き込み及び読み出しを行うために、グローバルビット線ＧＢＬの１組（ＧＢＬｅ，ＧＢＬｏ）毎に設けられたセンスアンプ回路（ＳＡ）及びデータラッチ回路（ＤＬ）１４ｃ（例えば、図２、図３Ａ、図４Ａ、図５Ａ参照）を含む。なお、センスアンプ回路（ＳＡ）は、ラッチ回路（Ｌ１）１４ａを含むいくつかの素子で構成されるものである。

図１において、メモリセルアレイ１０のワード線ＷＬ及びビット線ＧＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。

データ入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０、データ線５２及びラッチ回路（Ｌ２）１４ｂを介して、入出力端子５１とページバッファ回路１４の間でデータの転送が行われる。入出力端子５１から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は制御信号入力端子５３を介して動作ロジックコントローラ１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。

以下で説明する実施形態１〜４においては、図１の基本回路を用いて構成される。

実施形態１．
図２は本発明の実施形態１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。

図２において、セルアレイＣＡ０は複数のブロックサイズセルアレイＢＳＣＡ０を備えて構成され、各ブロックサイズセルアレイＢＳＣＡ０は、それぞれ複数のメモリセルが接続された１対のグローバルビット線ＧＢＬｅ，ＧＢＬｏを備えて構成される。ここで、１対のグローバルビット線ＧＢＬｅ，ＧＢＬｏには、スタックト・ゲート構造の電気的書き換え可能な複数の不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットが設けられ、１対のグローバルビット線ＧＢＬｅ，ＧＢＬｏはそれらの両端に設けられたグローバルビット線スイッチ回路２１，２２により、いずれか１本が選択されて両端側の回路に接続される。また、セルアレイＣＡ１は複数のブロックサイズセルアレイＢＳＣＡ１を備えて構成され、各ブロックサイズセルアレイＢＳＣＡ１は、それぞれ複数のメモリセルが接続された１対のグローバルビット線ＧＢＬｅ，ＧＢＬｏを備えて構成される。ここで、１対のグローバルビット線ＧＢＬｅ，ＧＢＬｏには、スタックト・ゲート構造の電気的書き換え可能な複数の不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットが設けられ、１対のグローバルビット線ＧＢＬｅ，ＧＢＬｏはそれらの両端に設けられたグローバルビット線スイッチ回路２３，２４により、いずれか１本が選択されて両端側の回路に接続される。

２本の差動データ線ＤＬ，ＺＤＬからなるデータ線５２はラッチ回路（Ｌ２）１４ｂの一端に接続され、その他端は、制御信号ＢＬＣＮＢにより制御されるスイッチ素子であるＭＯＳトランジスタＱ１１を介してグローバルビット線スイッチ回路２１の一端に接続される。グローバルビット線スイッチ回路２２の一端は、制御信号ＢＬＣＮ０により制御されるスイッチ素子であるＭＯＳトランジスタＱ１２を介してビット線ノード（以下、ノードという。）Ｎ１に接続される。ノードＮ１はページバッファ回路１４に接続されるとともに、制御信号ＢＬＣＮ１により制御されるスイッチ素子であるＭＯＳトランジスタＱ１３を介してグローバルビット線スイッチ回路２３の一端に接続される。

ページバッファ回路１４はデータラッチ、データセンス、データプログラム及びプログラムベリファイの機能を有し、センスアンプを構成するラッチ回路（Ｌ１）１４ａと、データを一時的に待避させて記憶するデータラッチ回路（ＤＬ）１４ｃと、制御信号ＢＬＣＬＡＭＰにより制御されるスイッチ素子であるＭＯＳトランジスタＱ１とを備えて構成される。上記ノードＮ１はＭＯＳトランジスタＱ１及びセンスノードＮ２を介してラッチ回路（Ｌ１）１４ａ及びデータラッチ回路（ＤＬ）１４ｃに接続される。

以上のように構成されたメモリセルアレイ１０とその周辺回路において、グローバルビット線スイッチ回路２４（図２の右端部、図１の最上部）を設けているが、本発明はこれに限らず、その周辺回路において特に必要がなければ、設けなくてもよい。

以上のように構成されたメモリセルアレイ１０とその周辺回路において、データを読み出すときは、ラッチ回路（Ｌ１）１４ａは、選択されたセルアレイＣＡ０又はＣＡ１のメモリセルからデータをセンスして読み出してラッチした後、セルアレイＣＡ０のグローバルビット線ＧＢＬｏ又はＧＢＬｅを介してラッチ回路Ｌ２に転送して行う。また、データをプログラム（書き込む）するときは、まず、入力データがラッチ回路（Ｌ２）１４ｂからセルアレイＣＡ０のグローバルビット線ＧＢＬｏ又はＧＢＬｅを介してラッチ回路（Ｌ１）１４ａに転送してラッチした後、ページバッファ回路１４は、選択されたセルアレイＣＡ０又はＣＡ１のメモリセルに対してデータのプログラム及びプログラムベリファイを行う。なお、ページバッファ回路１４は、２個のセルアレイＣＡ０，ＣＡ１の間のメモリセルアレイ１０の中央部に設けられているので、プログラムベリファイ時の判断のためにデータをラッチ回路（Ｌ１）１４ａからラッチ回路（Ｌ２）１４ｂに転送する必要がないという特有の効果を有する。

図２の回路では、以下に示すように、セルアレイＣＡ０，ＣＡ１（ＳＬＣ）に対してパラレルプログラミングを行うことができる。
（１）セルアレイＣＡ０の各メモリセルに対してすでにプログラム動作が開始されており、セルアレイＣＡ１のページデータをラッチ回路（Ｌ２）１４ｂにおいて受信しているものとする。また、各ＭＯＳトランジスタＱ１、Ｑ１１〜Ｑ１３はそれぞれ各制御信号ＢＬＣＬＡＭＰ，ＢＬＣＮＢ，ＢＬＣＮ０，ＢＬＣＮ１によりオフとされている。
（２）次いで、セルアレイＣＡ０のプログラムベリファイの期間（ＭＯＳトランジスタＱ１，Ｑ１２がオンされる）ののち、セルアレイＣＡ０に書き込むためのラッチ回路（Ｌ１）１４ａ内のデータをデータラッチ回路（ＤＬ）１４ｃに待避のため移動させる。
（３）そして、ラッチ回路（Ｌ２）１４ｂ内のデータをセルアレイＣＡ０のグローバルビット線ＧＢＬｏ又はＧＢＬｅを介してラッチ回路（Ｌ１）１４ａに転送し（ＭＯＳトランジスタＱ１１，Ｑ１２がオンされる）、セルアレイＣＡ１のページデータのプログラムを開始する。次いで、当該プログラムが終了すれば、制御信号ＢＬＣＮ１を用いてＭＯＳトランジスタＱ１３をオフする。
（４）制御信号ＢＬＣＮ０を用いてＭＯＳトランジスタＱ１２をオンし、データラッチ回路（ＤＬ）１４ｃ内のデータをセルアレイＣＡ０のグローバルビット線ＧＢＬｏ又はＧＢＬｅを介してラッチ回路（Ｌ１）１４ａに転送し、セルアレイＣＡ０のページデータの再プログラム（フェイルがあったメモリセルに限る）を開始し、当該プログラムを行う。これでセルアレイＣＡ０とＣＡ１において同時並行でプログラムが進行していることになる。次いで、上記（３）項と同様に、制御信号ＢＬＣＮ０を用いてＭＯＳトランジスタＱ１２をオフする。
（５）セルアレイＣＡ１の方が先にプログラムが終了するので先にプログラムベリファイに入れる。セルアレイＣＡ１に対するプログラムベリファイ期間（ＭＯＳトランジスタＱ１，Ｑ１３がオンされる）において、まず、セルアレイＣＡ１のデータについては、ページバッファ回路１４は、そのグローバルビット線ＧＢＬｏ又はＧＢＬｅの電圧をセンスすることによりラッチ回路（Ｌ１）１４ａにそのデータをラッチして元の書き込みデータを復元（以下、プリリード、あるいは前置読み出しという）後、実際のプログラムベリファイ動作を行う。当該プログラムベリファイ後、まだプログラムの必要があれば、制御信号ＢＬＣＮ１を用いてＭＯＳトランジスタＱ１３をオンして、上記（３）項と同様にプログラムを開始する。
（６）次いで、セルアレイＣＡ０のプログラムが終了するので、上記（５）項と同様に、セルアレイＣＡ０についてプログラムベリファイおよびプログラムを行う。

以上のプログラム動作はＳＬＣに対する動作であるが、ＭＬＣのメモリセルアレイ１０に対して行うときは、データラッチ回路（ＤＬ）１４ｃは複数のデータをラッチできるように構成することで行うことができる。ＭＬＣの場合、１ビット分は上記のようにグローバルビット線の電圧として利用できるが、少なくとも他のビットについてはデータラッチ回路（ＤＬ）１４ｃの増設でまかなう必要がある。

また、図２の回路では、以下に示すように、セルアレイＣＡ０，ＣＡ１（ＳＬＣ）に対してパラレル読み出しを行うことができる。
（１）制御信号ＢＬＣＬＡＭＰ，ＢＬＣＮ０，ＢＬＣＮ１を用いてそれぞれＭＯＳトランジスタＱ１，Ｑ１２，Ｑ１３をオンして、セルアレイＣＡ０，ＣＡ１の両方に対してそれらのグローバルビット線ＧＢＬｅ，ＧＢＬｏをプリチャージする。次いで、制御信号ＢＬＣＮ０により制御されるＭＯＳトランジスタＱ１２及び制御信号ＢＬＣＮ１により制御されるＭＯＳトランジスタＱ１３をオフする。
（２）まず最初に、セルアレイＣＡ０のセル電流によってグローバルビット線ＧＢＬｅ，ＧＢＬｏをディスチャージすることを開始する。
（３）次いで、所定時間後、セルアレイＣＡ１のグローバルビット線ＧＢＬｅ，ＧＢＬｏのディスチャージを開始する。所定時間待つのは、ディスチャージ終了後からセンスまでの時間をセルアレイＣＡ０とＣＡ１間で同じくするためである。
（４）制御信号ＢＬＣＮ０により制御されるＭＯＳトランジスタＱ１２をオンし、ページバッファ回路１４は、セルアレイＣＡ０の各メモリセルのセンスを開始する。ここで、センスしたデータをラッチ回路（Ｌ１）１４ａにラッチさせた後、そのデータを反転してデータラッチ回路（ＤＬ）１４ｃに転送する。
（５）次いで、制御信号ＢＬＣＮ１により制御されるＭＯＳトランジスタＱ１３をオンする一方、制御信号ＢＬＣＮ０により制御されるＭＯＳトランジスタＱ１２をオフする。そして、セルアレイＣＡ１の各メモリセルのセンスを開始する。ここで、センスしたデータをラッチ回路（Ｌ１）１４ａにラッチさせる。
（６）データラッチ回路（ＤＬ）１４ｃ内のデータと、ラッチ回路（Ｌ１）１４ａ内のデータとを互いに交換した後、ＭＯＳトランジスタＱ１，Ｑ１２，Ｑ１３をオンして、ラッチ回路（Ｌ１）１４ａ内のデータ（すなわち、セルアレイＣＡ０の各メモリセルのデータ）をセルアレイＣＡ０のグローバルビット線ＧＢＬｏ又はＧＢＬｅを介してラッチ回路（Ｌ２）１４ｂに転送してデータ線５２を介してデータ入出力バッファ５０（図１）に出力する。
（７）同様に、セルアレイＣＡ１のデータをラッチ回路（Ｌ１）１４ａから転送して、出力する。

以上の読み出しの動作例においては、ステップ（６）において、データラッチ回路（ＤＬ）１４ｃ内のデータをラッチ回路（Ｌ１）１４ａを介してラッチ回路（Ｌ２）１４ｂに転送しているが、本発明はこれに限らず、ステップ（６）において、データラッチ回路（ＤＬ）１４ｃ内のデータを直接にラッチ回路（Ｌ２）１４ｂに転送してもよい。この変形例については、第２〜第４の実施形態において適用できる。

以上の読み出し動作はＳＬＣに対する動作であるが、ＭＬＣのメモリセルアレイ１０に対して行うときは、データラッチ回路（ＤＬ）１４ｃは複数のデータをラッチできるように構成することで行うことができる。

以上説明したように、図２の回路によれば、２つのセルアレイＣＡ０，ＣＡ１に対してパラレルに時分割でプログラムすることができるとともに、パラレルに時分割でデータの読み出しを行うことができる。図１及び図２の回路では、そのチップサイズを従来例に比較して小さくすることができ、上述のようにパラレルに時分割で行うので、メモリセルからページバッファへの読出速度を大幅に改善することができる。

実施形態２．
図３Ａは本発明の実施形態２に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。図２の回路では、ページバッファ回路１４へのデータ又はページバッファ回路１４からのデータを、セルアレイＣＡ０のグローバルビット線ＧＢＬｏ又はＧＢＬｅを介して転送しているが、図３Ａの回路では、図２の回路に比較して以下の点が異なる。
（１）マルチレイヤのデバイスを用いて、ノードＮ１とラッチ回路（Ｌ２）１４ｂとを接続するデータビット線ＤＢＬを、メモリセルよりも上層の別のレイヤーに設けたことを特徴としている。ここで、２つのレイヤー間はビア導体を介して接続することができる。
以下、相違点について以下に説明する。

図３Ａにおいて、ラッチ回路（Ｌ２）１４ｂは、制御信号ＤＳＷ０によって制御されるＭＯＳトランジスタＱ１４、データビット線ＤＢＬ、並びに、制御信号ＤＳＷ１によって制御されるＭＯＳトランジスタＱ１５を介してノードＮ１に接続される。データビット線ＤＢＬはグローバルビット線ＧＢＬよりも太いメタル線で構成できるので、速度制限を緩和することができる。これにより、データ転送は、パラレルプログラム及びパラレル読み出し動作において、図２の回路に比較して簡単なシーケンスとなり、その転送速度が高速になるという特有の効果を有する。

また、図２のＭＯＳトランジスタＱ１１は例えば高電圧ＭＯＳトランジスタで構成されてそのサイズが大きいが、図３Ａの回路で新たに追加したＭＯＳトランジスタＱ１４，Ｑ１５は低電圧ＭＯＳトランジスタで構成できるので当該デバイスのチップサイズを小さくできる。

さらに、データビット線ＤＢＬの線間ピッチを、１対のグローバルビット線ＧＢＬｅ，ＧＢＬｏからなるグローバルビット線対のピッチ間で同等に実現できるときは、別のデータビット線ＤＢＬをデータラッチ回路（ＤＬ）１４ｃと同様に用いることができる。例えば、もし別のデータビット線ＤＢＬをセルアレイＣＡ１のために形成すれば、ＭＬＣ動作時のデータラッチ回路（ＤＬ）１４ｃの個数を減少させることができる。ここで、データビット線ＤＢＬ又は上記別のデータビット線の浮遊容量とスイッチ素子であるＭＯＳトランジスタＱ１５等（これらは、ＭＯＳトランジスタＱ１５と、当該ＭＯＳトランジスタＱ１５と対応する、上記別のデータビット線上の位置に別のスイッチ素子であるＭＯＳトランジスタとを含む）とからなるダイナミックラッチ回路を、データラッチ回路（ＤＬ）１４ｃとして用いることができる。

またさらに、２つのセルアレイＣＡ０，ＣＡ１を１つのメモリブロックとして用いて、それぞれ２ページのパラレル動作を実現してもよい。

以上説明したように、図３Ａの回路によれば、２つのセルアレイＣＡ０，ＣＡ１に対してパラレルに時分割でプログラムすることができるとともに、パラレルに時分割でデータの読み出しを行うことができる。図２及び図３Ａの回路では、そのチップサイズを従来例に比較して小さくすることができ、上述のようにパラレルに時分割で行うので、メモリセルからページバッファへの読出速度を大幅に改善することができる。

なお、図３Ａにおいて、グローバルビット線スイッチ回路２１，２４については、設けなくてもよい。

図３Ｂは図３Ａの変形例の回路を示す回路図である。データビット線ＤＢＬの線間ピッチを、１対のグローバルビット線ＧＢＬｅ，ＧＢＬｏからなるグローバルビット線対のピッチ間よりも大きくしなければならないときは、１本のデータビット線ＤＢＬを互いに隣接する２つのページバッファ回路１４を用いて、時分割多重で共用してもよい。例えば、図３Ｂに示すように、制御信号ＤＳＷ０−０により制御されるスイッチ素子であるＭＯＳトランジスタＱ１４−０と、制御信号ＤＳＷ０−１により制御されるスイッチ素子であるＭＯＳトランジスタＱ１４−１と、制御信号ＤＳＷ１−０により制御されるスイッチ素子であるＭＯＳトランジスタＱ１５−０と、制御信号ＤＳＷ１−１により制御されるスイッチ素子であるＭＯＳトランジスタＱ１５−１とを用いて、対応する１対のＭＯＳトランジスタ（Ｑ１４−０とＱ１５−０、もしくはＱ１４−１とＱ１５−１）をオンする一方、他方の対のＭＯＳトランジスタをオフすることで、１本のデータビット線ＤＢＬを介してデータ伝送するときに当該データビット線ＤＢＬを時分割多重で共用することができる。

実施形態３．
図４Ａは本発明の実施形態３に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１０とその周辺回路の構成を示す回路図であり、図４Ｂは図４Ａのグローバルビット線スイッチ回路部２５の詳細構成を示す回路図である。ここで、実施形態３は実施形態１の回路を具体的に図示した具体例である。

図４Ａの回路は、図２の回路に比較して以下の点が異なる。
（１）ブロックサイズセルアレイＢＳＣＡ０，ＢＳＣＡ１において、選択ゲートトランジスタＳＧ１，ＳＧ２を含む、複数ｎ個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣｎを直列接続してＮＡＮＤセルユニットがグローバルビット線ＧＢＬｏ０，ＧＢＬｅ０に接続されていることを明示した。ここで、ロウ方向に並ぶ各メモリセルＭＣ０〜ＭＣｎの制御ゲートはそれぞれ共通にワード線ＷＬ０〜ＷＬｎに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ０，ＳＧＳ０又はＳＧＤ１，ＳＧＳ１に接続される。１本のワード線（ＷＬ０〜ＷＬｎのうちの１本）により選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニット範囲がデータ消去の単位である１ブロックとなる。
（２）グローバルビット線スイッチ回路２１は、制御信号ＢＬＳＢｅ，ＢＬＳＢｏにより切り替え制御されることを明示した。
（３）グローバルビット線スイッチ回路２２は、制御信号ＹＢＬｅ０，ＹＢＬｏ０，ＢＬＳｅ０，ＢＬＳｏ０，ＶＩＲＰＷＲ０により切り替え制御されることを明示した。なお、グローバルビット線スイッチ回路２２及びＭＯＳトランジスタＱ１２は図４Ｂのグローバルビット線スイッチ回路部２５を構成する。
（４）グローバルビット線スイッチ回路２３は、制御信号ＹＢＬｅ１，ＹＢＬｏ１，ＢＬＳｅ１，ＢＬＳｏ１，ＶＩＲＰＷＲ１により切り替え制御されることを明示した。
（５）ページバッファ回路１４において、ノードＮ１（ＴＯＢＬ）は、制御信号ＢＬＣＬＡＭＰによって制御されるＭＯＳトランジスタＱ１を介してセンスノードＮ２（ＳＮＳ）に接続される。センスノードＮ２は、例えばＭＬＣのためにｎ個の選択ゲートトランジスタＱ４（それぞれ制御信号ＳＥＬ０〜ＳＥＬｎにより制御される）及びデータラッチＤＬ０〜ＤＬｎとがそれぞれ直列接続されてなるデータラッチ回路１４ｃに接続されるとともに、制御信号ＢＬＣＤにより制御されるＭＯＳトランジスタＱ２を介してラッチ回路（Ｌ１）１４ａに接続される。なお、センスノードＮ２は、プリチャージ制御信号ＢＬＰＲＥにより制御されるＭＯＳトランジスタＱ３を介して所定の電圧Ｖ１に接続される。なお、図４Ａに示すデータラッチ回路１４ｃは図１４に示した回路と異なっているが、これは図１４の回路を多重に置く必要はないことで簡略化しているものである。

図４Ｂにおいて、グローバルビット線スイッチ回路部２５は、グローバルビット線ＧＢＬｅ０，ＧＢＬｏ０を選択的にノードＮ１（ＴＯＢＬ）に切り替えて接続する回路であって、グローバルビット線スイッチ回路２２と、制御信号ＢＬＣＮ０により制御されるＭＯＳトランジスタＱ２５とを備えて構成される。ここで、グローバルビット線スイッチ回路２２は、
（１）制御信号ＹＢＬｅ０
により制御されるＭＯＳトランジスタＱ２１と、
（２）制御信号ＹＢＬｏ０により制御されるＭＯＳトランジスタＱ２２と、
（３）制御信号ＢＬＳｅ０により制御されるＭＯＳトランジスタＱ２３と、
（４）制御信号ＢＬＳｏ０により制御されるＭＯＳトランジスタＱ２４と
を備えて構成される。なお、他のグローバルビット線スイッチ回路２１，２３，２４についても、制御信号は異なるが、図４Ｂのグローバルビット線スイッチ回路２２と同様に構成される。なお、回路構成や配線構造によっては、ＭＯＳトランジスタＱ２５は、制御信号ＢＬＳｅ０により制御されるＭＯＳトランジスタＱ２３と制御信号ＢＬＳｏ０により制御されるＭＯＳトランジスタＱ２４とで代用することができ、他のグローバルビット線スイッチ回路２１，２３，２４についても同様である。

以上のように構成された、実施形態３に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１０とその周辺回路における、読み出し動作、プログラム動作、及びプログラムベリファイ動作について以下に説明する。

図６Ａ及び図６Ｂは図４ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作を示す、各信号及び各電圧のタイミングチャートである。図６Ａ〜図１１Ｂにおいて、主要な記号は以下の通りである。
（１）電圧Ｖｐｂ：ＭＯＳトランジスタで電源電圧Ｖｄｄを通すレベルの電圧；
（２）電圧Ｖｄｄ：電源電圧；
（３）電圧Ｖｓｓ：接地電圧；
（４）電圧Ｖｓｇ：選択ゲートトランジスタをオンするための電圧；
（５）電圧Ｖｐａｓｓ（Unselected）：非選択メモリセルに対するパス電圧；
（６）電圧Ｖｒｅａｄ（Selected）：選択メモリセルに対する読み出し電圧；
（７）電圧Ｖｇｂｌ＋Ｖｔ：グローバルビット線ＧＢＬｅ０，ＧＢＬｏ０，ＧＢＬｅ１，ＧＢＬｏ１の電圧に所定の電圧Ｖｔを加算した電圧；
（８）電圧Ｖｓｅｎ＋Ｖｔｈ：センス電圧ＶｓｅｎにＭＯＳトランジスタのしきい値電圧Ｖｔｈを加算した電圧；
（９）PGM Cell：プログラムセル＝データが書き込まれたメモリセル；
（１０）ERS Cell：消去セル＝データが消去されたメモリセル；
（１１）Erase and Inhibit Data：データが消去レベル保持及び書き込み禁止される電圧；
（１２）Program Data：データが書き込みされる電圧。

図６Ａ及び図６Ｂの読み出し動作は以下の期間Ｔ１〜Ｔ１５を含む。

Ｔ１（時刻ｔ２〜ｔ３）：メモリセルからのデータ読み出しのために両方のセルアレイＣＡ０，ＣＡ１のグローバルビット線ＧＢＬｅ０，ＧＢＬｏ０，ＧＢＬｅ１，ＧＢＬｏ１に対してプリチャージを行う。本例では、グローバルビット線ＧＢＬｅ０およびＧＢＬｅ１が選択されたときを示すので、非選択のグローバルビット線ＧＢＬｏ０およびＧＢＬｏ１は接地電圧Ｖｓｓに固定される。
Ｔ２（時刻ｔ４〜ｔ６）：メモリセル電流によりグローバルビット線ＧＢＬｅ０上の電荷をディスチャージする（以下、「グローバルビット線をディスチャージする」という。）。
Ｔ３（時刻ｔ７〜ｔ８）：ページバッファ回路１４は、セルアレイＣＡ０の各メモリセルのデータをセンスしてラッチ回路（Ｌ１）１４ａに格納する。
Ｔ４（時刻ｔ７〜ｔ９）：データ転送のためにグローバルビット線ＧＢＬｅ０，ＧＢＬｏ０をプリチャージする。これは、Ｔ３とＴ５の設定時間を利用してバックグラウンドで行っている。
Ｔ５（時刻ｔ９〜ｔ１０）：期間Ｔ３でセンスしたデータをラッチ回路（Ｌ１）１４ａからデータラッチ回路１４ｃ内のデータラッチＤＬ０に転送する。
Ｔ６（時刻ｔ１０〜ｔ１１）：セルアレイＣＡ１のデータセンスのための設定を行う。
Ｔ７（時刻ｔ１１〜ｔ１３）：メモリセル電流によりグローバルビット線ＧＢＬｅ１をディスチャージする。
Ｔ８（時刻ｔ１４〜ｔ１５）：ページバッファ回路１４は、セルアレイＣＡ１の各メモリセルのデータをセンスしてラッチ回路（Ｌ１）１４ａに格納する。
Ｔ９（時刻ｔ１５〜ｔ１７）：セルアレイＣＡ０の各メモリセルのデータを転送するための設定を行う。
Ｔ１０（時刻ｔ１７〜ｔ１８）：データラッチ回路１４ｃに格納されたセルアレイＣＡ０の各メモリセルのデータを、グローバルビット線ＧＢＬｅ０，ＧＢＬｏ０を介してラッチ回路（Ｌ２）１４ｂに転送する。
Ｔ１１（時刻ｔ１８〜ｔ１９）：セルアレイＣＡ０の各メモリセルのデータを、ラッチ回路（Ｌ２）１４ｂからデータ線５２のＤＬおよびＺＤＬに出力する。
Ｔ１２（時刻ｔ１８〜ｔ２０）：セルアレイＣＡ１の各メモリセルのデータを転送するための設定を行う。
Ｔ１３（時刻ｔ２０〜ｔ２１）：ラッチ回路（Ｌ１）１４ａに格納されたセルアレイＣＡ１の各メモリセルのデータを、グローバルビット線ＧＢＬｅ０，ＧＢＬｏ０を介してラッチ回路（Ｌ２）１４ｂに転送する。
Ｔ１４（時刻ｔ２１〜ｔ２２）：セルアレイＣＡ１の各メモリセルのデータを、ラッチ回路（Ｌ２）１４ｂからデータ線５２のＤＬおよびＺＤＬに出力する。
Ｔ１５（時刻ｔ２２〜ｔ２３）：図４Ａの回路の動作をリセットする。

以上説明したように、本実施形態に係る図４Ａ及び図４Ｂの動作によれば、各セルアレイＣＡ０，ＣＡ１の各メモリセルに格納されたデータをそれぞれ読み出して、グローバルビット線ＧＢＬｅ０，ＧＢＬｏ０を介してラッチ回路（Ｌ２）１４ｂに転送し、読み出し動作を行うことができる。

なお、グローバルビット線およびワード線のプリチャージおよびディスチャージは数マイクロ秒かかるのに対して、他の信号やノードの電圧は０．１マイクロ秒のレベルであるので、セルアレイＣＡ０のセンスＴ３からセルアレイＣＡ１のグローバルビット線ＧＢＬｅ１のディスチャージ開始ｔ１１までの時間は０．５〜１マイクロ秒程度と短い。また、逆にこの時間を見越して、セルアレイＣＡ１のグローバルビット線ＧＢＬｅ１のディスチャージ開始をｔ５とｔ６の間に設定して時間の短縮を計ることが可能である。これにより、セルアレイＣＡ１のグローバルビット線ＧＢＬｅ１のディスチャージ時間の大半を見えなくすることができる。

図７Ａ及び図７Ｂは図４ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラム動作を示す、各信号及び各電圧のタイミングチャートである。図７Ａ及び図７Ｂのプログラム動作は以下の期間Ｔ３１〜Ｔ４６を含む。なお、本例では、グローバルビット線ＧＢＬｅ０およびＧＢＬｅ１が選択されたときを示すので、非選択のグローバルビット線ＧＢＬｏ０およびＧＢＬｏ１はプログラム動作でワード線に高電圧が印加されている期間は電源電圧Ｖｄｄに固定される。

Ｔ３１（時刻ｔ３２〜ｔ３３）：セルアレイＣＡ０の各メモリセルに対してデータを入力して転送するためにグローバルビット線ＧＢＬｅ０，ＧＢＬｏ０をプリチャージする。
Ｔ３２（時刻ｔ３３〜ｔ３４）：ラッチ回路（Ｌ２）１４ｂ内のデータを、グローバルビット線ＧＢＬｅ０，ＧＢＬｏ０を介してラッチ回路（Ｌ１）１４ａに転送する。
Ｔ３３（時刻ｔ３４〜ｔ３５）：セルアレイＣＡ０の各メモリセルに対するプログラムのためにグローバルビット線ＧＢＬｅ０，ＧＢＬｏ０をプリチャージする。
Ｔ３４（時刻ｔ３４〜ｔ４０）：セルアレイＣＡ１の各メモリセルに対するプログラムのために、プログラムすべきデータを、図４Ａの回路の周辺回路からラッチ回路（Ｌ２）１４ｂに転送するための期間である。
Ｔ３５（時刻ｔ３５〜ｔ３６）：ページバッファ回路１４は、ラッチ回路（Ｌ１）１４ａ内のデータを、セルアレイＣＡ０の各メモリセルに接続されかつ選択されたグローバルビット線ＧＢＬｅ０に入力させる。
Ｔ３６（時刻ｔ３６〜ｔ４１）：セルアレイＣＡ０の各メモリセルに対してプログラムパルスを用いてデータのプログラムを行う。
Ｔ３７（時刻ｔ３７〜ｔ３９）：セルアレイＣＡ０の各メモリセルに対してプログラムされるデータを、データラッチ回路（ＤＬ）１４ｃに転送する。
Ｔ３８（時刻ｔ４１〜ｔ４２）：セルアレイＣＡ０の各メモリセルに接続されたワード線ＷＬ０〜ＷＬｎをリセットする。
Ｔ３９（時刻ｔ４２〜ｔ４３）：セルアレイＣＡ１の各メモリセルに対するプログラムのためにグローバルビット線ＧＢＬｅ１，ＧＢＬｏ１をプリチャージする。
Ｔ４０（時刻ｔ４３〜ｔ４４）：ラッチ回路（Ｌ２）１４ｂに格納されたデータを、グローバルビット線ＧＢＬｅ０，ＧＢＬｏ０を介してラッチ回路（Ｌ１）１４ａに転送する。
Ｔ４１（時刻ｔ４４〜ｔ４５）：セルアレイＣＡ１の各メモリセルに対するプログラムの設定のためにグローバルビット線ＧＢＬｅ１，ＧＢＬｏ１をプリチャージする。
Ｔ４２（時刻ｔ４５〜ｔ４６）：ページバッファ回路１４は、ラッチ回路（Ｌ１）１４ａ内のデータを、セルアレイＣＡ１の各メモリセルに接続されかつ選択されたグローバルビット線ＧＢＬｅ１に入力させる。
Ｔ４３（時刻ｔ４６〜ｔ４８）：セルアレイＣＡ１の各メモリセルに対してプログラムパルスを用いてデータのプログラムを行う。
Ｔ４４（時刻ｔ４８〜ｔ４９）：セルアレイＣＡ１の各メモリセルに接続されたワード線ＷＬ０〜ＷＬｎをリセットする。
Ｔ４５（時刻ｔ４９〜ｔ５０）：上記プログラム動作をリセットする。
Ｔ４６（時刻ｔ５１〜ｔ５２）：セルアレイＣＡ０およびＣＡ１の各メモリセルに対してプログラムベリファイを行い、セルアレイＣＡ０およびＣＡ１の各メモリセルに対してその判断処理を行い、各々まだプログラムを継続するかあるいは終了の動作を行う。なお、セルアレイＣＡ１のプログラムベリファイに当たっては、その前に、図２の回路のパラレルプログラミングの特徴（５）において上述したように、セルアレイＣＡ１の各メモリセルからプリリード（前置読み出し）を行う。

以上説明したように、本実施形態に係る図７Ａ及び図７Ｂの動作によれば、各セルアレイＣＡ０，ＣＡ１の各メモリセルに対してプログラムすべきデータをそれぞれラッチ回路（Ｌ２）１４ｂからグローバルビット線ＧＢＬｅ０，ＧＢＬｏ０を介してラッチ回路（Ｌ１）１４ａに転送し、ページバッファ回路１４は当該データを各セルアレイＣＡ０，ＣＡ１の各メモリセルに対して順次プログラムすることができる。

ここで、図７は、セルアレイＣＡ０のプログラムが終わってからセルアレイＣＡ１のプログラムに移るタイミングの場合を示しているが、例えば、セルアレイＣＡ０への書き込みデータをラッチ回路（Ｌ１）１４ａに転送した後すぐにそれをデータラッチ回路１４ｃに格納し、続けてセルアレイＣＡ１への書き込みデータをラッチ回路（Ｌ１）１４ａに転送して、セルアレイＣＡ０及びＣＡ１のプログラムに移ることもできる。また、その場合、セルアレイＣＡ１のプログラムを先に行うため、グローバルビット線ＧＢＬｅ１，ＧＢＬｏ１のプリチャージ、ラッチ回路（Ｌ１）１４ａに転送された書込みデータのグローバルビット線ＧＢＬｅ１電圧への反映とシーケンスを進めるが、該セルアレイＣＡ１のＧＢＬｅ１，ＧＢＬｏ１のプリチャージが終わった時点からセルアレイＣＡ０のグローバルビット線ＧＢＬｅ０，ＧＢＬｏ０のプリチャージを開始するようにしてプログラムのシーケンスを進めて、セルアレイＣＡ０とＣＡ１のプログラム動作をほぼ同時に行うこともできる。もちろんグローバルビット線ＧＢＬｅ０，ＧＢＬｏ０，ＧＢＬｅ１，ＧＢＬｏ１は同時にプリチャージができるが、大電流が流れるので好ましくはない。また、グローバルビット線のプリチャージとディスチャージには数マイクロ秒、プログラムパルス幅は１０〜３０マイクロ秒、その他は各ステップ０．１マイクロ秒程度なので、このシーケンスでパラレル書き込みを実現できる。

図８Ａ及び図８Ｂは図４ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラムベリファイ動作を示す、各信号及び各電圧のタイミングチャートである。図８Ａ及び図８Ｂのプログラム動作は以下の期間Ｔ６１〜Ｔ８３を含む。

Ｔ６１（時刻ｔ６２〜ｔ６３）：セルアレイＣＡ０の各メモリセルに対してデータを入力して転送するためにグローバルビット線ＧＢＬｅ０，ＧＢＬｏ０をプリチャージする。
Ｔ６２（時刻ｔ６３〜ｔ６４）：ラッチ回路（Ｌ２）１４ｂ内のデータを、グローバルビット線ＧＢＬｅ０，ＧＢＬｏ０を介してラッチ回路（Ｌ１）１４ａに転送する。
Ｔ６３（時刻ｔ６４〜ｔ６５）：セルアレイＣＡ０の各メモリセルに対するプログラムデータの設定のためにグローバルビット線ＧＢＬｅ０，ＧＢＬｏ０をプリチャージする。
Ｔ６４（時刻ｔ６４〜ｔ７０）：セルアレイＣＡ１の各メモリセルに対するプログラムのために、プログラムすべきデータを、図４Ａの回路の周辺回路からラッチ回路（Ｌ２）１４ｂに転送するための期間である。
Ｔ６５（時刻ｔ６５〜ｔ６６）：ページバッファ回路１４は、ラッチ回路（Ｌ１）１４ａ内のデータを、セルアレイＣＡ０の各メモリセルに接続されかつ選択されたグローバルビット線ＧＢＬｅ０あるいはＧＢＬｏ０に入力させる。
Ｔ６６（時刻ｔ６６〜ｔ７１）：セルアレイＣＡ０の各メモリセルに対してプログラムパルスを用いてデータのプログラムを行う。
Ｔ６７（時刻ｔ６７〜ｔ６９）：セルアレイＣＡ０の各メモリセルに対してプログラムされるデータを、データラッチ回路（ＤＬ）１４ｃに転送する。
Ｔ６８（時刻ｔ７１〜ｔ７２）：セルアレイＣＡ０の各メモリセルに接続されたワード線ＷＬ０〜ＷＬｎをリセットする。
Ｔ６９（時刻ｔ７２〜ｔ７３）：セルアレイＣＡ１の各メモリセルに対するプログラムのためにグローバルビット線ＧＢＬｅ１，ＧＢＬｏ１をプリチャージする。
Ｔ７０（時刻ｔ７３〜ｔ７４）：ラッチ回路（Ｌ２）１４ｂに格納されたデータを、グローバルビット線ＧＢＬｅ０，ＧＢＬｏ０を介してラッチ回路（Ｌ１）１４ａに転送する。
Ｔ７１（時刻ｔ７４〜ｔ７５）：セルアレイＣＡ１の各メモリセルに対するプログラムの設定のためにグローバルビット線ＧＢＬｅ１，ＧＢＬｏ１をプリチャージする。
Ｔ７２（時刻ｔ７５〜ｔ７６）：ページバッファ回路１４は、ラッチ回路（Ｌ１）１４ａ内のデータを、セルアレイＣＡ１の各メモリセルに接続されかつ選択されたグローバルビット線ＧＢＬｅ１あるいはＧＢＬｏ１に入力させる。
Ｔ７３（時刻ｔ７６〜ｔ８６）：セルアレイＣＡ１の各メモリセルに対してプログラムパルスを用いてデータのプログラムを行う。
Ｔ７４（時刻ｔ７７〜ｔ７９）：グローバルビット線スイッチＱ１３をｔ７７で信号ＢＬＣＮ１でオフしてセルアレイＣＡ１を切り離した（プログラムは継続される）後、セルアレイＣＡ０の各メモリセルにプログラムすべきデータを、データラッチ回路（ＤＬ）１４ｃからラッチ回路（Ｌ１）１４ａに転送する。
Ｔ７５（時刻ｔ８０〜ｔ８３）：セルアレイＣＡ０の各メモリセルに対してプログラムベリファイ動作（読み出し動作を含む）を行う。
Ｔ７６（時刻ｔ８３〜ｔ８４）：セルアレイＣＡ０の各メモリセル内のデータに対して判断処理を行う。
Ｔ７７（時刻ｔ８４〜ｔ８５）：セルアレイＣＡ０の各メモリセルにプログラムすべきデータを入力するために、グローバルビット線ＧＢＬｅ，ＧＢＬｏをプリチャージする。
Ｔ７８（時刻ｔ８５〜ｔ８６）：ページバッファ回路１４は、ラッチ回路（Ｌ１）１４ａ内のデータを、セルアレイＣＡ０の各メモリセルに接続されかつ選択されたグローバルビット線ＧＢＬｅ０あるいはＧＢＬｏ０に入力させる。
Ｔ７９（時刻ｔ８６〜ｔ８８）：セルアレイＣＡ１の各メモリセルに接続されたワード線ＷＬ０〜ＷＬｎをリセットする。
Ｔ８０（時刻ｔ８６〜ｔ９１）：セルアレイＣＡ０の各メモリセルに対してプログラムパルスを用いてデータのプログラムを行う。
Ｔ８１（時刻ｔ８８〜ｔ９１）：セルアレイＣＡ１の各メモリセル内のデータのベリファイ及び判断処理のために、グローバルビット線ＧＢＬｅ１又はＧＢＬｏ１からのデータをラッチ回路（Ｌ１）１４ａにプリリード（前置読み出し）する。
Ｔ８２（時刻ｔ９１〜ｔ９２）：セルアレイＣＡ１の各メモリセルに対してプログラムベリファイ及び判断処理を行う。

以上説明したように、本実施形態に係る図８Ａ及び図８Ｂの動作によれば、各セルアレイＣＡ０，ＣＡ１の各メモリセルに対して順次プログラムベリファイを行うことができる。本例によれば、セルアレイＣＡ１のプログラム中にセルアレイＣＡ０のプログラムベリファイを行っており、また、セルアレイＣＡ０のプログラム中にセルアレイＣＡ１のプログラムベリファイを行うので、プログラムベリファイの時間を見かけ上無くせるという特徴がある。なお、本例においても、セルアレイＣＡ０及びＣＡ１の書き込みデータをページバッファ１４にロードしてからプログラムやベリファイをほぼ同時に順次シーケンスに投入することなどの変形ももちろん可能であることは言うまでもない。

実施形態４．
図５Ａは本発明の実施形態４に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。ここで、実施形態４は実施形態２の回路を具体的に図示した具体例である。

図５Ａの回路は、図４Ａの回路に比較して以下の点が異なる。
（１）マルチレイヤのデバイスを用いて、ノードＮ１とラッチ回路（Ｌ２）１４ｂとを接続するデータビット線ＤＢＬを、メモリセルよりも上層の別のレイヤーに設けたことを特徴としている。ここで、２つのレイヤー間はビア導体を介して接続することができる。
以下、相違点について以下に説明する。

図５Ａにおいて、ラッチ回路（Ｌ２）１４ｂは、制御信号ＤＳＷ０によって制御されるＭＯＳトランジスタＱ１４、データビット線ＤＢＬ、並びに、制御信号ＤＳＷ１によって制御されるＭＯＳトランジスタＱ１５を介してノードＮ１に接続される。データビット線ＤＢＬはグローバルビット線ＧＢＬよりも太いメタル線で構成できることと、グローバルビット線ＧＢＬにつながるメモリセルへの接続部分の負荷がないので、速度制限を大きく緩和することができる。これにより、データ転送は、パラレルプログラム及びパラレル読み出し動作において、図３Ａの回路に比較して簡単なシーケンスとなり、その転送速度が高速になるという特有の効果を有する。

図９Ａ及び図９Ｂは図５ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し動作を示す、各信号及び各電圧のタイミングチャートである。図９Ａ及び図９Ｂの読み出し動作は以下の期間Ｔ１０１〜Ｔ１１１を含む。なお、データビット線ＤＢＬは電源電圧Ｖｄｄによりプリチャージされている。

Ｔ１０１（時刻ｔ１０２〜ｔ１０３）：メモリセルからのデータ読み出しのために両方のセルアレイＣＡ０，ＣＡ１のグローバルビット線ＧＢＬｅ０，ＧＢＬｏ０，ＧＢＬｅ１，ＧＢＬｏ１に対してプリチャージを行う。なお、本例では、グローバルビット線ＧＢＬｅ０およびＧＢＬｅ１が選択されたときを示すので、非選択のグローバルビット線ＧＢＬｏ０およびＧＢＬｏ１は接地電圧Ｖｓｓに固定される。
Ｔ１０２（時刻ｔ１０４〜ｔ１０６）：メモリセル電流によりグローバルビット線ＧＢＬｅ０，ＧＢＬｅ１をディスチャージする。
Ｔ１０３（時刻ｔ１０７〜ｔ１０８）：ページバッファ回路１４は、セルアレイＣＡ０の各メモリセルのデータをセンスしてラッチ回路（Ｌ１）１４ａに格納する。
Ｔ１０４（時刻ｔ１０８〜ｔ１１０）：期間Ｔ１０３でセンスしたデータをラッチ回路（Ｌ１）１４ａからデータラッチ回路１４ｃ内のデータラッチＤＬ０に転送する。
Ｔ１０５（時刻ｔ１１１〜ｔ１１２）：セルアレイＣＡ１の各メモリセルからのデータを、グローバルビット線ＧＢＬｅ１からページバッファ回路１４に転送する。
Ｔ１０６（時刻ｔ１１３〜ｔ１１４）：ページバッファ回路１４は、セルアレイＣＡ１の各メモリセルのデータをセンスしてラッチ回路（Ｌ１）１４ａに格納する。
Ｔ１０７（時刻ｔ１１５〜ｔ１１６）：データラッチ回路１４ｃ内のデータラッチＤＬ０に格納された、セルアレイＣＡ０の各メモリセルのデータをデータラッチＤＬ０からデータビット線ＤＢＬを介してラッチ回路（Ｌ２）１４ｂに転送する。
Ｔ１０８（時刻ｔ１１６〜ｔ１１７）：セルアレイＣＡ０の各メモリセルのデータを、ラッチ回路（Ｌ２）１４ｂからデータ線５２のＤＬおよびＺＤＬに出力する。
Ｔ１０９（時刻ｔ１１７〜ｔ１１９）：ラッチ回路（Ｌ１）１４ａに格納された、セルアレイＣＡ１の各メモリセルのデータをラッチ回路（Ｌ１）１４ａからデータビット線ＤＢＬを介してラッチ回路（Ｌ２）１４ｂに転送する。
Ｔ１１０（時刻ｔ１１９〜ｔ１２０）：セルアレイＣＡ１の各メモリセルのデータを、ラッチ回路（Ｌ２）１４ｂからデータ線５２のＤＬおよびＺＤＬに出力する。
Ｔ１１１（時刻ｔ１２０〜）：上記読み出し動作のリセットを行う。

以上説明したように、本実施形態に係る図４Ａ及び図４Ｂの動作によれば、各セルアレイＣＡ０，ＣＡ１の各メモリセルに格納されたデータをそれぞれ読み出して、データビット線ＤＢＬを介してラッチ回路（Ｌ２）１４ｂに転送し、読み出し動作を行うことができる。なお、本例では、選択グローバルビット線ＧＢＬｅ０，ＧＢＬｅ１の同時プリチャージ、同時ディスチャージを行っており、従ってディスチャージからセンスまでの時間がセルアレイＣＡ０とＣＡ１で変わってくるが、動作ステップ数を考慮して少しそれらのタイミングをずらしていっしょにすることも容易である。

図１０Ａ及び図１０Ｂは図５ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラム動作を示す、各信号及び各電圧のタイミングチャートである。図１０Ａ及び図１０Ｂのプログラム動作は以下の期間Ｔ１３１〜Ｔ１４６を含む。

Ｔ１３１（時刻ｔ１３２〜ｔ１３３）：セルアレイＣＡ０の各メモリセルに対してデータを入力して転送するためにデータビット線ＤＢＬをプリチャージする。
Ｔ１３２（時刻ｔ１３３〜ｔ１３４）：セルアレイＣＡ０の各メモリセルにプログラムすべきラッチ回路（Ｌ２）１４ｂ内のデータを、データビット線ＤＢＬを介してラッチ回路（Ｌ１）１４ａに転送する。
Ｔ１３３（時刻ｔ１３４〜ｔ１３５）：セルアレイＣＡ０の各メモリセルに対するプログラムのためにグローバルビット線ＧＢＬｅ０，ＧＢＬｏ０をプリチャージする。
Ｔ１３４（時刻ｔ１３４〜ｔ１４０）：セルアレイＣＡ１の各メモリセルに対するプログラムのために、プログラムすべきデータを、図５Ａの回路の周辺回路からラッチ回路（Ｌ２）１４ｂに転送するための期間である。
Ｔ１３５（時刻ｔ１３５〜ｔ１３６）：ページバッファ回路１４は、ラッチ回路（Ｌ１）１４ａ内のデータを、セルアレイＣＡ０の各メモリセルに接続されかつ選択されたグローバルビット線ＧＢＬｅ０あるいはＧＢＬｏ０に入力させる。
Ｔ１３６（時刻ｔ１３６〜ｔ１４２）：セルアレイＣＡ０の各メモリセルに対してプログラムパルスを用いてデータのプログラムを行う。
Ｔ１３７（時刻ｔ１３７〜ｔ１３９）：セルアレイＣＡ０の各メモリセルに対してプログラムされるデータを、データラッチ回路（ＤＬ）１４ｃに転送する。
Ｔ１３８（時刻ｔ１４０〜ｔ１４１）：セルアレイＣＡ１の各メモリセルに対してデータを入力して転送するためにデータビット線ＤＢＬをプリチャージする。
Ｔ１３９（時刻ｔ１４１〜ｔ１４２）：セルアレイＣＡ１の各メモリセルにプログラムすべきラッチ回路（Ｌ２）１４ｂ内のデータを、データビット線ＤＢＬを介してラッチ回路（Ｌ１）１４ａに転送する。
Ｔ１４０（時刻ｔ１４２〜ｔ１４３）：セルアレイＣＡ１の各メモリセルに対するプログラムの設定のためにグローバルビット線ＧＢＬｅ１，ＧＢＬｏ１をプリチャージする。
Ｔ１４１（時刻ｔ１４２〜ｔ１４４）：セルアレイＣＡ０の各メモリセルに接続されたワード線ＷＬ０〜ＷＬｎをリセットする。
Ｔ１４２（時刻ｔ１４３〜ｔ１４５）：ページバッファ回路１４は、ラッチ回路（Ｌ１）１４ａ内のデータを、セルアレイＣＡ１の各メモリセルに接続されかつ選択されたグローバルビット線ＧＢＬｅ１あるいはＧＢＬｏ１に入力させる。
Ｔ１４３（時刻ｔ１４５〜ｔ１４８）：セルアレイＣＡ１の各メモリセルに対してプログラムパルスを用いてデータのプログラムを行う。
Ｔ１４４（時刻ｔ１４８〜ｔ１４９）：セルアレイＣＡ１の各メモリセルに接続されたワード線ＷＬ０〜ＷＬｎをリセットする。
Ｔ１４５（時刻ｔ１４９〜ｔ１５０）：上記プログラム動作をリセットする。
Ｔ１４６（時刻ｔ１５１〜ｔ１５２）：セルアレイＣＡ０およびＣＡ１の各メモリセルに対してプログラムベリファイを行い、セルアレイＣＡ０およびＣＡ１の各メモリセルに対してその判断処理を行い、各々まだプログラムを継続するかあるいは終了の動作を行う。なお、セルアレイＣＡ１のプログラムベリファイに当たっては、その前に、図２の回路のパラレルプログラミングの特徴（５）において上述したように、セルアレイＣＡ１の各メモリセルからプリリード（前置読み出し）を行う。

以上説明したように、本実施形態に係る図１０Ａ及び図１０Ｂの動作によれば、各セルアレイＣＡ０，ＣＡ１の各メモリセルに対してプログラムすべきデータをそれぞれラッチ回路（Ｌ２）１４ｂからデータビット線ＤＢＬを介してラッチ回路（Ｌ１）１４ａに転送し、ページバッファ回路１４は当該データを各セルアレイＣＡ０，ＣＡ１の各メモリセルに対して順次プログラムすることができる。

ここで、図１０は、説明のために、セルアレイＣＡ０のプログラムが終わるタイミングでセルアレイＣＡ１のプログラムに移る場合を示しているが、ｔ１３６〜ｔ１４０はせいぜい数マイクロ秒で、Ｔ１３８のデータビット線ＤＢＬ及びセルアレイＣＡ１のグローバルビット線ＧＢＬｅ１，ＧＢＬｏ１のプリチャージは各々ｔ１３５から可能であるので、周辺回路からラッチ回路（Ｌ２）１４ｂへのセルアレイＣＡ１へのデータロードＴ１３６期間を早めて、セルアレイＣＡ０へのプログラム開始後数マイクロ秒後に、続けてセルアレイＣＡ１への書き込みデータをラッチ回路（Ｌ１）１４ａに転送して、セルアレイＣＡ１のプログラムに移ることもできる。セルアレイのプログラム時間Ｔ１３６あるいはＴ１４３は１０〜３０マイクロ秒であることを考えると、ほぼ「同時プログラム」といえる。

図１１Ａ及び図１１Ｂは図５ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラムベリファイ動作を示す、各信号及び各電圧のタイミングチャートである。図１１Ａ及び図１１Ｂのプログラム動作は以下の期間Ｔ１６１〜Ｔ１８３を含む。

Ｔ１６１（時刻ｔ１６２〜ｔ１６３）：セルアレイＣＡ０の各メモリセルに対してデータを入力して転送するためにデータビット線ＤＢＬをプリチャージする。
Ｔ１６２（時刻ｔ１６３〜ｔ１６４）：ラッチ回路（Ｌ２）１４ｂ内のデータを、データビット線ＤＢＬを介してラッチ回路（Ｌ１）１４ａに転送する。
Ｔ１６３（時刻ｔ１６４〜ｔ１６５）：セルアレイＣＡ０の各メモリセルに対するプログラムデータの設定のためにグローバルビット線ＧＢＬｅ０，ＧＢＬｏ０をプリチャージする。
Ｔ１６４（時刻ｔ１６４〜ｔ１７０）：セルアレイＣＡ１の各メモリセルに対するプログラムのために、プログラムすべきデータを、図５Ａの回路の周辺回路からラッチ回路（Ｌ２）１４ｂに転送するための期間である。
Ｔ１６５（時刻ｔ１６５〜ｔ１６６）：ページバッファ回路１４は、ラッチ回路（Ｌ１）１４ａ内のデータを、セルアレイＣＡ０の各メモリセルに接続されかつ選択されたグローバルビット線ＧＢＬｅ０あるいはＧＢＬｏ０に入力させる。
Ｔ１６６（時刻ｔ１６６〜ｔ１７３）：セルアレイＣＡ０の各メモリセルに対してプログラムパルスを用いてデータのプログラムを行う。
Ｔ１６７（時刻ｔ１６７〜ｔ１６９）：セルアレイＣＡ０の各メモリセルに対してプログラムされるデータを、データラッチ回路（ＤＬ）１４ｃに転送する。
Ｔ１６８（時刻ｔ１７１〜ｔ１７２）：セルアレイＣＡ１の各メモリセルに対するプログラムのためにデータビット線ＤＢＬをプリチャージする。
Ｔ１６９（時刻ｔ１７２〜ｔ１７３）：ラッチ回路（Ｌ２）１４ｂに格納されたデータを、データビット線ＤＢＬを介してラッチ回路（Ｌ１）１４ａに転送する。
Ｔ１７０（時刻ｔ１７３〜ｔ１７４）：セルアレイＣＡ１の各メモリセルに対するプログラムの設定のためにグローバルビット線ＧＢＬｅ１，ＧＢＬｏ１をプリチャージする。
Ｔ１７１（時刻ｔ１７３〜ｔ１７５）：セルアレイＣＡ０の各メモリセルに接続されたワード線ＷＬ０〜ＷＬｎをリセットする。
Ｔ１７２（時刻ｔ１７４〜ｔ１７６）：ページバッファ回路１４は、ラッチ回路（Ｌ１）１４ａ内のデータを、セルアレイＣＡ１の各メモリセルに接続されかつ選択されたグローバルビット線ＧＢＬｅ１あるいはＧＢＬｏ１に入力させる。
Ｔ１７３（時刻ｔ１７６〜ｔ１８６）：セルアレイＣＡ１の各メモリセルに対してプログラムパルスを用いてデータのプログラムを行う。
Ｔ１７４（時刻ｔ１７７〜ｔ１７９）：グローバルビット線スイッチＱ１３をｔ７７で信号ＢＬＣＮ１でオフしてセルアレイＣＡ１を切り離した（プログラムは継続される）後、セルアレイＣＡ０の各メモリセルにプログラムすべきデータを、データラッチ回路（ＤＬ）１４ｃからラッチ回路（Ｌ１）１４ａに転送する。
Ｔ１７５（時刻ｔ１８０〜ｔ１８３）：セルアレイＣＡ０の各メモリセルに対して、プログラムベリファイ動作（読み出し動作を含む）を行う。
Ｔ１７６（時刻ｔ１８３〜ｔ１８４）：セルアレイＣＡ０の各メモリセル内のデータに対して判断処理を行う。
Ｔ１７７（時刻ｔ１８４〜ｔ１８５）：セルアレイＣＡ０の各メモリセルにプログラムすべきデータを入力するために、グローバルビット線ＧＢＬｅ，ＧＢＬｏをプリチャージする。
Ｔ１７８（時刻ｔ１８５〜ｔ１８６）：ページバッファ回路１４は、ラッチ回路（Ｌ１）１４ａ内のデータを、セルアレイＣＡ０の各メモリセルに接続されかつ選択されたグローバルビット線ＧＢＬｅ０あるいはＧＢＬｏ０に入力させる。
Ｔ１７９（時刻ｔ１８６〜ｔ１８８）：セルアレイＣＡ１の各メモリセルに接続されたワード線ＷＬ０〜ＷＬｎをリセットする。
Ｔ１８０（時刻ｔ１８６〜ｔ１９１）：セルアレイＣＡ０の各メモリセルに対してプログラムパルスを用いてデータのプログラムを行う。
Ｔ１８１（時刻ｔ１８８〜ｔ１９１）：セルアレイＣＡ１の各メモリセル内のデータのベリファイ及び判断処理のために、グローバルビット線ＧＢＬｅ１又はＧＢＬｏ１からのデータをラッチ回路（Ｌ１）１４ａにプリリード（前置読み出し）する。
Ｔ１８２（時刻ｔ１９１〜ｔ１９２）：セルアレイＣＡ１の各メモリセルに対してプログラムベリファイ及び判断処理を行う。

以上説明したように、本実施形態に係る図１１Ａ及び図１１Ｂの動作によれば、各セルアレイＣＡ０，ＣＡ１の各メモリセルに対して順次プログラムベリファイを行うことができる。なお、本例によれば、図８の動作と同様に、セルアレイＣＡ１のプログラム中にセルアレイＣＡ０のプログラムベリファイを行っており、また、セルアレイＣＡ０のプログラム中にセルアレイＣＡ１のプログラムベリファイを行うので、プログラムベリファイの時間を見かけ上無くせるという特徴がある。

なお、ここで、タイミング設定上の各信号の自由度について補足しておく。実施形態３あるいは４において、ビット線スイッチＱ１１およびＱ１２あるいはＱ１３がオフした状態では、セルアレイＣＡ０とＣＡ１のグローバルビット線ＧＢＬは各々独立にプリチャージあるいはディスチャージが可能である。また、実施形態４においては、データビット線スイッチＱ１５がオフの状態ではセルアレイＣＡ０、ＣＡ１及びページバッファ回路１４と独立にラッチ回路（Ｌ２）１４ｂのデータをデータビット線ＤＢＬに導入できる。逆に、データビット線スイッチＱ１４がオフの状態ではラッチ回路（Ｌ２）１４ｂとは独立にデータビット線ＤＢＬを使用することができる。これらの自由度を駆使すれば、上述のタイミングに限らない多くの変形タイミングの実現が可能である。

各実施形態において、消去動作におけるパラレル動作を説明する。セルアレイＣＡ０の選択ブロック（ＢＬＫ０ｎとする）とセルアレイＣＡ１の選択ブロック（ＢＬＫ１ｍとする）を消去する場合、消去の高電圧パルスは同時に印加できるのは明白である。選択ブロックのワード線を０Ｖとして、グローバルビット線スイッチ２１，２２，２３，２４の全てとＱ１１，Ｑ１２，Ｑ１３をオフにしてグローバルビット線ＧＢＬをフローティングにして、基板（Ｐ−ｗｅｌｌ）に高電圧を印加すればよい。そして、消去ベリファイはページバッファ回路を使用するが、プログラムベリファイと同様に、基本は読出し動作と同じなので、ほぼ同時パラレル動作が可能である。セルアレイＣＡ０、ＣＡ１を同時にプリチャージ後、各々のメモリセルの状態をグローバルビット線ＧＢＬに反映した後、時分割でセルアレイＣＡ０側のセンスとラッチ回路１４ｃへの退避に続き、セルアレイＣＡ１側のセンスとラッチ回路１４ａへの格納を行えばよい。消去終了の判断はセンス後でもラッチ回路への格納後でも行える。

以上のように、消去においてもパラレル動作ができ、消去パルスは数１００μ秒〜１ミリ秒であるのに対して、ベリファイ及び判断は１０数マイクロ秒であるので、ほぼ完璧なパラレル動作と言える。

以上の実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュＥＥＰＲＯＭなどのフローティングゲートにデータを書き込むことが可能な不揮発性半導体記憶装置に広く適用できる。

以上の実施形態においては、１対のグローバルビット線ＧＢＬｅ，ＧＢＬｏを用いて構成しているが、本発明はこれに限らず、１本のグローバルビット線ＧＢＬを用いて構成してもよい。

以上の各実施形態において、制御回路１１は、セルアレイＣＡ０，ＣＡ１に対するデータの書き込み、読み出し及び消去のうちの少なくとも１つを時分割で行うように制御してもよい。ここで、制御回路１１は、セルアレイＣＡ０，ＣＡ１に対するデータの書き込み及びベリファイが互いに所定の遅延時間（上述のように、数マイクロ秒程度）でシフトされた各タイミングで行うように制御してもよい。もしくは、制御回路１１は、
（１）セルアレイＣＡ０に対するデータの書き込み時に、セルアレイＣＡ１に対するデータのベリファイを行い、もしくは
（２）セルアレイＣＡ１に対するデータの書き込み時に、セルアレイＣＡ０に対するデータのベリファイを行うように制御してもよい。とって代わって、制御回路１１は、セルアレイＣＡ０，ＣＡ１に対するデータの消去を同時に行い、セルアレイＣＡ０，ＣＡ１に対するデータのベリファイを時分割で行うように制御してもよい。

実施形態１〜４において、データラッチ回路（ＤＬ）１４ｃは、セルアレイＣＡ０又はＣＡ１のグローバルビット線と、所定のスイッチ素子（Ｑ１２又はＱ１３）とを備え、セルアレイＣＡ０又はＣＡ１のグローバルビット線の浮遊容量と上記スイッチ素子（Ｑ１２又はＱ１３）とからなるダイナミックラッチ回路により構成されてもよい。例えば、セルアレイＣＡ１の書き込みデータをプリリードでグローバルビット線ＧＢＬｅ１からラッチ（Ｌ１）１４ａに格納する上述の動作は、グローバルビット線ＧＢＬをメモリ容量、ＭＯＳトランジスタＱ１３をスイッチ素子として使用していることに等しい。なお、図４Ｂのグローバルビット線スイッチ回路部２５の説明のなお書きにおいて上述したように、スイッチ素子Ｑ１２あるいはＱ１３の代わりにグローバルビット線スイッチ回路２２及び２３の図４Ｂ中の信号ＢＬＳｅあるいはＢＬＳｏで駆動されるＭＯＳトランジスタＱ２３あるいはＱ２４を使用してもよい。また、本構成では、ページバッファ回路１４に対して２倍のグローバルビット線ＧＢＬｅ、ＧＢＬｏがあるので、２ビット分のダイナミックラッチとして機能させることができる。

実施形態２及び４において、図３Ａ及び図５Ａに図示するように、ページバッファ回路１４をラッチ回路（Ｌ２）１４ｂに接続するためのデータビット線ＤＢＬをセルアレイＣＡ０側において設けている。しかし、本発明はこれに限らず、当該データビット線ＤＢＬとは別のデータビット線ＤＢＬＡをさらに、実施形態２及び４の変形例を示す図５Ｂに図示するように、例えばセルアレイＣＡ１側において備えてもよい。図５Ｂにおいて、当該別のデータビット線ＤＢＬＡはスイッチ素子Ｑ１５と同様に構成されかつ制御信号ＤＳＷ１Ａにより制御されるスイッチ素子Ｑ１５Ａを介してページバッファ回路１４に接続される。ここで、データラッチ回路（ＤＬ）１４ｃは、データビット線ＤＢＬ又は別のデータビット線ＤＢＬＡと、所定のスイッチ素子Ｑ１５，Ｑ１５Ａとを備え、データビット線ＤＢＬ又は別のデータビット線ＤＢＬＡの浮遊容量とスイッチ素子Ｑ１５，Ｑ１５Ａとからなるダイナミックラッチ回路により構成されてもよい。

以上詳述したように、本発明に係る不揮発性半導体記憶装置とその制御方法によれば、チップサイズを従来例に比較して小さくすることができ、メモリセルからページバッファへの読出速度を大幅に改善することができる。また、同時に、セルアレイの２つのページのプログラムにおいて、ほぼ同時のプログラムやプログラムベリファイ動作を見かけ上無くせるプログラム動作を実現でき、すなわちプログラムスピードの大幅な改善もはかることができる。

１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４…ページバッファ回路（ＰＢ）、
１４ａ，１４ｂ…ラッチ回路、
１４ｃ…データラッチ回路、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
２１，２２，２３，２４…グローバルビット線スイッチ回路、
２５…グローバルビット線スイッチ回路部、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
５３…制御信号入力端子、
ＣＡ０，ＣＡ１…セルアレイ、
ＢＳＣＡ０，ＢＳＣＡ１…ブロックサイズセルアレイ、
ＤＢＬ，ＤＢＬＡ…データビット線、
ＧＢＬ，ＧＢＬｅ，ＧＢＬｏ…グローバルビット線、
ＭＣ０〜ＭＣｎ…メモリセル、
Ｎ１，Ｎ２…ノード、
Ｑ１〜Ｑ２５…ＭＯＳトランジスタ、
ＳＧ１，ＳＧ２…選択ゲートＭＯＳトランジスタ。

Claims

グローバルビット線に接続された複数のメモリセルを有する不揮発性メモリセルアレイと、
所定のページ単位でのデータでのデータの不揮発性メモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する第１のラッチ回路を含むページバッファ回路と、
外部回路から入出力するデータを一時的に格納する第２のラッチ回路と、
データの不揮発性メモリセルアレイへの書き込み及び読み出しを制御する制御回路とを備え、
上記不揮発性メモリセルアレイを第１及び第２のセルアレイに２分割し、上記第１及び第２のセルアレイの間に上記ページバッファ回路を設け、上記第１のセルアレイの外側の縁端部に上記第２のラッチ回路を設け、
上記ページバッファ回路を上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に接続してなる不揮発性半導体記憶装置であって、
上記制御回路は、データの書き込み時において、上記外部回路からの書き込むべきデータを上記第２のラッチ回路でラッチした後、上記第１のセルアレイのグローバルビット線を介して上記ページバッファ回路に転送して上記第１又は第２のセルアレイに書き込むように制御し、データの読み出し時において、上記第１又は第２のセルアレイから読み出したデータを上記ページバッファ回路から上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に転送して上記外部回路に出力するように制御し、
上記制御回路は、上記第１及び第２のセルアレイに対するデータの書き込み、読み出し及び消去のうちの少なくとも１つを時分割で行うように制御し、
上記制御回路は、
（１）上記第１のセルアレイに対するデータの書き込み時に、上記第２のセルアレイに対するデータのベリファイを行い、もしくは
（２）上記第２のセルアレイに対するデータの書き込み時に、上記第１のセルアレイに対するデータのベリファイを行う
ように制御することを特徴とする不揮発性半導体記憶装置。
上記制御回路は、上記第１及び第２のセルアレイに対するデータの書き込み及びベリファイが互いに所定の遅延時間でシフトされた各タイミングで行うように制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
上記制御回路は、上記第１及び第２のセルアレイに対するデータの消去を同時に行い、上記第１及び第２のセルアレイに対するデータのベリファイを時分割で行うように制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
上記ページバッファ回路は、上記第１及び第２のセルアレイのうちの一方のデータの書き込み又は読み出し時において、他方のセルアレイのデータを待避して記憶する第３のラッチ回路をさらに備えたことを特徴とする請求項１〜３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
グローバルビット線に接続された複数のメモリセルを有する不揮発性メモリセルアレイと、
所定のページ単位でのデータでのデータの不揮発性メモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する第１のラッチ回路を含むページバッファ回路と、
外部回路から入出力するデータを一時的に格納する第２のラッチ回路と、
データの不揮発性メモリセルアレイへの書き込み及び読み出しを制御する制御回路とを備え、
上記不揮発性メモリセルアレイを第１及び第２のセルアレイに２分割し、上記第１及び第２のセルアレイの間に上記ページバッファ回路を設け、上記第１のセルアレイの外側の縁端部に上記第２のラッチ回路を設け、
上記ページバッファ回路を上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に接続してなる不揮発性半導体記憶装置であって、
上記制御回路は、データの書き込み時において、上記外部回路からの書き込むべきデータを上記第２のラッチ回路でラッチした後、上記第１のセルアレイのグローバルビット線を介して上記ページバッファ回路に転送して上記第１又は第２のセルアレイに書き込むように制御し、データの読み出し時において、上記第１又は第２のセルアレイから読み出したデータを上記ページバッファ回路から上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に転送して上記外部回路に出力するように制御し、
上記ページバッファ回路は、上記第１及び第２のセルアレイのうちの一方のデータの書き込み又は読み出し時において、他方のセルアレイのデータを待避して記憶する第３のラッチ回路をさらに備えたことを特徴とする不揮発性半導体記憶装置。
上記制御回路は、上記第１及び第２のセルアレイに対するデータの書き込み、読み出し及び消去のうちの少なくとも１つを時分割で行うように制御することを特徴とする請求項５記載の不揮発性半導体記憶装置。
上記制御回路は、上記第１及び第２のセルアレイに対するデータの書き込み及びベリファイが互いに所定の遅延時間でシフトされた各タイミングで行うように制御することを特徴とする請求項６記載の不揮発性半導体記憶装置。
上記制御回路は、
（１）上記第１のセルアレイに対するデータの書き込み時に、上記第２のセルアレイに対するデータのベリファイを行い、もしくは
（２）上記第２のセルアレイに対するデータの書き込み時に、上記第１のセルアレイに対するデータのベリファイを行う
ように制御することを特徴とする請求項６記載の不揮発性半導体記憶装置。
上記制御回路は、上記第１及び第２のセルアレイに対するデータの消去を同時に行い、上記第１及び第２のセルアレイに対するデータのベリファイを時分割で行うように制御することを特徴とする請求項６記載の不揮発性半導体記憶装置。
上記第３のラッチ回路は、上記各メモリセルに対して複数ビットのデータを記憶させるＭＬＣのメモリセルのために複数のラッチを含むことを特徴とする請求項５〜９のうちのいずれか１つに記載の不揮発性半導体記憶装置。
上記第３のラッチ回路は、上記第１又は第２のセルアレイのグローバルビット線と、所定のスイッチ素子とを備え、上記第１又は第２のセルアレイのグローバルビット線の浮遊容量と上記スイッチ素子とからなるダイナミックラッチ回路により構成されたことを特徴とする請求項５〜１０のうちのいずれか１つに記載の不揮発性半導体記憶装置。
上記制御回路は、データの読み出し時において、上記第３のラッチ回路から直接に上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に転送することを特徴とする請求項５〜１１のうちのいずれか１つに記載の不揮発性半導体記憶装置。
グローバルビット線に接続された複数のメモリセルを有する不揮発性メモリセルアレイと、
所定のページ単位でのデータでのデータの不揮発性メモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する第１のラッチ回路を含むページバッファ回路と、
外部回路から入出力するデータを一時的に格納する第２のラッチ回路と、
データの不揮発性メモリセルアレイへの書き込み及び読み出しを制御する制御回路とを備え、
上記不揮発性メモリセルアレイを第１及び第２のセルアレイに２分割し、上記第１及び第２のセルアレイの間に上記ページバッファ回路を設け、上記第１のセルアレイの外側の縁端部に上記第２のラッチ回路を設け、
上記ページバッファ回路を上記第２のラッチ回路に接続するためのデータビット線をさらに備えた不揮発性半導体記憶装置であって、
上記制御回路は、データの書き込み時において、上記外部回路からの書き込むべきデータを上記第２のラッチ回路でラッチした後、上記データビット線を介して上記ページバッファ回路に転送して上記第１又は第２のセルアレイに書き込むように制御し、データの読み出し時において、上記第１又は第２のセルアレイから読み出したデータを上記ページバッファ回路から上記データビット線を介して上記第２のラッチ回路に転送して上記外部回路に出力するように制御することを特徴とする不揮発性半導体記憶装置。
上記制御回路は、上記第１及び第２のセルアレイに対するデータの書き込み、読み出し及び消去のうちの少なくとも１つを、時分割で行うように制御することを特徴とする請求項１３記載の不揮発性半導体記憶装置。
上記制御回路は、上記第１及び第２のセルアレイに対するデータの書き込み及びベリファイが互いに所定の遅延時間でシフトされた各タイミングで行うように制御することを特徴とする請求項１４記載の不揮発性半導体記憶装置。
上記制御回路は、
（１）上記第１のセルアレイに対するデータの書き込み時に、上記第２のセルアレイに対するデータのベリファイを行い、もしくは
（２）上記第２のセルアレイに対するデータの書き込み時に、上記第１のセルアレイに対するデータのベリファイを行う
ように制御することを特徴とする請求項１４記載の不揮発性半導体記憶装置。
上記制御回路は、上記第１及び第２のセルアレイに対するデータの消去を同時に行い、上記第１及び第２のセルアレイに対するデータのベリファイを時分割で行うように制御することを特徴とする請求項１４記載の不揮発性半導体記憶装置。
上記ページバッファ回路は、上記第１及び第２のセルアレイのうちの一方のデータの書き込み又は読み出し時において、他方のセルアレイのデータを待避して記憶する第３のラッチ回路をさらに備えたことを特徴とする請求項１３〜１７のうちのいずれか１つに記載の不揮発性半導体記憶装置。
上記第３のラッチ回路は、上記各メモリセルに対して複数ビットのデータを記憶させるＭＬＣのメモリセルのために複数のラッチを含むことを特徴とする請求項１８記載の不揮発性半導体記憶装置。
上記ページバッファ回路を上記第２のラッチ回路に接続するためのデータビット線とは別のデータビット線をさらに、上記第２のセルアレイ側において、上記ページバッファ回路との接続を制御する別のスイッチ素子を介して備えたことを特徴とする請求項１８又は１９記載の不揮発性半導体記憶装置。
上記第３のラッチ回路は、上記データビット線又は上記別のデータビット線と、所定のスイッチ素子とを備え、上記データビット線又は上記別のデータビット線の浮遊容量と上記スイッチ素子とからなるダイナミックラッチ回路により構成されたことを特徴とする請求項２０記載の不揮発性半導体記憶装置。
上記第３のラッチ回路は、上記第１又は第２のセルアレイのグローバルビット線と、所定のスイッチ素子とを備え、上記第１又は第２のセルアレイのグローバルビット線の浮遊容量と上記スイッチ素子とからなるダイナミックラッチ回路により構成されたことを特徴とする請求項１８又は１９記載の不揮発性半導体記憶装置。
上記制御回路は、データの読み出し時において、上記第３のラッチ回路から直接に上記データビット線を介して上記第２のラッチ回路に転送することを特徴とする請求項１８〜２２のうちのいずれか１つに記載の不揮発性半導体記憶装置。
グローバルビット線に接続された複数のメモリセルを有する不揮発性メモリセルアレイと、
所定のページ単位でのデータでのデータの不揮発性メモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する第１のラッチ回路を含むページバッファ回路と、
外部回路から入出力するデータを一時的に格納する第２のラッチ回路と、
データの不揮発性メモリセルアレイへの書き込み及び読み出しを制御する制御回路とを備え、
上記不揮発性メモリセルアレイを第１及び第２のセルアレイに２分割し、上記第１及び第２のセルアレイの間に上記ページバッファ回路を設け、上記第１のセルアレイの外側の縁端部に上記第２のラッチ回路を設け、
上記ページバッファ回路を上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に接続してなる不揮発性半導体記憶装置の制御方法であって、
上記制御回路は、
データの書き込み時において、上記外部回路からの書き込むべきデータを上記第２のラッチ回路でラッチした後、上記第１のセルアレイのグローバルビット線を介して上記ページバッファ回路に転送して上記第１又は第２のセルアレイに書き込むように制御するステップと、
データの読み出し時において、上記第１又は第２のセルアレイから読み出したデータを上記ページバッファ回路から上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に転送して上記外部回路に出力するように制御するステップとを含み、
上記制御回路は、上記第１及び第２のセルアレイに対するデータの書き込み、読み出し及び消去のうちの少なくとも１つを時分割で行うように制御し、
上記制御回路は、
（１）上記第１のセルアレイに対するデータの書き込み時に、上記第２のセルアレイに対するデータのベリファイを行い、もしくは
（２）上記第２のセルアレイに対するデータの書き込み時に、上記第１のセルアレイに対するデータのベリファイを行うことを特徴とする不揮発性半導体記憶装置の制御方法。
グローバルビット線に接続された複数のメモリセルを有する不揮発性メモリセルアレイと、
所定のページ単位でのデータでのデータの不揮発性メモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する第１のラッチ回路を含むページバッファ回路と、
外部回路から入出力するデータを一時的に格納する第２のラッチ回路と、
データの不揮発性メモリセルアレイへの書き込み及び読み出しを制御する制御回路とを備え、
上記不揮発性メモリセルアレイを第１及び第２のセルアレイに２分割し、上記第１及び第２のセルアレイの間に上記ページバッファ回路を設け、上記第１のセルアレイの外側の縁端部に上記第２のラッチ回路を設け、
上記ページバッファ回路を上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に接続してなる不揮発性半導体記憶装置の制御方法であって、
上記ページバッファ回路は、上記第１及び第２のセルアレイのうちの一方のデータの書き込み又は読み出し時において、他方のセルアレイのデータを待避して記憶する第３のラッチ回路をさらに備え、
上記制御回路は、
データの書き込み時において、上記外部回路からの書き込むべきデータを上記第２のラッチ回路でラッチした後、上記第１のセルアレイのグローバルビット線を介して上記ページバッファ回路に転送して上記第１又は第２のセルアレイに書き込むように制御するステップと、
データの読み出し時において、上記第１又は第２のセルアレイから読み出したデータを上記ページバッファ回路から上記第１のセルアレイのグローバルビット線を介して上記第２のラッチ回路に転送して上記外部回路に出力するように制御するステップとを含むことを特徴とする不揮発性半導体記憶装置の制御方法。
グローバルビット線に接続された複数のメモリセルを有する不揮発性メモリセルアレイと、
所定のページ単位でのデータでのデータの不揮発性メモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する第１のラッチ回路を含むページバッファ回路と、
外部回路から入出力するデータを一時的に格納する第２のラッチ回路と、
データの不揮発性メモリセルアレイへの書き込み及び読み出しを制御する制御回路とを備え、
上記不揮発性メモリセルアレイを第１及び第２のセルアレイに２分割し、上記第１及び第２のセルアレイの間に上記ページバッファ回路を設け、上記第１のセルアレイの外側の縁端部に上記第２のラッチ回路を設け、
上記ページバッファ回路を上記第２のラッチ回路に接続するためのデータビット線をさらに備えた不揮発性半導体記憶装置の制御方法であって、
上記制御回路は、
データの書き込み時において、上記外部回路からの書き込むべきデータを上記第２のラッチ回路でラッチした後、上記データビット線を介して上記ページバッファ回路に転送して上記第１又は第２のセルアレイに書き込むように制御するステップと、
データの読み出し時において、上記第１又は第２のセルアレイから読み出したデータを上記ページバッファ回路から上記データビット線を介して上記第２のラッチ回路に転送して上記外部回路に出力するように制御するステップとを含むことを特徴とする不揮発性半導体記憶装置の制御方法。