KR100485107B1

KR100485107B1 - 불휘발성 반도체 기억 장치

Info

Publication number: KR100485107B1
Application number: KR10-2003-0007142A
Authority: KR
Inventors: 호소노고지; 이마미야겐이찌; 나까무라히로시
Original assignee: 가부시끼가이샤 도시바
Priority date: 2002-02-06
Filing date: 2003-02-05
Publication date: 2005-04-25
Also published as: US20080175052A1; JP2003233992A; US7038946B2; US20060146607A1; US7586785B2; US6798697B2; JP4004811B2; US7330372B2; US20050029051A1; US6882569B2; US20050157560A1; KR20030067522A; US20030169630A1

Abstract

불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 메모리 셀 선택을 행하는 어드레스 선택 회로와, 상기 메모리 셀 어레이의 데이터 판독 및 상기 메모리 셀 어레이에의 데이터 기입을 행하도록 구성된 데이터 판독/기입 회로와, 상기 메모리 셀 어레이의 임의의 번지의 데이터를 상기 데이터 판독/기입 회로로 판독하여 그 판독 데이터를 칩 외부로 출력하며, 상기 데이터 판독/기입 회로가 보존하는 판독 데이터를 칩 외부에서 필요에 따라 수정한 기입 데이터를 상기 메모리 셀 어레이의 다른 번지에 기입하는 일련의 복사 기입 동작을, 상기 데이터 판독/기입 회로로부터 칩 외부로의 데이터 출력 동작과 상기 데이터 판독/기입 회로로부터 상기 메모리 셀 어레이로의 데이터 기입 동작을 오버랩시켜 실행하는 제어 회로를 갖는다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 전기적으로 재기입 가능한 불휘발성 반도체 기억 장치에 관한 것으로, 특히 그 페이지 복사 제어법에 관한 것이다.

전기적으로 재기입 가능한 불휘발성 반도체 메모리의 하나로, NAND형 플래시 메모리가 있다. 이 NAND형 플래시 메모리에서, 임의의 페이지의 셀 데이터를 다른 페이지에 기입한다고 하는 페이지 복사 동작을 행하는 기술은 이미 제안되어 있다. 이와 같은 복사 기입 기능을 실현하는 데에 있어서, 주로 요청되는 것은, (1) 기입 전송 레이트의 고속화와, (2) 복사 기입의 높은 신뢰성이다.

복사 동작의 고속화는, 페이지 복사를 NAND 플래시 메모리의 온 칩 동작으로 함으로써 실현할 수 있다. 즉, 메모리 셀 어레이의 제1 페이지의 데이터를 감지 증폭기로 판독하고, 이 판독 데이터를 외부 단자로 출력하지 않고 제2 페이지에 기입함으로써, 고속의 복사 동작이 가능하다(예를 들면, 미국 특허 제5,465,235 참조). 그러나 이 방식은, 판독 데이터를 칩 외부로 출력하지 않기 때문에 기입 처리 시간이 짧아지지만, 복사 기입 동작을 반복하였을 때에 데이터가 변하게 될 우려를 배제할 수 없다.

한편, 복사 기입의 신뢰성은, 감지 증폭기로 읽어낸 데이터를 칩 외부까지 출력하면, 외부의 메모리 제어기에 의해 기입 데이터를 검사할 수 있기 때문에, 보증할 수 있다. 그러나 이 경우에는, 기입 전송 레이트는 크게 희생된다.

도 23은 판독 데이터를 칩 외부까지 출력하도록 한 복사 기입 동작의 예를 도시하고 있다. 여기서는, 페이지 어드레스 Row1의 데이터를 판독하여, 이것을 페이지 어드레스 RowA에 기입하고, 마찬가지로 페이지 어드레스 Row2의 데이터를 판독하여, 이것을 페이지 어드레스 RowB에 기입하는 페이지 단위의 반복 복사 동작의 예를 도시하고 있다.

페이지 어드레스 Row1의 데이터 판독은, 판독 커맨드 "Read com." 입력 및 어드레스 "Add.(Row1)" 입력을 받아 행해진다. 메모리 셀 어레이로부터 감지 증폭기로의 데이터 판독 동작 동안, 메모리 칩은 비지 상태로 된다. "Data Out(Row1)"는, 감지 증폭기로 읽어낸 어드레스 Row1의 1페이지분의 데이터가, 판독 인에이블 신호 REB에 의해 직렬로 전송되어 칩 외부로 출력되는 동작을 나타내고 있다.

칩 외부로 출력된 데이터는, 메모리 제어기에 의해 검사된다. 그리고, 로드 커맨드 "Load com. ", 어드레스 "Add.(RowA)", 추가 기입 데이터 "Data(extra)", 및 기입 커맨드 "Prog. com."을 순차적으로 입력함으로써, 페이지 어드레스 RowA에의 기입 동작이 행해진다. 이 기입 동작 동안, 메모리는 비지 상태로 된다. 데이터의 수정이 필요 없으면, 외부로부터의 추가 데이터 입력은 행하지 않아도 된다. 또한 추가 데이터는, 일부의 수정 데이터 혹은 1페이지분의 데이터이어도 되고, 이들은 페이지 버퍼에 보존되어 있는 판독 데이터에 덧씌우기되어, 수정된 기입 데이터로 된다. 페이지 어드레스 RowA에의 기입 동작이 종료된 후에, 마찬가지로 하여, 페이지 어드레스 Row2의 데이터 판독과, 그 판독 데이터의 페이지 어드레스 RowB에의 기입이 행해진다.

이상과 같이 종래의 복사 기입 방식에서는, 신뢰성을 보증하고자 하면, 도 23에 도시한 바와 같이, 판독 데이터를 칩 외부까지 출력하고, 기입 동작이 종료되고 나서 다음 판독 동작을 행한다고 하는 제어로 된다. 이 방식에서는, 복사 데이터를 체크하기 위한 직렬 출력 시간이 복사 동작의 고속성을 손상시키는 큰 요인이 된다. 구체적으로 설명하면 다음과 같다. 메모리 셀 어레이로부터 감지 증폭기로의 데이터 판독 시간을 25μsec, 메모리 셀 어레이의 데이터 기입 시간을 200μsec로 하고, 페이지 길이를 2k바이트, 감지 증폭기 데이터의 칩 외부로의 직렬 전송의 사이클을 50nsec로 하여, 전송 레이트를 계산하면, 6.2M바이트/sec로 된다. 이것은 복사 동작 중의 데이터 추가 시간을 무시한 경우이다. 기입 전송 레이트의 고속화에 있어서는, 판독 데이터의 직렬 출력 시간 50nsec×2k=100μsec가 큰 오버헤드로 되어 있다.

불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 메모리 셀 선택을 행하는 어드레스 선택 회로와, 상기 메모리 셀 어레이의 데이터 판독 및 상기 메모리 셀 어레이에의 데이터 기입을 행하도록 구성된 데이터 판독/기입 회로와, 상기 메모리 셀 어레이의 임의의 번지의 데이터를 상기 데이터 판독/기입 회로로 판독하여 그 판독 데이터를 칩 외부로 출력하며, 상기 데이터 판독/기입 회로가 보존하는 판독 데이터를 칩 외부에서 필요에 따라 수정한 기입 데이터를 상기 메모리 셀 어레이의 다른 번지에 기입하는 일련의 복사 기입 동작을, 상기 데이터 판독/기입 회로로부터 칩 외부로의 데이터 출력 동작과 상기 데이터 판독/기입 회로로부터 상기 메모리 셀 어레이에의 데이터 기입 동작을 오버랩시켜 실행하는 제어 회로를 갖는다.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.

[실시예 1]

도 1은 본 발명의 실시예에 따른 NAND형 플래시 EEPROM의 전체 구성을 도시하는 블록도이다. 메모리 셀 어레이(100)는, 도 2에 도시한 바와 같이, 복수개(도면의 예에서는 16개)의 스택 게이트 구조의 전기적으로 개기입 가능한 불휘발성 메모리 셀 MC0∼MC15를 직렬 접속하여 NAND 셀 유닛 NU(NU0, NU1, …)가 구성된다. 각 NAND 셀 유닛 NU는, 일단이 선택 게이트 트랜지스터 SG1을 통해 비트선 BL에 접속되고, 타단이 선택 게이트 트랜지스터 SG2를 통해 공통 소스선 CELSRC에 접속된다. 로우 방향으로 배열되는 메모리 셀 MC의 제어 게이트는 공통으로 워드선 WL에 접속되고, 선택 게이트 트랜지스터 SG1, SG2의 게이트 전극은 워드선 WL과 평행하게 배치되는 선택 게이트선 SGD, SGS에 접속된다.

1개의 워드선 WL에 의해 선택되는 메모리 셀의 범위가 기입 및 판독의 단위가 되는 1페이지이다. 1페이지 혹은 그 정수배의 범위의 복수의 NAND 셀 유닛 NU의 범위가 데이터 소거의 단위인 1블록으로 된다.

데이터 판독/기입 회로(200)는, 메모리 셀 어레이(100)의 임의의 번지의 복수의 셀에 대하여 병렬로 데이터 판독 및 기입을 행하기 때문에, 비트선마다 설치된 감지 증폭기 회로(SA) 겸 래치 회로(DL)를 포함한다. 데이터 판독/기입 회로(200)의 구체예는 후술하지만, 메모리 셀 어레이(100)의 페이지 단위의 통상의 데이터 판독, 기입 외에, 페이지 단위의 복사 기입을 행하기 때문에, 2개의 페이지 버퍼를 구비하여 구성된다.

메모리 셀 어레이(100)의 워드선 WL 및 비트선 BL의 선택을 행하기 위해, 각각 로우 디코더(120) 및 컬럼 디코더(150)가 설치되어 있다. 제어 회로(110)는, 통상의 데이터 기입, 소거 및 판독의 시퀀스 제어 외에, 복사 기입 동작의 시퀀스 제어를 행한다. 제어 회로(110)에 의해 제어되는 고전압 발생 회로(130)는, 데이터 기입, 소거, 판독에 이용되는 승압된 고전압이나 중간 전압을 발생한다.

입출력 버퍼(230)는, 데이터의 입출력이나, 커맨드 및 어드레스 신호의 입력에 이용된다. 즉, 입출력 버퍼(230)를 통해, 외부 입출력 단자 I/O0∼I/O7과 데이터 판독/기입 회로(200) 사이에서 데이터의 전송이 행해진다. I/O 단자로부터 입력되는 어드레스 신호는, 어드레스 레지스터(140, 160)에 유지되고, 각각 컬럼 디코더(150), 로우 디코더(120)로 보내어져 디코드된다. 입력된 커맨드는 디코드되어 커맨드 레지스터(180)에 유지되며, 이에 의해 제어 회로(110)가 제어된다.

칩 인에이블 신호 CEB, 커맨드 래치 인에이블 CLE, 어드레스 래치 인에이블 ALE, 라이트 인에이블 WEB, 리드 인에이블 REB, 라이트 프로텍트 WPB 등의 외부 제어 신호는 동작 논리 컨트롤 회로(220)에 입력되고, 이들의 논리에 기초하여 동작 모드에 따라 내부 제어 신호가 발생된다. 내부 제어 신호는, 입출력 버퍼(230)에서의 데이터 래치, 전송 등의 제어에 이용되며, 또한 제어 회로(110)로 보내어져, 동작 제어가 행해진다.

이와 같이 본 실시예의 NAND형 플래시 메모리는, 어드레스 입력을 수반하는 커맨드 입력 혹은 커맨드 입력만의 제어로 동작한다. 커맨드 레지스터(180)가 소정의 커맨드를 접수하면, 제어 회로(110)가 기입 등의 동작 제어를 행한다. 제어 회로(110)는, 커맨드에 의해 지시되어 동작을 실행하기 때문에 메모리 코어부를 제어할 뿐만 아니라, 필요한 전압 발생, 칩 내부에서 자동 처리 중인 것을 외부에 나타내는 비지 신호의 출력, 내부적인 비지 신호의 출력을 위해, 스테이터스 레지스터(210, 190)의 제어를 행한다.

본 실시예에서는, 복사 기입 제어를 행하기 위해, 로우 어드레스 레지스터(16) 외에, 다른 1계통의 로우 어드레스 레지스터(165)가 설치되어 있다. 이들 2계통의 로우 어드레스 레지스터(160, 165)로부터 로우 디코더(120)로의 출력부에는, 어드레스 전환 회로(170)가 설치되고, 어느 한쪽의 로우 어드레스가 로우 디코더(120)에 공급되도록 되어 있다.

도 3은, 메모리 셀 어레이(100)의 1페이지 중의 n개의 비트선 BL의 범위에 대하여, 판독/기입 회로(200)의 구성예를 도시하고 있다. 데이터 판독/기입 회로(200)는, 셀 어레이에 대한 기입 동작과 판독 동작을 일부 오버랩시킨 복사 기입 동작을 실행하기 위해, 2개의 페이지 버퍼(200a, 200b)를 구비하여 구성된다. 제1 페이지 버퍼(200a)는, 주로, 기입 데이터를 보존하여 메모리 셀 어레이(100)에의 데이터 기입을 행하기 위해 사용된다. 제1 페이지 버퍼(200a)는, 각 비트선마다의 래치 회로(32)를 구비하고, 이들 노드 N11, N12는 제어 신호 TG1, TG1B에 의해 선택되는 전송 게이트(33, 34)를 통해 선택적으로 감지 노드 N0에 접속된다. 감지 노드 N0은, 비트선 전위를 클램프하기 위한 비트선 클램프 회로를 겸한 프리 센스 회로(31)를 통해 비트선 BL에 접속된다.

제2 페이지 버퍼(200b)는, 역시 각 비트선마다 래치 회로(36)를 구비하고, 그 노드 N11은, 제어 신호 TG2에 의해 구동되는 전송 게이트(35)를 통해 감지 노드 N0에 접속된다. 각 래치 회로(36)의 2개의 노드 N21, N22는 각각 컬럼 선택 게이트(37, 38)를 통해, 쌍을 이루는 입출력 데이터선(DL, DLn)(39)에 공통으로 접속되어 있다.

제2 페이지 버퍼(200b)는, 기입/판독 데이터를 일시 보존하는 캐시로서 사용된다. 즉 페이지 단위의 데이터 기입 시에는, 컬럼 게이트(37, 38)가 컬럼 선택선 CSL에 의해 순차적으로 구동되어, 입출력 버퍼로부터 데이터선(39)으로 직렬로 전송되어 오는 데이터가 순차적으로 래치 회로(36)에 로드된다. 이 래치 회로(36)에 로드된 데이터는, 전송 게이트(35)를 통해 병렬로 제1 페이지 버퍼(200a)의 대응하는 래치 회로(32)로 전송되어, 보존된다. 데이터 판독 시는, 제2 페이지 버퍼(200b)로 읽어낸 데이터가, 역시 컬럼 선택 게이트(37, 38)가 컬럼 선택선 CSL에 의해 순차적으로 구동되며, 직렬 데이터로 변환되어 데이터선(39)으로 전송되어 칩 외부로 출력되게 된다.

본 실시예에서, 복사를 위한 판독이 아닌 통상의 데이터 판독 동작에서는, 제1 페이지 버퍼(200a)가 감지 증폭기로서 이용된다. 이에 대하여 복사 기입 동작에서는, 제1 페이지 버퍼(200a)에 기입 데이터를 보존한 상태에서 데이터 판독을 행하기 때문에, 제2페이지 버퍼(200b)가 메모리 셀 어레이의 셀 데이터를 직접 페치하는 감지 증폭기로서 이용되게 된다.

도 3에서는, 데이터 판독/기입 회로(200) 중, 하나의 입출력 단자 I/O에 대응하는 한쌍의 데이터선 DL, DLn에 접속되는 범위를 도시하고 있다. 예를 들면 메모리 셀 어레이(100)의 1페이지가 2k바이트 길이인 것으로 하면, 입출력 단자 수가 8개인 경우에는, 도 3의 비트선 수는 n=2048로 된다. 데이터선(39)은 8쌍 준비된다. 그리고, n비트의 데이터가 제2 페이지 버퍼(200b)와 데이터선(39) 사이에서, 컬럼 선택 게이트에 의해 병렬/직렬 변환되게 된다.

도 3에서는, 제1 페이지 버퍼(200a)를 간략하게 도시하고 있지만, 실제로는 기입 동작 시, 기입 펄스 인가와 검증 판독 동작을 반복하여 행하기 때문에, 비트마다 검증 동작에 필요한 회로가 설치된다. 도 4는 그 검증 동작에 필요한 회로부를 포함하여, 페이지 버퍼(200a)의 단위 회로 구성을 도시하고 있다. 래치 회로(32)는, 클럭드 인버터 CI1, CI2를 역 병렬 접속하여 구성된다. 감지 노드 N0은, 전송 게이트 NMOS 트랜지스터(33)를 통해 래치 회로(32)의 데이터 유지 노드 N11에 접속되어 있다. 감지 노드 N0에는, 프리차지용 NMOS 트랜지스터(42)가 설치되고, 또한 프리차지 전하 보존을 위한 캐패시터 C2가 접속되어 있다.

노드 N11은, 전송 스위치 소자인 NMOS 트랜지스터(44)를 통해 노드 N11의 데이터를 일시 기억하기 위한 일시 기억 노드 N2에 접속되어 있다. 이 기억 노드 N2에는, 제어 전압 VREG을 프리차지하기 위한 NMOS 트랜지스터(46) 및, 레벨 유지를 위한 캐패시터 C1이 접속되어 있다. 캐패시터 C1의 일단은 접지된다.

공통 신호선 COM은, 각 컬럼마다 1바이트분의 데이터 판독/기입 회로(200)에 공통으로 배치됨으로써, 노드 N2에 의해 제어되는 전송 스위치 소자인 NMOS 트랜지스터(45)와, 제어 신호 REG에 의해 제어되는 전송 스위치 소자인 NMOS 트랜지스터(43)를 통해, 감지 노드 N0에 접속되어 있다. 이 공통 신호선 COM은, 감지 노드 N0을 선택적으로 충전하기 위한 Vcc 전원선으로서, 또한 기입·소거의 검증 동작에서는 패스/페일 판정을 행하기 위한 신호선으로서 이용된다.

도 4의 페이지 버퍼(200a)를 이용한 기입 및 기입 검증 동작을 간단하게 설명한다. 본 실시예에서의 메모리 셀 MC는, 도 6에 도시한 바와 같이, 부유 게이트 FG와 제어 게이트 CG가 적층된 MOS 트랜지스터 구조를 갖는다. 이 메모리 셀 MC는, 부유 게이트 FG가 전자를 방출한 저임계값 상태를 소거 상태(데이터 "1"), 부유 게이트 FG에 전자가 주입된 고임계값 상태를 기입 상태(데이터 "0")로서 기억한다. 도 8은 그 데이터의 임계값 분포를 도시하고 있다.

도 6에는 선택 셀의 기입 시의 전압 인가의 모습과, 소거 시의 전압 인가의 모습을 도시하고 있다. 기입 동작은, 데이터 "0", "1"에 따라, 비트선 BL을 통해 선택 셀의 채널을 "L", "H" 레벨로 프리차지하고, 선택 워드선에 플러스의 기입 전압 Vpgm을 공급하여 행해진다. "0" 데이터가 제공된 선택 셀에서는, 부유 게이트 FG에 채널로부터 전자가 주입된다. "1" 데이터가 제공된 비선택 셀에서는, 부유로 되는 채널이 제어 게이트 CG로부터의 용량 커플링에 의해 전위 승압되어, 부유 게이트 FC에의 전자 주입이 금지된다. 데이터 소거는, 블록 단위로 일괄적으로 행해지므로, 제어 게이트 CG를 0V로 하고, p형 웰에 소거 전압을 인가하여, 부유 게이트 FG의 전자를 방출시키게 된다.

실제의 기입 동작에서는, 도 7에 도시한 바와 같이, 순차적으로 전압값을 높게 한 기입 펄스 전압 Vpgm의 인가와 검증 판독이 반복하여 행해진다. 검증 판독 시의 선택 워드선에 공급하는 전압은, 도 8에 도시한 바와 같이, "0" 데이터의 임계값 분포를 보증하는 값 Vv0이 이용된다. 기입 사이클 동안, 도 4의 페이지 버퍼(200a)는 기입 데이터를 보존한다.

도 4에서, 기입 데이터는, "0", "1"에 따라, 래치 회로(32)의 노드 N11이 "L", "H"가 되도록 로드된다. 노드 N11의 "1" 데이터("H" 레벨)는, 비트마다 검증 판독에 의해, 기입 동작이 종료될 때까지 보존된다. "0" 데이터는, "0" 기입이 충분해진 시점에서, 판독 비트선이 "H" 레벨로 되고, 이것이 감지 노드 N0을 통해 노드 N11에 "H"가 전송되어, 데이터가 반전된다. 따라서, 병렬 기입이 행해지는 범위의 모든 래치 회로(32)의 노드 N11이 "H"로 된 것을 검출하여, 기입 종료(검증 패스)가 판정되게 된다. 이 판정은, 노드 N11의 레벨을 일시 기억하는 노드 N2의 레벨을 반영하는 공통 배선 COM의 레벨 검출에 의해 행해진다.

도 5는 한쌍의 데이터선(DL, DLn)(39)에 대한 입출력 버퍼(230)의 구성을 도시하고 있다. 데이터선(39)의 단부에는 데이터선 감지 증폭기(40)가 접속되어 있다. 판독 출력은, 이 데이터선 감지 증폭기(40)에서 반전 증폭되어, 출력 회로(50)를 통해 입출력 단자 I/O로 출력된다. 데이터선(39)에는, 이들을 Vcc로 이퀄라이즈하기 위한 PMOS 트랜지스터에 의해 구성된 데이터선 이퀄라이즈 회로(30)가 접속되어 있다.

기입 데이터를 입력 버퍼(60)를 통해 페이지 버퍼 회로(200)에 기입하는 경로에는, 데이터 반전 회로(90)가 설치되어 있다. 즉 제2 페이지 버퍼(200b)에 데이터를 로드하는 경우, 기입 데이터는, 입출력 단자 I/O로부터 입력 버퍼(90)를 통해, 데이터 반전 회로(90)에 의해 필요에 따라 2치 레벨을 반전하고, 또한 데이터 입력 회로(70)를 통해 데이터선(39)으로 전송된다. 구체적으로 데이터 반전 회로(90)가 활성으로 되는 것은, 후에 설명한 바와 같이, 복사 기입 동작에서, 데이터를 추가하는 경우이다. 통상의 기입 동작에서는, 데이터 반전 회로(90)는 데이터를 레벨 반전하지 않고 전송하는 비활성 상태로 된다.

데이터 반전 회로(90)는, 배타적 논리합 게이트로, 신호 INVERT가 "L"인 경우, 입출력 단자 I/O의 데이터가 "H"일 때, 데이터선 DL이 "H", 따라서 제2 페이지 버퍼(200b)의 래치 회로(36)의 노드 N21에는 "H"가 전송된다. INVERT가 "H"인 경우에는, 입출력 단자 I/O의 데이터가 "H"일 때, 데이터선 DL에는 "L", 따라서 래치 회로(36)의 노드 N21이 "L"로 된다. 이것이 데이터의 레벨 반전의 의미이다.

데이터 입력 회로(70)는, 데이터 로드 인에이블 신호 DLE에 의해 활성화되어, 입력된 데이터를 상보 데이터로 변환하여 데이터선(39)으로 전송하기 위한 것이다. 데이터 입력 회로(70)는, 데이터선 DLn 및 DL에 각각 대응하여, PMOS 트랜지스터(71a, 71b) 및 NMOS 트랜지스터(72a, 72b)에 의한 2개의 출력 드라이버를 갖는다. 이들 드라이버를 데이터 반전 회로(90)의 출력에 따라 제어하기 위해, 논리 게이트 G1a, G2a, G1b, G2b, G3, G4가 설치되어 있다. 상세한 설명은 생략하지만, 데이터 반전 회로(90)의 출력이 "H"일 때, 데이터선 DL, DLn에 각각 "H", "L"이 전송된다. 인에이블 신호 DLE가 "L"일 때는, 모든 트랜지스터(71a, 71b, 72a, 72b)가 오프인 고출력 임피던스 상태로 된다.

데이터 기입 동작에서는, 1페이지분의 기입 데이터를 제2 페이지 버퍼(200b)에 로드하고, 이것을 제1 페이지 버퍼(200a)로 전송한다. 통상의 데이터 기입 동작의 경우, 데이터 반전 회로(90)의 제어 신호 INVERT를 "L"로 한 상태에서 데이터 입력이 행해진다. 따라서, "1" 기입의 번지에서는, 제2 페이지 버퍼(200b)의 래치 회로(36)의 노드 N21에 "H" 데이터가 입력되고, 이것이 전송 게이트(35)를 통해 제1 페이지 버퍼(200a)의 래치 회로(32)의 노드 N11로 전송된다. 이 데이터 상태는, 비트선에 Vcc 정도의 전위를 전송하게 된다. 따라서, 선택된 워드선에 기입 펄스 Vpgm을 제공하였을 때, 임계값 시프트가 발생하지 않는 "1" 기입(기입 금지)으로 된다. 이에 대하여, "0" 기입의 번지에서는, 래치 회로(32)의 노드 N11에는 "L" 데이터가 입력된다. 이것은 비트선에 0V를 전송하게 된다. 따라서 선택 워드선에 기입 펄스 Vpgm을 제공하면, 마이너스의 임계값 상태의 "1" 셀에 대하여 FN 터널 주입에 의해 임계값을 시프트시키는 "0" 기입으로 된다.

도 15는 통상의 데이터 기입 동작에서의, 기입 데이터 "0"인 경우의 데이터의 흐름을 도시하고 있다. 입출력 단자 I/O의 "0" 데이터("L" 레벨)에 의해, 래치 회로(36)의 노드 N21에 "L" 레벨이 전송되고, 또한 래치 회로(32)의 노드 N11에 "L" 레벨이 전송되어, 이에 의해 선택 셀에 "0" 기입이 행해진다.

이에 대하여 본 실시예에서의 복사 기입 동작에서는, 도 16에 도시한 바와 같이, 래치 회로(36)의 노드 N21로 읽어낸 1페이지분의 데이터를 레벨 반전하여 래치 회로(32)의 노드 N11로에 전송하는 것이 필요하다. 왜냐하면, 셀 데이터의 판독 시에는, "0" 데이터가 래치 회로(32)의 노드 N11(또는 래치 회로(36)의 노드 N21)에서 "H"로서 판독되는 데 대하여, "0" 데이터 기입을 위해서는 래치 회로(32)의 노드 N11이 "L"로서 기입 데이터를 보존해야만 하기 때문이다.

이와 같이 복사 기입 동작에서는, 래치 회로(39)의 노드 N21로부터 래치 회로(32)의 노드 N11로의 데이터 전송 시에 레벨 반전된다. 이 때문에, 복사 기입 데이터를 일부 변경하기 위해 입출력 단자로부터 데이터를 추가하는 경우에는, 데이터 반전 회로(90)에서의 레벨 반전을 필요로 하게 된다. 즉 도 16에 도시한 바와 같이, 외부로부터의 추가 데이터가 "0"(="L")인 경우, 이것을 데이터 반전 회로(90)에서 "H" 데이터로 반전하여, 노드 N21에 로드한다.

다음으로 본 실시예에서의 복사 기입 동작(페이지 복사 동작)을 설명한다. 복사 기입 동작은, 메모리 셀 어레이(100)의 임의의 페이지의 셀 데이터를 데이터 판독/기입 회로로 판독하고, 또한 외부로 전송 출력하여 이것을 검사하며, 필요하면 데이터를 추가하여, 메모리 셀 어레이(100)의 다른 페이지에 기입한다고 하는 동작을 기본으로 한다. 본 실시예에서의 복사 기입 동작에서는, 메모리 셀 어레이(100)로부터의 데이터 판독 동작과, 그 판독 데이터를 동일한 메모리 셀 어레이(100)의 다른 페이지에의 기입 동작을 일부 오버랩시킨다. 구체적으로는 본 실시예에서는, 데이터 기입 동작 중에, 다음 복사원 페이지의 셀 데이터 판독 동작을 인터럽트시킨다.

데이터 판독 동작은, 메모리 셀 어레이(100)로부터 데이터 판독/기입 회로(200)로의 판독(즉 협의의 판독 동작)과, 데이터 판독/기입 회로(200)로부터 외부 입출력 단자까지의 판독 데이터의 전송 출력 동작이 있다. 협의의 판독 동작은, 데이터 기입 동작과 동시에는 실행할 수 없기 때문에, 이 판독 동작의 인터럽트에 의해, 셀 어레이에의 데이터 기입 동작은 중단된다. 데이터 재기입/판독 회로로부터 입출력 단자까지의 데이터 출력 동작은, 재개한 데이터 기입 동작과 병행하여 실행할 수 있다. 이에 의해, 복수 페이지의 복사 동작을 연속시킬 때의 고속화가 도모된다.

도 9는, 본 실시예의 페이지 복사 동작 타이밍이다. 횡축은 시간으로, 스테이터스 레지스터(210)에 의해 칩 외부로 알려지는 레디/비지 상태 신호 R/BB, 스테이터스 레지스터(190)에 의해, 칩 내부에서만 출력되는 레디/비지 상태 신호 Int. R/BB, 판독 인에이블 신호 REB 및 기입 인에이블 신호 WEB와 함께, 동작 내용"Operation"을 2행에 걸쳐 나타내고 있다.

판독 동작, 기입 데이터의 데이터 판독/기입 회로에의 로드 동작, 데이터 판독/기입 회로로부터 셀 어레이에의 기입 동작은, 각각의 동작을 기동하는 커맨드의 입력 즉, 판독 커맨드 "Read com.", 로드 커맨드 "Load com.", 기입 커맨드 "Prog. com." 및 어드레스 "Add."의 입력을 받아 행해진다. 이들 커맨드 입력이나 어드레스 입력은, 기록 인에이블 신호 WEB의 "L"에 동기하여 행해진다. 도 9에서, R/BB="L"은, 외부적으로 비지 상태를 나타내고, Int. R/BB="L"은, 내부적으로 비지 상태를 나타내고 있으며, 이들 기간은 셀 어레이에 대하여 판독 또는 기입의 액세스가 실행되어 있다. "Data Out"는 페이지 버퍼로 판독된 데이터가 입출력 단자까지 직렬 출력되는 동작을 나타내고 있다.

구체적으로 도 9의 페이지 기입 동작을 설명하면 다음과 같다. 판독 커맨드의 입력(시각 t10), 복사원 페이지(판독 페이지)의 어드레스 Row1을 지정하는 어드레스 입력(시각 t11)을 받아, 셀 데이터 판독 동작이 실행된다. 이 때의 판독 커맨드는, 통상의 판독 동작 커맨드이어도 되고, 복사 전용의 판독 커맨드이어도 된다. 셀 어레이로부터의 데이터 판독 동안, 스테이터스 레지스터(210)는, R/BB="L"(busy read)을 출력하고, 스테이터스 레지스터(190)는 칩 내부에서 Int. R/BB="L"(busy read)을 출력한다.

이 때의 판독 동작은, 도 14에 도시한 바와 같은 데이터 전송 동작이 된다. 통상의 판독 동작에서는, 메모리 셀의 데이터를 일단 제1 페이지 버퍼(200a)의 래치 회로(32)의 노드 N11로 읽어낸 후, 이것을 제2 페이지 버퍼(200b)의 래치 회로(36)의 노드 N21로 전송한다. 이에 대하여, 복사 전용의 판독 동작으로 하는 경우에는, 셀 데이터를, 제2 페이지 버퍼(200b)의 래치 회로(38)의 노드 N21로 직접 읽어낸다.

도 14의 예에서는, 선택 메모리 셀이 "0" 셀이고, 노드 N21에는 "H" 레벨이 판독되어 있다. 이 판독 시의 파형도는 도 17와 같다. 시각 r0에서, 선택 워드선에 0V, NAND 셀 내의 비선택 워드선에 패스 전압 Vread(약 4V), 비트선측의 선택 게이트 SGD에 버스 전압 Vread(약 4V)를 인가한다. 이러한 상태에서, 클램프용 트랜지스터(31)의 제어 단자 BLCLAMP에 비트선 프리차지용의 "H" 레벨 전압을 인가함으로써, 페이지 버퍼(200a)로부터 선택 비트선이 프리차지 레벨 Vpre까지 충전된다. 시각 r1에서, 소스선(CELSRC)측 선택 게이트 SGS에 패스 전압 Vread(약 4V)을 인가하면, 제어 게이트에 0V의 판독 전압이 인가된 선택 메모리 셀에 의한 셀 전류가 흐른다. 선택 셀이 "0" 셀이면, 임계값이 플러스이기 때문에, 실선과 같이 비트선 전위의 변화는 작다. "1" 셀이면 큰 셀 전류가 흘러 비트선을 방전하기 때문에, 파선으로 나타낸 바와 같이 비트선 전위가 저하된다.

시각 r2에서 감지 노드 N0을 Vcc로 프리차지한 후에, 시각 r3에서 다시 제어 단자 BLCLAMP에 감지용 전압을 공급하여 비트선 전위를 감지한다. 이 때, 비트선의 전위가 Vsen의 레벨보다 높으면, 노드 N21(또는 N11)은 "H"로 된다. 즉, "0" 셀인 경우에는 "H"가 노드 N21(또는 N11)로 판독된다. 이 노드 N21의 "H"는, 데이터 출력 경로에서 반전되어, I/O 단자에는 "L"로서 출력된다.

도 9에서는, 페이지 버퍼(200b)로 판독된 데이터의 입출력 단자에의 직렬 출력 동작이, 시각 t12로부터의 동작 "Data Out"로서 도시되어 있다. 1페이지분의 데이터 출력 동작은, 판독 인에이블 신호 REB에 동기하여, 복수 비트씩의 직렬 전송으로서 행해진다. 칩 외부로 판독된 데이터는, 메모리 제어기에 페치되어, 에러 체크가 행해진 후, 판독 어드레스 Row1과는 다른 복사처 페이지의 어드레스 RowA에 기입된다. 이러한 페이지 기입을 위해, 로드 커맨드 입력(시각 t13), 기입처의 어드레스 RowA를 지정하는 어드레스 입력(시각 t14) 후, 판독 데이터를 수정하기 위한 기입 데이터 "Data(extra)"가 입력된다(시각 t15). 그 후, 복사 기입을 실행하는 기입 커맨드가 입력된다(시각 t16).

여기서, 복사 기입을 위한 1페이지분의 데이터는, 상술한 바와 같이 래치 회로(36)의 노드 N21에 보존되어 있는 판독 데이터를 레벨 반전하여 래치 회로(32)의 노드 N11로 전송한다. 따라서, 칩 외부에서의 검사 결과 데이터의 일부를 변경하는 추가 데이터를 입력하는 경우에는, 이것을 칩 내에서 레벨 반전하여 래치 회로(36)의 노드 N21에 로드하는 것이 필요로 된다. 즉 외부 기입 데이터는, 도 16에 도시한 바와 같이, 제어 신호 INVERT를 "H"로 하여 반전 회로(90)에서 레벨 반전하여 노드 N21에 로드한다.

복사 기입 커맨드가 입력되면, 메모리 셀에서의 올바른 기입 데이터가 되도록, 래치 회로(36)의 노드 N21의 데이터를 래치 회로(32)의 노드 N11로 반전 전송한다. 즉, 도 3에서, 제어 신호 TG2와 TG1B를 "L" 레벨로 하여 데이터 전송을 행하고, 노드 N21이 "H"인 경우, 노드 N11이 "L"로 되는 반전 전송을 행한다.

또한 추가 데이터인 "0", "1" 레벨을, 칩 외부의 메모리 제어기 내에서 반전시켜 칩에 공급하는 경우에는, 데이터 반전 회로(90)를 비활성(INVERT="L")으로 하여, 도 15에 도시한 통상의 데이터 기입과 마찬가지의 데이터 로드를 행하면 된다.

래치 회로(32)에의 데이터 전송이 종료되는데로, 기입 펄스 인가 동작을 개시한다. 기입 데이터의 전송이 종료되면, 제2 페이지 버퍼(200b)의 데이터는 불필요하게 된다. 따라서, 제2 페이지 버퍼(200b)의 래치 회로(36)를 유효하게 사용하기 위해, 칩 내부에서는 기입 동작을 실행하면서(busy), 외부에는 짧은 비지(더미 비지) 상태로 한 후, R/BB="H"(ready)로서 커맨드 접수 가능한 상태로 한다.

통상의 기입 동작 시간은 200㎲∼300㎲ 정도이지만, 여기서는, 수㎲ 정도의 짧은 더미 비지로 하는 것이 중요하다. 복사 동작이 복수 페이지의 데이터 이동인 것으로 하면, 페이지마다의 판독, 기입이 반복된다. 본 실시예에서는, 페이지 어드레스 RowA에의 복사 기입 동작 실행 중에, 다음 복사원의 페이지 어드레스 Row2에 대한 판독 커맨드 입력(시각 t17)과 어드레스 입력(시각 t18)을 행한다.

칩 내부에서는, 제어 회로(110)에 의해 시퀀스 제어되어, 페이지 버퍼(200a)의 래치 회로(32)와 메모리 셀 사이에서 기입 동작이 행해져, 상술한 기입 펄스 인가와 검증 판독을 반복하는 기입 사이클이 진행 중이지만, 기입 펄스 인가 동작 후나, 기입 검증 동작 후에는 인터럽트 처리가 가능하다. 즉, 기입 중의 데이터는, 래치 회로(32)에 스태틱하게 보존되며, 또한 래치 회로(32)는, NMOS 트랜지스터(33)에 의해, 감지 노드 N0이나 래치 회로(36)와는 전기적으로 분리되어 있다. 따라서, 도 19에 도시한 바와 같은 기입 사이클에서, 기입 펄스 인가 중이면, 그 기입 펄스 인가 동작이 종료되는 시점 t2, t4, t6, …을 대기하여 판독 동작을 인터럽트시킨다. 혹은, 기입 검증 판독 동작 중이면, 그 검증 판독 동작이 종료되는 시점 t3, t5, …을 대기하고 나서, 판독 동작을 인터럽트하면 된다.

이와 같이 하여, 기입 펄스 인가 동작과 검증 판독 동작의 전환 타이밍에서 판독 동작을 위해 비트선을 해방시킬 수 있다. 이 인터럽트 처리의 판독 동작은 통상의 판독 동작과 마찬가지로, 종료될 때까지 외부에는 비지 상태를 출력하고, 그 동안 기입 동작은 중단한다. 셀 어레이로부터의 판독이 종료되는데로, R/BB="H"(ready)로 함과 함께, 중단시킨 기입 동작을 재개한다. 그리고, 페이지 버퍼(200b)로 판독된 어드레스 RoW2의 데이터를 칩 외부로 직렬 출력한다(시각 t19).

이하 마찬가지로, 칩 외부에서 그 복사원 페이지의 판독 데이터를 체크하고, 이것을 페이지 어드레스 RowB에 복사 기입한다. 즉, 로드 커맨드 입력(시각 t20), 어드레스 입력(시각 t21), 데이터 입력(시각 t22), 기입 커맨드 입력(시각 t23)이 행해져, 페이지 어드레스 RowB에의 기입이 행해진다.

기입 사이클 중에 판독 동작을 인터럽트시키는 타이밍은, 빠르면 빠를수록 좋다. 이러한 동작의 효과를 발휘하기 위해서는, 직렬 출력 시간이나 커맨드, 어드레스 입력, 데이터 로드 시간을 가능한 한 칩 내부의 비지 시간에 오버랩시키는 것이 필요하다. 그 오버랩에 의해, 2회째 이후의 복사 기입에서는, 기입 실행 커맨드 입력 시에, 아직 칩 내부에서의 기입이 종료되지 않은 상황으로 될 수 있다.

이 경우에는, 실행 중인 기입이 종료되지 않으면, 다음 기입으로 진행되지 않기 때문에, 스테이터스 레지스터(210)는, 기입이 종료될 때까지 트루 비지(True busy)를 출력하게 된다. 즉, 제2 복사 기입의 어드레스 RovvB를 입력하고, 추가 데이터를 제2 페이지 버퍼(200b)에 로드해도, 그 기입 데이터를 제1 페이지 버퍼(200a)로 전송할 때까지는, R/BB를 "H"(ready) 상태로 할 수 없다.

어드레스 RowA의 기입이 종료되면, 더비 비지(Dummy busy)의 기간을 두고, 외부적으로는, 다음 어드레스 Row3에 대한 판독 가능한 레디 상태로 된다. 내부적으로는, 어드레스 RowB에 대한 기입 사이클이 실행되어, 비지 상태가 계속된다. 이하, 마찬가지의 동작이 반복된다.

도 10a∼도 10h는, 여기까지의 복사 기입 동작에서의 페이지 버퍼 주위의 데이터의 천이를 도시하고 있다. 이들 도면에서는, 페이지 길이 4비트분을 일례로서 도시하고 있다. 도 10a는 복사원의 최초의 페이지 어드레스 Row1의 셀 Cell0, Cell1, Cell2, Cell3의 데이터 "1", "0", "1", "0"이 제2 페이지 버퍼(200b)의 노드 N21로 "L", "H", "L", "H"의 캐쉬 데이터 Ca0, Ca1, Ca2, Ca3으로서 판독되는 모습을 도시하고 있다. 노드 N21로 판독된 데이터는, 도 10b에 도시한 바와 같이, 직렬 전송되어 입출력 버퍼를 통해 외부로 판독된다. 이상의 판독 동작이 종료된 후, 필요하면 추가 데이터를 부가하여, 이것을 제2 페이지 버퍼(200b)에 로드한다. 도 10c가 그 모습을 도시하고 있으며, 여기서는 "L", "H", "L", "H"의 상태에서 래치 회로(36)의 노드 N21에 보존되어 있던 판독 데이터가 일부 재기입되어, "L", "H", "L", "L"로서 로드된 예를 도시하고 있다.

제2 페이지 버퍼(200b)의 노드 N21에 로드된 데이터는, 도 10d에 도시한 바와 같이, 논리 레벨이 반전되어 제1 페이지 버퍼(200a)의 노드 N11에 기입 데이터로서 전송되어, 복사처의 어드레스 RowA의 셀에 기입된다. 그 기입 사이클의 도중에서 일시 기입 동작을 중단하고, 제1 페이지 버퍼(200a)에 기입 데이터를 보존한 상태에서, 다음 복사원인 페이지 어드레스 Row2의 판독이 행해진다. 그 모습이 도 10e이며, 셀 데이터는 제2 페이지 버퍼(200b)의 노드 N21로 직접 판독된다. 여기서 판독 데이터는 "H", "L", "H", "L"인 예를 도시하고 있다.

그리고, 도 10f에 도시한 바와 같이, 노드 N21로 판독된 데이터가 직렬 전송되어 외부로 출력되는 동안에, 노드 N11의 기입 데이터에 의한 어드레스 RowA의 셀에의 데이터 기입이 재개된다. 즉 여기서, 칩 외부에서 보면, 판독 동작과 기입 동작이 오버랩된다. 기입 동작은, 노드 N11의 데이터 "H", "L", "H", "H"에 의해, 어드레스 RowA의 셀 cell0, cell1, cell2, cell3에 "1", "0", "1", "1"을 기입하는 것이지만, 도 10f에서는 셀 Cell1이 아직 "1"인 상태 그대로로 기입이 종료되지 않은 것을 나타내고 있다.

어드레스 Row2의 데이터 판독이 종료되면, 앞의 페이지에 대한 것과 마찬가지로 필요에 따라 변경 기입 데이터를 입력하여, 도 10g에 도시한 바와 같이, 제2 페이지 버퍼(200b)가 재기입된다. 제1 페이지 버퍼(200a)의 기입 데이터에 의한 셀에의 데이터 기입이 종료될 때까지는, 제2 페이지 버퍼(200b)의 데이터를 제1 페이지 버퍼(200a)로 전송할 수 없다.

도 10h는 노드 N11의 데이터 "H", "L", "H", "H"에 의해, 어드레스 RowA의 셀 cell0, cell1, cell2, cell3에 대한 "1", "0", "1", "1"의 기입이 종료된 상태를 도시하고 있다. 즉, 검증 판독에 의해 "L"을 유지하고 있던 노드 N11이 반전되어, 제1 페이지 버퍼(200a)의 노드 N11이 모두 "H"로 된다. 이하, 제2 페이지 버퍼(200b)의 노드 N21의 데이터는 반전되어 제1 페이지 버퍼(200a)의 노드 N11로 전송되어, 복사처인 어드레스 RowB에 대한 기입이 마찬가지로 행해지게 된다.

여기까지의 동작에서, 페이지 어드레스 A에 대한 기입 사이클 중에, 다른 페이지 어드레스 Row2에 대한 판독 동작을 인터럽트시키기 때문에, 중단하는 기입 사이클의 기입 페이지 어드레스 RowA를 기억해 두는 것이 필요하다. 그 때문에, 도 1에 도시한 바와 같이, 2계통의 로우 어드레스 레지스터(160, 165)가 준비되어 있다. 이 로우 어드레스 레지스터(160, 165)의 전환은 다음과 같이 하면 된다.

기입 어드레스는 로우 어드레스 레지스터(165)에 저장한다. 기입 동작 중에는, 로우 어드레스 선택 스위치(172)를 온시키고, 이 로우 어드레스 레지스터(165)로부터 로우 디코더(120)로 기입 어드레스를 출력한다. 인터럽트 처리의 판독 동작에 사용하는 판독 어드레스는, 로우 어드레스 레지스터(160)에 저장한다. 판독 동작을 인터럽트시켜 바람직한 타이밍으로 되면, 로우 어드레스 선택 스위치(172)를 오프, 로우 어드레스 선택 스위치(171)를 온시켜, 로우 디코더(120)로 판독용 어드레스를 출력한다. 판독 동작이 종료되는데로, 다시 기입용 로우 어드레스를 로우 디코더(120)로 출력하도록, 스위치(171, 172)를 전환한다.

종래예에서는, 복사원의 셀 데이터 판독 시간을 25μsec, 데이터 기입 시간을 200μsec로 하고, 페이지 길이를 2k바이트, 판독 데이터의 칩 외부로의 직렬 출력의 사이클을 50nsec로 하였을 때, 전송 레이트는 6.2M바이트/sec로 된다. 이에 대하여 본 실시예에서는, 복사원의 판독 데이터의 칩 외부로의 직렬 출력의 시간 50nsec×2k=100sec를, 기입 동작과 오버랩시키기 때문에, 외관상의 복사 기입 동작 시간이 짧아진다. 특히, 복사 기입 동작을 복수 페이지에 걸쳐 연속적으로 행하면, 기입 전송 레이트는 약 9M바이트/sec로까지 향상된다.

[실시예 2]

실시예 1의 동작 제어에서는, 복사 기입을 개시한 경우에, 제2 페이지 버퍼(200b)의 래치 회로(36)로부터 제1 페이지 버퍼(200a)의 래치 회로(32)로 데이터를 전송한 후, 바로 기입 펄스 인가 동작을 개시한다. 이 때문에, 다음 복사원의 셀 데이터 판독을 기입 펄스 인가 동작과 기입 검증 동작의 전환 타이밍에서 인터럽트시키는 처리가 필요하였다. 이것은 타이밍적인 자유도가 있는 반면, 판독 커맨드를 입력하는데 있어서, 실제의 판독 동작에 대기 시간이 발생하는 것을 의미한다. 따라서 비지 상태가, 최대로, 판독 비지 시간+기입 펄스 인가 동작 1회의 시간으로 되거나, 혹은 판독 비지 시간+기입 검증 동작 시간으로 된다. 결과적으로, 인터럽트시킨 판독 동작의 비지 시간을 적절한 타이밍에서 검출하지 않으면, 직렬 출력을 시작하기까지 시간적인 손실이 발생한다.

이에 대하여, 실시예 2에서는, 기입 데이터를 로드한 후, 즉시 기입 펄스 인가를 행하지 않고, 다음 복사원에 대한 데이터 판독을 대기하기 위한 유예 기간을 설정한다. 그와 같은 실시예 2의 복사 기입 동작 타이밍도를, 도 9에 대응시켜 도 11에 도시한다.

앞의 실시예와 마찬가지로, 판독 커맨드 입력(시각 t30), 어드레스 입력(시각 t31)을 받아, 복사원의 어드레스 Row1의 데이터를 판독하는 동작이 실행된다. 셀 어레이로부터 페이지 버퍼로 판독된 데이터는, 그 후 직렬 전송되어 칩 외부로 출력된다(시각 t32). 판독 데이터를 복사처의 페이지 어드레스 RowA에 기입하기 위해, 로드 커맨드 입력(시각 t32), 어드레스 입력(시각 t33), 추가 데이터 로드(시각 t34), 기입 커맨드 입력(시각 t35)이 이어진다. 여기까지는 앞의 실시예와 마찬가지이다.

본 실시예 2에서는, 제2 페이지 버퍼(200b)로부터 제1 페이지 버퍼(200a)로 기입 데이터를 전송한 후에, 바로 기입 펄스 인가 동작으로 진행하지 않고, 기입 스탠바이 상태로 하는 유예 기간을 설정하여, 다음 복사원 페이지의 셀 데이터 명령을 대기한다. 그 유예 기간 내에 다음 복사원 페이지의 어드레스 Row2에 대한 판독 커맨드 입력(시각 t37), 어드레스 입력(시각 t38)이 있으면, 데이터 판독을 실행한다. 셀 어레이로부터의 데이터 판독 중에는, 당연히 기입 동작은 행할 수 없으므로, 그 동안 데이터 기입 동작은 중단된다. 이것은 연속 동작을 상정한 전형적인 동작 제어이다.

이와 같이 하면, 어드레스 RowA에 대한 기입 커맨드 입력 후의 어드레스 Row2의 판독 동작의 비지 상태가, 통상의 셀 데이터 판독 동작의 시간에서 반드시 레디 상태로 되돌아간다. 따라서, 기입 사이클 중의 임의의 인터럽트가 아니기 때문에 설계가 용이해진다. 도 11에 도시한 바와 같이, 셀 어레이로부터의 데이터 판독 동작(비지 상태)이 종료된 후, 그 판독 데이터의 직렬 출력(시각 t39)과 동시에, 어드레스 RowA에의 기입 동작이 개시된다.

그리고, 어드레스 RowA에 대한 기입 사이클 중에, 어드레스 Row2의 판독 데이터의 어드레스 RowB에의 복사 기입을 위한 로드 커맨드 입력(시각 t40), 어드레스 입력(시각 t41), 데이터 로드(시각 t42), 기입 커맨드 입력(시각 t43)이 행해진다. 어드레스 RowA에의 기입 사이클이 종료되면, 기입 스탠바이로 된다. 그리고 그 동안, 일정한 더미 비지 상태 후, 다음 복사원 어드레스 Row3에 대한 판독 커맨드 입력(시각 t44), 어드레스 입력(시각 t45)을 받아, 판독이 실행된다. 앞의 페이지 복사 동작과 마찬가지로, 판독 데이터의 직렬 출력 동작 개시(시각 t46)와 동시에, 어드레스 RowB에의 기입 사이클이 개시된다. 이하, 마찬가지의 동작이 반복된다.

또한 본 실시예에서, 기입 커맨드(Prog. com.)의 입력 후에 판독 커맨드(Read com.)를 입력하지 않는 한, 내부에서는 기입 동작이 개시되지 않는다고 하는 제약 조건을 제공한 것으로 하면, 판독 커맨드의 입력의 지연이 큰 전송 레이트의 지연으로 이어진다. 따라서, 기입을 스탠바이시키는 유예 시간은, 사전에 일정하게 설정해 두는 것이 바람직하다. 즉, 유예 기간 내에 판독 커맨드의 입력이 있으면, 셀 어레이로부터의 판독 동작이 종료될 때까지 기입 동작을 중단하지만, 유예 시간 내에 판독 커맨드의 입력이 없는 경우에는, 자동적으로 기입 사이클을 개시한다. 이에 의해, 필요 없는 전송 레이트의 지연을 방지할 수 있다.

[실시예 3]

실시예 1, 2의 동작 제어에서는, 기입을 행하는 로우 어드레스(페이지 어드레스)와 다음 복사원의 데이터 판독의 로우 어드레스를 별개의 어드레스 레지스터에 동시에 보존하고, 자동적으로 이것을 제어 회로가 전환할 필요가 있었다. 이에 대하여, 칩 내부에서의 로우 어드레스 전환 제어를 없애, 사용자, 제어기가 어드레스를 재입력하는 제어 방법으로 할 수 있다.

도 12는 이와 같은 실시예의 복사 기입 동작의 타이밍도이다. 여기서는, 커맨드나 어드레스의 입력 횟수를 증가시킨 경우에, 시시각각 레디/비지 제어의 필요가 발생하지 않도록, 커맨드나 어드레스 입력의 순서를 앞의 실시예 2와는 다르게 하고 있다. 즉, 판독 커맨드 입력(시각 t60), 어드레스 입력(시각 t61)에 의해, 최초의 복사원의 어드레스 Row1의 데이터 판독이 행해진다. 셀 어레이로부터 페이지 버퍼에의 데이터 판독이 종료된 후, 페이지 버퍼로부터 외부 입출력 단자로의 판독 데이터의 직렬 전송이 행해진다(시각 t62). 이상의 판독 동작 종료 후, 그 판독 데이터의 어드레스 RowA에의 복사 기입을 위한 로드 커맨드 입력(시각 t63), 어드레스 입력(시각 t64), 추가 데이터 입력(시각 t65)이 이어진다. 여기까지는, 도 11의 동작과 마찬가지이다.

여기까지의 동작에서, 통상의 로드 커맨드 방식과의 호환성을 위해, 형식적으로 기입처 로우 어드레스 RowA를 입력하고 있지만, 이것은 이어서 입력되는 다음 복사원 어드레스 Row2에 대한 판독 커맨드(시각 t66) 및 어드레스 입력(시각 t67)에 의해 덧씌우기된다. 즉, 앞서 어드레스 레지스터에 입력된 형식적인 어드레스 "RowA"는, 어드레스 "Row2"에 의해 재기입된다.

계속해서 기입 커맨드(Prog.com. 1)를 입력하면(시각 t68), 제2 페이지 버퍼(200b)의 데이터가, 제1 페이지 버퍼(200a)측으로 반전 전송됨과 동시에, 판독용 어드레스인 "Row2"에 대하여 판독 동작이 행해진다. 이 시점에서, 제1 페이지 버퍼(200a)에 보존되어 있는 기입 데이터는 로우 어드레스를 소실한다. 따라서, 셀 어레이로부터의 데이터 판독이 종료된 후, 이미 로드되어 있는 데이터의 어드레스 RowA에의 기입을 위해, 로드 커맨드 입력(시각 t69), 어드레스 입력(시각 t70), 및 기입 커맨드(Prog. com. 2)의 입력을 행한다(시각 t71). 이들은 다시 입력으로 된다. 이에 의해, 제1 페이지 버퍼(200a)의 보존 데이터의 기입이 칩 내부에서 실행된다. 이 셀 어레이의 어드레스 RowA에의 기입 동작 중에, 제2 페이지 버퍼(200b)로 판독된 데이터는, 앞의 실시예와 마찬가지로 직렬 출력된다(시각 t72).

다음 복사원의 어드레스 Row2의 데이터 판독 후에도 마찬가지로, 복사처 기입 어드레스 RowB에 대한 기입을 위한 로드 커맨드 입력(시각 t73), 어드레스 입력(시각 t74), 추가 데이터 입력(시각 t75)을 행한 후, 계속해서 다음 복사원의 어드레스 Row3의 판독에 대한 판독 커맨드 입력(시각 t76), 어드레스 입력(시각 t77)을 행한다. 이에 의해 기입 어드레스 RowB는, 판독 어드레스 Row3에 의해 덧씌우기된다. 시각 t78에는 기입 커맨드가 입력되어 있지만, 앞의 어드레스 RowA에의 기입 동작 후, 어드레스 RowB에의 기입 동작은 중단되어 있다. 그리고, 어드레스 Row3의 판독 동작이 종료된 후, 다시, 어드레스 RowB에의 복사 기입을 위해, 로드 커맨드 입력(시각 t79), 기입 어드레스 RowB의 입력(시각 t80), 및 기입 커맨드 입력(시각 t81)을 행한다.

이와 같이 본 실시예에서는, 로우 어드레스가 입력될 때마다 로우 어드레스 레지스터의 내용을 덧씌우기해 가는 것만으로 되기 때문에, 로우 어드레스의 제어는 간단해진다.

[실시예 4]

도 13은, 실시예 3과 마찬가지의 커맨드, 어드레스 입력 방식을 채용하여, 일련의 페이지 복사 동작에서 비지(busy)가 나오는 횟수를 가장 줄인 동작 제어예를 도시하고 있다. 실시예 3과 마찬가지로, 최초의 어드레스 Row1의 판독 데이터의 복사처 어드레스 RowA에 대한 기입 데이터의 로드 후, 기입 커맨드의 입력 전에 다음 복사원의 어드레스 Row2의 판독을 위한 판독 커맨드 및 어드레스 입력을 행한다. 따라서, 도 13의 시각 t90∼t98의 동작은, 도 12의 시각 t60∼t68의 동작과 동일하다

본 실시예에서는, 실시예 3과는 달리, 기입 어드레스 RowA의 재입력은 행하지 않고, 어드레스 Row2의 데이터의 페이지 버퍼에의 판독 후, 어드레스 RowA에의 복사 기입 동작과 병행하여, 어드레스 Row2의 판독 데이터의 외부로의 직렬 출력을 행한다(시각 t99). 그리고, 어드레스, RowA에 대한 기입 사이클 중에, 체크된 데이터의 복사처 어드레스 RowB에의 기입을 위한 커맨드, 어드레스 및 데이터 입력(시각 t100∼t102), 계속해서 다음 복사원의 어드레스 Row3의 판독을 위해 커맨드 및 어드레스 입력(시각 t103, t104)이 행해진다.

따라서 본 실시예의 경우, 기입 중인 어드레스 RowA, 데이터 체크를 종료한 후의 기입처의 어드레스 RowB 및, 이 어드레스 RowB에의 기입 전에 판독을 행하기 위한 어드레스 Row3을 동시에 칩 내에 유지하는 것이 필요로 된다. 이러한 어드레스 유지를 실현하기 위해서는, 도 20에 도시한 바와 같이, 3개의 로우 어드레스 레지스터(160, 166, 165)를 필요로 한다. 이것은, 도 1의 구성에서의 로우 어드레스 레지스터(160, 165) 사이에 로우 어드레스 레지스터(166)를 더 추가한 형태이다. 입력되는 로우 어드레스는, 기입 어드레스인 경우에 레지스터(160, 166, 165)의 순서대로 전송된다.

구체적으로 도 13의 동작 제어 타이밍에 따라, 도 20에서의 내부 어드레스 전송 및 전환의 동작을 설명하면, 다음과 같다. 우선 최초의 판독 어드레스 Row1은, 첫번째의 로우 어드레스 레지스터(160)에 입력된다. 이것이 전환 회로(170)에 의해 선택되어 로우 디코더(120)로 출력되어, 셀 데이터 판독이 행해진다. 그 판독 동작이 종료되면, 어드레스 Row1은 불필요하기 때문에, 다음 복사처의 기입 어드레스 RowA는 첫번째의 로우 어드레스 레지스터(160)에 덧씌우기된다. 계속해서 기입 동작이 개시되기 전에, 다음 복사원의 판독 어드레스 Row2가 입력된다. 이 때, 첫번째의 로우 어드레스 레지스터(160)에 유지되어 있는 어드레스 RowA는 두번째의 로우 어드레스 레지스터(166)로 전송되고, 첫번째의 로우 어드레스 레지스터(160)에 어드레스 Row2가 입력된다.

그리고, 어드레스 Row2가 선택되어 판독 동작이 종료되면, 두번째의 로우 어드레스 레지스터(166)가 유지하는 어드레스 RowA는 3번째의 로우 어드레스 레지스터(165)로 전송된다. 이 로우 어드레스 레지스터(165)의 기입 어드레스 RowA가 전환 회로(170)에 의해 선택되어, 어드레스 RowA에의 기입 동작이 행해진다. 이 어드레스 RowA의 기입 사이클 중에, 다음 기입처의 어드레스 RowB가 입력되지만, 이것은 첫번째의 로우 어드레스 레지스터(160)에 덧씌우기된다. 계속해서 다음 판독처의 어드레스 Row3이 입력되면, 첫번째의 로우 어드레스 레지스터(160)의 기입 어드레스 RowB는 두번째의 로우 어드레스 레지스터(166)로 전송되고, 첫번째의 로우 어드레스 레지스터(160)에 어드레스 Row3이 들어간다. 이 시점에서, 3개의 로우 어드레스 레지스터(160, 166, 165)는 각각 Row3, RowB, RowA를 유지하고 있게 된다.

이 어드레스 데이터 유지 상태에서, 세번째의 로우 어드레스 레지스터(165)의 어드레스 RowA에 의한 기입 사이클이 종료된 후, 두번째의 로우 어드레스 레지스터(166)의 어드레스 RowB는, 세번째의 로우 어드레스 레지스터(165)로 전송된다. 그리고, 첫번째의 로우 어드레스 레지스터(160)의 어드레스 Row3의 판독 동작이 종료된 후, 세번째의 로우 어드레스 레지스터(165)로 전송된 어드레스 RowB에 의해 다음 기입 사이클이 개시된다.

이상과 같이, 로우 디코더로 출력하는 로우 어드레스의 칩 내 유지와 전송 및 전환을 행하여 복사 기입 동작을 계속함으로써, 복사 기입의 전송 레이트는 크게 향상된다.

[실시예 5]

여기까지의 실시예에서는, 복사하기 위한 데이터 판독을 통상의 판독 방식(도 14)으로 행하는 것을 전제로 하고 있다. 즉, 도 14에 도시한 바와 같이, 선택 셀의 "0" 데이터는, 페이지 버퍼에는 "H" 레벨 데이터로서 판독되지만, 이것은 데이터 증폭기(40)에 의해 논리 레벨이 반전되어, 입출력 단자에는 "L" 레벨 데이터로서 출력된다. 이에 의해, 칩 외부로 직렬 출력되는 데이터는, 올바른 논리 데이터로 되어 있었다. 한편, 페이지 버퍼로 판독된 데이터를 기입 데이터로 하기 위해서는, 그 논리 레벨을 반전할 필요가 있었다. 즉, 도 16에 도시한 바와 같이, 제2 페이지 버퍼(200b)의 노드 N21의 데이터를 제1 페이지 버퍼(200a)의 노드 N11로 전송할 때에 반전시키지 않으면, 올바른 기입 데이터가 되지 않는다. 이에 수반하여, 외부로 출력한 복사원 데이터를 체크한 후, 추가 기입 데이터를 외부로부터 입력하여 수정하는 경우에도, 데이터를 반전시켜 페이지 버퍼에 입력할 필요가 있었다.

이에 대하여, 기입 데이터의 반전 전송을 행하지 않도록 할 수도 있다. 이를 위해서는, 셀로부터의 데이터 판독을 여기까지의 실시예와는 반대로, "0" 데이터가 "L" 레벨, "1" 데이터가 "H" 레벨로 되는 판독 방식을 채용하면 된다. 이와 같은 실시예를 다음에 설명한다.

도 18은, 실시예 5에서, 반전 데이터를 제2 페이지 버퍼(200b)로 직접 판독하는 동작 파형을, 도 17과 대응시켜 도시하고 있다. 반전 데이터 판독은, 비트선 BL측으로부터 공통 소스선 CELSRC에 셀 전류를 흘리는 통상의 판독 방식 대신에, 공통 소스선 CELSRC측으로부터 비트선 BL로 셀 전류를 흘리도록 함으로써 가능해진다. 시각 r0에서 선택 워드선에 0∼0.5V 정도의 판독용 전압 Vcgcp, NAND 셀 내의 비선택 워드선에는 패스 전압 Vread(약 4V), 공통 소스선 CELSRC에 Vcc(약 3V), 공통 소스선 CELSRC측의 선택 게이트 SGS에 패스 전압 Vread(약 4V), 비트선측의 선택 게이트선 SGD에 0V를 인가한다. 이 상태에서, 클램프 트랜지스터(31)의 제어 단자 BLCLAMP에 "H" 레벨 전압을 인가하여, 페이지 버퍼에 의해 선택 비트선 BL을 0V로 프리차지한다.

시각 r1에서, 비트선 BL측의 선택 게이트 SGD에 패스 전압 Vread(약 4V)를 인가하면, 선택 메모리 셀이 "1" 셀인 경우에는, 임계값 Vt가 마이너스이기 때문에, 비트선 BL에는 Vcgcp-Vt, 즉 플러스의 전압이 나타난다. 반대로, 선택 메모리 셀이 "0" 셀인 경우에는, 임계값 Vt가 플러스이기 때문에, 비트선에 나타나는 전압 Vcgcp-Vt는 0V 근방의 낮은 전압으로 된다. 시각 r2에서 페이지 버퍼(200a) 내를 프리차지한 후에, 시각 r3의 타이밍에서 클램프 트랜지스터(31)에 판독 전압을 인가하여 비트선 전위를 감지한다. 비트선 전위가 감지 레벨 Vsen보다 높은 "1" 셀은, 페이지 버퍼(200b)의 노드 N21로 "H"로서 판독된다. "0" 셀은 반대로 "L"로서 판독된다.

이 판독 데이터 "0", "1"의 레벨 관계는, 기입 데이터와 동일하다. 이 판독 데이터를 복사원 데이터로서 칩 외부에서 체크하기 위해 칩 외부에 직렬 출력하는 경우에는, 출력 경로의 도중에서 데이터를 반전시킬 필요가 있다. 한편, 기입 데이터를 추가, 수정할 데이터 입력 시에는, 데이터의 반전은 불필요하다.

이 경우의 셀 데이터의 반전 판독과, 데이터의 입출력 회로부의 데이터 전송의 모습을 도 16과 대응시켜 도 21에 도시한다. 복사를 위한 셀 데이터 판독을 행한 후, 그 판독 데이터를 칩 외부로 직렬 출력하는 경로에는, 출력 증폭기(40)에서 레벨 반전이 있다. 따라서, 출력 증폭기(40)의 출력을, 제어 신호 INVERT="H"에 의해 활성화된 반전 회로(90)에 의해, 재차 레벨 반전시켜 출력한다. 즉 반전 회로(90)는, 셀 어레이로부터의 판독 데이터와, 칩 외부로 판독되는 데이터의 논리 레벨을 정합하기 위해 삽입되어 있다.

또한, 이 경우의 데이터의 천이 상태를, 앞의 실시예의 도 10a-도 10h와 대응시켜, 도 22a∼도 22h에 도시한다. 도 22a는 도 10a와 동일한 셀 데이터를 판독하고 있지만, 제2 페이지 버퍼(200b)의 노드 N21로 판독되는 데이터는 도 10a와는 레벨 반전된 데이터로 된다. 이 판독 데이터는 도 22b에 도시한 바와 같이 외부로 직렬 출력된다.

복사 기입 데이터의 제2 페이지 버퍼(200b)의 노드 N21에의 로드는, 도 22c에 도시한 바와 같이, 도 10c와는 달리, "0" 데이터를 "L" 레벨 데이터로 한다. 따라서, 이 후 제2 페이지 버퍼(200a)의 노드 N11로의 데이터 전송은, 도 10d와 달리, 도 22d에 도시한 바와 같이 레벨 반전시키지 않은 노멀 전송으로 된다.

도 22e의 셀 데이터 판독도 마찬가지로 반전 판독으로 된다. 이하 마찬가지로 복사 기입이 실행된다. 기입 검증에 의해, 제1 페이지 버퍼(200a)가 모두 "H"로 됨으로써, 기입 사이클이 종료되는 것은 앞의 실시예와 동일하다

이상 설명한 바와 같이, 본 발명에 따르면, EEPROM의 페이지 복사 동작에서, 기입 동작과 판독 동작을 일부 오버랩시킴으로써, 전송 레이트를 향상시킬 수 있다.

도 1은 본 발명의 실시예 1에 따른 NAND형 플래시 메모리의 전체 구성을 도시하는 도면.

도 2는 실시예 1의 메모리 셀 어레이의 구성을 도시하는 도면.

도 3은 실시예 1의 재기입/판독 회로의 구성을 도시하는 도면.

도 4는 도 3의 제1 페이지 버퍼의 구체적인 구성을 도시하는 도면.

도 5는 실시예1의 데이터 입출력 회로부의 구성을 도시하는 도면.

도 6은 메모리 셀 구조와 기입/소거 원리를 도시하는 도면.

도 7은 기입 동작 원리를 설명하기 위한 워드선 전압 파형을 도시하는 도면.

도 8은 데이터의 임계값 분포를 도시하는 도면.

도 9는 실시예 1의 복사 기입 동작 제어의 타이밍도.

도 10a∼도 10h는 실시예 1에서의 복사 기입 동작의 데이터 천이 상태를 도시하는 도면.

도 11은 실시예 2의 복사 기입 동작 제어의 타이밍도.

도 12는 실시예 3의 복사 기입 동작 제어의 타이밍도.

도 13은 실시예 4의 복사 기입 동작 제어의 타이밍도.

도 14는 통상의 데이터 판독 및 복사를 위한 데이터 판독의 데이터 전송의 모습을 도시하는 도면.

도 15는 통상의 기입 동작에서의 데이터 전송의 모습을 도시하는 도면.

도 16은 실시예 1∼실시예 4에서의 복사 기입 동작의 데이터 전송의 모습을 도시하는 도면.

도 17은 실시예 1∼실시예 4에서의 데이터 판독 시의 전압 파형을 도시하는 도면.

도 18은 실시예 5에서의 데이터 판독 시의 전압 파형을 도시하는 도면.

도 19는 실시예 1에서의 기입 사이클에의 판독 동작의 인터럽트를 설명하기 위한 도면.

도 20은 실시예 4의 메모리 구성을 도 1과 비교하여 도시하는 도면.

도 21은 실시예 5에서의 복사 기입 동작의 데이터 전송의 모습을 도시하는 도면.

도 22a-도 22h는 실시예 5에서의 복사 기입 동작의 데이터 천이 상태를 도시하는 도면.

도 23은 종래의 NAND형 플래시 메모리에서의 복사 기입 동작의 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

100 : 메모리 셀 어레이

120 : 로우 디코더

130 : 고전압 발생 회로

150 : 컬럼 디코더

200 : 판독/기입 회로

230 : I/O 버퍼

Claims

전기적으로 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이와,

상기 메모리 셀 어레이의 메모리 셀 선택을 행하는 어드레스 선택 회로와,

상기 메모리 셀 어레이의 데이터 판독 및 상기 메모리 셀 어레이에의 데이터 기입을 행하도록 구성된 데이터 판독/기입 회로와,

상기 메모리 셀 어레이의 임의의 번지의 데이터를 상기 데이터 판독/기입 회로로 판독하여 그 판독 데이터를 칩 외부로 출력하며, 상기 데이터 판독/기입 회로가 보존하는 판독 데이터를 칩 외부에서 필요에 따라 수정한 기입 데이터를 상기 메모리 셀 어레이의 다른 번지에 기입하는 일련의 복사 기입 동작을, 상기 데이터 판독/기입 회로로부터 칩 외부로의 데이터 출력 동작과 상기 데이터 판독/기입 회로로부터 상기 메모리 셀 어레이로의 데이터 기입 동작을 오버랩시켜 실행하는 제어 회로

를 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 데이터 판독 기입 회로는,

상기 메모리 셀 어레이와의 사이에서 데이터 전송 가능하게 구성된, 데이터 감지 및 데이터 래치의 기능을 갖는 제1 페이지 버퍼와,

상기 메모리 셀 어레이, 상기 제1 페이지 버퍼 및 입출력 데이터선과의 사이에서 데이터 전송 가능하게 구성된, 데이터 감지 및 데이터 래치의 기능을 갖는 제2 페이지 버퍼를 갖는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 메모리 셀 어레이의 제1 복사원 페이지의 셀 데이터는 상기 제2 페이지 버퍼로 병렬 판독되며, 또한 그 판독 데이터는 상기 제2 페이지 버퍼와 상기 입출력 데이터선과의 사이에 배치된 선택 게이트에 의해 직렬 데이터로 변환되어 상기 입출력 데이터선으로 전송되어 칩 외부로 출력되며,

상기 제2 페이지 버퍼가 보존하는 판독 데이터는 필요에 따라 수정된 후 상기 제1 페이지 버퍼에 기입 데이터로서 병렬 전송되고, 그 기입 데이터가 상기 메모리 셀 어레이의 제1 복사처 페이지에 기입되는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 복사 기입 동작에서, 상기 메모리 셀 어레이의 제2 복사원 페이지의 셀 데이터 판독 동작은, 상기 메모리 셀 어레이의 상기 제1 복사처 페이지에의 데이터 기입 동작에 인터럽트되어 실행되며, 그 후 상기 제2 페이지 버퍼로 판독된 데이터의 칩 외부로의 출력 동작과 병행하여 남은 데이터 기입 동작이 행해지는 불휘발성 반도체 기억 장치.
제4항에 있어서,

상기 데이터 기입 동작은, 기입 펄스 인가와 검증 판독의 반복에 의해 실행되는 것이며, 상기 셀 데이터 판독 동작의 상기 데이터 기입 동작에의 인터럽트는 기입 펄스 인가와 검증 판독의 전환 타이밍에서 행해지는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 복사 기입 동작에서, 상기 메모리 셀 어레이의 상기 제1 복사처 페이지에의 데이터 기입 동작은, 기입 커맨드 입력 후 유예 기간을 두고 기입 펄스 인가와 검증 판독이 개시되는 것이며, 상기 메모리 셀 어레이의 제2 복사원 페이지의 셀 데이터 판독 동작은, 상기 유예 기간에 실행되며, 그 후 상기 제2 페이지 버퍼로 판독된 데이터의 칩 외부로의 직렬 출력 동작과 동시에 상기 데이터 기입 동작이 개시되는 불휘발성 반도체 기억 장치.
제6항에 있어서,

상기 유예 기간은 일정하며, 상기 유예 기간 내에 판독 커맨드 입력이 없을 때는, 유예 기간 경과 후에 자동적으로 상기 데이터 기입 동작이 개시되는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 어드레스 선택 회로는,

어드레스를 디코드하여 상기 메모리 셀 어레이의 메모리 셀 선택을 행하는 어드레스 디코더와,

판독 페이지의 어드레스를 유지하는 제1 로우 어드레스 레지스터와,

기입 페이지의 어드레스를 유지하는 제2 로우 어드레스 레지스터와,

이들 로우 어드레스 레지스터의 출력을 전환하여 상기 어드레스 디코더에 공급하는 전환 회로를 갖는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 어드레스 선택 회로는,

어드레스를 디코드하여 상기 메모리 셀 어레이의 메모리 셀 선택을 행하는 어드레스 디코더와,

상기 메모리 셀 어레이로부터의 데이터 판독 시에는 판독 페이지의 어드레스를 유지하고, 상기 메모리 셀 어레이에의 데이터 기입 동작 전에 기입 페이지의 어드레스가 덧씌우기되는 로우 어드레스 레지스터를 갖는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 어드레스 선택 회로는,

어드레스를 디코드하여 상기 메모리 셀 어레이의 메모리 셀 선택을 행하는 어드레스 디코더와,

판독 페이지 어드레스가 입력되고, 이에 의해 제어된 상기 메모리 셀 어레이의 셀 데이터 판독 동작이 종료된 후, 그 판독 데이터를 상기 메모리 셀 어레이에 기입하기 위한 기입 페이지 어드레스가 덧씌우기되는 제1 로우 어드레스 레지스터와,

상기 제1 로우 어드레스 레지스터가 유지하는 기입 페이지 어드레스가 전송되는 제2 로우 어드레스 레지스터와,

상기 제2 로우 어드레스 레지스터가 유지하는 기입 페이지 어드레스가 또한 전송되고, 그 출력에 의해 상기 메모리 셀 어레이로의 데이터 기입이 제어되는 제3 로우 어드레스 레지스터와,

상기 제1 로우 어드레스 레지스터 및 상기 제3 로우 어드레스 레지스터의 출력을 선택적으로 상기 어드레스 디코더에 공급하는 전환 회로를 갖는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀 어레이는, 각각 복수의 메모리 셀이 직렬 접속된 복수의 NAND 셀 유닛을 배열하여 구성되며, 각 NAND 셀 유닛의 일단은 제1 선택 게이트 트랜지스터를 통해 비트선에, 타단은 제2 선택 게이트 트랜지스터를 통해 공통으로 소스선에 접속되어 있는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 제1 페이지 버퍼는, 각각 제1 전송 게이트를 통해, 상기 메모리 셀 어레이의 다른 비트선에 접속되는 감지 노드에 접속된 복수의 제1 래치 회로를 갖고,

상기 제2 페이지 버퍼는, 각각 제2 전송 게이트를 통해 상기 감지 노드에 접속되며, 상기 선택 게이트를 통해 상기 입출력 데이터선에 접속된 복수의 제2 래치 회로를 갖는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 메모리 셀 어레이의 데이터 기입은, 기입 펄스 인가와 그 후의 검증 판독의 반복에 의해 행해지는 것이며,

상기 제1 페이지 버퍼는, 기입 데이터를 보존하며, 상기 메모리 셀 어레이의 선택 셀에 대한 기입 펄스 인가 후의 검증 판독을 행하는 기능을 갖는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 메모리 셀 어레이의 셀 데이터 판독 방식은, 판독 데이터의 논리 레벨이 기입 데이터의 논리 레벨과 반전되는 것이며,

상기 복사 기입 동작에서는, 상기 제2 페이지 버퍼가 보존하는 판독 데이터는 그 논리 레벨이 반전되어 상기 제1 페이지 버퍼에 기입 데이터로서 전송되는 불휘발성 반도체 기억 장치.
제14항에 있어서,

칩 외부로부터 상기 제2 페이지 버퍼에 기입 데이터를 전송하는 전송 경로에 데이터의 논리 레벨을 반전하기 위한 데이터 반전 회로를 더 갖는 불휘발성 반도체 기억 장치.
제15항에 있어서,

상기 데이터 반전 회로는, 상기 복사 기입 동작에서는 활성화되고, 통상의 데이터 기입 시에는 비활성으로 되는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 메모리 셀 어레이의 셀 데이터 판독 방식은, 판독 데이터의 논리 레벨이 기입 데이터의 논리 레벨과 동일하게 되는 것이며,

상기 복사 기입 동작에서는, 상기 제2 페이지 버퍼가 보존하는 판독 데이터가 논리 레벨을 반전시키지 않고 상기 제1 페이지 버퍼에 기입 데이터로서 전송되는 불휘발성 반도체 기억 장치.
제17항에 있어서,

상기 제2 페이지 버퍼로부터 칩 외부로 판독 데이터를 전송하는 전송 경로에, 상기 메모리 셀 어레이로부터의 판독 데이터와 칩 외부로 판독되는 데이터의 논리 레벨을 정합하기 위한 데이터 반전 회로를 더 갖는 불휘발성 반도체 기억 장치.