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CN104464811B - 非易失性半导体存储装置以及其控制方法 - Google Patents

非易失性半导体存储装置以及其控制方法 Download PDF

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CN104464811B
CN104464811B CN201410171573.0A CN201410171573A CN104464811B CN 104464811 B CN104464811 B CN 104464811B CN 201410171573 A CN201410171573 A CN 201410171573A CN 104464811 B CN104464811 B CN 104464811B
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Abstract

非易失性半导体存储装置以及其控制方法。一非易失性存储器单元阵列被分为第一单元阵列以及第二单元阵列，页面缓冲电路设置于第一单元阵列以及第二单元阵列之间，且第二锁存电路设置于第一单元阵列的外缘区域，且页面缓冲电路通过第一单元阵列的总体位线连接至上述第二锁存电路。控制数据写入至第一单元阵列或第二单元阵列是藉由在数据写入时，当写入数据被锁存于第二锁存电路中之后，通过第一单元阵列的总体位线将写入数据从第二锁存电路传送至页面缓冲电路。控制从第一单元阵列或第二单元阵列读取的数据输出至外部电路是藉由在数据读取时，通过第一单元阵列的总体位线将数据从页面缓冲电路传送至第二锁存电路。

Description

非易失性半导体存储装置以及其控制方法
技术领域
本发明主要涉及一种可覆写的非易失性半导体存储装置，例如快闪存储器，以及其控制方法。
背景技术
NAND型快闪电子抹除式可复写只读存储器(NAND-type Electrically-ErasableProgrammable Read-Only Memory)(以下称「NAND型快闪EEPROM」)由多个存储器单元晶体管串接于位线与源极线之间所构成，且已知NAND型非易失性半导体存储装置具有高集成化(特别是NAND型快闪电子抹除式可复写只读存储器)。
为了抹除一传统非易失性半导体存储装置中的数据，半导体基板被施加一高电压(例如，20V)，字线被施加0V。因此，电子从具有由多晶硅所组成的电荷蓄积层(electriccharge accumulation layer)的浮动栅极(floating gate)中射出，而其临界值变得低于抹除临界值(例如，-3V)。另一方面，为了写入(编程)数据，将0V提供至半导体基板，且控制栅极被施加高电压(例如，20V)。因此，电子从半导体基板注入至浮动栅极，且其临界值变得高于写入临界值 (例如，1V)。在此临界值的存储器单元中，控制栅极被施加一介于抹除临界值与写入临界值的读取电压(例如，0V)，该存储器单元的状态可根据电流是否流过存储器单元来决定。
此外，在一NAND型非易失性半导体存储装置中，具有下述二种存储器单元对应于存储器单元中所可存储的位数。(1)SLC(Single Level Cell)：对一个存储器单元写入一位数据的存储器单元。(2)MLC(Multi-Level Cell)：对一个存储器单元写入多个位数据的存储器单元。
发明内容
本发明欲解决的问题
目前NAND型快闪电子抹除式可复写只读存储器，例如固态硬盘(SSD； SolidState Drive)，还被要求具有相较于传统更高的效能。特别是，根据使用双倍数据速率(DDR；Double Data Rate)的方法，大幅提升了由用以暂存存储器单元读出的数据的页面缓冲器读出至外部电路的读取速度，但从存储器单元读入至页面缓冲器的读取速度并未提升。(例如可参考以下文件：G.Naso et al.，"A128Gb3b/cell NAND Flash DesignUsing20nm Planar-Cell Technology"，IEEE ISSCC Digest of Technical Papers，2013，pp.218-219； Hyunggon Kim et al.，"A159mm232nm32Gb MLC NAND-Flash Memory with200MB/s Asynchronous DDR Interface"，IEEE ISSCC Digest of Technical Papers，2010，pp.442-443)
为了提升从存储器单元读入至页面缓冲器的读取速度，必须降低对于总体位线(global bit line)GBL预充电及放电所需要时间以及字线(word line) WL的上升时间。为了达成此目的，传统技术中如图12A及图12B，存储器单元阵列100从中间被分为记忆库(memory bank)101A以及101B，且分别在记忆库101A以及101B中设置二页面缓冲电路(pagebuffer circuit)102A及 102B(例如可参考以下文件，日本专利特开2004-273098；Changhyuk Lee et al.， "A32Gb MLC NAND-Flash Memory with Vth-EnduranceEnhancing Schemes in 32nm CMOS"，IEEE ISSCC Digest of Technical Papers，2010，pp.446-447； Dean Nobunaga et al.，"A50nm8Gb NAND Flash Memory with100MB/sProgram Throughput and200MB/s DDR Interface"，IEEE ISSCC Digest of TechnicalPapers，2008，pp.426-427)。在图12B中的存储器单元阵列100 中，其总体位线(global bitline)GBL的电阻以及电容为图12A的一半，且时间常数变成1/4，但仍有芯片尺寸增加的问题。
为了在编程固态硬盘时获得较高的传输量，会采用所谓的并行编程 (parallel-programming)。若有N个装置同步编程，观察到的编程时间为实际编程时间的1/N。为了减少实际编程时间，可藉由将总体位线分为二个部分以减少总体位线的放电及预充电的时间。然而，此方法则需要二倍相同于读取方法中的页面缓冲电路的问题。在如图13所示的编程模式中，由于在一编程脉冲的一操作期间中至少具有四次对总体位线的放电或预充电，故此方法为有效减少编程时间的方法。
图14A是显示根据传统技术的页面缓冲电路14A的详细组成的电路图，且图14B为图14A的简化电路图。如图14A及图14B所示，页面缓冲电路 14A包括二锁存电路(latchcircuit)14a及14b。锁存电路14a在读取及写入操作时暂存数据以及在置换数据时使用。此外，锁存电路14b用以在外部电路的数据缓冲器与锁存电路14a之间作数据传输。此外，页面缓冲电路14A 包括数据锁存电路14c，其使用如图14A的金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor)Q30(以下称作「MOS晶体管」)来暂存数据。再者，如页面缓冲电路14A的外围电路，位线切换电路 21用以选择性地切换总体位线GBLe以及GBLo之一。再者，页面缓冲电路 14A必须提供在存储器单元间距之间，其长度可例如700微米左右，而相对较大。
本发明的目的在于解决上述问题，以提供一非易失性半导体存储装置以及其控制方法，相较传统技术减少芯片尺寸，并提升从存储器单元至页面缓冲器的读取速度。
本发明解决问题的方法
根据本发明第1实施例的非易失性半导体存储装置，包括：一非易失性存储器单元阵列，具有多个存储器单元连接至总体位线；一页面缓冲电路，具有一第一锁存电路暂存一预定页面单位的读出及写入至上述非易失性存储器单元阵列的数据；一第二锁存电路，暂存输入及输出至一外部电路的数据；以及一控制电路，控制上述非易失性存储器单元阵列的数据读取及写入，其中，上述非易失性存储器单元阵列被分为一第一单元阵列以及一第二单元阵列，上述页面缓冲电路设置于上述第一单元阵列以及上述第二单元阵列之间，且上述第二锁存电路设置于上述第一单元阵列的外缘区域；上述页面缓冲电路通过上述第一单元阵列的一总体位线连接至上述第二锁存电路；上述控制电路控制数据写入至上述第一单元阵列或上述第二单元阵列是藉由在数据写入时，当来自上述外部电路的写入数据被锁存于上述第二锁存电路中后，通过上述第一单元阵列的上述总体位线将写入数据从上述第二锁存电路传送至上述页面缓冲电路；以及上述控制电路控制从上述第一单元阵列或上述第二单元阵列读取的数据输出至上述外部电路是藉由在数据读取时，通过上述第一单元阵列的上述总体位线将数据从上述页面缓冲电路传送至上述第二锁存电路。
在一实施例中的非易失性半导体存储装置，上述控制电路控制上述第一单元阵列以及上述第二单元阵列执行数据写入、数据读取以及数据抹除的至少一个的一时分割操作。
在一实施例中，上述控制电路对上述第一单元阵列与上述第二单元阵列之间以一预定延迟随时间偏移的数据编程以及验证进行控制。在另一实施例中，上述控制电路在上述第一单元阵列的数据写入时对上述第二单元阵列进行数据验证，或在上述第二单元阵列的数据写入时对上述第一单元阵列进行数据验证。在一替换实施例中，上述控制电路同步控制对于上述第一单元阵列以及上述第二单元阵列的数据抹除，并藉由上述时分割操作对于上述第一单元阵列以及上述第二单元阵列执行数据验证。
此外，在一实施例中的非易失性半导体存储装置，上述页面缓冲电路还包括一第三锁存电路，用以在上述第一单元阵列以及上述第二单元阵列中的一个进行数据写入或数据读取时存储其他单元阵列的分流数据。
此外，在一实施例中的非易失性半导体存储装置，上述第三锁存电路还包括多个锁存，用以提供给存储每一上述存储器单元的多个位数据的一多层式存储(MLC)中的存储器单元。
此外，在一实施例中的非易失性半导体存储装置，上述第三锁存电路还包括上述第一单元阵列或上述第二单元阵列的一总体位线、以及一开关单元，且上述第三锁存电路由一动态锁存电路构成，上述动态锁存电路由上述第一单元阵列或上述第二单元阵列的上述总体位线的一杂散电容以及上述开关单元所构成。
此外，在一实施例中的非易失性半导体存储装置，在数据读取时，上述控制电路通过上述第一单元阵列或上述第二单元阵列的上述总体位线将数据从上述第三锁存电路直接传送至上述第二锁存电路。
根据本发明第2实施例的非易失性半导体存储装置包括：一非易失性存储器单元阵列，具有多个存储器单元连接至总体位线；一页面缓冲电路，具有一第一锁存电路暂存一预定页面单位的读出及写入至上述非易失性存储器单元阵列的数据；一第二锁存电路，暂存输入及输出至一外部电路的数据；以及一控制电路，控制上述非易失性存储器单元阵列的数据读取及写入，其中，上述非易失性存储器单元阵列被分为一第一单元阵列以及一第二单元阵列，上述页面缓冲电路设置于上述第一单元阵列以及上述第二单元阵列之间，且上述第二锁存电路设置于上述第一单元阵列的外缘区域；上述非易失性半导体存储装置包括一数据位线，将上述页面缓冲电路连接至上述第二锁存电路；上述控制电路控制数据写入至上述第一单元阵列或上述第二单元阵列是藉由在数据写入时，当来自上述外部电路的写入数据被锁存在上述上述第二锁存电路中后，通过数据位线将上述写入数据从上述第二锁存电路传送至上述页面缓冲电路；以及上述控制电路控制从上述第一单元阵列或上述第二单元阵列读取的数据输出至上述外部电路是藉由在数据读取时，通过上述数据位线将数据从上述页面缓冲电路传送至上述第二锁存电路。
在一实施例中的非易失性半导体存储装置，上述控制电路控制上述第一单元阵列以及上述第二单元阵列执行数据写入、数据读取以及数据抹除的至少一个的一时分割操作。
在一实施例中，上述控制电路对上述第一单元阵列与上述第二单元阵列之间以一预定延迟随时间偏移的数据编程以及验证进行控制。在另一实施例中，上述控制电路在上述第一单元阵列的数据写入时对上述第二单元阵列进行数据验证，或在上述第二单元阵列的数据写入时对上述第一单元阵列进行数据验证。在一替换实施例中，上述控制电路同步控制对于上述第一单元阵列以及上述第二单元阵列的数据抹除，并藉由上述时分割操作对于上述第一单元阵列以及上述第二单元阵列执行数据验证。
此外，在一实施例中的非易失性半导体存储装置，上述页面缓冲电路还包括一第三锁存电路，用以在上述第一单元阵列以及上述第二单元阵列中的一个进行数据写入或数据读取时存储其他单元阵列的分流数据。
此外，在一实施例中的非易失性半导体存储装置，上述第三锁存电路还包括多个锁存，用以提供给存储每一上述存储器单元的多个位数据的一多层式存储(MLC)中的存储器单元。
此外，在一实施例中的非易失性半导体存储装置，上述页面缓冲电路还包括除了上述数据位线的一其他数据位线将上述页面缓冲电路连接至上述第二锁存电路，以及一开关单元控制上述页面缓冲电路的连接。
在一实施例中，上述第三锁存电路包括上述数据位线或上述其他数据位线以及上述开关单元；且上述第三锁存电路由一动态锁存电路构成，上述动态锁存电路由上述第一单元阵列或上述第二单元阵列的上述总体位线的一杂散电容以及上述开关单元所构成。
此外，在一实施例中的非易失性半导体存储装置，上述第三锁存电路还包括上述第一单元阵列或上述第二单元阵列的一总体位线、以及一开关单元，且上述第三锁存电路由一动态锁存电路构成，上述动态锁存电路由上述第一单元阵列或上述第二单元阵列的上述总体位线的一杂散电容以及上述开关单元所构成。
此外，在一实施例中的非易失性半导体存储装置，在数据读取时，上述控制电路通过上述第一单元阵列或上述第二单元阵列的上述总体位线将数据从上述第三锁存电路直接传送至上述第二锁存电路。
根据本发明第3实施例的非易失性半导体存储装置的控制方法，其中上述非易失性半导体存储装置包括一非易失性存储器单元阵列，具有多个存储器单元连接至总体位线、一页面缓冲电路，具有一第一锁存电路暂存一预定页面单位读出及写入至上述非易失性存储器单元阵列的数据、一第二锁存电路，暂存输入及输出至一外部电路的数据、以及一控制电路，控制上述非易失性存储器单元阵列的数据读取及写入。上述非易失性存储器单元阵列被分为一第一单元阵列以及一第二单元阵列，上述页面缓冲电路设置于上述第一单元阵列以及上述第二单元阵列之间，且上述第二锁存电路设置于上述第一单元阵列的外缘区域，上述页面缓冲电路通过上述第一单元阵列的一总体位线连接至上述第二锁存电路。上述控制方法包括：使用上述控制电路控制数据写入至上述第一单元阵列或上述第二单元阵列是藉由在数据写入时，当来自上述外部电路的写入数据被锁存于上述第二锁存电路中后，通过数据位线将上述写入数据从上述第二锁存电路传送至上述页面缓冲电路；以及使用上述控制电路控制从上述第一单元阵列或上述第二单元阵列读取的数据输出至上述外部电路是藉由在数据读取时，通过上述数据位线将数据从上述页面缓冲电路传送至上述第二锁存电路。
根据本发明第4实施例的非易失性半导体存储装置的控制方法，其中上述非易失性半导体存储装置包括一非易失性存储器单元阵列，具有多个存储器单元连接至总体位线、一页面缓冲电路，具有一第一锁存电路暂存一预定页面单位读出及写入至上述非易失性存储器单元阵列的数据、一第二锁存电路，暂存输入及输出至一外部电路的数据、以及一控制电路，控制上述非易失性存储器单元阵列的数据读取及写入。上述非易失性存储器单元阵列被分为一第一单元阵列以及一第二单元阵列，上述页面缓冲电路设置于上述第一单元阵列以及上述第二单元阵列之间，且上述第二锁存电路设置于上述第一单元阵列的外缘区域，上述非易失性半导体存储装置包括一数据位线，将上述页面缓冲电路连接至上述第二锁存电路。上述控制方法包括：使用上述控制电路控制数据写入至上述第一单元阵列或上述第二单元阵列是藉由在数据写入时，当来自上述外部电路的写入数据被锁存于上述第二锁存电路中后，通过数据位线将上述写入数据从上述第二锁存电路传送至上述页面缓冲电路；以及使用上述控制电路控制从上述第一单元阵列或上述第二单元阵列读取的数据输出至上述外部电路是藉由在数据读取时，通过上述数据位线将数据从上述页面缓冲电路传送至上述第二锁存电路。
本发明的效果
因此，根据本发明的非易失性半导体存储装置以及其控制方法，可相较传统技术减少芯片尺寸，并提升从存储器单元至页面缓冲器的读取速度。
附图说明
图1是显示根据本发明实施例的NAND型快闪EEPROM的总体组成的方块图。
图2是显示根据本发明第1实施例的NAND型快闪EEPROM的存储器单元阵列10以及其外围电路构成的电路图。
图3A是显示根据本发明第2实施例的NAND型快闪EEPROM的存储器单元阵列10以及其外围电路构成的电路图。
图3B是显示根据本发明第2实施例的变化的NAND型快闪EEPROM的存储器单元阵列10以及其外围电路构成的电路图。
图4A是显示根据本发明第3实施例的NAND型快闪EEPROM的存储器单元阵列10以及其外围电路构成的电路图。
图4B是显示图4A中总体位线切换电路部分25的详细组成的电路图。
图5A是显示根据本发明第4实施例的NAND型快闪EEPROM的存储器单元阵列10以及其外围电路构成的电路图。
图5B是显示根据本发明第4实施例的变化的NAND型快闪EEPROM的存储器单元阵列10以及其外围电路构成的电路图。
图6A是显示用于如图4A的NAND型快闪EEPROM的读取操作的信号及电压的时序图的第一部分。
图6B是显示用于如图4A的NAND型快闪EEPROM的读取操作的信号及电压的时序图的第二部分。
图7A是显示用于如图4A的NAND型快闪EEPROM的编程操作的信号及电压的时序图的第一部分。
图7B是显示用于如图4A的NAND型快闪EEPROM的编程操作的信号及电压的时序图的第二部分。
图8A是显示用于如图4A的NAND型快闪EEPROM的编程验证操作的信号及电压的时序图的第一部分。
图8B是显示用于如图4A的NAND型快闪EEPROM的编程验证操作的信号及电压的时序图的第二部分。
图9A是显示用于如图5A的NAND型快闪EEPROM的读取操作的信号及电压的时序图的第一部分。
图9B是显示用于如图5A的NAND型快闪EEPROM的读取操作的信号及电压的时序图的第二部分。
图10A是显示用于如图5A的NAND型快闪EEPROM的编程操作的信号及电压的时序图的第一部分。
图10B是显示用于如图5A的NAND型快闪EEPROM的编程操作的信号及电压的时序图的第二部分。
图11A是显示用于如图5A的NAND型快闪EEPROM的编程验证操作的信号及电压的时序图的第一部分。
图11B是显示用于如图5A的NAND型快闪EEPROM的编程验证操作的信号及电压的时序图的第二部分。
图12A是显示根据第1传统实施例的NAND型快闪EEPROM5的方块图。
图12B是显示根据第2传统实施例的NAND型快闪EEPROM5的方块图。
图13是显示用于解释传统技术中编程速度的问题的字线WL及总体位线 GBL的电压的时序图。
图14A是显示根据传统技术的页面缓冲电路14A的详细组成的电路图。
图14B是显示由图14A所简化的电路图。
【符号说明】
10～存储器单元阵列；
11～控制电路；
12～行解码器；
13～高电压产生电路；
14～页面缓冲电路；
14a、14b～锁存电路；
14c～数据锁存电路；
15～列解码器；
17～指令寄存器；
18～地址寄存器；
19～操作逻辑控制器；
21、22、23、24～总体位线切换电路；
25～总体位线切换电路部分；
50～数据输入/输出缓冲器；
51～多个数据输入/输出端；
52～数据总线线；
53～多个控制信号输入端；
100～存储器单元阵列；
101A、101B～记忆库；
102、102A、102B～页面缓冲器；
BLCD、BLCN0、BLCN1、BLCNB、BLCLAMP、BLPRE、BLSe0、BLSo0、 BLSe1、BLSo1、DSW0、DSW1、DSW0-0、DSW0-1、DSW1-0、DSW1-1、 SEL0-SELn、VIRPWR0、VIRPWR1、YBLe0、YBLo0、YBLe1、YBLo1～控制信号；
BSCA0、BSCA1～区块尺寸单元阵列；
CA0、CA1～单元阵列；
DBL～数据位线；
DL、ZDL～差动数据线；
DL0-DLn～数据锁存器；
GBL、GBLe、GBLo、GBLe0、GBLo0、GBLe1、GBLo1～总体位线；
MC0、MC1、MCn-1、MCn～存储器单元；
N1、N2～节点；
Q1、Q11、Q12、Q13、Q14、Q15、Q14-0、Q14-1、Q15-0、Q15-1、Q21、Q22、Q23、Q24、Q25～MOS晶体管；
SG1、SG2～选择晶体管；
SGD0、SGS0、SGD1、SGS1～选择栅极线；
V1～预定电压；
WL0、WL1、WLn-1、WLn～字线。
具体实施方式
本发明的相关实施例配合附图作详细说明如下。此外，以下各实施例中相同的组成单元以相同的符号作为表示。
图1是显示根据本发明实施例的NAND型快闪EEPROM的总体组成的方块图。首先，以下针对本发明实施例的NAND型快闪EEPROM的组成作说明。
在图1的实施例中，NAND型快闪EEPROM包括存储器单元阵列10、控制NAND型快闪EEPROM的控制电路(control circuit)11、高电压产生电路(high voltage generatingcircuit)13、页面缓冲电路(page buffer circuit)14、列解码器(column decoder)15、指令寄存器(command register)17、地址寄存器(address register)18、操作逻辑控制器(operation logic controller)19、数据输入/输出缓冲器(data input/output buffer)50，多个数据输入/输出端(data input/output terminal)51、多个控制信号输入端(control signal input terminal) 53。此外，52为数据总线(data bus line)。
在本实施例中，为了使总体位线的预充电及放电时间短于传统的总体位线，存储器单元阵列10被分为单元阵列CA0及CA1的二个数据库，且总体位线被分为二部分。因此，设置包括有锁存电路14a在单元阵列CA0及CA1 之间的页面缓冲器14，且设置锁存电路14b在存储器单元阵列10中的总体位线GBL的纵向上的一边缘(单元阵列CA0的外侧的边缘)。此外，在图1 的实施例中，存储器单元阵列10在垂直于总体位线GBL的纵向的方向上被分为二记忆区块或二记忆库。
换句话说，传统实施例中总体位线GBL的纵向上设置有二个页面缓冲电路14，但本发明仅设置一个页面缓冲电路14。在此实施例中，页面缓冲电路 14为了执行一预定页面单位的数据写入及数据读取，包括有对每一组总体位线(GBLe、GBLo)设置的感测放大器(SA)以及数据锁存电路14c(DL)，如图2、3A、4A、5A所示。此外，感测放大器(SA)由包括锁存电路14a 的一些元件所构成。
在图1中，为了选择存储器单元阵列10的字线以及位线GBL，设置有行解码器12以及列解码器15。控制电路11控制数据写入、数据抹除以及数据读取的顺序。高电压产生电路13由控制电路11控制，且产生用于数据写入、数据抹除以及数据读取而升压的高电压或中间电压。
数据输入/输出缓冲器50用于数据的输入/输出以及地址信号的输入。换句话说，输入/输出端51与页面缓冲电路14之间的数据传输由数据输入/输出缓冲器50、数据总线线52以及锁存电路14b来完成。从输入/输出端51输入的地址信号被存储于地址寄存器18中，且被传送至行解码器(row decoder) 12以及列解码器15以解码。操作控制的指令亦从输入/输出端51输入。输入指令被解码并存储于指令寄存器17，而控制电路11被对应地控制。外部信号，例如芯片致能信号(chip enable signal)CEB、指令锁存致能信号(commandlatch enable signal)CLE、地址锁存致能信号(address latch enable signal)ALE、写入致能信号(write enable signal)WEB以及读取致能信号(read enable signal) REB通过控制信号输入端53由操作逻辑控制器19所撷取，并且对应操作模式产生内部控制信号。内部控制信号用于控制输入/输出缓冲器50的数据锁存及传输，并传送至控制电路11来控制操作。
以下所述的第1、第2、第3及第4实施例藉由图1所示的基本电路来构成。
第1实施例
图2是显示根据本发明第1实施例的NAND型快闪EEPROM的存储器单元阵列10以及其外围电路构成的电路图。
在图2中，单元阵列CA0包括多个的区块尺寸单元阵列(block size cell array)BSCA0，且各个区块尺寸单元阵列BSCA0包括一对总体位线GBLe 及GBLo分别耦接至多个存储器单元。藉此，具有堆迭栅极结构的多个电子可覆写且非易失性存储器单元MC0-MC15串联在一起并提供于该对总体位线GBLe、GBLo中。总体位线切换电路21及22设置于对总体位线GBLe、 GBLo的两边的端点，并选择总体位线GBLe、GBLo之一连接至对应的电路。此外，单元阵列CA1包括多个的区块尺寸单元阵列BSCA1，且各个区块尺寸单元阵列BSCA1包括一对总体位线GBLe及GBLo分别耦接至多个存储器单元。藉此，具有堆迭栅极结构的多个电子可覆写且非易失性存储器单元 MC0-MC15串联在一起并提供于该对总体位线GBLe、GBLo中。总体位线切换电路23及24设置于对总体位线GBLe、GBLo的两边的端点，并选择总体位线GBLe、GBLo之一连接至对应的电路。
由二差动数据线(differential data line)DL及ZDL所形成的数据总线线 52连接至锁存电路14b的一端，而锁存电路14b的另一端通过由控制信号 BLCNB所控制的MOS晶体管Q11所形成的开关单元连接至总体位线切换电路21的一端。总体位线切换电路22的一端通过由控制信号BLCN0所控制的 MOS晶体管Q12所形成的开关单元连接至位线节点N1(以下皆称作「节点」)。节点N1连接至页面缓冲电路14，并通过由控制信号BLCN1所控制的MOS晶体管Q13所形成的开关单元连接至总体位线切换电路23的一端。
页面缓冲电路14具有数据锁存、数据感测、数据编程及数据验证的功能，而页面缓冲电路14由构成感测放大器的锁存电路14a、暂存分流数据的数据锁存电路14c、以及由控制信号BLCLAMP所控制的MOS晶体管Q1所形成的开关单元。节点N1通过MOS晶体管Q1以及感测节点N2耦接至锁存电路14a以及数据锁存电路14c。
如上述存储器单元阵列10以及其外围电路的组成中虽设置了总体位线切换电路24(图2的右侧；图1的顶部)，然而本发明并非限制于此。若外围电路并非必要，也可移除。
在上述存储器单元阵列10以及其外围电路的组成中，当在进行数据读出时，锁存电路14a锁存来自所选的单元阵列CA0或CA1感测到并读出的数据后，通过单元阵列CA0的总体位线GBLo或GBLe传送该数据至锁存电路 14b。此外，当在进行数据编程(写入)时，首先，输入数据通过单元阵列 CA0的总体位线GBLo或GBLe从锁存电路14b传送至锁存电路14a后，页面缓冲电路14且对所选的单元阵列CA0或CA1的存储器单元进行数据的编程以及编程验证。此外，页面缓冲电路14设置于存储器单元阵列10中央部分的单元阵列CA0与CA1之间，因此，会有在判断编程验证时不需从锁存电路14a传送数据至锁存电路14b的特殊效果。
在图2的电路中，利用以下所述的说明，可对单元阵列CA0及CA1(SLC) 进行并行编程。
(1)若开始进行单元阵列CA0存储器单元的编程操作时，锁存电路14b 接收单元阵列CA1的页面数据。此外，藉由控制信号BLCLAMP、BLCNB、 BLCN0以及BLCN1使MOS晶体管Q1、Q11～Q13不导通。
(2)接着，在对单元阵列CA0进行编程验证的期间(MOS晶体管Q1 及Q12导通)之后，用以写入至单元阵列CA0的锁存电路14a中的数据移动至数据锁存电路14c以分流。
(3)因此，在锁存电路14b的数据通过单元阵列CA0的总体位线GBLo 或GBLe传送至锁存电路14a(MOS晶体管Q11及Q12导通)，并开始编程单元阵列CA1的页面数据。接着，当该编程完成后，藉由控制信号BLCN1 使MOS晶体管Q13不导通。
(4)藉由控制信号BLCN0导通MOS晶体管Q12，在锁存电路14c的数据通过单元阵列CA0的总体位线GBLo或GBLe传送至锁存电路14a，开始重编程(限制在编程失败的存储器单元)单元阵列CA1的页面数据，并执行该编程。藉此进行单元阵列CA0以及CA1的并行编程。接着，与上述(3) 相同，且使用控制信号BLCN0使MOS晶体管Q12不导通。
(5)由于先前已完成单元阵列CA1的编程，故先对单元阵列CA1进行编程验证。在对单元阵列CA1进行编程验证的期间(MOS晶体管Q1以及 Q13导通)中，首先，恢复(以下称作「预读取」或「前置读取」)单元阵列 CA1的原始写入数据，页面缓冲电路14感测(读取)总体位线GBLo以及 GBLe并将该数据锁存于锁存电路14a中之后，执行实际的编程验证。在编程验证结束后，若还需要进行编程，利用控制信号BLCN1将MOS晶体管Q3 导通，并同于上述(3)的方式开始编程。
(6)接着，由于已完成单元阵列CA0的编程，同于上述(5)的方式，对单元阵列CA0进行编程验证以及编程。
虽上述编程操作是对于SLC来操作，但当其执行于MLC的存储器单元阵列10时，锁存电路14c可形成以具有能力锁存多个数据。在MLC的情况下，虽一位分可利用上述总体位线的电压，但至少需增加数据锁存电路14c 以提供其他位。
此外，在图2的电路中，利用以下所述的说明，可对单元阵列CA0及 CA1(SLC)进行并行读取。
(1)利用控制信号BLCLAMP、BLCN0以及BLCN1将MOS晶体管Q1、 Q12及Q13导通，且对二单元阵列CA0及CA1的总体位线GBLe及GBLo 预充电。接着，使利用控制信号BLCN0控制的MOS晶体管Q12以及利用控制信号BLCN1控制的MOS晶体管Q13不导通。
(2)首先，利用单元阵列CA0的单元电流将总体位线GBLe及GBLo 放电。
(3)接着，在一既定时间后，CA1的总体位线GBLe及GBLo开始放电。等待该预定时间的原因在于确保单元阵列CA0与CA1从放电结束到开始感测之间的时间相同。
(4)由控制信号BLCN0所控制的MOS晶体管Q12被导通，且页面缓冲电路14开始感测单元阵列CA0的各个存储器单元。藉此，所感测到的数据被锁存在锁存电路14a中，而反相的该数据被传送至锁存电路14c。
(5)接着，当被控制信号BLCN1所控制的MOS晶体管Q13被导通时，由控制信号BLCN0所控制的MOS晶体管Q12不导通。因此，开始单元阵列 CA1的感测。藉此，所感测到的数据锁存于锁存电路14a中。
(6)在锁存电路14c中的数据与锁存电路14a中的数据互相交换后， MOS晶体管Q1、Q12及Q13被导通，在锁存电路14a中的数据(亦即，单元阵列CA0的各个存储器单元中的数据)通过CA0的总体位线GBLe及GBLo 传送至锁存电路14b，且通过数据线52输出至输入/输出缓冲器50(如图1 所示)。
(7)相似地，单元阵列CA1的数据从锁存电路14a传送并输出。
在上述读取操作中的实施例的步骤(6)中，虽在锁存电路14c的数据通过锁存电路14a传送至锁存电路14b，但本发明并非限制于此。在步骤(6) 中，在锁存电路14c的数据可直接传送至锁存电路14b。此改良的实施例也可是用于第2、第3及第4实施例。
虽上述读取操作是对于SLC来操作，但当其执行于MLC的存储器单元阵列10时，可形成锁存电路14c以具有锁存多个数据的功能。
如上所述，图2的电路可藉由并行地时分割操作来对二单元阵列CA0及 CA1编程。藉由图1及图2的电路，其芯片尺寸可小于传统的尺寸，并且藉由并行地时分割操作提升了从存储器单元至页面缓冲器的读取速度。
第2实施例
图3A是显示根据本发明第2实施例的NAND型快闪EEPROM的存储器单元阵列10，以及其外围电路构成的电路图。在图2的电路中，虽进入页面缓冲电路14的数据以及来自页面缓冲电路的数据通过CA0的总体位线GBLe 及GBLo传送，但图3A的电路与图2的电路相比较仍有以下差异。(1)使用多层装置，耦接于节点N1以及锁存电路14b的数据位线DBL被设置于较存储器单元上层的其他层。在此实施例中，二层之间可通过通路导体来耦接。以下针对差异点做进一步说明。
在图3A中，锁存电路14b经过由控制信号DSW0所控制的MOS晶体管 Q14、数据位线DBL以及由控制信号DSW1所控制的MOS晶体管Q15耦接至节点N1。由于数据位线DBL是由宽于总体位线GBL的金属线组成，故其速度限制较宽松。因此，在数据传输中，并行编程与并行读取的操作相较于图2的电路为简单的流程，且具有较高的传输速率的特殊效果。
此外，图2中的MOS晶体管Q11由高电压晶体管所构成，因此其尺寸较大。然而，在图3A新增的MOS晶体管Q14及Q15由低电压晶体管所构成，因此其尺寸可较小。
再者，当数据位线DBLs间的间距可相同于该对总体位线GBLe及GBLo 之间所形成的总体位线的间距，其他位线DBL可同样地使用数据锁存电路 14c。举例来说，若其他位线DBL用以形成于单元阵列CA1，可减少用于 MLC操作的数据锁存电路15的数量。此表示由数据位线DBL或上述其他数据位线的杂散电容以及MOS晶体管Q15等(其包括MOS晶体管Q15以及在其他位线上对应至MOS晶体管Q15的作为开关单元的其他MOS晶体管) 所构成的动态锁存电路可使用当作数据锁存电路14c。
再者，二单元阵列CA0及CA1作为一存储器区块使用，且可完成其二个页面的并行操作。
如上所述，图3A的电路可并行地时分割编程二单元阵列CA0以及CA1，也可并行地时分割读取数据。在第2及3A图的电路中，其芯片尺寸可小于传统的尺寸，并且藉由并行地时分割操作提升了从存储器单元至页面缓冲器的读取速度。
此外，在图3A中，总体位线切换电路21及24可被省略。
图3B是显示图3A的电路的变化实施例的电路图。当数据线DBL之间的间距大于总体位线GBLe及GBLo所形成的总体位线对的间距时，可使用相邻的二页面缓冲电路14连结于数据位线DBL以共用多重时分割。举例来说，如图3B所示，MOS晶体管Q14-0是用以作为利用控制信号DSW0-0控制的开关单元，MOS晶体管Q14-1是用以作为利用控制信号DSW0-1控制的开关单元，MOS晶体管Q15-0是用以作为利用控制信号DSW1-0控制的开关单元，MOS晶体管Q15-1是用以作为利用控制信号DSW1-1控制的开关单元。相对应的MOS晶体管组(Q14-0及Q15-0，或Q14-1及Q15-1)中的一个导通，另一个则不导通，因此当数据通过一数据线位线DBL传输时，数据位线 DBL可藉由时分割被共用。
第3实施例
图4A是显示根据本发明第3实施例的NAND型快闪EEPROM的存储器单元阵列10以及其外围电路构成的电路图，而图4B是显示图4A中总体位线切换电路部分25的详细组成的电路图。在此实施例中，第3实施例为第1 实施例的电路的具体实施例。
图4A的电路与图2的电路存在以下差异点。
(1)区块尺寸单元阵列BSCA0及BSCA1包括选择晶体管SG1及SG2，且NAND单元藉由具有堆迭栅极结构的多个电子可覆写且非易失性存储器单元MC0-MCn串联在一起所构成并连接至总体位线对GBLe及GBLo。在此实施例中，在行方向上各个存储器单元MC0-MCn的控制栅极分别共通连接至字线WL0-WLn，且选择晶体管SG1及SG2的栅极电极耦接至平行字线WL所设置的选择栅极线SGD0、SGS0、SGD1、SGS1。藉由字线(字线WL0-WLn 之一)所选择的存储器单元的范围为一页面，为数据写入及读取的一个单位。在一或其整数倍的页面中的多个NAND单元为一区块，为数据抹除的一个单位。
(2)公开了总体位线切换电路21藉由控制信号BLSBe及BLSBo来切换控制。
(3)公开了总体位线切换电路22藉由控制信号YBLe0、YBLo0、BLSe0、 BLSo0以及VIRPWR0来切换控制。此外，总体位线切换电路22与MOS晶体管Q12构成图4B的总体位线切换电路部分25。
(4)公开了总体位线切换电路23藉由控制信号YBLe1、YBLo1、BLSe1、 BLSo1以及VIRPWR1来切换控制。
(5)在页面缓冲电路14中，节点N1(TOBL)经由控制信号BLCLAMP 所控制的MOS晶体管Q1耦接至感测节点N2(SNS)。感测节点N2连接至数据锁存电路14c，亦通过控制信号BLCD所控制的MOS晶体管Q2连接至锁存电路14a，其中数据锁存电路14c包括n个选择栅极晶体管Q4(分别由控制信号SEL0-SELn控制)以及串联的数据锁存器DL0-DLn。此外，感测节点N2通过预充电控制信号BLPRE所控制的MOS晶体管Q3连接至一预定电压V1。再者，图4A中的数据锁存电路14c与图14A的电路不同，此由于其简化了图14A的电路中被重复设置且不必要的部分。
在图4B中，总体位线切换电路部分25藉由切换来选择性将总体位线 GBLe0或GBLo0连接至节点N1(TOBL)，且包括总体位线切换电路22以及控制信号BLCN0所控制的MOS晶体管Q25。在本实施例中，总体位线切换电路22具有
(1)藉由控制信号YBLe0所控制的MOS晶体管Q21、
(2)藉由控制信号YBLo0所控制的MOS晶体管Q22、
(3)藉由控制信号BLSe0所控制的MOS晶体管Q23、以及
(4)藉由控制信号BLSo0所控制的MOS晶体管Q24。
此外，用于其他总体位线切换电路21、23、24的控制信号并不相同，但总体位线切换电路21、23、24与图4B的总体位线切换电路22具有相同的组成。此外，根据电路及配线的构造，MOS晶体管Q25可用控制信号BLSe0 所控制的MOS晶体管Q23以及控制信号BLSo0所控制的MOS晶体管Q24 来替换，而其他总体位线切换电路21、23、24亦同。
关于以上所述的第3实施例的NAND型快闪EEPROM的存储器单元阵列10以及其外围电路，以下对于其数据的读取操作、编程操作以及编程验证操作进一步说明。
图6A及图6B是显示用于如图4A的NAND型快闪EEPROM的读取操作的信号及电压的时序图。图6A～图11B中的主要的标号的说明如下。
(1)电压Vpb：电源供给电压Vdd通过MOS晶体管的电压电平；
(2)电压Vdd：电源供给电压Vdd；
(3)电压Vss：接地电压Vss；
(4)电压Vsg：导通选择栅极晶体管的电压
(5)电压Vpass(Unselected)：未选择的存储器单元的通过电压；
(6)电压Vpass(Selected)：选择的存储器单元的读取电压；
(7)电压Vgb1+Vt：总体位线GBLe0、GBLo0、GBLe1、GBLo1以及预定电压Vt的总和电压；
(8)电压Vsen+Vth：MOS晶体管的临界电压以及感测电压Vsen的总和电压；
(9)PGM Cell：编程的单元＝数据写入的存储器单元；
(10)ERS Cell：抹除的单元＝数据抹除的存储器单元；
(11)Erase and Inhibit Data：维持数据抹除电平以及禁止数据写入的电压；
(12)Program Data：数据写入的电压。
图6A及图6B中的操作包括以下T1～T15期间。
T1(时间t2～t3)：为了从存储器单元读出数据，将单元阵列CA0以及 CA1的总体位线GBLe0、GBLo0、GBLe1及GBLo1预充电。在此实施例，
由于总体位线GBLe0及GBLe1被选择，故总体位线GBLo0及GBLo1并固定于接地电压Vss。
T2(时间t4～t6)：藉由存储器单元电流将总体位线GBLe0上的电荷放电(以下称作「总体位线放电」)。
T3(时间t7～t8)：页面缓冲电路14感测单元阵列CA0的每一存储器单元中的数据，且存储至锁存电路14a。
T4(时间t7～t9)：将用于数据传输的总体位线GBLe0、GBLo0预充电。此利用期间T3及T5的设定时间于背景中进行。
T5(时间t9～t10)：在期间T3感测到的数据从锁存电路14a传送至数据锁存电路14c中的数据锁存器DL0。
T6(时间t10～t11)：设定单元阵列CA1的数据感测。
T7(时间t11～t13)：将总体位线GBLe1藉由存储器单元电流放电。
T8(时间t14～t15)：页面缓冲电路14感测单元阵列CA1的每一存储器单元中的数据，且存储至锁存电路14a。
T9(时间t15～t17)：进行单元阵列CA0作数据传送的设定。
T10(时间t17～t18)：存储于数据锁存电路14c的单元阵列CA0的每一存储器单元的数据通过总体位线GBLe0及GBLo0传送至锁存电路14b。
T11(时间t18～t19)：单元阵列CA0的每一存储器单元的数据从锁存电路14b输出至数据线52的DL及ZDL。
T12(时间t18～t20)：进行单元阵列CA1作数据传送的设定。
T13(时间t20～t21)：存储于数据锁存电路14a的单元阵列CA1的每一存储器单元的数据通过总体位线GBLe0及GBLo0传送至锁存电路14b。
T14(时间t21～t22)：单元阵列CA1的每一存储器单元的数据从锁存电路14b输出至数据线52的DL及ZDL。
T15(时间t22～t23)：重设图4A中的电路的操作。
如上所述，根据图4A及图4B的操作，可执行读取操作以读取存储于单元阵列CA0以及CA1的每一存储器单元中的数据，并通过总体位线GBLe0 以及GBLo0传送该数据至锁存电路14b。
此外，总体位线以及字线的预充电以及放电需花费数微秒，且其他信号或节点的电压在该电平0.1微秒，因此从单元阵列CA0的感测(期间T3)到单元阵列CA1的总体位线GBLe1开始放电(时间t11)的期间短约0.5～1微秒。相反地，关于此时间的预期，其可藉由设定总体位线GBLe1的放电开始于时间t5与t6之间缩短的时间来计算。因此，大部分单元阵列CA1的总体位线GBLe1的放电的期间可被隐藏。
图7A及图7B是显示用于如图4A的NAND型快闪EEPROM的编程操作的信号及电压的时序图。图7A、图7B包括以下期间T31～T46。此外，在此实施例中，由于总体位线GBLe0及GBLe1被选择，故当藉由编程操作施加高电压至字线时，未被选择的总体位线GBLo0及GBLo1固定于电源电压 Vdd。
T31(时间t32～t33)：为了传送输入数据至单元阵列CA0的每一存储器单元中，将总体位线GBLe0、GBLo0预充电。
T32(时间t33～t34)：在锁存电路14b中的数据通过总体位线GBLe0、 GBLo0传送至锁存电路14a。
T33(时间t34～t35)：为了对单元阵列CA0的每一存储器单元编程，将总体位线GBLe0、GBLo0预充电。
T34(时间t34～t40)：为了对单元阵列CA1的每一存储器单元编程，将欲编程的数据从图4A的外围电路传送至锁存电路14b。
T35(时间t35～t36)：页面缓冲电路14将存储于锁存电路14a的数据输入至被选择且连接至单元阵列CA0的每一存储器单元的总体位线GBLe0。
T36(时间t36～t41)：使用编程脉冲对单元阵列CA0的每一存储器单元进行数据编程。
T37(时间t37～t39)：将编程于单元阵列CA0的每一存储器单元的数据传送至锁存电路14c。
T38(时间t41～t42)：重设连接至单元阵列CA0的每一存储器单元的字线WL0-WLn。
T39(时间t42～t43)：为了传送输入数据至单元阵列CA1的每一存储器单元中，将总体位线GBLe0、GBLo0预充电。
T40(时间t43～t44)：在锁存电路14b中的数据通过总体位线GBLe0、 GBLo0传送至锁存电路14a。
T41(时间t44～t45)：为了对单元阵列CA1的每一存储器单元编程，将总体位线GBLe1、GBLo1预充电。
T42(时间t45～t46)：页面缓冲电路14将存储于锁存电路14a的数据输入至被选择且连接至单元阵列CA1的每一存储器单元的总体位线GBLe1。
T43(时间t46～t48)：使用编程脉冲对单元阵列CA1的每一存储器单元进行数据编程。
T44(时间t48～t49)：重设连接至单元阵列CA1的每一存储器单元的字线WL0-WLn。
T45(时间t49～t50)：重设上述编程操作。
T46(时间t51～t52)：对单元阵列CA0及CA1的每一存储器单元执行编程验证，对单元阵列CA0及CA1的每一存储器单元执行判断程序，且继续各个未完的编程或执行结束操作。此外，在单元阵列CA1的编程验证前，执行单元阵列CA1的每一存储器单元的预读取(前置读取)，如图2的电路的并行编程的特征(5)所述。
如上所述，根据本实施例相关的图7A及图7B所述，欲编程至单元阵列 CA0及CA1的数据通过总体位线GBLe0及GBLo0从每一锁存电路14b传送至锁存电路14a，且页面缓冲电路14依序对单元阵列CA0及CA1的每一存储器单元作数据编程。
图7A及图7B中是显示在编程单元阵列CA0结束并移入以编程单元阵列CA1的状态。举例来说，在单元阵列CA0的数据被传送至数据锁存电路 14a后，该数据立即被存储至数据锁存电路14c，而在单元阵列CA1的数据被传送至数据锁存电路14a后，开始这些单元阵列的编程。此外，在这样的状况下，为了先执行单元阵列CA1的编程，对总体位线GBLe1及GBLo1的预充电以及传送至锁存电路14a的数据反映至总体位线GBLe1的顺序被提前，但单元阵列CA0及CA1的编程操作可大致同步地执行，藉由将单元阵列CA0的总体位线GBLe0及GBLo0的预充电开始提前至恰好在单元阵列
CA1的总体位线GBLe1及GBLo1预充电结束之后。当然总体位线GBLe0、 GBLo0、GBLe1及GBLo1也可同时预充电，但其大电流并不佳。此外，总体位线的预充电及放电需花费数微秒，编程脉冲的宽度约10～30微秒，且其他每一步骤约花费0.1微秒，故并行写入可以在此程序中完成。
图8A及图8B是显示用于如图4A的NAND型快闪EEPROM的编程验证操作的信号及电压的时序图。图8A、图8B的编程操作包括以下期间T61～ T83。
T61(时间t62～t63)：为了传送输入数据至单元阵列CA0的每一存储器单元，将总体位线GBLe0、GBLo0预充电。
T62(时间t63～t64)：在锁存电路14b的数据通过总体位线GBLe0、GBLo0 传送至锁存电路14a。
T63(时间t64～t65)：为了对单元阵列CA0的每一存储器单元进行数据编程，将总体位线GBLe0、GBLo0预充电。
T64(时间t64～t70)：为了对单元阵列CA1的每一存储器单元编程，在此期间将欲编程的数据从图4A的外围电路传送至锁存电路14b。
T65(时间t65～t66)：页面缓冲电路14将存储于锁存电路14a的数据输入至被选择且连接至单元阵列CA0的每一存储器单元的总体位线GBLe0或 GBLo0。
T66(时间t66～t71)：使用编程脉冲对单元阵列CA0的每一存储器单元进行数据编程。
T67(时间t67～t69)：将编程于单元阵列CA0的每一存储器单元的数据传送至锁存电路14c。
T68(时间t71～t72)：重设连接至单元阵列CA0的每一存储器单元的字线WL0-WLn。
T69(时间t72～t73)：为了传送输入数据至单元阵列CA1的每一存储器单元中，将总体位线GBLe0、GBLo0预充电。
T70(时间t73～t74)：在锁存电路14b中的数据通过总体位线GBLe0、 GBLo0传送至锁存电路14a。
T71(时间t74～t75)：为了对单元阵列CA1的每一存储器单元编程，将总体位线GBLe1、GBLo1预充电。
T72(时间t75～t76)：页面缓冲电路14将存储于锁存电路14a的数据输入至被选择且连接至单元阵列CA1的每一存储器单元的总体位线GBLe1或 GBLo1。
T73(时间t76～t86)：使用编程脉冲对单元阵列CA1的每一存储器单元进行数据编程。
T74(时间t77～t79)：在时间t77藉由信号BLCN1将总体位线开关Q13 不导通以隔离单元阵列CA1(编程继续)，欲编程至单元阵列CA0的每一存储器单元的数据从数据锁存电路14c传送至锁存电路14a。
T75(时间t80～t83)：执行对单元阵列CA0的每一存储器单元的编程验证(包括读取操作)。
T76(时间t83～t84)：执行对单元阵列CA0的每一存储器单元的判断程序。
T77(时间t84～t85)：为了将编程数据输入至单元阵列CA0的每一存储器单元，将总体位线GBLe0及GBLo0欲充电。
T78(时间t85～t86)：页面缓冲电路14将存储于锁存电路14a的数据输入至被选择且连接至单元阵列CA0的每一存储器单元的总体位线GBLe0或 GBLo0。
T79(时间t86～t88)：重设连接至单元阵列CA1的每一存储器单元的字线WL0-WLn。
T80(时间t86～t91)：使用编程脉冲对单元阵列CA0的每一存储器单元进行数据编程。
T81(时间t88～t91)：为了对单元阵列CA1的每一存储器单元中的数据执行编程验证以及其判断程序，数据从总体位线GBLe1或GBLo1被欲读取 (前置读取)至锁存电路14a。
T82(时间t91～t92)：执行对单元阵列CA1的每一个存储器单元的编程验证以及判断程序。
如上所述，根据图8A及图8B的实施例的操作，可对单元阵列CA0及 CA1的每一存储器单元执行依序的编程验证。在此实施例中，对单元阵列CA0 的编程验证执行于单元阵列CA1的编程期间，而对单元阵列CA1的编程验证执行于单元阵列CA0的编程期间，因此具有将编程验证的时间消除的效果。此外，在本实施例中，并不需提到可在写入于阵列单元CA0及CA1的数据载入至页面缓冲器14后，将编程或验证同步设置于顺序的流程中的变化。
第4实施例
图5A是显示根据本发明第4实施例的NAND型快闪EEPROM的存储器单元阵列10以及其外围电路构成的电路图。在此实施例中，第4实施例用以显示第2实施例的电路的一具体例子。
图5A的电路与图4A的电路相比较仍有以下差异。(1)使用多层装置，耦接于节点N1以及锁存电路14b的数据位线DBL被设置于较于存储器单元上层的其他层。在此实施例中，二层之间可通过通路导体来耦接。以下针对差异点做进一步说明。
在图5A中，锁存电路14b经过由控制信号DSW0所控制的MOS晶体管 Q14、数据位线DBL以及由控制信号DSW1所控制的MOS晶体管Q15耦接至节点N1。由于数据位线DBL是由宽于总体位线GBL的金属线组成，故其速度限制较宽松。因此，在数据传输中，并行编程与并行读取的操作相较于图3A的电路为简单的流程，且具有较高的传输速率的特殊效果。
图9A及图9B是显示用于如图5A的NAND型快闪EEPROM的读取操作的信号及电压的时序图。图9A及图9B中的操作包括以下T101～T111期间。此外，数据位线藉由电源电压Vdd预充电。
T101(时间t102～t103)：为了从存储器单元读出数据，将单元阵列CA0 以及CA1的总体位线GBLe0、GBLo0、GBLe1及GBLo1预充电。此外，在此实施例，由于总体位线GBLe0及GBLe1被选择，故未被选择的总体位线 GBLo0及GBLo1固定于接地电压Vss。
T102(时间t104～t106)：藉由存储器单元电流将总体位线GBLe0以及 GBLe1放电。
T103(时间t107～t108)：页面缓冲电路14感测单元阵列CA0的每一存储器单元中的数据，且存储至锁存电路14a。
T104(时间t9～t10)：在期间T103感测到的数据从锁存电路14a传送至数据锁存电路14c中的数据锁存器DL0。
T105(时间t111～t112)：单元阵列中的每一存储器单元的数据由总体位线GBLe1传送至页面缓冲电路14。
T106(时间t113～t114)：页面缓冲电路14感测单元阵列CA1的每一存储器单元中的数据，且存储至锁存电路14a。
T107(时间t115～t116)：存储于数据锁存电路14c的数据锁存器DL0 之中的单元阵列CA0的每一存储器单元中的数据，通过数据位线DBL从数据锁存器DL0传送至锁存电路14b。
T108(时间t116～t117)：单元阵列CA0的每一存储器单元的数据从锁存电路14b输出至数据线52的DL及ZDL。
T109(时间t117～t119)：存储于数据锁存电路14a之中的单元阵列CA1 的每一存储器单元中的数据，通过数据位线DBL传送至锁存电路14b。
T110(时间t119～t120)：单元阵列CA1的每一存储器单元的数据从锁存电路14b输出至数据线52的DL及ZDL。
T111(时间t120之后)：重置上述读取操作。
如上所述，图4A及图4B中的实施例可对存储于单元阵列CA0及CA1 的每一存储器单元的数据进行读取操作，并通过数据位线DBL传送数据至锁存电路14b。此外，此实施例中对所选的总体位线GBLe0以及GBLe1进行同步预充电以及同步放电。因此，单元阵列CA0与CA1从放电到感测的期间并不同，但仍可在考虑到操作步骤的数量下，简单地藉由些许平移这些时间点来改变成相同的时间。
图10A及图10B是显示用于如图5A的NAND型快闪EEPROM的编程操作的信号及电压的时序图。图10A及图10B中的操作包括以下T131～T146 期间。
T131(时间t132～133)：为了传送输入数据至单元阵列CA0的每一存储器单元中，将数据位线DBL预充电。
T132(时间t133～t134)：在锁存电路14b中的欲编程至单元阵列CA0 的每一存储器单元的数据通过数据位线DBL传送至锁存电路14a。
T133(时间t134～t135)：为了编程单元阵列CA0的每一存储器单元，将总体位线GBLe0、GBLo0预充电。
T134(时间t134～t140)：为了编程单元阵列CA1的每一存储器单元，在此期间将欲编程的数据从图5A中的外围电路传送至锁存电路14b。
T135(时间t135～t136)：页面缓冲电路14将存储于锁存电路14a中的数据输入至连接于单元阵列CA0的每一存储器单元并且被选择的总体位线 GBLe0或GBLo0。
T136(时间t136～t142)：使用编程脉冲对单元阵列CA0的每一存储器单元进行数据编程。
T137(时间t137～t139)：欲编程至单元阵列CA0的每一存储器单元的数据被传送至数据锁存电路14c。
T138(时间t140～t141)：为了传送输入数据至单元阵列CA1的每一存储器单元中，将数据位线DBL预充电。
T139(时间t141～t142)：在锁存电路14b中的欲编程至单元阵列CA1 的每一存储器单元的数据通过数据位线DBL传送至锁存电路14a。
T140(时间t142～t143)：为了编程单元阵列CA1的每一存储器单元，将总体位线GBLe1、GBLo1预充电。
T141(时间t142～t144)：将连接于单元阵列CA0的每一存储器单元的字线WL0-WLn重置。
T142(时间t143～t145)：页面缓冲电路14将存储于锁存电路14a中的数据输入至连接于单元阵列CA1的每一存储器单元并且被选择的总体位线 GBLe1或GBLo1。
T143(时间t145～t148)：使用编程脉冲对单元阵列CA1的每一存储器单元进行数据编程。
T144(时间t148～t149)：将连接于单元阵列CA1的每一存储器单元的字线WL0-WLn重置。
T145(时间t149～t150)：重置上述读取操作。
T146(时间t151～t152)：对单元阵列CA0及CA1的每一存储器单元执行编程验证，对单元阵列CA0及CA1的每一存储器单元执行判断程序，且继续各个未完的编程或执行结束操作。此外，在单元阵列CA1的编程验证前，执行单元阵列CA1的每一存储器单元的预读取(前置读取)，如图2的电路的并行编程的特征(5)所述。
如上所述，在图10A以及图10B的实施例中的操作中，欲编程至单元阵列CA0及CA1的每一存储器单元的数据通过数据位线DBL从各个锁存电路 14b传送至锁存电路14a，且页面缓冲电路14可依序对单元阵列CA0及CA1 的每一存储器单元编程。
在图10A以及图10B的实施例中，虽显示了单元阵列CA1的编程于单元阵列CA0的编程结束时，但该时间t136～t140的期间需花费数微秒，且在期间T138中的数据位线DBL以及单元阵列CA1的总体位线GBLe1以及 GBLo1的预充电可始于时间t135。加速从外围电路载入数据至单元阵列CA1 到锁存电路14b，且在编程单元阵列后数微秒后，将欲写入至单元阵列CA1 的数据传送至数据锁存电路14a，故移入至单元阵列CA1的编程。对单元阵列编程的期间T136或T143被作为10～30微秒来考虑，且致可称作「同步编程」。
图11A及图11B是显示用于如图5A的NAND型快闪EEPROM的编程验证操作的信号及电压的时序图。图11A、图11B的编程操作包括以下期间 T161～T183。
T161(时间t162～t163)：为了传送输入数据至单元阵列CA0的每一存储器单元，将数据位线DBL预充电。
T162(时间t163～t164)：在锁存电路14b的数据通过数据位线DBL传送至锁存电路14a。
T163(时间t164～t165)：为了对单元阵列CA0的每一存储器单元进行数据编程，将总体位线GBLe0、GBLo0预充电。
T164(时间t164～t170)：为了对单元阵列CA1的每一存储器单元编程，在此期间将欲编程的数据从图5A的外围电路传送至锁存电路14b。
T165(时间t165～t166)：页面缓冲电路14将存储于锁存电路14a的数据输入至被选择且连接至单元阵列CA0的每一存储器单元的总体位线GBLe0 或GBLo0。
T166(时间t166～t171)：使用编程脉冲对单元阵列CA0的每一存储器单元进行数据编程。
T167(时间t167～t169)：将编程于单元阵列CA0的每一存储器单元的数据传送至锁存电路14c。
T168(时间t171～t172)：为了传送输入数据至单元阵列CA1的每一存储器单元中，将数据位线DBL预充电。
T169(时间t172～t173)：在锁存电路14b中的数据通过数据位线DBL 传送至锁存电路14a。
T170(时间t173～t174)：为了设定对单元阵列CA1的每一存储器单元编程的数据，将总体位线GBLe1、GBLo1预充电。
T171(时间t173～t175)：重设连接至单元阵列CA0的每一存储器单元的字线WL0-WLn。
T172(时间t174～t176)：页面缓冲电路14将存储于锁存电路14a的数据输入至被选择且连接至单元阵列CA1的每一存储器单元的总体位线GBLe1 或GBLo1。
T173(时间t176～t186)：使用编程脉冲对单元阵列CA1的每一存储器单元进行数据编程。
T174(时间t177～t179)：在时间t177藉由信号BLCN1将总体位线开关 Q13不导通以隔离单元阵列CA1(编程继续)之后，欲编程至单元阵列CA0 的每一存储器单元的数据从数据锁存电路14c传送至锁存电路14a。
T175(时间t180～t183)：执行对单元阵列CA0的每一存储器单元的编程验证(包括读取操作)。
T176(时间t183～t184)：执行对单元阵列CA0的每一存储器单元的判断程序。
T177(时间t184～t185)：为了将编程数据输入至单元阵列CA0的每一存储器单元，将总体位线GBLe0及GBLo0欲充电。
T178(时间t185～t186)：页面缓冲电路14将存储于锁存电路14a的数据输入至被选择且连接至单元阵列CA0的每一存储器单元的总体位线GBLe0 或GBLo0。
T179(时间t186～t188)：重设连接至单元阵列CA1的每一存储器单元的字线WL0-WLn。
T180(时间t186～t191)：使用编程脉冲对单元阵列CA0的每一存储器单元进行数据编程。
T181(时间t188～t191)：为了对单元阵列CA1的每一存储器单元中的数据执行编程验证以及其判断程序，数据从总体位线GBLe1或GBLo1被欲读取(前置读取)至锁存电路14a。
T182(时间t191～t192)：执行对单元阵列CA1的每一存储器单元的编程验证以及判断程序。
如上所述，根据图11A及图11B的实施例的操作，可对单元阵列CA0 及CA1的每一存储器单元执行依序的编程验证。此外，本实施例的操作同于第8A以及8B图，对单元阵列CA0的编程验证执行于单元阵列CA1的编程期间，而对单元阵列CA1的编程验证执行于单元阵列CA0的编程期间，因此具有将编程验证的时间消除的效果。
此外，此实施例增加了每一信号在时间设定上的弹性。在第3或4实施例中，当位线开关Q11以及Q12或者是Q13不导通的状况下，单元阵列CA0 或CA1的总体位线GBL可独立地预充电或是放电。此外，在第3或4实施例中，当数据位线开关Q15不导通，锁存电路14b的数据可独立地从单元阵列CA0、CA1以及页面缓冲电路14引入至数据位线DBL。相反的，当数据位线开关Q14不导通，数据位线DBL可独立于锁存电路14b使用。由于这些弹性自由，可实现多种时间点的改变，并非限制于上述时间点。
以下说明在各实施例中关于抹除操作的并行操作。在抹除单元阵列CA0 中所选择的区块(以「BLK0n」表示)以及单元阵列CA1中所选择的区块(以「BLK1m」表示)的状况时，显然可同时施加高电压脉冲来抹除。在所选区块的字线为0V后，藉由将总体位线开关21、22、23、24以及Q11、Q12、 Q13不导通使总体位线GBL浮接，且可提供高电压至基板(P井)。因此，对于页面缓冲器的抹除验证可相同于编程验证，且基本上同于读取操作，因此可完成大致上同步的并行操作。在单元阵列CA0以及CA1同时预充电后，各存储器单元的状态被反映至总体位线GBL，藉由时分割操作持续对单元阵列CA0的数据感测与锁存电路14c的数据存储，以及对单元阵列CA1的数据感测与锁存电路14a的数据存储。该抹除的判断可于锁存电路存储之后或者是感测之后来进行。
如上所述，抹除的并行操作可被完成，其中抹除脉冲约数百微秒至1毫秒间，其验证与判断约花费10微秒，因此近乎为完美的并行操作。
如上述的实施例中，虽以NAND型快闪EEPROM作说明，然而本发明并非限制于此。本发明可应用于可覆写非易失性半导体存储装置，例如NOR 型快闪EEPROM。
在上述实施例中藉由一对总体位线GBLe及GBLo来构成，但本发明并非限制于此。也可以单一总体位线GBL来构成。
在上述实施例中，控制电路11可利用时分割控制至少执行单元阵列CA0 及CA1的数据写入、数据读取以及数据抹除中的一个。在本实施例中，控制电路11可以一预定延迟时间(如上述，大约数微秒)平移阵列单元CA0与 CA1的数据编程与验证来进行每一时间点的控制。在其他实施例中，控制电路11可控制(1)在单元阵列CA0的数据写入时对单元阵列CA1数据验证，或(2)在单元阵列CA1的数据写入时对单元阵列CA0数据验证。在一替换的实施例中，控制电路可控制使单元阵列CA0以及CA1的数据抹除同步，并使用时分割执行单元阵列CA0以及CA1的数据验证。
在第1～4实施例中，数据锁存电路14c可包括单元阵列CA0以及CA1 的总体位线以及预定的开关单元(Q12或Q13)，其可藉由单元阵列CA0以及CA1的总体位线的杂散电容与预定的开关单元(Q12或Q13)所形成的动态锁存电路来构成。举例来说，藉由预读取将存储单元阵列CA1的写入数据从总体位线GBLe1存储至锁存器14a的上述操作等同将总体位线作为存储器电容，并使用MOS晶体管Q13作为一开关单元。此外，在图4B的总体位线开关电路部分25的写入说明中，开关单元Q12或Q13可使用如图4B中以信号BLSe或BLSo驱动的开关单元22及23的MOS晶体管Q23或Q23来置换。此外，在本组成中，由于页面缓冲电路14具有双倍的总体位线GBLe以及GBLo，因此动态锁存器可具有2位的功能。
在第2及4实施例中，用于连接页面缓冲电路14至锁存电路14b的数据位线设置于单元阵列CA0一侧，如图3A及图5A所示。然而，本发明并非限制于此，数据位线DBL以及其他数据位线DBLA也可设置于单元阵列CA1 一侧，如图5B所示的第2及4实施例的变化实施例。在图5B中，其他位线 DBLA通过开关单元Q15A连接至页面缓冲电路14，其开关单元Q15具有同于开关单元15的相同组成并由控制信号DSW1A所控制。在此实施例中，数据锁存电路14c可包括数据位线DBL或其他数据位线DBLA，以及预定开关单元Q15或Q15a，其可藉由数据位线DBL或其他数据位线DBLA的杂散电容与预定的开关单元Q15或Q15a所形成的动态锁存电路来构成。
如上所述，关于本发明的非易失性半导体存储装置以及其控制方法，本发明可相较传统技术减少芯片尺寸，并提升从存储器单元至页面缓冲器的读取速度。此外，关于同步编程存储器单元阵列的二页面，其可完成不同页面的编程以及验证的操作而不产生显著的时间延迟，亦即，提升了编程的速度。

Claims (18)

1.一种非易失性半导体存储装置，包括：
非易失性存储器单元阵列，具有多个存储器单元连接至总体位线；
页面缓冲电路，具有第一锁存电路暂存预定页面单位读出及写入至上述非易失性存储器单元阵列的数据；
第二锁存电路，暂存输入及输出至外部电路的数据；以及
控制电路，控制上述非易失性存储器单元阵列的数据读取及写入，
其中，上述非易失性存储器单元阵列被分为第一单元阵列以及第二单元阵列，上述页面缓冲电路设置于上述第一单元阵列以及上述第二单元阵列之间，且上述第二锁存电路设置于上述第一单元阵列的外缘区域；
上述页面缓冲电路通过上述第一单元阵列的一总体位线连接至上述第二锁存电路；
上述控制电路控制数据写入至上述第一单元阵列或上述第二单元阵列是藉由在数据写入时，当来自上述外部电路的写入数据被锁存于上述第二锁存电路中后，通过上述第一单元阵列的上述总体位线将写入数据从上述第二锁存电路传送至上述页面缓冲电路；以及
上述控制电路控制从上述第一单元阵列或上述第二单元阵列读取的数据输出至上述外部电路是藉由在数据读取时，通过上述第一单元阵列的上述总体位线将数据从上述页面缓冲电路传送至上述第二锁存电路，
其中，上述控制电路控制上述第一单元阵列以及上述第二单元阵列执行数据写入、数据读取以及数据抹除的至少一个的一时分割操作，
上述控制电路对上述第一单元阵列与上述第二单元阵列之间以一预定延迟随时间偏移的数据编程以及验证进行控制。
2.如权利要求1所述的非易失性半导体存储装置，其中，上述控制电路在上述第一单元阵列的数据写入时对上述第二单元阵列进行数据验证，或在上述第二单元阵列的数据写入时对上述第一单元阵列进行数据验证。
3.如权利要求1所述的非易失性半导体存储装置，其中，上述控制电路同步控制对于上述第一单元阵列以及上述第二单元阵列的数据抹除，并藉由上述时分割操作对于上述第一单元阵列以及上述第二单元阵列执行数据验证。
4.如权利要求1所述的非易失性半导体存储装置，其中，上述页面缓冲电路还包括一第三锁存电路，用以于上述第一单元阵列以及上述第二单元阵列中的一个进行数据写入或数据读取时存储其他单元阵列的分流数据。
5.如权利要求4所述的非易失性半导体存储装置，其中，上述第三锁存电路还包括多个锁存，用以提供给存储每一上述存储器单元的多个位数据的一多层式存储(MLC)中的存储器单元。
6.如权利要求4所述的非易失性半导体存储装置，其中，上述第三锁存电路还包括上述第一单元阵列或上述第二单元阵列的一总体位线、以及一开关单元，且上述第三锁存电路由一动态锁存电路构成，上述动态锁存电路由上述第一单元阵列或上述第二单元阵列的上述总体位线的一杂散电容以及上述开关单元所构成。
7.如权利要求4所述的非易失性半导体存储装置，其中，在数据读取时，上述控制电路通过上述第一单元阵列的上述总体位线将数据从上述第三锁存电路直接传送至上述第二锁存电路。
8.一种非易失性半导体存储装置，包括：
一非易失性存储器单元阵列，具有多个存储器单元连接至总体位线；
一页面缓冲电路，具有一第一锁存电路暂存一预定页面单位的读出及写入至上述非易失性存储器单元阵列的数据；
一第二锁存电路，暂存输入及输出至一外部电路的数据；以及
一控制电路，控制上述非易失性存储器单元阵列的数据读取及写入，
其中，上述非易失性存储器单元阵列被分为一第一单元阵列以及一第二单元阵列，上述页面缓冲电路设置于上述第一单元阵列以及上述第二单元阵列之间，且上述第二锁存电路设置于上述第一单元阵列的外缘区域；
上述非易失性半导体存储装置包括一数据位线，将上述页面缓冲电路连接至上述第二锁存电路；
上述控制电路控制数据写入至上述第一单元阵列或上述第二单元阵列是藉由在数据写入时，当来自上述外部电路的写入数据被锁存于上述第二锁存电路中后，通过上述数据位线将上述写入数据从上述第二锁存电路传送至上述页面缓冲电路；以及
上述控制电路控制从上述第一单元阵列或上述第二单元阵列读取的数据输出至上述外部电路是藉由在数据读取时，通过上述数据位线将数据从上述页面缓冲电路传送至上述第二锁存电路，
其中，上述控制电路控制上述第一单元阵列以及上述第二单元阵列执行数据写入、数据读取以及数据抹除的至少一个的一时分割操作，
上述控制电路对上述第一单元阵列与上述第二单元阵列之间以一预定延迟随时间偏移的数据编程以及验证进行控制。
9.如权利要求8所述的非易失性半导体存储装置，其中，上述控制电路在上述第一单元阵列的数据写入时对上述第二单元阵列进行数据验证，或在上述第二单元阵列的数据写入时对上述第一单元阵列进行数据验证。
10.如权利要求8所述的非易失性半导体存储装置，其中，上述控制电路同步控制对于上述第一单元阵列以及上述第二单元阵列的数据抹除，并藉由上述时分割操作对于上述第一单元阵列以及上述第二单元阵列执行数据验证。
11.如权利要求8所述的非易失性半导体存储装置，其中，上述页面缓冲电路还包括一第三锁存电路，用以于上述第一单元阵列以及上述第二单元阵列中的一个进行数据写入或数据读取时存储其他单元阵列的分流数据。
12.如权利要求11所述的非易失性半导体存储装置，其中，上述第三锁存电路还包括多个锁存，用以提供给存储每一上述存储器单元的多个位数据的一多层式存储(MLC)中的存储器单元。
13.如权利要求11所述的非易失性半导体存储装置，其中，上述页面缓冲电路还包括除了上述数据位线的其他数据位线将上述页面缓冲电路连接至上述第二锁存电路，以及开关单元控制上述页面缓冲电路的连接。
14.如权利要求13所述的非易失性半导体存储装置，其中，上述第三锁存电路包括上述数据位线或上述其他数据位线以及上述开关单元；且上述第三锁存电路由一动态锁存电路构成，上述动态锁存电路由上述数据位线或上述其他数据位线的一杂散电容以及上述开关单元所构成。
15.如权利要求11所述的非易失性半导体存储装置，其中，上述第三锁存电路还包括上述第一单元阵列或上述第二单元阵列的一总体位线、以及一开关单元，且上述第三锁存电路由一动态锁存电路构成，上述动态锁存电路由上述第一单元阵列或上述第二单元阵列的上述总体位线的一杂散电容以及上述开关单元所构成。
16.如权利要求11所述的非易失性半导体存储装置，其中，在数据读取时，上述控制电路通过上述数据位线将数据从上述第三锁存电路直接传送至上述第二锁存电路。
17.一种非易失性半导体存储装置的控制方法，其中上述非易失性半导体存储装置包括一非易失性存储器单元阵列，具有多个存储器单元连接至总体位线、一页面缓冲电路，具有一第一锁存电路暂存一预定页面单位读出及写入至上述非易失性存储器单元阵列的数据、一第二锁存电路，暂存输入及输出至一外部电路的数据、以及一控制电路，控制上述非易失性存储器单元阵列的数据读取及写入，上述非易失性存储器单元阵列被分为一第一单元阵列以及一第二单元阵列，上述页面缓冲电路设置于上述第一单元阵列以及上述第二单元阵列之间，且上述第二锁存电路设置于上述第一单元阵列的外缘区域，上述页面缓冲电路通过上述第一单元阵列的一总体位线连接至上述第二锁存电路，其中上述控制方法包括：
使用上述控制电路控制数据写入至上述第一单元阵列或上述第二单元阵列是藉由在数据写入时，当来自上述外部电路的写入数据被锁存于上述第二锁存电路中之后，通过上述第一单元阵列的上述总体位线将写入数据从上述第二锁存电路传送至上述页面缓冲电路；以及
使用上述控制电路控制从上述第一单元阵列或上述第二单元阵列读取的数据输出至上述外部电路是藉由在数据读取时，通过上述第一单元阵列的上述总体位线将数据从上述页面缓冲电路传送至上述第二锁存电路，
其中，上述控制电路控制上述第一单元阵列以及上述第二单元阵列执行数据写入、数据读取以及数据抹除的至少一个的一时分割操作，
上述控制电路对上述第一单元阵列与上述第二单元阵列之间以一预定延迟随时间偏移的数据编程以及验证进行控制。
18.一种非易失性半导体存储装置的控制方法，其中上述非易失性半导体存储装置包括一非易失性存储器单元阵列，具有多个存储器单元连接至总体位线、一页面缓冲电路，具有一第一锁存电路暂存一预定页面单位读出及写入至上述非易失性存储器单元阵列的数据、一第二锁存电路，暂存输入及输出至一外部电路的数据、以及一控制电路，控制上述非易失性存储器单元阵列的数据读取及写入，上述非易失性存储器单元阵列被分为一第一单元阵列以及一第二单元阵列，上述页面缓冲电路设置于上述第一单元阵列以及上述第二单元阵列之间，且上述第二锁存电路设置于上述第一单元阵列的外缘区域，上述非易失性半导体存储装置包括一数据位线，将上述页面缓冲电路连接至上述第二锁存电路，其中上述控制方法包括：
使用上述控制电路控制数据写入至上述第一单元阵列或上述第二单元阵列是藉由在数据写入时，当来自上述外部电路的写入数据被锁存于上述第二锁存电路中之后，通过上述数据位线将上述写入数据从上述第二锁存电路传送至上述页面缓冲电路；以及
使用上述控制电路控制从上述第一单元阵列或上述第二单元阵列读取的数据输出至上述外部电路是藉由在数据读取时，通过上述数据位线将数据从上述页面缓冲电路传送至上述第二锁存电路，
其中，上述控制电路控制上述第一单元阵列以及上述第二单元阵列执行数据写入、数据读取以及数据抹除的至少一个的一时分割操作，
上述控制电路对上述第一单元阵列与上述第二单元阵列之间以一预定延迟随时间偏移的数据编程以及验证进行控制。
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