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CN114255796B - 存储器装置和操作该存储器装置的方法 - Google Patents

存储器装置和操作该存储器装置的方法 Download PDF

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CN114255796B CN202110490369.5A CN202110490369A CN114255796B CN 114255796 B CN114255796 B CN 114255796B CN 202110490369 A CN202110490369 A CN 202110490369A CN 114255796 B CN114255796 B CN 114255796B
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Abstract

本申请涉及存储器装置和操作该存储器装置的方法。本技术涉及一种电子装置。一种被配置为基于感测节点的充电程度执行感测操作的存储器装置包括：存储器单元阵列，其包括多个存储器单元；外围电路，其包括通过位线连接到所述多个存储器单元当中的所选存储器单元的页缓冲器，并且被配置为对所选存储器单元执行感测操作；以及控制逻辑，其被配置为控制外围电路对连接到存储器单元阵列的多条线当中的源极线进行预充电并且在感测操作期间基于页缓冲器中的感测节点被充电的程度来执行感测操作。

Description

存储器装置和操作该存储器装置的方法
技术领域
本公开涉及电子装置，更具体地，涉及一种存储器装置和操作该存储器装置的方法。
背景技术
存储装置是在诸如计算机、智能电话或智能平板的主机装置的控制下存储数据的装置。存储装置包括将数据存储在诸如硬盘驱动器(HDD)的磁盘中的装置、将数据存储在诸如固态驱动器(SSD)的半导体存储器中的装置或者存储卡，特别是非易失性存储器。
存储装置可包括存储数据的存储器装置以及将数据存储在存储器装置中的存储控制器。存储器装置可被分类为易失性存储器和非易失性存储器。这里，非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。
发明内容
根据本公开的实施方式的存储器装置可包括：存储器单元阵列，其包括多个存储器单元；外围电路，其包括通过位线连接到所述多个存储器单元当中的所选存储器单元的页缓冲器，并且被配置为对所选存储器单元执行感测操作；以及控制逻辑，其被配置为控制外围电路对连接到存储器单元阵列的多条线当中的源极线进行预充电并且在感测操作期间基于页缓冲器中的感测节点被充电的程度来执行感测操作。
根据本公开的实施方式的操作存储器装置的方法可包括以下步骤：对连接到存储器单元阵列的多条线当中的源极线进行预充电；将感测电压施加到所述多条线当中的连接到包括在存储器单元阵列中的所选存储器单元的所选字线；以及基于通过位线连接到所选存储器单元的页缓冲器中的感测节点被充电的程度来感测所选存储器单元。
附图说明
图1是示出存储装置的框图。
图2是示出图1的存储器装置的结构的图。
图3是示出图2的存储器单元阵列的实施方式的图。
图4是示出连接到位线的页缓冲器的组件的图。
图5A和图5B示出当基于感测节点的放电程度执行感测操作时的电路配置和信号的大小。
图6是示出在图5A和图5B的感测操作期间各个信号的大小改变的时序图。
图7A和图7B示出当基于感测节点的充电程度执行感测操作时的电路配置和信号的大小。
图8是示出在图7A和图7B的感测操作期间各个信号的大小改变的时序图。
图9是示出根据本公开的实施方式的存储器装置的操作的图。
图10是示出图1的存储控制器的另一实施方式的图。
图11是示出应用根据本公开的实施方式的存储装置的存储卡系统的框图。
图12是示例性示出应用根据本公开的实施方式的存储装置的固态驱动器(SSD)系统的框图。
图13是示出应用根据本公开的实施方式的存储装置的用户系统的框图。
具体实施方式
仅示出根据本说明书或申请中所公开的构思的实施方式的具体结构或功能描述，以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可按照各种形式实现，这些描述不限于本说明书或申请中所描述的实施方式。
以下，将参照附图描述本公开的实施方式。
本公开的实施方式提供了一种基于感测节点的充电程度执行感测操作的存储器装置及其操作方法。
根据本技术，可通过基于感测节点的充电程度执行感测操作来防止源极线电流的跳动(bouncing)。
图1是示出存储装置的框图。
参照图1，存储装置50可包括存储器装置100和存储控制器200。
存储装置50可以是在主机300(例如，蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统)的控制下存储数据的装置。
根据作为与主机300的通信方法的主机接口，存储装置50可被制造成各种类型的存储装置中的一种。例如，存储装置50可被配置成各种类型的存储装置中的任一种，例如SSD、MMC、eMMC、RS-MMC和micro-MMC形式的多媒体卡、SD、mini-SD和micro-SD形式的安全数字卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、高速PCI(PCI-E)卡型存储装置、紧凑闪存(CF)卡、智能媒体卡和记忆棒。
存储装置50可被制造成各种类型的封装中的任一种。例如，存储装置50可被制造成例如堆叠式封装(POP)、系统封装(SIP)、系统芯片(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)的各种类型的封装类型中的任一种。
存储器装置100可存储数据。存储器装置100响应于存储控制器200的控制而操作。存储器装置100可包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元，这多个存储器单元可配置多个页。在实施方式中，页可以是用于将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单元。存储块可以是用于擦除数据的单元。
在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移矩随机存取存储器(STT-RAM)等。在本说明书中，为了描述方便，假设存储器装置100是NAND闪存。
存储器装置100可被实现为二维阵列结构或三维阵列结构。以下，作为实施方式描述三维阵列结构，但是本公开不限于三维阵列结构。本公开可不仅应用于电荷存储层由导电浮栅(FG)配置的闪存装置，而且应用于电荷存储层由绝缘膜配置的电荷捕获闪存(CTF)。
在实施方式中，存储器装置100可按一个存储器单元中存储一个数据比特的单级单元(SLC)方法操作。另选地，存储器装置100可按一个存储器单元中存储至少两个数据比特的方法操作。例如，存储器装置100可按一个存储器单元中存储两个数据比特的多级单元(MLC)方法、一个存储器单元中存储三个数据比特的三级单元(TLC)方法或者一个存储器单元中存储四个数据比特的四级单元(QLC)方法操作。
存储器装置100被配置为从存储控制器200接收命令和地址并访问存储器单元阵列中的通过地址选择的区域。即，存储器装置100可对通过地址选择的区域执行与命令对应的操作。例如，存储器装置100可根据所接收的命令执行写操作(编程操作)、读操作或擦除操作。例如，当接收到编程命令时，存储器装置100可将数据编程到通过地址选择的区域。当接收到读命令时，存储器装置100可从通过地址选择的区域读取数据。当接收到擦除命令时，存储器装置100可擦除存储在通过地址选择的区域中的数据。
在实施方式中，在感测操作期间，存储器装置100可在对位线和感测节点进行预充电之后基于感测节点被放电的程度来执行感测操作。此时，感测操作可以是包括在编程循环中的操作当中的验证操作或读操作，并且感测节点可以是连接位线和存储数据的锁存器的节点。
然而，上述方法可能有这样的问题：由于可流过存储器装置100的电流量的限制，位线的电位可能没有增加。另外，当感测编程为低状态的存储器单元时，随着电流从位线流到源极线，可能发生源极线的跳动。
因此，由于上述问题，提出了一种在对位线和感测节点进行放电之后基于感测节点被充电的程度来执行感测操作的方法。
在实施方式中，存储器装置100可包括感测节点放电器150。感测节点放电器150可在存储器装置100执行感测操作之前对页缓冲器中的感测节点进行放电。在实施方式中，感测节点放电器150可由NMOS晶体管或PMOS晶体管配置。另外，感测节点放电器150可由多个感测节点放电电路配置，并且各个感测节点放电电路可被包括在页缓冲器组中所包括的各个页缓冲器中。
在实施方式中，存储器装置100可包括感测节点充电控制器170。在感测操作期间，感测节点充电控制器170可在感测节点被放电之后控制对感测节点进行充电的操作。即，可形成电流路径，以使得电流从位线流向感测节点。
例如，感测节点充电控制器170可对源极线进行预充电，根据执行感测操作的存储器单元的编程状态对位线进行预充电，并且设定施加到与位线和感测节点连接的晶体管的栅极的电压。
在实施方式中，存储器装置100可包括锁存器组件190。锁存器组件190可根据感测节点被充电的程度来感测数据并存储所感测的数据。另外，锁存器组件190可由多个锁存器配置，并且各个锁存器可被包括在页缓冲器组中所包括的各个页缓冲器中。
存储控制器200可控制存储装置50的总体操作。
当电源电压被施加到存储装置50时，存储控制器200可执行固件。当存储器装置100是闪存装置100时，存储控制器200可操作诸如闪存转换层(FTL)的固件以用于控制主机300与存储器装置100之间的通信。
在实施方式中，存储控制器200可包括固件(未示出)，并且可从主机300接收数据和逻辑块地址(LBA)并将LBA转换为指示要存储包括在存储器装置100中的数据的存储器单元的地址的物理块地址(PBA)。另外，存储控制器200可将配置LBA与PBA之间的映射关系的逻辑-物理地址映射表存储在缓冲存储器中。
存储控制器200可根据主机300的请求控制存储器装置100执行编程操作、读操作、擦除操作等。例如，当从主机300接收到编程请求时，存储控制器200可将编程请求转换为编程命令，并且可将编程命令、PBA和数据提供给存储器装置100。当从主机300与LBA一起接收到读请求时，存储控制器200可将读请求改变为读命令，选择与LBA对应的PBA，然后将读命令和PBA提供给存储器装置100。当从主机300与LBA一起接收到擦除请求时，存储控制器200可将擦除请求改变为擦除命令，选择与LBA对应的PBA，然后将擦除命令和PBA提供给存储器装置100。
在实施方式中，存储控制器200可生成编程命令、地址和数据并将它们发送到存储器装置100，而无需来自主机300的请求。例如，存储控制器200可向存储器装置100提供命令、地址和数据以执行后台操作，例如用于耗损平衡的编程操作和用于垃圾收集的编程操作。
在实施方式中，存储装置50还可包括缓冲存储器(未示出)。存储控制器200可控制主机300与缓冲存储器(未示出)之间的数据交换。另选地，存储控制器200可将用于控制存储器装置100的系统数据暂时存储在缓冲存储器中。例如，存储控制器200可将从主机300输入的数据暂时存储在缓冲存储器中，然后将暂时存储在缓冲存储器中的数据发送到存储器装置100。
在各种实施方式中，缓冲存储器可用作存储控制器200的操作存储器和高速缓存存储器。缓冲存储器可存储由存储控制器200执行的代码或命令。另选地，缓冲存储器可存储由存储控制器200处理的数据。
在实施方式中，缓冲存储器可被实现为诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4 SDRAM、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(DRAM)的动态随机存取存储器(DRAM)或者静态随机存取存储器(SRAM)。
在各种实施方式中，缓冲存储器可从存储装置50的外部连接。在这种情况下，连接到存储装置50的外部的易失性存储器装置可用作缓冲存储器。
在实施方式中，存储控制器200可控制至少两个或更多个存储器装置。在这种情况下，存储控制器200可根据交织方法来控制存储器装置以便改进操作性能。
主机300可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、寄存DIMM(RDIMM)和负载减少DIMM(LRDIMM)的各种通信方法中的至少一种来与存储装置50通信。
图2是示出图1的存储器装置的结构的图。
参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。控制逻辑130可被实现为硬件、软件或者硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接到行解码器121。多个存储块BLK1至BLKz可通过位线BL1至BLn连接到页缓冲器组123。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。作为实施方式，多个存储器单元是非易失性存储器单元。连接到同一字线的存储器单元可被定义为一个页。因此，一个存储块可包括多个页。
行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。
包括在存储器单元阵列110中的各个存储器单元可被配置为存储一个数据比特的单级单元(SLC)、存储两个数据比特的多级单元(MLC)、存储三个数据比特的三级单元(TLC)或者存储四个数据比特的四级单元(QLC)。
外围电路120可被配置为在控制逻辑130的控制下对存储器单元阵列110的所选区域执行编程操作、读操作或擦除操作。外围电路120可驱动存储器单元阵列110。例如，外围电路120可在控制逻辑130的控制下将各种操作电压施加到行线RL和位线BL1至BLn或者对所施加的电压进行放电。
外围电路120可包括行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
行解码器121通过行线RL连接到存储器单元阵列110。行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可包括正常字线和虚设字线。在实施方式中，行线RL还可包括管选择线。
行解码器121被配置为对从控制逻辑130接收的行地址RADD进行解码。行解码器121根据解码的地址在存储块BLK1至BLKz当中选择至少一个存储块。另外，行解码器121可根据解码的地址选择存储块的至少一条字线以将电压发生器122所生成的电压施加到至少一条字线WL。
例如，在编程操作期间，行解码器121可将编程电压施加到所选字线并将电平低于编程电压的电平的编程通过电压施加到未选字线。在编程验证操作期间，行解码器121可将验证电压施加到所选字线并将电平高于验证电压的电平的验证通过电压施加到未选字线。在读操作期间，行解码器121可将读电压施加到所选字线并将电平高于读电压的电平的读通过电压施加到未选字线。
在实施方式中，存储器装置100的擦除操作以存储块为单位执行。在擦除操作期间，行解码器121可根据解码的地址来选择一个存储块。在擦除操作期间，行解码器121可将接地电压施加到与所选存储块连接的字线。
电压发生器122响应于控制逻辑130的控制而操作。电压发生器122被配置为使用供应给存储器装置100的外部电源电压来生成多个电压。例如，电压发生器122可响应于操作信号OPSIG而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。例如，电压发生器122可响应于控制逻辑130的控制而生成编程电压、验证电压、通过电压、读电压、擦除电压等。
作为实施方式，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。
作为实施方式，电压发生器122可使用外部电源电压或内部电源电压来生成多个电压。
例如，电压发生器122可包括接收内部电源电压的多个泵浦电容器，并且可响应于控制逻辑130的控制而选择性地启用多个泵浦电容器以生成多个电压。
所生成的多个电压可由行解码器121供应给存储器单元阵列110。
页缓冲器组123包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn分别通过第一位线BL1至第n位线BLn连接到存储器单元阵列110。第一页缓冲器PB1至第n页缓冲器PBn响应于控制逻辑130的控制而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可暂时存储通过第一位线BL1至第n位线BLn接收的数据，或者可在读操作或验证操作期间感测位线BL1至BLn的电压或电流。
例如，在编程操作期间，当编程电压被施加到所选字线时，第一页缓冲器PB1至第n页缓冲器PBn可通过第一位线BL1至第n位线BLn将通过输入/输出电路125接收的数据DATA传送至所选存储器单元。根据传送的数据DATA对所选页的存储器单元进行编程。在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可通过感测通过第一位线BL1至第n位线BLn从所选存储器单元接收的电压或电流来读取页数据。
在读操作期间，在列解码器124的控制下，第一页缓冲器PB1至第n页缓冲器PBn通过第一位线BL1至第n位线BLn从所选页的存储器单元读取数据DATA，并将读取的数据DATA输出到输入/输出电路125。
在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可将第一位线BL1至第n位线BLn浮置或施加擦除电压。
列解码器124可响应于列地址CADD在输入/输出电路125与页缓冲器组123之间传送数据。例如，列解码器124可通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者可通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可将从参照图1描述的存储控制器200接收的命令CMD和地址ADDR传送至控制逻辑130，或者可与列解码器124交换数据DATA。
感测电路126可在读操作或验证操作期间响应于允许比特信号VRYBIT而生成基准电流，并且将从页缓冲器组123接收的感测电压VPB与通过基准电流生成的基准电压进行比较，以输出通过信号PASS或失败信号FAIL。
控制逻辑130可响应于命令CMD和地址ADDR而输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许比特VRYBIT以控制外围电路120。例如，控制逻辑130可响应于子块读命令和地址而控制所选存储块的读操作。另外，控制逻辑130可响应于子块擦除命令和地址而控制包括在所选存储块中的所选子块的擦除操作。另外，控制逻辑130可响应于通过信号PASS或失败信号FAIL而确定验证操作通过还是失败。
在实施方式中，存储器装置100可包括基于感测节点被充电的程度而执行感测操作的配置。此时，感测操作可以是包括在编程循环中的操作当中的验证操作或读操作，并且感测节点可以是连接位线和存储数据的锁存器的节点。
例如，控制逻辑130可包括感测节点充电控制器170。在感测操作期间，感测节点充电控制器170可控制施加到页缓冲器中所包括的各个晶体管的栅极的信号，以便在感测节点被放电之后对感测节点进行充电。
例如，在感测节点被放电之后，感测节点充电控制器170可对源极线进行预充电并且控制施加到与位线和感测节点连接的晶体管的栅极的电压。
另外，包括在页缓冲器组123中的第一页缓冲器PB1至第n页缓冲器PBn中的每一个可包括第一至第n感测节点放电电路中的任一个和第一至第n锁存器中的任一个。在实施方式中，在执行感测操作之前，第一页缓冲器PB1至第n页缓冲器PBn可分别通过第一至第n放电电路对感测节点进行放电。此后，当感测节点被放电时，感测节点可被充电。这里，基于感测节点被充电的程度感测的数据可被存储在第一页缓冲器PB1至第n页缓冲器PBn中。
图3是示出图2的存储器单元阵列的实施方式的图。
参照图2和图3，图3是示出包括在图2的存储器单元阵列110中的多个存储块BLK1至BLKz当中的任一个存储块BLKa的电路图。
彼此平行布置的第一选择线、字线和第二选择线可连接到存储块BLKa。例如，字线可彼此平行布置在第一选择线和第二选择线之间。这里，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。
例如，存储块BLKa可包括连接在位线BL1至BLn与源极线SL之间的多个串。位线BL1至BLn可分别连接到串，并且源极线SL可共同连接到串。由于串可被配置为彼此相同，所以作为示例，将具体地描述连接到第一位线BL1的串ST。
串ST可包括串联连接在源极线SL与第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。一个串ST可包括源极选择晶体管SST和漏极选择晶体管DST中的至少一个或更多个，并且可包括超过图中所示的数量的存储器单元F1至F16。
源极选择晶体管SST的源极可连接到源极线SL，并且漏极选择晶体管DST的漏极可连接到第一位线BL1。存储器单元F1至F16可串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同串中的源极选择晶体管SST的栅极可连接到源极选择线SSL，漏极选择晶体管DST的栅极可连接到漏极选择线DSL，并且存储器单元F1至F16的栅极可连接到多条字线WL1至WL16。包括在不同串中的存储器单元当中的连接到同一字线的一组存储器单元可被称为物理页PPG。因此，存储块BLKa可包括字线WL1至WL16的数量的物理页PPG。
一个存储器单元可存储一比特数据。这通常被称为单级单元(SLC)。在这种情况下，一个物理页PPG可存储一个逻辑页(LPG)数据。一个逻辑页(LPG)数据可包括一个物理页PPG中所包括的存储器单元的数量的数据比特。另外，一个存储器单元可存储两比特或更多比特的数据。这通常被称为多级单元(MLC)。在这种情况下，一个物理页PPG可存储两个或更多个逻辑页(LPG)数据。
一个存储器单元中存储两比特或更多比特数据的存储器单元被称为MLC，但是最近，随着一个存储器单元中存储的数据的比特数增加，MLC是指存储两比特数据的存储器单元，存储三比特或更多比特的数据的存储器单元被称为三级单元(TLC)，存储四比特或更多比特的数据的存储器单元被称为四级单元(QLC)。另外，已开发了存储多个比特的数据的存储器单元方法，本实施方式可应用于存储两比特或更多比特的数据的存储器装置100。
在另一实施方式中，存储块可具有三维结构。各个存储块包括层叠在基板上的多个存储器单元。这样的多个存储器单元沿着+X方向、+Y方向和+Z方向布置。
图4是示出连接到位线的页缓冲器的组件的图。
参照图2和图4，图4示出图2的多个页缓冲器PB1至PBn当中的第一页缓冲器PB1。第二页缓冲器PB2至第n页缓冲器PBn中的每一个也可利用与图4中相同的组件配置。
在实施方式中，第一页缓冲器PB1可通过第一位线BL1连接到第一存储器单元MC1，并且可在第一位线BL1中执行对通过第一晶体管M1至第五晶体管M5从内部电源电压VCCI供应的电荷进行充电的位线预充电(BL预充电)操作。此时，第一晶体管M1由第一感测信号PBSENSE控制，第二晶体管M2由第一预充电信号SA_CSOC控制，第三晶体管M3由第一锁存器190_1控制。另外，第四晶体管M4由第二预充电信号SA_PRECH_N控制，第五晶体管M5由第二感测信号SA_SENSE控制。
另外，第一页缓冲器PB1可通过第一晶体管M1、第六晶体管M6和第七晶体管M7将充电在第一位线BL1中的电荷向内部接地电压VSSI放电。第六晶体管M6由第一放电信号SA_DISCH控制，第七晶体管M7由第一锁存器190_1控制。
在实施方式中，第一页缓冲器PB1可包括第一锁存器190_1，第一锁存器190_1包括第一反相器INV1和第二反相器INV2。第一锁存器190_1可通过经由第一排队节点Q1使第三晶体管M3导通或截止来控制位线预充电(BL预充电)操作。第一排队阻拦节点Q1b和第一排队节点Q1具有取反的值。在实施方式中，第一排队阻拦节点Q1b具有第一排队节点Q1处的值的取反值。
在对第一存储器单元MC1的感测操作期间，基于第一存储器单元MC1的阈值电压来确定感测节点SO的电压。第一锁存器190_1可存储通过连接到感测节点SO的第九晶体管M9感测第一存储器单元MC1的阈值电压的结果。此时，第九晶体管M9可以是n型MOS晶体管，并且感测节点SO可连接到第九晶体管M9的栅极节点。第十晶体管M10联接在第一排队节点Q1和内部接地电压VSSI之间。在实施方式中，第十晶体管M10可以是n型MOS晶体管，并且可被配置为在其栅极处接收重置信号RST。第八晶体管M8可联接在第九晶体管M9和第一排队阻拦节点Q1b之间。在实施方式中，第八晶体管M8可被配置为接收感测信号SENSING。公共感测节点CSO可联接在第一晶体管M1、第二晶体管M2、第五晶体管M5和第六晶体管M6之间。
因此，当第一存储器单元MC1的阈值电压较低时，感测节点SO可为低并且第九晶体管M9可在感测操作期间截止。当第一存储器单元MC1的阈值电压较高时，感测节点SO可为高并且第九晶体管M9可在感测操作期间导通。
在实施方式中，包括在第一锁存器190_1中的第一反相器INV1和第二反相器INV2中的每一个连接到内部电源电压VCCI和内部接地电压VSSI。
图5A和图5B示出当基于感测节点的放电程度执行感测操作时的电路配置和信号的大小。
参照图3、图4、图5A和图5B，图5A示出基于第一位线BL1连接在源极线SL和第一位线BL1之间的晶体管以及通过第一位线BL1连接的第一页缓冲器PB1的配置的一部分，图5B示出施加到图5A的晶体管的信号的大小以及各个节点的电位。
在图5A和图5B中，可由图2的电压发生器122根据从图2的控制逻辑130输出的操作信号OPSIG来生成施加到源极选择线SSL、第一字线WL1和漏极选择线DSL的电压。即，图2的电压发生器122可响应于操作信号OPSIG而生成用于感测操作的各种操作电压。
此外，在图5A和图5B中，根据从控制逻辑(图2的130)输出的操作信号OPSIG，图2的电压发生器122可生成PBSENSE信号和SA_PRECH_N信号。
在图5A中，假设连接到图4的串ST的多个存储器单元F1至F16当中的第一存储器单元F1是所选存储器单元。另外，在图5A中，假设从图5A省略了第二存储器单元F2至第十六存储器单元F16，即，多个存储器单元F1至F16当中的未选存储器单元。
参照图5A，作为所选存储器单元的第一存储器单元F1连接至的所选字线是第一字线WL1，并且第一存储器单元F1可连接在漏极选择晶体管DST和源极选择晶体管SST之间。这里，漏极选择晶体管DST的栅极连接至的线可以是漏极选择线DSL，并且源极选择晶体管SST的栅极连接至的线可以是源极选择线SSL。
在实施方式中，第一位线BL1可连接到漏极选择晶体管DST的漏极侧，源极线SL可连接到源极选择晶体管SST的源极侧。
第一存储器单元F1可通过第一位线BL1连接到第一页缓冲器PB1。假设从图5A省略了图5A的第一页缓冲器PB1的配置的一部分。
在实施方式中，可对作为所选存储器单元的第一存储器单元F1执行感测操作。此时，感测操作可以是包括在编程循环中的操作当中的验证操作或读操作，并且在感测操作中感测的感测节点SO可以是连接位线和存储数据的锁存器的节点。假设本图中描述的感测操作是读操作。
在感测操作期间，当所选存储器单元的阈值电压低于读电压时，所选存储器单元可导通，当所选存储器单元的阈值电压高于读电压时，所选存储器单元可截止。在实施方式中，当所选存储器单元截止时，可确定所选存储器单元处于编程状态，当所选存储器单元导通时，可确定所选存储器单元处于擦除状态。
参照图5B，当图1的存储器装置100对作为所选存储器单元的第一存储器单元F1执行感测操作时，读电压VREAD可被施加到第一存储器单元F1连接至的第一字线WL1。在另一实施方式中，当对第一存储器单元F1的感测操作是验证操作时，验证电压VVERIFY可被施加到第一字线WL1。
此时，为了感测第一存储器单元F1，用于使漏极选择晶体管DST导通的VDSL电压可被施加到连接与第一存储器单元F1连接的漏极选择晶体管DST的栅极的漏极选择线DSL。另外，用于使源极选择晶体管SST导通的VSSL电压可被施加到连接与第一存储器单元F1连接的源极选择晶体管SST的栅极的源极选择线SSL。此外，随着源极线SL的电位被设定为0V(接地电压)，可形成电流路径以使得电流从第一位线BL1流向源极线SL。
在实施方式中，图1的存储器装置100可将施加到第一晶体管M1的栅极的PBSENSE信号的大小设定为0.4V+VT(第一晶体管M1的阈值电压的大小)，第一位线BL1可被预充电至0.4V。另外，通过将施加到第四晶体管M4的栅极的SA_PRECH_N信号设定为0V，第四晶体管M4可导通并且感测节点SO可被预充电至VCORE。在实施方式中，VCORE可为0.4V。
此后，在感测操作期间，图1的存储器装置100可将使第五晶体管M5导通的第二感测信号SA_SENSE施加到第五晶体管M5的栅极。即，仅当执行感测操作时，图1的存储器装置100才可使第五晶体管M5导通，因此变化的第一位线BL1的电位可被反映在感测节点SO中。
另外，在感测操作期间，可根据VCORE中感测节点SO的电位的大小变化的值来感测数据。例如，由于第九晶体管M9根据感测节点SO的电位而导通或截止，所以可基于感测节点SO的放电程度来感测数据。
当第一存储器单元F1是编程的存储器单元时，感测节点SO的电位的大小可以是接近VCORE的值，并且可具有略低于VCORE的值(例如，VCORE-0.1V)。当第一存储器单元F1是未执行编程的存储器单元或者未完成编程的存储器单元时，感测节点SO的电位的大小可以是接近0V的值，并且可具有略高于0V的值(例如，0.1V)。
参照图5A和图5B，感测节点SO的电位根据存储器单元的编程状态在VCORE和0V之间变化，并且存储在第一锁存器190_1中的信息可基于感测节点SO的电位的变化而改变。即，可根据感测节点SO的电位的变化在第一锁存器190_1中存储数据。
然而，当图1的存储器装置100根据感测节点SO被放电的程度执行感测操作时，由于可流过图1的存储器装置100的电流量的限制，可能存在第一位线BL1的电位可能没有增加的问题。另外，当感测编程为低状态的存储器单元时，随着电流从第一位线BL1流向源极线SL，可能发生源极线SL的跳动。
因此，由于上述问题，在本公开中，提出了一种在对位线和感测节点进行放电之后基于感测节点被充电的程度执行感测操作的方法。
图6是示出在图5A和图5B的感测操作期间各个信号的大小改变的时序图。
参照图5A和图5B以及图6，图6示出在图5A和图5B的感测操作期间施加到第一字线WL1的电压、施加到连接在第一位线BL1和第五晶体管M5之间的第一晶体管M1的栅极的PBSENSE信号、施加到连接在感测节点SO和VCORE电源之间的第四晶体管M4的栅极的SA_PRECH_N信号、施加到连接在第一晶体管M1和感测节点SO之间的第五晶体管M5的栅极的SA_SENSE信号以及感测节点SO的电位的改变。
图5A、图5B和图6的感测操作可以是基于感测节点SO的放电程度执行的操作。
假设图6中描述的感测操作是读操作。此时，假设以第一读电压VREAD1执行的读操作是第一读操作，并且以第二读电压VREAD2执行的读操作是第二读操作。
在实施方式中，在对所选存储器单元的感测操作之前，图1的存储器装置100可在t_INI时间期间将所选存储器单元连接至的第一字线WL1初始化。当将第一字线WL1初始化时，施加到第一字线WL1的电压电平可从0V(接地电压)连续地增加并减小。
另外，在执行感测操作之前，由于图5A和图5B的第一晶体管M1、第四晶体管M4和第五晶体管M5处于截止状态，所以PBSENSE信号和SA_SENSE信号可处于低状态，并且SA_PRECH_N可处于高状态。
此后，在t_READ1时间期间，可利用第一读电压VREAD1执行第一读操作。例如，第一读电压VREAD1可被施加到第一字线WL1以确定所选存储器单元是否被编程。
在实施方式中，在第一读电压VREAD1被施加到第一字线WL1之前，可执行用于对第一位线BL1进行预充电的操作。例如，为了对第一位线BL1进行预充电，PBSENSE信号可从低状态改变为高状态。此时，PBSENSE信号的大小可被设定为0.4+VT(第一晶体管M1的阈值电压的大小)。当PBSENSE信号从低状态改变为高状态时，第一晶体管M1可导通，因此第一位线BL1可被预充电。此时，第一位线BL1的预充电电平可为0.4。
在实施方式中，在第一位线BL1被预充电之后，为了连接第一位线BL1和感测节点SO，PBSENSE信号可维持高状态。当所有感测操作和均衡操作结束时，PBSENSE信号可从高状态改变为低状态。
在实施方式中，在第一读电压VREAD1被施加到第一字线WL1之前，可执行用于对感测节点SO进行预充电的操作。例如，图1的存储器装置100可使第四晶体管M4导通以将感测节点SO预充电至VCORE电平。为了使第四晶体管M4导通，SA_PRECH_N信号可从高状态改变为低状态。
当SA_PRECH_N信号变为低状态，因此第四晶体管导通时，感测节点SO可被预充电至VCORE电平。此后，图1的存储器装置100可使第四晶体管M4截止，以使得感测节点SO的电位可根据所感测的数据从VCORE电平改变。为了使第四晶体管M4截止，SA_PRECH_N信号可在感测操作期间再次从低状态改变为高状态。
在实施方式中，在第一读电压VREAD1被施加到第一字线WL1之前，为了将第一位线BL1和感测节点SO连接，第五晶体管M5可导通。为了使第五晶体管M5导通，SA_SENSE信号可从低状态改变为高状态。
SA_SENSE信号可仅在感测数据的同时维持高状态，并且当在感测数据之后所感测的数据被存储在第一锁存器190_1中时，SA_SENSE信号可处于低状态。即，通过使第五晶体管M5截止，根据感测节点SO的电位改变而感测的数据可被存储在第一锁存器190_1中，并且SA_SENSE信号可从高状态改变为低状态，以使得此时感测的数据被存储在第一锁存器190_1中。
因此，第一位线BL1和感测节点SO可仅在感测数据时彼此连接，并且当所感测的数据被存储在第一锁存器190_1中时，第一位线BL1和感测节点SO可能未连接。
在实施方式中，感测节点SO的电位可根据所感测的数据从VCORE减小特定大小。例如，当所感测的数据处于擦除状态或者编程还未完成的状态时，与所感测的数据是编程的数据时相比，感测节点SO的电位可减小相对更大的大小。图1的存储器装置100可根据感测节点SO的电位从VCORE减小的程度来确定存储器单元是否被编程。
在实施方式中，在第一读操作结束之后，可在t_READ2时间期间执行第二读操作。第二读操作可以是通过将第二读电压VREAD2施加到作为所选字线的第一字线WL1来感测数据的操作。在实施方式中，第二读电压VREAD2可小于第一读电压VREAD1。
在实施方式中，在执行第二读操作之前，可执行用于对第一位线BL1和感测节点SO进行预充电的操作。类似于执行第一读操作之前，SA_PRECH_N信号可从高状态改变为低状态，并且SA_SENSE信号可从低状态改变为高状态。
此后，第二读操作可与第一读操作相同地执行，并且通过第二读电压VREAD2感测的数据可被存储在第一锁存器190_1中。
当第二读操作结束时，可在t_EQ时间期间将均衡电压VEQ施加到第一字线WL1，并且可执行均衡操作。这里，均衡操作可以是同时对所有字线进行放电的操作。为了执行均衡操作，当均衡电压VEQ被施加到第一字线WL1时，除了第一字线WL1之外的未选字线的电位可被相同地设定为均衡电压VEQ。此后，感测操作可在所有字线被放电之后结束。本文中关于发生所使用的词语“同时”和“同时地”意指发生在交叠的时间间隔进行。例如，如果第一发生在第一时间间隔内进行并且第二发生在第二时间间隔内同时进行，则第一间隔和第二间隔彼此至少部分地交叠，使得存在第一发生和第二发生二者均进行的时间。
图7A和图7B示出当基于感测节点的充电程度执行感测操作时的电路配置和信号的大小。
参照图3、图4、图7A和图7B，图7A示出基于第一位线BL1连接在源极线SL和第一位线BL1之间的晶体管以及通过第一位线BL1连接的第一页缓冲器PB1的配置的一部分，图7B示出施加到图7A的晶体管的信号的大小和各个节点的电位。
在图7A和图7B中，可由图2的电压发生器122根据从图2的控制逻辑130输出的操作信号OPSIG来生成施加到源极选择线SSL、第一字线WL1和漏极选择线DSL的电压。即，图2的电压发生器122可响应于操作信号OPSIG而生成用于感测操作的各种操作电压。
此外，在本图中，为了基于感测节点SO被充电的程度执行感测操作，与图5A和图5B不同，图2的控制逻辑130可包括感测节点充电控制器170。为了基于感测节点SO被充电的程度执行感测操作，感测节点充电控制器170可对源极线SL进行预充电。另外，感测节点充电控制器170可控制施加到第十一晶体管M11的栅极的信号。
此外，与图5A和图5B相同，可由图2的电压发生器122根据从图2的控制逻辑130输出的操作信号OPSIG来生成PBSENSE信号和SA_PRECH_N信号。
在图7A中，图1的存储器装置100可基于感测节点SO被充电的程度来执行感测操作。即，根据感测节点SO从0V(接地电压)增加的程度，要感测的所选存储器单元可被感测为编程状态或擦除状态。
在感测操作期间，当所选存储器单元的阈值电压低于读电压时，所选存储器单元可导通，当所选存储器单元的阈值电压高于读电压时，所选存储器单元可截止。在实施方式中，当所选存储器单元截止时，可确定所选存储器单元处于编程状态，当所选存储器单元导通时，可确定所选存储器单元处于擦除状态。
参照图7A、图7B和图8，除了图5A和图5B之外，图7A的第一页缓冲器PB1还可包括第一感测节点放电电路150_1。
在实施方式中，第一感测节点放电电路150_1可由NMOS晶体管或PMOS晶体管配置，但是在本图中，假设第一感测节点放电电路150_1由NMOS晶体管配置。因此，图7A的第一感测节点放电电路150_1可由作为NMOS晶体管的第十一晶体管M11配置。在实施方式中，第十一晶体管M11可联接在内部电源电压VSSI和感测节点S0之间。
在图7A中，假设连接到图4的串ST的多个存储器单元F1至F16当中的第一存储器单元F1是所选存储器单元。即，可对作为所选存储器单元的第一存储器单元F1执行感测操作。另外，在图7A中，假设从图7A省略了第二存储器单元F2至第十六存储器单元F16，即，多个存储器单元F1至F16当中的未选存储器单元。第一存储器单元F1可通过第一位线BL1连接到第一页缓冲器PB1。假设从图7A省略了图7A的第一页缓冲器PB1的配置的一部分。
假设本图中描述的感测操作是读操作。
以下，省略与图5A和图5B的内容重复的内容。
由于图7A的第一页缓冲器PB1还包括第一感测节点放电电路150_1，所以在本图中执行感测操作之前，第一感测节点放电电路150_1可对感测节点SO进行放电。为了对感测节点SO进行放电，施加到第十一晶体管M11的栅极的DISCHARGE信号可从低状态改变为高状态。此时，用于使第十一晶体管M11导通的DISCHARGE信号的大小可为VDISCHARGE。
此后，感测节点SO可被放电，因此感测节点SO的电位可为0V。当感测节点SO被放电时，第一感测节点放电电路150_1可与感测节点SO分离。例如，施加到第十一晶体管M11的栅极的DISCHARGE信号可为0V。即，随着DISCHARGE信号从高状态改变为低状态，第十一晶体管M11可截止。当在第十一晶体管M11截止之后再次执行感测操作时，DISCHARGE信号可再次从低状态改变为高状态，并且第十一晶体管M11可导通。
参照图7B，当图1的存储器装置100对作为所选存储器单元的第一存储器单元F1执行感测操作时，读电压VREAD可被施加到第一存储器单元F1连接至的第一字线WL1。此时，为了感测第一存储器单元F1，用于使漏极选择晶体管DST导通的VDSL电压可被施加到连接与第一存储器单元F1连接的漏极选择晶体管DST的栅极的漏极选择线DSL。另外，用于使源极选择晶体管SST导通的VSSL电压可被施加到连接与第一存储器单元F1连接的源极选择晶体管SST的栅极的源极选择线SSL。
然而，除了图5B之外，在图7B中，源极线SL的电位可被设定为VCORE。随着源极线SL的电位被设定为VCORE，电流可从源极线SL流向第一位线BL1。
在实施方式中，施加到第一晶体管M1的栅极的PBSENSE信号的大小可以是阈值电压大小VT。例如，可形成电流路径以使得电流从源极线SL流向第一位线BL1。为了形成电流路径，第一晶体管M1可导通，此时，与第一晶体管M1的阈值电压大小VT对应的PBSENSE信号可被施加到第一晶体管M1的栅极。
此后，当从源极线SL到第一位线BL1形成电流路径时，PBSENSE信号的大小可从阈值电压大小VT增大至阈值电压大小VT+VCORE。即，用于使第一晶体管M1导通的电压可增大，以使得足够量的电流可流过电流路径。
随着PBSENSE信号的大小增大，感测节点SO的电位可逐渐充电为0V。例如，根据所选存储器单元是否被编程，感测节点SO的电位可从0V充电至VCORE。
当所选存储器单元处于编程状态时，感测节点SO的电位可被充电较少，当所选存储器单元处于擦除状态时，感测节点SO的电位可被充电较多。即，当所选存储器单元处于擦除状态时，与所选存储器单元处于编程状态时相比，感测节点SO的电位可被充电相对更多。
结果，在本公开中，可根据感测节点SO的充电程度从编程状态或擦除状态感测所选存储器单元。由于根据感测节点SO的充电程度来感测所选存储器单元，所以不管电流量的限制如何，第一位线BL1的电位可增加。另外，随着电流从源极线SL流向第一位线BL1，可防止源极线SL的跳动。
图8是示出在图7A和图7B的感测操作期间各个信号的大小改变的时序图。
参照图7A、图7B和图8，图8示出在图7A和图7B的感测操作期间施加到第一字线WL1的电压、源极线SL的电位、施加到连接在第一位线BL1和第五晶体管M5之间的第一晶体管M1的栅极的PBSENSE信号、施加到与感测节点连接的第十一晶体管M11的栅极的DISCHARGE信号以及感测节点SO的电位的改变。
图7A、图7B和图8的感测操作可以是基于感测节点SO的充电程度执行的操作。
假设图8中描述的感测操作是读操作。此时，假设利用第一读电压VREAD1执行的读操作是第一读操作，利用第二读电压VREAD2执行的读操作是第二读操作。
参照图6和图8，在图6和图8中，由于施加到第一字线WL1的电压以及本图中未示出的信号和电位相同，所以省略了重复内容的描述。
在实施方式中，在对所选存储器单元的感测操作之前，源极线SL的电位可增大至VCORE电平。即，源极线SL的电位可被设定为VCORE，以使得从源极线SL至第一位线BL1形成电流路径。由于需要形成从源极线SL到第一位线BL1的电流路径，直至感测操作结束，所以源极线SL的电位可被设定为VCORE。
在实施方式中，在对所选存储器单元的感测操作之前，DISCHARGE信号可从低状态改变为高状态，以便基于感测节点SO的充电程度执行感测操作。即，为了使连接到感测节点SO的第十一晶体管M11导通，VDISCHARGE电压可被施加到第十一晶体管M11的栅极。当第十一晶体管M11导通时，感测节点SO可被放电，此后，可基于感测节点SO被充电的程度执行感测操作。
此后，在t_READ1时间期间，可利用第一读电压VREAD1执行第一读操作。例如，第一读电压VREAD1可被施加到第一字线WL1以确定所选存储器单元是否被编程。
在实施方式中，在第一读电压VREAD1被施加到第一字线WL1之前，可执行形成电流路径的操作，以使得电流从源极线SL流向第一位线BL1。例如，PBSENSE信号可被设定为与第一晶体管M1的阈值电压大小VT对应的大小。
当PBSENSE信号被设定为与第一晶体管M1的阈值电压大小VT对应的大小，进而电流从源极线SL流向第一位线BL1时，即，当形成电流路径时，用于使第一晶体管M1导通的电压可增大，以使得足够量的电流可流过电流路径。
在实施方式中，在对所选存储器单元的感测操作期间，在用于使第一晶体管M1导通的电压增大时，DISCHARGE信号可被设定为0V。即，通过使连接到感测节点SO的第十一晶体管M11截止，感测节点SO可被连续地充电为0V(接地电压)，并且可根据感测节点SO被充电的程度来感测所选存储器单元。
在实施方式中，感测节点SO的电位可根据所感测的数据从0V增加特定大小。例如，当所感测的数据处于擦除状态或者编程还未完成的状态时，与所感测的数据是编程的数据时相比，感测节点SO的电位可被充电至相对更大的大小。图1的存储器装置100可根据感测节点SO的电位从0V增加的程度来确定存储器单元是否被编程。
在实施方式中，在第一读操作结束之后，可在t_READ2时间期间执行第二读操作。第二读操作可以是通过将第二读电压VREAD2施加到作为所选字线的第一字线WL1来感测数据的操作。在实施方式中，第二读电压VREAD2可小于第一读电压VREAD1。
在实施方式中，类似于执行第一读操作之前，在执行第二读操作之前，为了对感测节点SO进行放电，VDISCHARGE电压可被施加到第十一晶体管M11的栅极。另外，PBSENSE信号可被设定为与第一晶体管M1的阈值电压大小VT对应的大小，进而电流可从源极线SL流向第一位线BL1。
此后，第二读操作与第一读操作相同地执行，并且通过第二读电压VREAD2感测的数据可被存储在第一锁存器190_1中。
结果，在第一读操作和第二读操作期间，可基于感测节点SO的充电程度来感测数据，并且所感测的数据可被存储在锁存器中。
图9是示出根据本公开的实施方式的存储器装置的操作的图。
参照图9，在步骤S901中，在执行感测操作之前，存储器装置可对源极线进行预充电。例如，源极线可被预充电以使得电流从源极线流向位线。
在步骤S903中，存储器装置可对感测节点进行放电。在本公开中，由于基于感测节点的充电程度执行感测操作，所以可执行用于对感测节点进行放电的操作。例如，连接到感测节点的晶体管可导通，并且感测节点可被放电。
在步骤S905中，在感测节点被放电之后，可形成电流路径。此时，电流路径可意指从源极线流向位线的电流流动。
首先，当感测节点被放电时，对应晶体管的阈值电压的信号可被施加到与位线连接的晶体管的栅极，并且随着连接到位线的晶体管导通，可形成电流路径。
在实施方式中，在感测节点被放电之后，大小大于对应晶体管的阈值电压的信号可被施加到与位线连接的晶体管的栅极，以使得足够的电流从源极线流向位线。
在步骤S907中，存储器装置可基于感测节点的充电程度来感测数据。例如，在感测节点被放电之后，随着形成电流路径，感测节点可被充电。此时，由于充电程度根据所感测的数据而变化，所以存储器装置可根据感测节点的充电程度来感测数据。
图10是示出图1的存储控制器的另一实施方式的图。
存储控制器1000连接到主机和存储器装置。存储控制器1000被配置为响应于来自主机Host的请求来访问存储器装置。例如，存储控制器1000被配置为控制存储器装置的写操作、读操作、擦除操作和后台操作。存储控制器1000被配置为提供存储器装置与主机之间的接口。存储控制器1000被配置为驱动用于控制存储器装置的固件。
参照图10，存储控制器1000可包括处理器1010、存储器缓冲器1020、纠错电路(ECC)1030、主机接口1040、缓冲器控制器(或缓冲器控制电路)1050、存储器接口1060和总线1070。
总线1070可被配置为在存储控制器1000的组件之间提供通道。
处理器1010可控制存储控制器1000的总体操作并且可执行逻辑运算。处理器1010可通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器装置通信。另外，处理器1010可通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可使用存储器缓冲器1020作为操作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。
处理器1010可执行FTL的功能。处理器1010可通过FTL将主机所提供的LBA转换为PBA。FTL可使用映射表来接收LBA并将LBA转换为PBA。根据映射单位，闪存转换层的地址映射方法包括多种映射方法。代表性地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理器1010被配置为将从主机接收的数据随机化。例如，处理器1010可使用随机化种子将从主机接收的数据随机化。随机化的数据作为要存储的数据被提供给存储器装置并被编程到存储器单元阵列。
处理器1010可通过驱动软件或固件来执行随机化和去随机化。
存储器缓冲器1020可用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可存储由处理器1010执行的代码和命令。存储器缓冲器1020可存储由处理器1010处理的数据。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。
纠错电路1030可执行纠错。纠错电路1030可基于要通过存储器接口1060写到存储器装置的数据来执行纠错编码(ECC编码)。纠错编码的数据可通过存储器接口1060被传送至存储器装置。纠错电路1030可对通过存储器接口1060从存储器装置接收的数据执行纠错解码(ECC解码)。例如，纠错电路1030可作为存储器接口1060的组件被包括在存储器接口1060中。
主机接口1040被配置为在处理器1010的控制下与外部主机通信。主机接口1040可被配置为使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、高速外围组件互连(高速PCI)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、寄存DIMM(RDIMM)和负载减少DIMM(LRDIMM)的各种通信方法中的至少一种来执行通信。
缓冲器控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060被配置为在处理器1010的控制下与存储器装置通信。存储器接口1060可通过通道与存储器装置通信命令、地址和数据。
例如，存储控制器1000可能不包括存储器缓冲器1020和缓冲器控制器1050。
例如，处理器1010可使用代码来控制存储控制器1000的操作。处理器1010可从设置在存储控制器1000内部的非易失性存储器装置(例如，只读存储器)加载代码。作为另一示例，处理器1010可通过存储器接口1060从存储器装置加载代码。
例如，存储控制器1000的总线1070可被分成控制总线和数据总线。数据总线可被配置为在存储控制器1000内发送数据，并且控制总线可被配置为在存储控制器1000内发送诸如命令和地址的控制信息。数据总线和控制总线可彼此分离并且可能不相互干扰或相互影响。数据总线可连接到主机接口1040、缓冲器控制器1050、纠错电路1030和存储器接口1060。控制总线可连接到主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1020和存储器接口1060。
图11是示出应用根据本公开的实施方式的存储装置的存储卡系统的框图。
参照图11，存储卡系统2000包括存储控制器2100、存储器装置2200和连接器2300。
存储控制器2100连接到存储器装置2200。存储控制器2100被配置为访问存储器装置2200。例如，存储控制器2100被配置为控制存储器装置2200的读操作、写操作、擦除操作和后台操作。存储控制器2100被配置为提供存储器装置2200与主机之间的接口。存储控制器2100被配置为驱动用于控制存储器装置2200的固件。存储器装置2200可与参照图2描述的图1的存储器装置100相同地实现。
作为示例，存储控制器2100可包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和纠错电路的组件。
存储控制器2100可通过连接器2300与外部装置通信。存储控制器2100可根据特定通信标准来与外部装置(例如，主机)通信。作为示例，存储控制器2100被配置为通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、FireWire、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe的各种通信标准中的至少一种来与外部装置通信。作为示例，连接器2300可由上述各种通信标准中的至少一种来定义。
作为示例，存储器装置2200可被实现为诸如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋转移矩磁性RAM(STT-MRAM)的各种非易失性存储器元件。
存储控制器2100和存储器装置2200可被集成到一个半导体装置中以配置存储卡。例如，存储控制器2100和存储器装置2200可被集成到一个半导体装置中以配置诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro或eMMC)、SD卡(SD、miniSD、microSD或SDHC)和通用闪存(UFS)的存储卡。
在实施方式中，当存储器装置2200对所选存储器单元执行感测操作时，存储器装置2200可根据通过位线连接到所选存储器单元的页缓冲器中的感测节点被充电的程度来执行感测操作。
为了基于感测节点被充电的程度执行感测操作，在感测操作之前，存储器装置2200可对源极线进行预充电并对感测节点进行放电。在感测节点被放电之后，相对高的电压可被施加到与位线连接的晶体管的栅极，因此感测节点可从接地电压连续地充电。
在实施方式中，可根据感测节点被充电的程度来感测所选存储器单元。例如，当感测节点被充电的程度等于或大于基准值时，所选存储器单元可被确定为处于擦除状态，当感测节点被充电的程度小于基准值时，所选存储器单元可被确定为处于编程状态。
图12是示出例如应用根据本公开的实施方式的存储装置的固态驱动器(SSD)系统的框图。
参照图12，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001来与主机3100交换信号SIG，并且通过电源连接器3002来接收电力PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源装置3230和缓冲存储器3240。
在实施方式中，SSD控制器3210可执行参照图1描述的图1的存储控制器200的功能。
SSD控制器3210可响应于从主机3100接收的信号SIG来控制多个闪存3221至322n。作为示例，信号SIG可以是基于主机3100与SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、FireWire、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe的接口中的至少一种限定的信号。
辅助电源装置3230通过电源连接器3002连接到主机3100。辅助电源装置3230可从主机3100接收电力PWR并且可用电力进行充电。当来自主机3100的电力供应不平稳时，辅助电源装置3230可提供SSD 3200的电力。作为示例，辅助电源装置3230可设置在SSD 3200中或者可设置在SSD 3200外部。例如，辅助电源装置3230可设置在主板上并且可向SSD 3200提供辅助电力。
缓冲存储器3240作为SSD 3200的缓冲存储器操作。例如，缓冲存储器3240可暂时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者可暂时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
在实施方式中，在对多个闪存3221至322n中的每一个中所包括的存储器单元当中的所选存储器单元的感测操作期间，多个闪存3221至322n可根据通过位线连接到所选存储器单元的页缓冲器中的感测节点被充电的程度来执行感测操作。
为了基于感测节点被充电的程度执行感测操作，在感测操作之前，多个闪存3221至322n可对源极线进行预充电并对感测节点进行放电。在感测节点被放电之后，相对高的电压可被施加到与位线连接的晶体管的栅极，因此感测节点可从接地电压连续地充电。
在实施方式中，可根据感测节点被充电的程度来感测所选存储器单元。例如，当感测节点被充电的程度等于或大于基准值时，所选存储器单元可被确定为处于擦除状态，当感测节点被充电的程度小于基准值时，所选存储器单元可被确定为处于编程状态。
图13是示出应用根据本公开的实施方式的存储装置的用户系统的框图。
参照图13，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可驱动包括在用户系统4000中的组件、操作系统(OS)、用户程序等。例如，应用处理器4100可包括控制包括在用户系统4000中的组件的控制器、接口、图形引擎等。应用处理器4100可作为系统芯片(SoC)来提供。
存储器模块4200可作为用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器来操作。存储器模块4200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器或诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。例如，应用处理器4100和存储器模块4200可基于堆叠式封装(POP)来封装并作为一个半导体封装来提供。
网络模块4300可与外部装置通信。例如，网络模块4300可支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和WI-FI的无线通信。例如，网络模块4300可被包括在应用处理器4100中。
存储模块4400可存储数据。例如，存储模块4400可存储从应用处理器4100接收的数据。另选地，存储模块4400可将存储在存储模块4400中的数据发送到应用处理器4100。例如，存储模块4400可被实现为诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存的非易失性半导体存储器元件。例如，存储模块4400可作为诸如存储卡的可移除存储装置(可移除驱动器)以及用户系统4000的外部驱动器来提供。
例如，存储模块4400可包括多个非易失性存储器装置，并且这多个非易失性存储器装置可与参照图2和图3描述的存储器装置相同地操作。存储模块4400可与参照图1描述的存储装置50相同地操作。
用户接口4500可包括用于向应用处理器4100输入数据或指令或者用于向外部装置输出数据的接口。例如，用户接口4500可包括诸如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口。用户接口4500可包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器的用户输出接口。
在实施方式中，当存储模块4400对所选存储器单元执行感测操作时，存储模块4400可根据通过位线连接到所选存储器单元的页缓冲器中的感测节点被充电的程度来执行感测操作。
为了基于感测节点被充电的程度执行感测操作，在感测操作之前，存储模块4400可对源极线进行预充电并对感测节点进行放电。在感测节点被放电之后，相对高的电压可被施加到与位线连接的晶体管的栅极，因此感测节点可从接地电压连续地充电。
在实施方式中，可根据感测节点被充电的程度来感测所选存储器单元。例如，当感测节点被充电的程度等于或大于基准值时，所选存储器单元可被确定为处于擦除状态，当感测节点被充电的程度小于基准值时，所选存储器单元可被确定为处于编程状态。
相关申请的交叉引用
本申请要求2020年9月22日提交于韩国知识产权局的韩国专利申请号10-2020-0122029的优先权，其完整公开通过引用并入本文。

Claims (19)

1.一种存储器装置，该存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个存储器单元；
外围电路，该外围电路包括通过位线连接到所述多个存储器单元当中的所选存储器单元的页缓冲器，并且该外围电路对所述所选存储器单元执行感测操作；以及
控制逻辑，该控制逻辑控制所述外围电路对连接到所述存储器单元阵列的多条线当中的源极线进行预充电，并且在所述感测操作期间基于所述页缓冲器中的感测节点被充电的程度来执行所述感测操作，
其中，所述控制逻辑控制所述外围电路以使所述页缓冲器中所包括的多个晶体管当中的第一晶体管导通，所述第一晶体管连接到从所述源极线到所述位线形成的电流路径。
2.根据权利要求1所述的存储器装置，其中，所述页缓冲器包括连接到所述感测节点以对所述感测节点进行放电的感测节点充电控制器。
3.根据权利要求2所述的存储器装置，其中，所述感测节点充电控制器在从外部接收到感测命令之后在与所述感测命令对应的所述感测操作之前对所述感测节点进行放电。
4.根据权利要求3所述的存储器装置，其中，当在所述感测节点被放电之后开始所述感测操作时，所述感测节点充电控制器被禁用。
5.根据权利要求1所述的存储器装置，其中，所述感测节点从接地电压连续地充电。
6.根据权利要求1所述的存储器装置，其中，当所述所选存储器单元的阈值电压低于感测电压时，与所述所选存储器单元的所述阈值电压高于所述感测电压时相比，所述感测节点被充电更多。
7.根据权利要求6所述的存储器装置，其中，当所述感测节点被充电的程度等于或大于基准值时，所述所选存储器单元处于擦除状态，并且
当所述感测节点被充电的程度小于所述基准值时，所述所选存储器单元处于编程状态。
8.根据权利要求2所述的存储器装置，其中，所述感测节点充电控制器由NMOS晶体管或PMOS晶体管配置。
9.根据权利要求1所述的存储器装置，其中，所述控制逻辑在所述感测操作之前控制所述页缓冲器以形成所述电流路径。
10.根据权利要求9所述的存储器装置，其中，所述控制逻辑控制所述外围电路生成与所述第一晶体管的阈值电压相等的电压信号。
11.根据权利要求10所述的存储器装置，其中，所述控制逻辑在所述第一晶体管导通之后控制所述外围电路生成高于所述第一晶体管的所述阈值电压的电压信号。
12.一种操作存储器装置的方法，该方法包括以下步骤：
对连接到存储器单元阵列的多条线当中的源极线进行预充电；
将感测电压施加到所述多条线当中的连接到包括在所述存储器单元阵列中的所选存储器单元的所选字线；以及
基于通过位线连接到所述所选存储器单元的页缓冲器中的感测节点被充电的程度来感测所述所选存储器单元，
其中，对所述源极线进行预充电的步骤包括以下步骤：
使所述页缓冲器中所包括的多个晶体管当中的第一晶体管导通，所述第一晶体管连接到从所述源极线到所述位线形成的电流路径；以及
形成所述电流路径。
13.根据权利要求12所述的方法，其中，对所述源极线进行预充电的步骤包括以下步骤：使用连接到所述感测节点的感测节点充电控制器对所述感测节点进行放电。
14.根据权利要求13所述的方法，其中，在施加所述感测电压的步骤中，当所述感测节点被放电时，所述感测节点充电控制器被禁用。
15.根据权利要求12所述的方法，其中，在感测所述所选存储器单元的步骤中，所述感测节点从接地电压连续地充电。
16.根据权利要求12所述的方法，其中，在感测所述所选存储器单元的步骤中，当所述所选存储器单元的阈值电压低于感测电压时，与所述所选存储器单元的所述阈值电压高于所述感测电压时相比，所述感测节点被充电更多。
17.根据权利要求16所述的方法，其中，在感测所述所选存储器单元的步骤中，当所述感测节点被充电的程度等于或大于基准值时，所述所选存储器单元被确定为处于擦除状态，并且当所述感测节点被充电的程度小于所述基准值时，所述所选存储器单元被确定为处于编程状态。
18.根据权利要求12所述的方法，其中，使所述第一晶体管导通的步骤包括以下步骤：
生成与所述第一晶体管的阈值电压相等的电压信号；以及
将等于所述第一晶体管的所述阈值电压的所述电压信号施加到所述第一晶体管的栅极。
19.根据权利要求18所述的方法，其中，形成所述电流路径的步骤还包括以下步骤：
在所述第一晶体管导通之后，生成高于所述第一晶体管的所述阈值电压的电压信号；以及
将高于所述第一晶体管的所述阈值电压的所述电压信号施加到所述第一晶体管的栅极。
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