JP5516600B2 - 半導体装置 - Google Patents

Description

本発明は、トレンチゲート構造を備えた半導体装置に関する。

パワーデバイスは、インバータやコンバータ等の電力変換装置のスイッチング素子として、中心的な役割を果たしている。パワーデバイスの中でも特に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）は、ゲート制御性が良くかつ伝導度変調効果による低オン電圧を達成することができる。それゆえ、ＩＧＢＴは、様々な電圧領域で広く使用されている。３３００Ｖ以上の耐圧クラスでは、主にプレーナーゲートＩＧＢＴが用いられている。プレーナーゲートＩＧＢＴは、半導体基板の表面にゲート電極を備えている。一方、１７００Ｖ以下の耐圧クラスでは、トレンチゲート構造のＩＧＢＴの適用が主流となっている。トレンチゲート構造のＩＧＢＴでは、半導体基板の表面に形成された溝（トレンチ）内に酸化膜を介してゲート電極が埋め込まれている。

トレンチゲート構造は、プレーナーゲート構造よりも微細なセル構造にすることができる。また、トレンチゲート構造には、プレーナーゲート構造に特有のＪＦＥＴ領域（隣接したｐベース領域に挟まれている領域で、電流が集中する部分）がない。それゆえ、トレンチゲート構造では、プレーナーゲート構造よりもオン電圧を低くすることができる。また、ＩＧＢＴがオン状態であるとき、導通損失となるオン電圧降下の大半がドリフト領域での電圧降下である。そのため、キャリア（電子、ホール）をできるだけドリフト領域に閉じ込める、いわゆるＩｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ（ＩＥ）効果を強くすることも、低オン電圧につながる。このＩＥ効果を持つ表面構造には、例えば、反転層チャネルの一部を不活性にし、チャネル部近傍のドリフト領域にホールを溜め込む、ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）構造がある（例えば、特許文献１参照。）。また、トレンチ側壁に挟まれたシリコンメサ部に、部分的にｐベース層を形成するマイクロセル構造のＩＧＢＴがある（例えば、特許文献２参照。）。

図２０に、特許文献２に記載のマイクロセル構造ＩＧＢＴの平面レイアウト図を示す。図２０では、ゲート絶縁膜、層間絶縁膜、エミッタ電極およびパッシベーション膜が省略されている。図２１に、図２０の切断線Ａ−Ａ’における断面図を示す。切断線Ａ−Ａ’は、トレンチおよびエミッタセルを横切る。なお、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。

図２０および図２１に示すように、トレンチ１は、ストライプ状に形成されている。ゲート電極２は、トレンチ１内にゲート絶縁膜３を介して埋め込まれている。ｐベース領域４、ｎ⁺エミッタ領域５およびｐ⁺領域６を備えたエミッタセル７は、隣り合うトレンチ１同士の間のメサ部分に所定の間隔Ｗおきに配置されている。エミッタセル７は、同一のトレンチ１に対して、その両側のメサ部分に所定の距離Ｌをあけて交互に配置されている。各エミッタセル７において、ｎ⁺エミッタ領域５およびｐ⁺領域６には、層間絶縁膜８を貫通するコンタクト領域９を介して、エミッタ電極１０が電気的に接続されている。エミッタ電極１０とゲート電極２とは、層間絶縁膜８により絶縁されている。エミッタ電極１０の上には、パッシベーション膜１１が設けられている。ｎ^-層１２の、エミッタセル７側の主面と反対側の主面には、ｎバッファ層１３、ｐコレクタ層１４およびコレクタ電極１５が設けられている。図２０において、二点鎖線で囲む領域は活性部ユニットセル１６を示す。活性部ユニットセル１６の、トレンチ１の長手方向の寸法はＷ／２である。

また、いわゆるキャリア蓄積トレンチバイポーラトランジスタＣＳＴＢＴ（Ｃａｒｒｉｅｒ Ｓｔｏｒｅｄ Ｔｒｅｎｃｈ−ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が知られている。ＣＳＴＢＴは、チャネルの近辺に、ドリフト領域よりも不純物濃度の濃いｎ層を備えている。それによって、ドリフト領域にホールが蓄積される（例えば、特許文献３参照。）。また、そのチャネル近辺のｎ層の近辺における電界を抑制するために、一部のトレンチゲートをエミッタに短絡する構造が知られている。また、短絡耐量を高くするために、一部のトレンチピッチを長くして飽和電流を減らすワイドピッチ構造が知られている（例えば、特許文献４参照。）。このように、トレンチＩＧＢＴのチャネル密度は、原理上または設計上、トレンチ側面に設けることが可能なチャネル密度よりも低くなっている。

一方、トレンチゲート構造の製造工程は、プレーナーゲート構造の製造工程よりも複雑である。そのため、トレンチゲートＩＧＢＴとプレーナーゲートＩＧＢＴとでチップコストを比較すると、トレンチゲートＩＧＢＴの方が高くなる。従って、さらに高付加価値で低コストなスイッチングデバイスを提供するためには、ＩＧＢＴの性能を維持しながら、より簡素に製造することが可能なデバイス構造を検討する必要がある。その一例として、プレーナーゲートとトレンチゲートとを備えたＩＧＢＴの構造が知られている（例えば、特許文献５参照。）。

図２２に、特許文献５に記載のＩＧＢＴの断面図を示す。図２２に示すように、ｐベース領域４においてトレンチ１から離れて、ｎ⁺エミッタ領域５が形成されている。ｎ⁺エミッタ領域５の一部にオーバーラップし、ｎ⁺エミッタ領域５とトレンチ１との間のｐベース領域４の表面、並びにトレンチ１の側壁および底面に沿って、ゲート絶縁膜３およびゲート電極２が設けられている。従って、ｐベース領域４のトレンチ側壁部分とプレーナーゲート部の基板表面に沿って、反転層チャネルが形成される。図２２に示すデバイス構造と類似の構造は、別の特許出願においても開示されている（例えば、特許文献６、特許文献７参照。）。

特開平５−２４３５６１号公報 特開２００６−２１０５４７号公報 特開平８−３１６４７９号公報 特開２００３−２２４２７８号公報 米国特許第６３０３４１０号明細書 特開２００７−８８０１０号公報 特開２００７−２８１１４９号公報

従来のマイクロセル構造ＩＧＢＴにおいて、前記エミッタセル間のゲート絶縁膜の容量Ｃ_exは、次の（１）式で表される。このＣ_exはミラー容量となる。ただし、（１）式において、Ｗ_Trenchはトレンチの幅であり、Ｄ_Trenchはトレンチの深さである。Ｌは、同一のトレンチの両側に配置されたエミッタセル間の距離である。ε₀は真空の誘電率であり、ε_rはゲート絶縁膜の比誘電率である。ｔ_oxはゲート絶縁膜の厚さである。

しかしながら、従来のマイクロセル構造ＩＧＢＴでは、エミッタセル間の、エミッタセルのない領域にも、エミッタセルのある領域から続くトレンチゲート構造が形成されているため、トレンチ内のゲート絶縁膜が長い。そのため、ミラー容量が大きい。ミラー容量が大きくなると、素子の駆動損失が増大するという問題点がある。また、ミラー容量の充放電に時間がかかるため、素子のターンオンおよびターンオフの期間が長くなる。そのため、素子自体のスイッチング損失が増えるという問題点がある。また、ＩＧＢＴがオフ状態であるときに、バス（コレクタ）電圧サージの影響でゲート電圧が持ち上げられると、ＩＧＢＴが誤動作してオン状態に遷移する恐れがある。

本発明は、上記に鑑みてなされたものであって、ミラー容量の小さいトレンチゲート構造の半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型半導体層と、前記第１導電型半導体層の第１主面に互いに離れて設けられた複数の島状のセルと、前記セルに設けられた第２導電型半導体領域と、前記第２導電型半導体領域に設けられた第１導電型半導体領域と、前記セルの両側に前記第２導電型半導体領域よりも深いトレンチが形成され、該トレンチ内に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して前記トレンチ内に埋め込まれた第１ゲート電極と、前記第２導電型半導体領域の、前記第１導電型半導体領域に挟まれた領域の表面上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた、前記第１ゲート電極同士を電気的に接続する第２ゲート電極と、前記第１導電型半導体層の表面上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられた、前記第２ゲート電極同士を電気的に接続する導電領域と、前記第２ゲート電極から絶縁され、かつ前記第２導電型半導体領域とその領域に設けられた前記第１導電型半導体領域とを短絡するコンタクト領域と、前記第１導電型半導体層の第２主面に設けられた第２導電型半導体層と、を備え、前記第１主面に露出する前記第１導電型半導体層は前記第１主面全体にわたって連続した領域となっていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２ゲート電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、それぞれが複数の前記トレンチを含む複数のトレンチ群が互いに離れて配置されており、それぞれの前記トレンチ群においては、前記トレンチの長手方向と交差する方向に複数の前記トレンチが並んで配置されており、隣り合うトレンチ群においては、前記セルが互い違いに配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２ゲート電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記コンタクト領域に電気的に接続する第３電極と、前記第２導電型半導体層に電気的に接続する第４電極と、を備えることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記セルの両側に配置された前記トレンチ同士がつながっており、前記セルが、該セルの両側に配置された前記トレンチによって閉じられた領域に設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２ゲート電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、隣り合う、前記トレンチによって閉じられた領域同士の間の一部の領域にも、前記セルが配置されており、前記トレンチによって閉じられた領域同士の間の前記セルに設けられた前記第２導電型半導体領域は、前記トレンチによって閉じられた領域を囲む該トレンチよりも該トレンチの長手方向に長く伸びており、前記トレンチによって閉じられた領域同士の間の前記セルに設けられた前記第２導電型半導体領域の、該第２導電型半導体領域に設けられた前記第１導電型半導体領域に挟まれた領域の表面上にも、前記第２ゲート絶縁膜を介して、前記第１ゲート電極同士を電気的に接続する前記第２ゲート電極が設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２ゲート電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、それぞれが複数の前記トレンチを含む複数のトレンチ群が互いに離れて配置されており、それぞれの前記トレンチ群においては、前記トレンチの長手方向と交差する方向に複数の前記トレンチが並んで配置されており、隣り合うトレンチ群においては、前記トレンチによって閉じられた領域同士の間の前記セルが互い違いに配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２ゲート電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記コンタクト領域に電気的に接続する第３電極と、前記第２導電型半導体層に電気的に接続する第４電極と、を備えることを特徴とする。

この発明によれば、トレンチゲート構造が、セルのある領域にのみ設けられており、セルとセルとの間の、セルのない領域には設けられていない。従って、トレンチゲート構造におけるゲート絶縁膜が従来よりも短い。また、セルとセルとの間の、セルのない領域にトレンチゲート構造がなくても、第２ゲート電極と導電領域とによって、島状に点在するセルのゲート電極にゲート信号を伝送することができる。

本発明にかかる半導体装置は、トレンチゲート構造の半導体装置であってミラー容量が小さいという効果を奏する。

図１は、実施の形態にかかる半導体装置の実施例１を示す平面レイアウト図である。 図２は、実施の形態にかかる半導体装置の実施例１を示す断面図である。 図３は、実施の形態にかかる半導体装置の実施例１を示す断面図である。 図４は、実施の形態にかかる半導体装置の実施例１を示す断面図である。 図５は、実施の形態にかかる半導体装置の実施例１を示すチップレイアウト図である。 図６は、実施例１のＩ_ce−Ｖ_ce特性のシミュレーション結果を示す特性図である。 図７は、実施例１のＩ_ce−Ｖ_ce特性のシミュレーション結果を示す特性図である。 図８は、半導体装置の評価回路を示す回路図である。 図９は、実施例１のターンオン過程のシミュレーション結果を示す特性図である。 図１０は、実施の形態にかかる半導体装置の実施例２を示す平面レイアウト図である。 図１１は、実施の形態にかかる半導体装置の実施例２を示す断面図である。 図１２は、実施の形態にかかる半導体装置の実施例２を示す断面図である。 図１３は、実施の形態にかかる半導体装置の実施例２を示す断面図である。 図１４は、実施の形態にかかる半導体装置の実施例２を示すチップレイアウト図である。 図１５は、実施例２のＩ_ce−Ｖ_ce特性のシミュレーション結果を示す特性図である。 図１６は、実施例２および３のＪ_ce−Ｖ_ce特性のシミュレーション結果を示す特性図である。 図１７は、実施例２のターンオン過程のシミュレーション結果を示す特性図である。 図１８は、実施の形態にかかる半導体装置の実施例３を示す平面レイアウト図である。 図１９は、実施の形態にかかる半導体装置の実施例３を示す断面図である。 図２０は、従来の半導体装置を示す平面レイアウト図である。 図２１は、従来の半導体装置を示す断面図である。 図２２は、従来の半導体装置を示す断面図である。

以下に、本発明にかかる半導体装置の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施例１）
図１は、実施の形態にかかる半導体装置の実施例１を示す平面レイアウト図である。図１では、ゲート絶縁膜、層間絶縁膜、エミッタ電極およびパッシベーション膜が省略されている。図２は、図１の切断線Ｂ−Ｂにおける断面図である。切断線Ｂ−Ｂは、トレンチ側壁の第１ゲート絶縁膜に沿う。図３は、図１の切断線Ｃ−Ｃにおける断面図である。切断線Ｃ−Ｃは、第２ゲート電極および導電領域に沿う。図４は、図１の切断線Ｄ−Ｄにおける断面図である。切断線Ｄ−Ｄは、第２ゲート電極およびエミッタセルを横切る。

図１に示すように、実施例１の半導体装置では、ｎ^-層２１の第１主面に複数の島状のエミッタセル（セル）２２が互いに離れて設けられている。ｎ^-層２１（第１導電型半導体層）は、例えばｎ型半導体基板の一部であってもよい。エミッタセル２２には、ｐベース領域（第２導電型半導体領域）２３およびｎ⁺エミッタ領域（第１導電型半導体領域）２４が設けられている。また、図示例のように、ｐベース領域２３にｐ⁺領域３１が設けられていることもある。ｐ⁺領域３１は、トレンチ２５から離れて設けられている。

エミッタセル２２の両側には、トレンチ２５が形成されている。エミッタセル２２に接するトレンチ２５の側壁には、ｎ⁺エミッタ領域２４が接している。複数のトレンチ２５は、トレンチ２５の長手方向と交差する方向に並んで配置されている。このように並んで配置された複数のトレンチ２５からなるトレンチ群３２が複数設けられている。トレンチ群３２同士は、トレンチ２５の長手方向に互いに離れて配置されている。トレンチ群３２において、エミッタセル２２は、隣り合うトレンチ２５によって挟まれる複数の領域に対して例えば一つおきに配置されている。隣り合うトレンチ２５によって挟まれる複数の領域のうち、エミッタセル２２が配置されていない領域は、ｎ^-層２１となる。隣り合うトレンチ群３２において、エミッタセル２２は互い違いに配置されている。すなわち、あるトレンチ群３２においてエミッタセル２２およびｎ^-層２１の繰り返しの周期と、このトレンチ群３２の隣のトレンチ群３２におけるエミッタセル２２およびｎ^-層２１の繰り返しの周期とは、半周期ずれている。

トレンチ２５内には、第１ゲート絶縁膜（第１絶縁膜、図示省略）を介して第１ゲート電極（第１電極）２６が埋め込まれている。ｐベース領域２３の、ｎ⁺エミッタ領域２４に挟まれた領域の表面上には、第２ゲート絶縁膜（第２絶縁膜、図には現れていない）を介して第２ゲート電極（第２電極）２７が設けられている。第２ゲート電極２７は、エミッタセル２２の両側のトレンチ２５内の第１ゲート電極２６同士を電気的に接続している。ｎ^-層２１の、隣り合うトレンチ２５によって挟まれる領域の表面上には、第３ゲート絶縁膜（第３絶縁膜、図には現れていない）を介して導電領域２８が設けられている。導電領域２８は、第２ゲート電極２７同士を電気的に接続している。第２ゲート電極２７および導電領域２８は、ゲート信号を伝送する配線を兼ねている。第１ゲート電極２６、第２ゲート電極２７および導電領域２８は、例えばドープトポリシリコンで形成されていてもよい。第１ゲート絶縁膜、第２ゲート絶縁膜および第３ゲート絶縁膜は、例えば酸化膜で形成されていてもよい。

ｎ⁺エミッタ領域２４およびｐ⁺領域３１には、コンタクト領域２９が接触している。ｎ⁺エミッタ領域２４とｐベース領域２３とは、コンタクト領域２９により短絡されている。コンタクト領域２９は、図示省略した層間絶縁膜により第２ゲート電極２７から絶縁されている。

隣り合うトレンチ群３２において、一方のトレンチ群３２のエミッタセル２２と他方のトレンチ群３２のエミッタセル２２とは、トレンチ２５の長手方向に距離Ｌだけ離れている。隣り合うトレンチ群３２において、一方のトレンチ群３２の第２ゲート電極２７および導電領域２８と他方のトレンチ群３２の第２ゲート電極２７および導電領域２８とは、トレンチ２５の長手方向に距離Ｗ／２だけ離れている。隣り合うトレンチ群３２において、一方のトレンチ群３２のある第２ゲート電極２７の中心点およびその隣の導電領域２８の中心点と、他方のトレンチ群３２の第２ゲート電極２７の中心点および導電領域２８の中心点と、で囲まれる矩形領域（図１において、二点鎖線で囲む領域）は、活性部ユニットセル３３を示す。従って、活性部ユニットセル３３の、トレンチ２５の長手方向の寸法はＷ／２である。

なお、図２０に示すマイクロセル構造ＩＧＢＴの説明においてもＬおよびＷを用いているが、実施例１におけるＬの値およびＷの値が、それぞれ図２０に示すマイクロセル構造ＩＧＢＴにおけるＬの値およびＷの値と同じであることを意味しているわけではない。つまり、実施例１におけるＬの値およびＷの値は、それぞれ図２０に示すマイクロセル構造ＩＧＢＴにおけるＬの値およびＷの値と同じであってもよいし、異なっていてもよい。Ｌの値を調整することによって、図２０に示すマイクロセル構造ＩＧＢＴと同等の耐圧を得ることができる。図１に示す平面レイアウトにおいて、エミッタセル２２を挟むトレンチ２５同士がつながっており、例えば平面形状がループ状のトレンチ２５によって閉じられた領域にエミッタセル２２が設けられていてもよい。

図２〜図４に示すように、半導体装置の第１主面（ｎ^-層２１の第１主面と同じ側の主面）は、層間絶縁膜３４により覆われている。層間絶縁膜３４の上には、エミッタ電極（第３電極）３５が設けられている。エミッタ電極３５は、層間絶縁膜３４を貫通するコンタクト領域２９に電気的に接続している。つまり、エミッタ電極３５は、コンタクト領域２９を介して、ｎ⁺エミッタ領域２４およびｐ⁺領域３１に電気的に接続している。

半導体装置の第２主面には、ｐコレクタ層（第２導電型半導体層）３６が設けられている。また、図示例のように、ｐコレクタ層３６とｎ^-層２１との間に、ｎ^-層２１よりも抵抗率の低いｎバッファ層またはｎフィールドストップ層（まとめてｎバッファ層３７とする）が設けられていることもある。ｎバッファ層３７が設けられていない場合もあるが、ここでは設けられているとして説明する。ｐコレクタ層３６には、コレクタ電極（第４電極）３８が電気的に接続している。半導体装置は、その第１主面の最上層に設けられたパッシベーション膜３９により覆われている。

図２および図４に示すように、ｎ⁺エミッタ領域２４は、第２ゲート電極２７に対して自己整合するように形成されている。第２ゲート電極２７とｐベース領域２３との間には、第２ゲート絶縁膜４０が設けられている。ｐベース領域２３において、ｐ⁺領域３１は、ｎ⁺エミッタ領域２４に隣接して設けられている。

図３に示すように、第１ゲート絶縁膜４１は、トレンチ２５の側壁および底面に沿って設けられている。トレンチ２５において、第１ゲート絶縁膜４１の内側の領域は、第１ゲート電極２６で埋められている。導電領域２８とｎ^-層２１との間には、第３ゲート絶縁膜４２が設けられている。ｐベース領域２３はトレンチ２５よりも浅い。また、棚素イオン等のｐ型不純物のイオン注入および熱拡散により半導体基板にｐベース領域２３を形成してから、第１ゲート電極２６、第２ゲート電極２７および導電領域２８を形成する場合には、ｐベース領域２３の深さは均一となる。あるいは、第１ゲート電極２６、第２ゲート電極２７および導電領域２８を先に形成し、第１ゲート電極２６、第２ゲート電極２７および導電領域２８に対して自己整合するように半導体基板にｐ型不純物をイオン注入し、熱拡散を行ってもよい。

図５は、実施の形態にかかる半導体装置の実施例１を示すチップレイアウト図である。図５に示すように、各トレンチ群３２において、第２ゲート電極２７および導電領域２８がゲート信号配線５１を兼ねている。ゲート信号配線５１は、チップ外周部の終端構造部５２の内側に設けられたゲート信号配線５３と、コンタクト領域５４とを介して、ゲートパッド５５に電気的に接続されている。図示省略したが、終端構造部５２によって囲まれる領域において、ゲートパッド５５を除く領域を覆うように、エミッタパッドが設けられている。

実施例１の半導体装置において、図２０に示す従来のマイクロセル構造ＩＧＢＴと比べたときに新たにミラー容量となる各部の容量は、以下の通りとなる。導電領域２８とｎ^-層２１との間の第３ゲート絶縁膜４２の容量Ｃ_sは、次の（２）式で表される。ただし、（２）式において、Ｗ_Mesaはトレンチ間のメサ部分の幅であり、２Ｌ_Gateは、第２ゲート絶縁膜４０および第３ゲート絶縁膜４２の、トレンチ２５の長手方向の長さである。ここでは、特に限定しないが、第２ゲート絶縁膜４０と第３ゲート絶縁膜４２とで、トレンチ２５の長手方向の寸法が同じであるとしている。

第２ゲート電極２７および導電領域２８の下側の領域において、第１ゲート電極２６とｐベース領域２３の反対側のｎ^-層２１との間のトレンチ側壁における第１ゲート絶縁膜４１の容量Ｃ_sidewallは、次の（３）式で表される。

第２ゲート電極２７および導電領域２８の下側の領域において、第１ゲート電極２６とｎ^-層２１との間のトレンチ底における第１ゲート絶縁膜４１の容量Ｃ_bottomは、次の（４）式で表される。

第１ゲート電極２６とｎ^-層２１との間のトレンチ端における第１ゲート絶縁膜４１の容量Ｃ_Trench__endは、次の（５）式で表される。

実施例１の半導体装置と図２０に示す従来のマイクロセル構造ＩＧＢＴとを比べると、上記（２）式から（５）式で表される容量は、新たなミラー容量となる。しかし、ユニットセル単位で比較すると、実施例１の半導体装置のミラー容量は、図２０に示す従来のマイクロセル構造ＩＧＢＴのミラー容量Ｃ_ex（前記（１）式参照）よりも小さくなる。実施例１の半導体装置のミラー容量は、図２０に示す従来のマイクロセル構造ＩＧＢＴのミラー容量に対して、次の（６）式で表されるミラー容量Ｃ_reduced分、減少する。

次に、実施例１の半導体装置によるミラー容量の低減効果について、例を挙げて説明する。実施例１の半導体装置において、活性部ユニットセル３３の、トレンチ２５の長手方向の寸法をＷ／２とするときのＷの値を３１．６μｍとする。トレンチ２５の深さＤ_Trenchの値を５μｍとする。トレンチ２５の幅Ｗ_Trenchの値を１．４μｍとする。第２ゲート絶縁膜４０および第３ゲート絶縁膜４２の、トレンチ２５の長手方向の長さを２Ｌ_GateとするときのＬ_Gateの値を１μｍとする。トレンチ間のメサ部分の幅Ｗ_Mesaの値を２．２μｍとする。ｐベース領域２３の幅Ｗ_pbaseの値を１０μｍとする。ｐベース領域２３の深さを２．５μｍとする。第１ゲート絶縁膜４１、第２ゲート絶縁膜４０および第３ゲート絶縁膜４２の厚さｔ_oxの値を０．１μｍとする。ゲート酸化膜はＳｉＯ₂とする。

この条件のとき、実施例１の半導体装置の各部のミラー容量を計算すると、次のようになる。各容量の大きさの単位をε₀×ε_r／ｔ_ox＝３４５．２μＦとする。前記Ｃ_sの値は４．４単位となる。前記Ｃ_sidewallの値は１０単位となる。前記Ｃ_bottomの値は２．４単位となる。前記Ｃ_Trench__endの値は１２単位となる。第１ゲート電極２６とｎ^-層２１との間のトレンチ側壁における第１ゲート絶縁膜４１のうち、前記Ｃ_sidewallの領域を除く領域の容量Ｃ_gc'sidewall1の値は７０単位となる。第１ゲート電極２６とｎ^-層２１との間のトレンチ底における第１ゲート絶縁膜４１のうち、前記Ｃ_bottomの領域を除く領域の容量Ｃ_gc'bottomの値は１６．８単位となる。第１ゲート電極２６とｎ^-層２１との間のトレンチ側壁における第１ゲート絶縁膜４１のうち、ｐベース領域２３側の領域の容量Ｃ_gc'sidewall2の値は４０単位となる。

従って、これらを加算した実施例１の半導体装置の全ミラー容量Ｃ_gcの値は１５５．６単位となる。また、温度が４２５Ｋでコレクタ−エミッタ間電圧Ｖ_ceの値が２．０Ｖのときの活性部ユニットセル３３当たりのオン電流Ｉ_onの値は１．７８２×１０^-4Ａである。

比較として、図２０に示す従来のマイクロセル構造ＩＧＢＴを従来例とする。従来例の半導体装置において、同一のトレンチ１の両側に配置されたエミッタセル７間の距離Ｌを８μｍとする。活性部ユニットセル１６の、トレンチ１の長手方向の寸法をＷ／２とするときのＷの値を３９．６μｍとする。トレンチ１の深さＤ_Trenchの値を５μｍとする。トレンチ１の幅Ｗ_Trenchの値を１．４μｍとする。トレンチ間のメサ部分の幅Ｗ_Mesaの値を２．２μｍとする。ｐベース領域４の幅Ｗ_pbaseの値を８μｍとする。ゲート絶縁膜３の厚さｔ_oxの値を０．１μｍとする。

この条件のとき、従来例の半導体装置の各部のミラー容量を計算すると、次のようになる。前記Ｃ_exの値は９１．２単位となる。ゲート電極２とｐベース領域４の反対側のｎ^-層１２との間のトレンチ側壁におけるゲート絶縁膜３の容量Ｃ_gc'sidewall1の値は７０単位となる。ゲート電極２とｎ^-層１２との間のトレンチ底におけるゲート絶縁膜３の容量Ｃ_gc'bottomの値は１６．８単位となる。ゲート電極２とｎ^-層１２との間のトレンチ側壁におけるゲート絶縁膜３のうち、ｐベース領域４側の領域の容量Ｃ_gc'sidewall2の値は３５単位となる。

従って、これらを加算した従来例の半導体装置の全ミラー容量Ｃ_gcの値は２１３単位となる。また、温度が４２５Ｋでコレクタ−エミッタ間電圧Ｖ_ceの値が２．０Ｖのときの活性部ユニットセル１６当たりのオン電流Ｉ_onの値は１．７８０×１０^-4Ａである。

上述した計算結果に基づいて、実施例１の半導体装置と従来例の半導体装置とで全ミラー容量を比較すると、実施例１の半導体装置のミラー容量は、従来例に対して活性部ユニットセル当たり２７％減少する。電流密度のスケーリングに制限がない場合、実施例１の半導体装置のミラー容量は、従来例に対して２７％減少する。素子の動作電流密度を一定に保つ必要がある場合、実施例１の半導体装置のミラー容量は、従来例に対して２２％減少する。これは、素子の動作電流密度を一定に保つ場合、実施例１の半導体装置の活性面積が従来例の半導体装置と同じになるため、実施例１の半導体装置におけるユニットセルの数が、ユニット長に反比例して多くなるからである。実施例１の半導体装置について、素子の動作電流密度を一定に保つ場合のユニットセルの数は、電流密度のスケーリングに制限がない場合のユニットセルの数に従来例の半導体装置の前記Ｗの値（３９．６μｍ）を掛けて実施例１の半導体装置の前記Ｗの値（３１．６μｍ）で割った値となる。

図６および図７は、実施例１の半導体装置および従来例の半導体装置のＩ_ce−Ｖ_ce特性のシミュレーション結果を示す特性図である。Ｉ_ceは、コレクタ−エミッタ間電流である。図６に示すシミュレーション結果は、室温でのオフ状態における結果である。図６より、実施例１の半導体装置は、従来例の半導体装置と同等以上の耐圧を有することがわかる。図７に示すシミュレーション結果は、温度が４２５Ｋで、ゲート−エミッタ間電圧Ｖ_geの値が１５Ｖのときの結果である。図７より、実施例１の半導体装置は、従来例の半導体装置よりも飽和電流密度が高いことがわかる。実施例１の半導体装置において、短絡耐量ＳＣＳＯＡ（Ｓｈｏｒｔ Ｃｉｒｃｕｉｔ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）との関係などによって飽和電流密度を制限する必要がある場合、従来例の半導体装置と同等のオン電流密度（例えば、Ｖ_ce＝２．０Ｖ、Ｖ_ge＝１５Ｖでの電流密度）を維持できる程度まで飽和電流密度を低減すればよい。実施例１の半導体装置において、飽和電流密度を低減するには、ｎ⁺エミッタ領域２４の、トレンチ２５の長手方向の長さを短くしたり、前記Ｌ_Gateの値を小さくしたり、またそれらに応じて前記Ｗ_pbaseの値を小さくすればよい。

図６および図７に示すシミュレーション結果は、以下の条件におけるものである。実施例１の半導体装置および従来例の半導体装置のエミッタセル２２，７において、トレンチに平行な方向のエミッタ長さを２．４μｍとする。ｎ^-層２１，１２の濃度を９×１０¹³ｃｍ^-3とする。ｐコレクタ層３６，１４において、コレクタ電極３８，１５から０．２μｍの深さにおけるピーク濃度を３×１０¹⁷ｃｍ^-3とする。ｐコレクタ層３６，１４とｎバッファ層３７，１３とのｐｎ接合の深さＸｊを０．８μｍ〜０．９μｍとする。ｎバッファ層３７，１３の厚さを約３０μｍとする。ｎバッファ層３７，１３の、ｐコレクタ層３６，１４とのｐｎ接合の深さＸｊ付近におけるピーク濃度を２．２×１０¹⁵ｃｍ^-3とする。半導体基板の厚さを１１５μｍとする。ゲート−エミッタ間電圧Ｖ_geの値が１５Ｖで、Ｖ_ceの値が２．０Ｖのときにオン電流Ｉ_onの値が１５０Ａとなるように、ユニットセルの数を８．４２×１０⁵個とする。これは、上述した計算結果における電流密度のスケーリングに制限がない場合に相当する。

また、図８に示すように、半導体装置６１のコレクタに負荷抵抗６２を接続した評価回路において、半導体装置６１のターンオン過程をシミュレーションすることにより、半導体装置６１のミラー容量を評価することができる。図８において、符号６３はゲート抵抗であり、符号６４は定電流源であり、符号６５は電源である。図８に示す評価回路において、半導体装置６１のコレクタにバス電圧Ｖ_BUSとして６００Ｖを印加し、負荷抵抗Ｒ_Lの値を約４Ωとする。ゲート抵抗Ｒ_gの値を１０Ωとし、定電流源６４のピーク電流Ｉ_pkの値を０．５Ａとする。この条件で、実施例１の半導体装置および従来例の半導体装置を１２０Ａクラスとし、４２５Ｋの温度でのターンオン過程をシミュレーションすることにより、ミラー容量を評価することができる。

図９は、実施例１の半導体装置および従来例の半導体装置のターンオン過程のシミュレーション結果を示す特性図である。図９に示す特性図において、同図に破線の直線で示すように、ゲート−エミッタ間電圧Ｖ_geの特性曲線を外挿することにより、ゲート−エミッタ間電圧Ｖ_geの停滞期の開始時刻ｔ１および終了時刻ｔ２を求めることができる。終了時刻ｔ２から開始時刻ｔ１を引くことによって、ゲート−エミッタ間電圧Ｖ_geの停滞期間を求めることができる。ゲート−エミッタ間電圧Ｖ_geの停滞期間の長さは、ミラー容量の大きさに依存する。ミラー容量が大きくなると、ゲート−エミッタ間電圧Ｖ_geの停滞期間が長くなる。従って、ゲート−エミッタ間電圧Ｖ_geの停滞期間を求めることによって、ミラー容量の大きさを評価することができる。

図９に示すように、実施例１の半導体装置について、ゲート−エミッタ間電圧Ｖ_geの停滞期の開始時刻ｔ１は３．００×１０^-7ｓｅｃであり、ゲート−エミッタ間電圧Ｖ_geの停滞期の終了時刻ｔ２は９．００×１０^-7ｓｅｃである。従って、ゲート−エミッタ間電圧Ｖ_geの停滞期間は６．００×１０^-7ｓｅｃである。従来例の半導体装置について、ゲート−エミッタ間電圧Ｖ_geの停滞期の開始時刻ｔ１は３．００×１０^-7ｓｅｃであり、ゲート−エミッタ間電圧Ｖ_geの停滞期の終了時刻ｔ２は１．２２×１０^-6ｓｅｃである。従って、ゲート−エミッタ間電圧Ｖ_geの停滞期間は９．２０×１０^-7ｓｅｃである。これらの結果より、実施例１の半導体装置のミラー容量は、従来例に対して３４．７８％減少することになる。

素子の動作電流密度を一定に保つ必要がある場合、実施例１の半導体装置の活性面積が従来例の半導体装置と同じになるので、上述したように実施例１の半導体装置のユニットセルの数が増える。ユニットセルの数が増える分、ミラー容量の低減率が小さくなる。実施例１の半導体装置の前記Ｗの値（３１．６μｍ）および従来例の半導体装置の前記Ｗの値（３９．６μｍ）を用いると、実施例１の半導体装置のミラー容量は、従来例に対して２７．７５％（＝３４．７８％／（３９．６μｍ／３１．６μｍ））減少する。

（実施例２）
図１０は、実施の形態にかかる半導体装置の実施例２を示す平面レイアウト図である。図１０では、ゲート絶縁膜、層間絶縁膜、エミッタ電極およびパッシベーション膜が省略されている。図１１は、図１０の切断線Ｅ−Ｅにおける断面図である。切断線Ｅ−Ｅは、トレンチ側壁の第１ゲート絶縁膜に沿う。図１２は、図１０の切断線Ｆ−Ｆにおける断面図である。切断線Ｆ−Ｆは、第２ゲート電極および導電領域に沿う。図１３は、図１０の切断線Ｇ−Ｇにおける断面図である。切断線Ｇ−Ｇは、トレンチ、第２ゲート電極およびエミッタセルを横切る。

図１０〜図１４に示すように、実施例２の半導体装置が実施例１の半導体装置と異なるのは、以下の点である。平面レイアウトにおいて、エミッタセル２２を挟むトレンチ２５同士が、例えば平面形状がループ状をなすようにつながっている。従って、トレンチ側壁の第１ゲート絶縁膜４１に沿う断面には、第１ゲート電極２６が現れる（図１１参照）。エミッタセル２２は、例えばループ状のトレンチ２５によって閉じられた領域に設けられている。トレンチ２５、第２ゲート電極２７およびエミッタセル２２を横切る断面には、トレンチ２５、第１ゲート電極２６および第１ゲート絶縁膜４１が現れ、ｐベース領域２３がトレンチ２５によって挟まれる（図１３参照）。

また、隣り合う、トレンチ２５によって閉じられた領域同士の間の一部の領域にも、エミッタセル７１が配置されている。図１０に示す例では、隣り合う、トレンチ２５によって閉じられた領域同士の間の複数の領域に対して、例えば一つおきにエミッタセル７１が配置されている。隣り合うトレンチ群３２において、エミッタセル７１は互い違いに配置されている。すなわち、あるトレンチ群３２においてエミッタセル７１およびｎ^-層２１の繰り返しの周期と、このトレンチ群３２の隣のトレンチ群３２におけるエミッタセル７１およびｎ^-層２１の繰り返しの周期とは、半周期ずれている。

トレンチ２５によって閉じられた領域同士の間に配置されたエミッタセル７１において、ｐベース領域２３の、ｎ⁺エミッタ領域２４に挟まれた領域の表面上には、第２ゲート絶縁膜７２が設けられている。第２ゲート絶縁膜７２の上には、第２ゲート電極７３が設けられている。第２ゲート電極７３は、実施例１と同様に、第１ゲート電極２６同士を電気的に接続している。

トレンチ２５によって閉じられた領域同士の間に配置されたエミッタセル７１において、ｐベース領域２３は、トレンチ２５よりもトレンチ２５の長手方向に長く伸びている。従って、第２ゲート電極２７，７３および導電領域２８に沿う断面には、トレンチ２５によって閉じられた領域同士の間に配置されたエミッタセル７１、第２ゲート絶縁膜７２および第２ゲート電極７３が現れる（図１２参照）。図１０の切断線Ｈ−Ｈは、トレンチ２５を横切らずに、第２ゲート電極７３およびエミッタセル７１を横切る。この切断線Ｈ−Ｈにおける断面の構成は、実施例１の図４に示す断面の構成と同様であるが、図４において第２ゲート電極２７および第２ゲート絶縁膜４０がそれぞれ第２ゲート電極７３および第２ゲート絶縁膜７２となる。

図１４は、実施の形態にかかる半導体装置の実施例２を示すチップレイアウト図である。図１４に示すように、実施例２では、各トレンチ群３２において、第２ゲート電極７３も、第２ゲート電極２７および導電領域２８とともに、ゲート信号配線５１を兼ねている。実施例２の半導体装置のその他の構成は、実施例１と同様である。

実施例２の半導体装置において、図２０に示す従来のマイクロセル構造ＩＧＢＴと比べたときに新たにミラー容量となる各部の容量は、以下の通りとなる。Ｃ_s、Ｃ_sidewallおよびＣ_bottomは、それぞれ（２）式、（３）式および（４）式で表される。

第１ゲート電極２６とｎ^-層２１との間のトレンチ端における第１ゲート絶縁膜４１の容量Ｃ_Trench__endは、次の（７）式で表される。

実施例２の半導体装置と図２０に示す従来のマイクロセル構造ＩＧＢＴとを比べると、上記（２）式から（４）式および（７）式で表される容量は、新たなミラー容量となる。しかし、ユニットセル単位で比較すると、実施例２の半導体装置のミラー容量は、図２０に示す従来のマイクロセル構造ＩＧＢＴのミラー容量Ｃ_ex（前記（１）式参照）よりも小さくなる。実施例２の半導体装置のミラー容量は、図２０に示す従来のマイクロセル構造ＩＧＢＴのミラー容量に対して、次の（８）式で表されるミラー容量Ｃ_reduced分、減少する。

次に、実施例２の半導体装置によるミラー容量の低減効果について、例を挙げて説明する。実施例２の半導体装置において、前記Ｗの値を２８μｍとする。前記Ｄ_Trenchの値を５μｍとする。前記Ｗ_Trenchの値を１．４μｍとする。前記Ｌ_Gateの値を０．８μｍとする。前記Ｗ_Mesaの値を２．２μｍとする。前記Ｗ_pbaseの値を１０μｍとする。前記ｔ_oxの値を０．１μｍとする。

この条件のとき、実施例２の半導体装置の各部のミラー容量を計算すると、次のようになる。前記Ｃ_sの値は３．５２単位となる。前記Ｃ_sidewallの値は８単位となる。前記Ｃ_bottomの値は１．９２単位となる。前記Ｃ_Trench__endの値は７２．３５単位となる。前記Ｃ_gc'sidewall1の値は５５単位となる。前記Ｃ_gc'bottomの値は２６．４単位となる。前記Ｃ_gc'sidewall2の値は８０単位となる。従って、これらを加算した実施例２の半導体装置の全ミラー容量Ｃ_gcの値は２４７．１９単位となる。

比較として、図２０に示す従来のマイクロセル構造ＩＧＢＴを従来例とする。従来例の半導体装置において、前記Ｌの値を８μｍとする。前記Ｗの値を３９．６μｍとする。前記Ｄ_Trenchの値を５μｍとする。前記Ｗ_Trenchの値を１．４μｍとする。前記Ｗ_Mesaの値を２．２μｍとする。前記Ｗ_pbaseの値を８μｍとする。前記ｔ_oxの値を０．１μｍとする。

この条件のとき、従来例の半導体装置の各部のミラー容量を計算すると、次のようになる。前記Ｃ_exの値は１７９．２単位となる。前記Ｃ_gc'sidewall1の値は５５単位となる。Ｃ_gc'bottomの値は２６．４単位となる。Ｃ_gc'sidewall2の値は７０単位となる。従って、これらを加算した従来例の半導体装置の全ミラー容量Ｃ_gcの値は３３０．６単位となる。

実施例２の半導体装置と従来例の半導体装置とで全ミラー容量を比較すると、実施例２の半導体装置のミラー容量は、従来例に対して活性部ユニットセル当たり２５％減少する。素子の動作電流密度を一定に保つ場合、実施例２の半導体装置の活性面積が従来例の半導体装置と同じになる。この場合のミラー容量の低減率は、電流密度のスケーリングに制限がない場合の低減率（前記２５％）に実施例２の半導体装置の前記Ｗの値（２８μｍ）を掛けて従来例の半導体装置の前記Ｗの値（３９．６μｍ）で割った値となる。すなわち、素子の動作電流密度を一定に保つ場合、実施例２の半導体装置のミラー容量は、従来例に対して１８％減少する。

図１５は、実施例２の半導体装置および従来例の半導体装置のＩ_ce−Ｖ_ce特性のシミュレーション結果を示す特性図である。図１５に示すシミュレーション結果は、室温でのオフ状態における結果である。図１５より、実施例２の半導体装置は、従来例の半導体装置と同等の耐圧を有することがわかる。

図１６は、実施例２の半導体装置および従来例の半導体装置のＪ_ce−Ｖ_ce特性のシミュレーション結果を示す特性図である。Ｊ_ceは、コレクタ−エミッタ間電流密度である。図１６に示すシミュレーション結果は、温度が４２３Ｋで、ゲート−エミッタ間電圧Ｖ_geの値が１５Ｖのときの結果である。図１６より、実施例２の半導体装置は、従来例の半導体装置よりも飽和電流密度が高いことがわかる。実施例２の半導体装置において、短絡耐量ＳＣＳＯＡ（Ｓｈｏｒｔ Ｃｉｒｃｕｉｔ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）との関係などによって飽和電流密度を制限する必要がある場合、チャネルの長さを調整したり、トレンチ２５の長手方向の長さを調整したりすればよい。

図１５および図１６に示すシミュレーション結果は、以下の条件におけるものである。ｐコレクタ層３６，１４において、コレクタ電極３８，１５から０．２μｍの深さにおけるピーク濃度を３×１０¹⁷ｃｍ^-3とする。ｐコレクタ層３６，１４とｎバッファ層３７，１３とのｐｎ接合の深さＸｊを０．８μｍ〜０．９μｍとする。ｎバッファ層３７，１３の厚さを約３０μｍとする。ｎバッファ層３７，１３の、ｐコレクタ層３６，１４とのｐｎ接合の深さＸｊ付近におけるピーク濃度を２．２×１０¹⁵ｃｍ^-3とする。半導体基板の厚さを１１５μｍとする。

実施例２の半導体装置において、ｎ^-層２１の濃度を６．５×１０¹³ｃｍ^-3とする。実施例２の半導体装置のエミッタセル２２，７１において、トレンチに平行な方向のエミッタ長さを０．６μｍとする。実施例２の半導体装置では、エミッタセル２２，７１が三つ連なっているので、この三つのエミッタセル２２，７１でのトレンチに平行な方向のエミッタ長さは１．８μｍとなる。ループ状のトレンチ２５の半円形状部分を四角形で近似する。従来例の半導体装置において、ｎ^-層１２の濃度を９×１０¹³ｃｍ^-3とする。従来例の半導体装置のエミッタセル７において、トレンチに平行な方向のエミッタ長さを２．４μｍとする。

また、実施例２の半導体装置および従来例の半導体装置について、実施例１と同様に、図８に示す評価回路を用いてミラー容量を評価した結果を図１７に示す。図１７は、実施例２の半導体装置および従来例の半導体装置のターンオン過程のシミュレーション結果を示す特性図である。シミュレーションの条件は、実施例２の半導体装置および従来例の半導体装置のいずれも、１５０Ａクラスとし、動作温度を４２３Ｋとし、活性面積を１ｃｍ²とする。

図１７に基づいて、実施例１と同様にしてゲート−エミッタ間電圧Ｖ_geの停滞期の開始時刻ｔ１および終了時刻ｔ２を求める。実施例２の半導体装置について、ｔ１は４．８４×１０^-7ｓｅｃであり、ｔ２は１．５０×１０^-6ｓｅｃである。従って、ゲート−エミッタ間電圧Ｖ_geの停滞期間は１．０１６×１０^-6ｓｅｃである。従来例の半導体装置について、ｔ１は３．０１×１０^-7ｓｅｃであり、ｔ２は１．７７×１０^-6ｓｅｃである。従って、ゲート−エミッタ間電圧Ｖ_geの停滞期間は１．４６９×１０^-6ｓｅｃである。

これらの結果より、実施例２の半導体装置のミラー容量は、従来例に対して３０．８３％減少する。また、実施例２の半導体装置のミラー容量と入力容量Ｃ_geとの比（Ｃ_gc／Ｃ_ge）は、従来例の半導体装置のミラー容量と入力容量Ｃ_geとの比の１／４程度になる。

（実施例３）
図１８は、実施の形態にかかる半導体装置の実施例３を示す平面レイアウト図である。図１８では、ゲート絶縁膜、層間絶縁膜、エミッタ電極およびパッシベーション膜が省略されている。図１９は、図１８の切断線Ｉ−Ｉにおける断面図である。切断線Ｉ−Ｉは、ｎ⁺エミッタ領域２４に接していないトレンチ側壁の第１ゲート絶縁膜に沿う。図１８の切断線Ｅ−Ｅ、切断線Ｆ−Ｆ、切断線Ｇ−Ｇおよび切断線Ｈ−Ｈにおける断面の構成は、それぞれ実施例２の図１０の切断線Ｅ−Ｅ、切断線Ｆ−Ｆ、切断線Ｇ−Ｇおよび切断線Ｈ−Ｈにおける断面の構成と同じである。

図１８および図１９に示すように、実施例３の半導体装置が実施例２の半導体装置と異なるのは、以下の点である。実施例２の半導体装置では、ｎ⁺エミッタ領域２４の両端がトレンチ側壁に接している（図１０参照）。それに対して、実施例３の半導体装置では、トレンチ２５によって閉じられた領域に設けられているエミッタセル２２において、ｎ⁺エミッタ領域２４の一方の端部がトレンチ側壁から離れていることである。その他の構成は実施例２と同じである。

ｎ⁺エミッタ領域２４の一方の端部がトレンチ側壁から離れていることによって、実施例３の半導体装置のチャネルの長さが実施例２の半導体装置よりも短くなるので、飽和電流密度を抑制することができる。実施例３の半導体装置のＪ_ce−Ｖ_ce特性のシミュレーション結果を図１６に併せて示す。シミュレーションの条件は、実施例２と同じである。図１６より、実施例３の半導体装置は、実施例２の半導体装置よりも飽和電流密度が抑制されていることがわかる。

実施の形態によれば、トレンチゲート構造が、エミッタセル２２，７１のある領域にのみ設けられており、エミッタセル２２，７１間の、エミッタセル２２，７１のない領域には設けられていない。従って、トレンチゲート構造における第１ゲート絶縁膜４１が従来よりも短い。また、第２ゲート電極２７，７３および導電領域２８によって、島状に点在するエミッタセル２２，７１の第１ゲート電極２６にゲート信号を伝送することができる。実施例２および実施例３では、第２ゲート電極７３にもゲート信号を伝送することができる。従って、ミラー容量を小さくすることができる。ミラー容量が小さくなることによって、ターンオン時およびターンオフ時のゲート−エミッタ間電圧Ｖ_geの停滞期間が短くなる。それによって、スイッチング損失が低減されるので、ターンオフ損失Ｅｏｆｆとオン電圧Ｖｏｎとのトレードオフを改善することができる。また、オフ状態のときにバス（コレクタ）電圧サージの影響でゲート電圧が持ち上げられても、ゲート電圧の上昇量が少ないので、誤動作してオン状態に遷移する確率が減る。

以上において本発明は、上述した各実施例に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度や電気的な特性などの数値は一例であり、本発明はそれらの値に限定されるものではない。また、各実施例では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、トレンチゲート構造を備えた半導体装置に有用であり、特にＩＧＢＴに適している。

２１ 第１導電型半導体層
２２，７１ セル
２３ 第２導電型半導体領域
２４ 第１導電型半導体領域
２５ トレンチ
２６ 第１電極
２７，７３ 第２電極
２８ 導電領域
２９ コンタクト領域
３２ トレンチ群
３５ 第３電極
３６ 第２導電型半導体層
３８ 第４電極
４０，７２ 第２絶縁膜
４１ 第１絶縁膜
４２ 第３絶縁膜

Claims (12)

1. 第１導電型半導体層と、
   前記第１導電型半導体層の第１主面に互いに離れて設けられた複数の島状のセルと、
   前記セルに設けられた第２導電型半導体領域と、
   前記第２導電型半導体領域に設けられた第１導電型半導体領域と、
   前記セルの両側に前記第２導電型半導体領域よりも深いトレンチが形成され、該トレンチ内に設けられた第１ゲート絶縁膜と、
   前記第１ゲート絶縁膜を介して前記トレンチ内に埋め込まれた第１ゲート電極と、
   前記第２導電型半導体領域の、前記第１導電型半導体領域に挟まれた領域の表面上に設けられた第２ゲート絶縁膜と、
   前記第２ゲート絶縁膜上に設けられた、前記第１ゲート電極同士を電気的に接続する第２ゲート電極と、
   前記第１導電型半導体層の表面上に設けられた第３絶縁膜と、
   前記第３絶縁膜上に設けられた、前記第２ゲート電極同士を電気的に接続する導電領域と、
   前記第２ゲート電極から絶縁され、かつ前記第２導電型半導体領域とその領域に設けられた前記第１導電型半導体領域とを短絡するコンタクト領域と、
   前記第１導電型半導体層の第２主面に設けられた第２導電型半導体層と、
   を備え、
   前記第１主面に露出する前記第１導電型半導体層は前記第１主面全体にわたって連続した領域となっていることを特徴とする半導体装置。
2. 前記第２ゲート電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする請求項１に記載の半導体装置。
3. それぞれが複数の前記トレンチを含む複数のトレンチ群が互いに離れて配置されており、
   それぞれの前記トレンチ群においては、前記トレンチの長手方向と交差する方向に複数の前記トレンチが並んで配置されており、
   隣り合うトレンチ群においては、前記セルが互い違いに配置されていることを特徴とする請求項１に記載の半導体装置。
4. 前記第２ゲート電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする請求項３に記載の半導体装置。
5. 前記コンタクト領域に電気的に接続する第３電極と、
   前記第２導電型半導体層に電気的に接続する第４電極と、
   を備えることを特徴とする請求項４に記載の半導体装置。
6. 前記セルの両側に配置された前記トレンチ同士がつながっており、
   前記セルが、該セルの両側に配置された前記トレンチによって閉じられた領域に設けられていることを特徴とする請求項１に記載の半導体装置。
7. 前記第２ゲート電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする請求項６に記載の半導体装置。
8. 隣り合う、前記トレンチによって閉じられた領域同士の間の一部の領域にも、前記セルが配置されており、
   前記トレンチによって閉じられた領域同士の間の前記セルに設けられた前記第２導電型半導体領域は、前記トレンチによって閉じられた領域を囲む該トレンチよりも該トレンチの長手方向に長く伸びており、
   前記トレンチによって閉じられた領域同士の間の前記セルに設けられた前記第２導電型半導体領域の、該第２導電型半導体領域に設けられた前記第１導電型半導体領域に挟まれた領域の表面上にも、前記第２ゲート絶縁膜を介して、前記第１ゲート電極同士を電気的に接続する前記第２ゲート電極が設けられていることを特徴とする請求項６に記載の半導体装置。
9. 前記第２ゲート電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする請求項８に記載の半導体装置。
10. それぞれが複数の前記トレンチを含む複数のトレンチ群が互いに離れて配置されており、
    それぞれの前記トレンチ群においては、前記トレンチの長手方向と交差する方向に複数の前記トレンチが並んで配置されており、
    隣り合うトレンチ群においては、前記トレンチによって閉じられた領域同士の間の前記セルが互い違いに配置されていることを特徴とする請求項８に記載の半導体装置。
11. 前記第２ゲート電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする請求項１０に記載の半導体装置。
12. 前記コンタクト領域に電気的に接続する第３電極と、
    前記第２導電型半導体層に電気的に接続する第４電極と、
    を備えることを特徴とする請求項１１に記載の半導体装置。

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