CN118073422A - 一种高抗性SiC VDMOSFET器件及其制备方法 - Google Patents
一种高抗性SiC VDMOSFET器件及其制备方法 Download PDFInfo
- Publication number
- CN118073422A CN118073422A CN202410344531.6A CN202410344531A CN118073422A CN 118073422 A CN118073422 A CN 118073422A CN 202410344531 A CN202410344531 A CN 202410344531A CN 118073422 A CN118073422 A CN 118073422A
- Authority
- CN
- China
- Prior art keywords
- body region
- layer
- pure
- resistance sic
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 12
- 210000000746 body region Anatomy 0.000 claims abstract description 88
- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000009792 diffusion process Methods 0.000 claims abstract description 20
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 7
- 239000011574 phosphorus Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 11
- 229910010271 silicon carbide Inorganic materials 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000000994 depressogenic effect Effects 0.000 description 2
- 101001121408 Homo sapiens L-amino-acid oxidase Proteins 0.000 description 1
- 102100026388 L-amino-acid oxidase Human genes 0.000 description 1
- 101100012902 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FIG2 gene Proteins 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及MOS半导体技术领域，且公开了一种高抗性SiC VDMOSFET器件，包括多个水平排列并前后延伸的并联的MOS元胞结构，所述MOS元胞结构包括漏极、半导体基层、源极以及栅极，其中半导体基层包括衬底层和扩散层，所述衬底层制备中的中间侧加入高浓度磷元素，以形成单个MOS元胞中的衬底层呈中间高两侧低洼的形状，所述MOS元胞的内部还包括有上层N体区、纯净P体区和中间层，所述纯净P体区位于上层N体区、中间层之间。本发明通过设置的上层N体区与下层N体区共用纯净P体区内端所形成的沟道，这样扩散层会同时通过该沟道与上层N体区和下层N体区欧姆连接，进而与源极形成双通道的连接方式，这种设计可以极大提高该MOS半导体的压抗性。
Description
技术领域
本发明涉及MOS半导体技术领域，更具体的说是一种高抗性SiC VDMOSFET器件及其制备方法。
背景技术
SiC MOSFET器件具有高频低损耗的显著优势，在电动汽车、光伏逆变器和充电桩等领域有十分广泛的应用。然而，SiC MOSFET极快的开关速度使得器件在开通和关断过程中极易产生栅源电压过冲的问题，为此需要实现SiC MOSFET器件具有高抗性的效果。
现有专利公开了一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET(公开号CN1145570201A)，属于功率半导体器件技术领域。该专利中公开的技术在栅极接通电压之后，一旦电压过冲，扩散层中的薄弱层极易被击穿。并且源极与漏极之间形成通路之后，阻抗相对较大，此时源极与漏极之间也会承受过载的风险。
发明内容
本发明主要解决的技术问题是提供一种高抗性SiC VDMOSFET器件及其制备方法，解决了上述背景技术中的问题。
为解决上述技术问题，根据本发明的一个方面，更具体的说是一种高抗性SiCVDMOSFET器件，包括多个水平排列并前后延伸的并联的MOS元胞结构，所述MOS元胞结构包括漏极、半导体基层、源极以及栅极，其中半导体基层包括衬底层和扩散层，所述衬底层制备中的中间侧加入高浓度磷元素，以形成单个MOS元胞中的衬底层呈中间高两侧低洼的形状，所述MOS元胞的内部还包括有上层N体区、纯净P体区和中间层，所述纯净P体区位于上层N体区、中间层之间，其中纯净P体区分隔上层N体区与中间层，所述纯净P体区的截面呈“Z”字形状，其内端与栅极接触并形成沟道区域，其外端与源极欧姆短接。
更进一步的，所述中间层包括下层N体区和掺杂P体区，其中掺杂P体区隔绝下层N体区与扩散层的接触。
更进一步的，所述下层N体区的截面呈“L”字形状，其内端与上层N体区共用纯净P体区内的沟道，其外端与源极欧姆短接。
更进一步的，所述源极的内层设有隔绝层，其源极通过隔绝层与栅极隔离。
更进一步的，所述栅极呈顶端凸起底端窄的形状，其中栅极的顶端凸起部的最低点与纯净P体区的最低点高度一致。
更进一步的，所述半导体基层的表面包括有中间槽，其中间槽的内壁设有氧化层，其中氧化层隔绝栅极与上层N体区、纯净P体区和扩散层的接触。
一种高抗性SiC VDMOSFET器件的制备方法，包括以下步骤：
S1、半导体基层制备中在中间侧加入高浓度磷元素，以保证单个MOS元胞的衬底层呈中间高两侧低洼的形状；
S2、采用蚀刻法在扩散层的上表面中间部位蚀刻中间槽，和在两侧蚀刻带有倾斜坡度的侧槽；
S3、在侧槽的上方继续填充中间层半导体材质，并需要在中间区域采用蚀刻法增加中间槽深度；
S4、在两侧中间层的相对应一侧蚀刻成下直角槽；
S5、在下直角槽的上方继续填充半导体材质以形成纯净P体区区域；
S6、对纯净P体区区域进行蚀刻构成上直角槽，并且保证该纯净P体区的截面成“Z”字形状；
S7、在上直角槽的内部继续增加N型半导体，以形成上层N体区。
本发明一种高抗性SiC VDMOSFET器件及其制备方法的有益效果为：
1、本发明通过设置的上层N体区与下层N体区共用纯净P体区内端所形成的沟道，这样扩散层会同时通过该沟道与上层N体区和下层N体区欧姆连接，进而与源极形成双通道的连接方式，这种设计可以极大提高该MOS半导体的压抗性。
2、本发明通过设置的衬底层采用中间凸起两侧低洼的设计，这样栅极与漏极之间接通电源之后，两者之间虽然形成最小距离，但是两者之间的电阻最大，从而难以让电流将两者之间的扩散层击穿。
3、本发明中衬底层采用中间凸起两侧低洼的设计，可以有效的让电流分为两股，并各自汇聚到对应一侧的纯净P体区的内端以形成沟道，并且电流的分流不会提高该MOS半导体的阻抗和热功率，同时也提高了的该MOS半导体的电压阈值。
附图说明
下面结合附图和具体实施方法对本发明做进一步详细的说明。
图1为本发明中结构的示意图；
图2为本发明中局部结构放大图；
图3-8为本发明中SiC VDMOSFET器件的制备流程图。
图中：1、漏极；2、源极；3、栅极；4、上层N体区；5、隔绝层；6、纯净P体区；7、中间层；8、扩散层；9、衬底层；10、上直角槽；11、氧化层；12、中间槽；13、侧槽；14、下直角槽；701、下层N体区；702、掺杂P体区。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
如图1-2所示，根据本发明的一个方面，提供了一种高抗性SiC VDMOSFET器件，包括多个水平排列并前后延伸的并联的MOS元胞结构，MOS元胞结构包括漏极1、半导体基层、源极2以及栅极3，其中半导体基层包括衬底层9和扩散层8，衬底层9制备中的中间侧加入高浓度磷元素，以形成单个MOS元胞中的衬底层9呈中间高两侧低洼的形状，衬底层9采用中间凸起两侧低洼的设计，这样栅极3与漏极1之间接通电源之后，两者之间虽然形成最小距离，但是两者之间的电阻最大，从而难以让电流将两者之间的扩散层8击穿。
MOS元胞的内部还包括有上层N体区4、纯净P体区6和中间层7，纯净P体区6位于上层N体区4、中间层7之间，其中纯净P体区6分隔上层N体区4与中间层7，纯净P体区6的截面呈“Z”字形状，其内端与栅极接触并形成沟道区域，其外端与源极2欧姆短接(如图2所示)，设置的上层N体区4与下层N体区701共用纯净P体区6内端所形成的沟道，这样扩散层8会同时通过该沟道与上层N体区4和下层N体区701欧姆连接，进而与源极2形成双通道的连接方式。
如图3-8所示，一种高抗性SiC VDMOSFET器件的制备方法，包括以下步骤：
步骤一、半导体基层制备中在中间侧加入高浓度磷元素，以保证单个MOS元胞的衬底层9呈中间高两侧低洼的形状；
步骤二、采用蚀刻法在扩散层8的上表面中间部位蚀刻中间槽12，和在两侧蚀刻带有倾斜坡度的侧槽13；
步骤三、在侧槽13的上方继续填充中间层7半导体材质，并需要在中间区域采用蚀刻法增加中间槽12深度；
步骤四、在两侧中间层7的相对应一侧蚀刻成下直角槽14；
步骤五、在下直角槽14的上方继续填充半导体材质以形成纯净P体区6区域；
步骤六、对纯净P体区6区域进行蚀刻构成上直角槽10，并且保证该纯净P体区6的截面成“Z”字形状；
步骤七、在上直角槽10的内部继续增加N型半导体，以形成上层N体区4。
在本实施例中，中间层7包括下层N体区701和掺杂P体区702，其中掺杂P体区702隔绝下层N体区701与扩散层8的接触，下层N体区701的截面呈“L”字形状，其内端与上层N体区4共用纯净P体区6内的沟道，其外端与源极2欧姆短接，并且利用衬底层采用中间凸起两侧低洼的设计，可以有效的让电流分为两股，并各自汇聚到对应一侧的纯净P体区的内端以形成沟道。而且电流的分流不会提高该MOS半导体的阻抗和热功率，同时也提高了的该MOS半导体的电压阈值。
在本实施例中，源极2的内层设有隔绝层5，其源极2通过隔绝层5与栅极3隔离(如图2所示)，隔绝层5能够避免源极2与栅极3发生接触。
在本实施例中，栅极3呈顶端凸起底端窄的形状，其中栅极3的顶端凸起部的最低点与纯净P体区6的最低点高度一致(如图2所示)，该设计可以保证在纯净P体区6内端所形成的沟道具有高电荷密度，这样就会极大的降低所形成沟道的导通电阻。
在本实施例中，半导体基层的表面包括有中间槽12，其中间槽12的内壁设有氧化层11，其中氧化层11隔绝栅极3与上层N体区4、纯净P体区6和扩散层8的接触。
当然，上述说明并非对本发明的限制，本发明也不仅限于上述举例，本技术领域的普通技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也属于本发明的保护范围。
Claims (7)
1.一种高抗性SiC VDMOSFET器件，包括多个水平排列并前后延伸的并联的MOS元胞结构，其特征在于：所述MOS元胞结构包括漏极(1)、半导体基层、源极(2)以及栅极(3)，其中半导体基层包括衬底层(9)和扩散层(8)，所述衬底层(9)制备中的中间侧加入高浓度磷元素，以形成单个MOS元胞中的衬底层(9)呈中间高两侧低洼的形状；
所述MOS元胞的内部还包括有上层N体区(4)、纯净P体区(6)和中间层(7)，所述纯净P体区(6)位于上层N体区(4)、中间层(7)之间，其中纯净P体区(6)分隔上层N体区(4)与中间层(7)；
所述纯净P体区(6)的截面呈“Z”字形状，其内端与栅极接触并形成沟道区域，其外端与源极(2)欧姆短接。
2.根据权利要求1所述的高抗性SiC VDMOSFET器件，其特征在于：所述中间层(7)包括下层N体区(701)和掺杂P体区(702)，其中掺杂P体区(702)隔绝下层N体区(701)与扩散层(8)的接触。
3.根据权利要求2所述的高抗性SiC VDMOSFET器件，其特征在于：所述下层N体区(701)的截面呈“L”字形状，其内端与上层N体区(4)共用纯净P体区(6)内的沟道，其外端与源极(2)欧姆短接。
4.根据权利要求1所述的高抗性SiC VDMOSFET器件，其特征在于：所述源极(2)的内层设有隔绝层(5)，其源极(2)通过隔绝层(5)与栅极(3)隔离。
5.根据权利要求1所述的高抗性SiC VDMOSFET器件，其特征在于：所述栅极(3)呈顶端凸起底端窄的形状，其中栅极(3)的顶端凸起部的最低点与纯净P体区(6)的最低点高度一致。
6.根据权利要求1所述的高抗性SiC VDMOSFET器件，其特征在于：所述半导体基层的表面包括有中间槽(12)，其中间槽(12)的内壁设有氧化层(11)，其中氧化层(11)隔绝栅极(3)与上层N体区(4)、纯净P体区(6)和扩散层(8)的接触。
7.根据权利要求1-6任一项所述的一种高抗性SiC VDMOSFET器件的制备方法，其特征在于，包括以下步骤：
S1、半导体基层制备中在中间侧加入高浓度磷元素，以保证单个MOS元胞的衬底层(9)呈中间高两侧低洼的形状；
S2、采用蚀刻法在扩散层(8)的上表面中间部位蚀刻中间槽(12)，和在两侧蚀刻带有倾斜坡度的侧槽(13)；
S3、在侧槽(13)的上方继续填充中间层(7)半导体材质，并需要在中间区域采用蚀刻法增加中间槽(12)深度；
S4、在两侧中间层(7)的相对应一侧蚀刻成下直角槽(14)；
S5、在下直角槽(14)的上方继续填充半导体材质以形成纯净P体区(6)区域；
S6、对纯净P体区(6)区域进行蚀刻构成上直角槽(10)，并且保证该纯净P体区(6)的截面成“Z”字形状；
S7、在上直角槽(10)的内部继续增加N型半导体，以形成上层N体区(4)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410344531.6A CN118073422A (zh) | 2024-03-25 | 2024-03-25 | 一种高抗性SiC VDMOSFET器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410344531.6A CN118073422A (zh) | 2024-03-25 | 2024-03-25 | 一种高抗性SiC VDMOSFET器件及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118073422A true CN118073422A (zh) | 2024-05-24 |
Family
ID=91105780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410344531.6A Pending CN118073422A (zh) | 2024-03-25 | 2024-03-25 | 一种高抗性SiC VDMOSFET器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118073422A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN119997568A (zh) * | 2025-04-16 | 2025-05-13 | 杭州谱析光晶半导体科技有限公司 | 一种具有三层光罩的SiC VDMOSFET器件及基制备工艺 |
| CN119997568B (zh) * | 2025-04-16 | 2025-07-11 | 杭州谱析光晶半导体科技有限公司 | 一种具有三层光罩的SiC VDMOSFET器件及基制备工艺 |
-
2024
- 2024-03-25 CN CN202410344531.6A patent/CN118073422A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN119997568A (zh) * | 2025-04-16 | 2025-05-13 | 杭州谱析光晶半导体科技有限公司 | 一种具有三层光罩的SiC VDMOSFET器件及基制备工艺 |
| CN119997568B (zh) * | 2025-04-16 | 2025-07-11 | 杭州谱析光晶半导体科技有限公司 | 一种具有三层光罩的SiC VDMOSFET器件及基制备工艺 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107799587B (zh) | 一种逆阻型igbt及其制造方法 | |
| CN102456718B (zh) | 绝缘栅双极晶体管器件用于提升器件性能的新型上部结构 | |
| KR100199271B1 (ko) | 절연게이트형 반도체장치 및 그 제조방법 | |
| CN102136490B (zh) | 半导体装置以及使用它的电力变换装置 | |
| CN105679816B (zh) | 一种沟槽栅电荷存储型igbt及其制造方法 | |
| CN105932042A (zh) | 一种双分裂沟槽栅电荷存储型igbt及其制造方法 | |
| CN107681006A (zh) | 一种具有阶梯形氧化层的屏蔽栅mos结构 | |
| CN108682624B (zh) | 一种具有复合栅的igbt芯片制作方法 | |
| CN106067484B (zh) | 半导体装置 | |
| CN111180521B (zh) | 一种降低开关损耗的半导体结构及制造方法 | |
| CN110707155A (zh) | 能改善反向恢复特性的屏蔽栅mos结构及其制作方法 | |
| CN118588757A (zh) | 一种垂直型源极的碳化硅SiC VDMOSFET器件 | |
| CN107799588A (zh) | 一种逆阻型igbt及其制造方法 | |
| CN118472038A (zh) | 一种沟槽型超结SiC VDMOSFET器件 | |
| CN102184945A (zh) | 一种槽栅型mosfet器件 | |
| CN113451398A (zh) | Igbt器件及制造方法 | |
| CN113555414B (zh) | 沟槽型碳化硅场效应晶体管及其制备方法 | |
| CN104795438B (zh) | 一种能抑制负阻效应的sa‑ligbt | |
| CN102403351A (zh) | 沟槽型垂直双扩散晶体管 | |
| CN110504168B (zh) | 一种多槽栅横向高压功率器件制造方法 | |
| CN118281071A (zh) | 一种抑制栅源电压过冲的埋沟U槽SiC VDMOSFET结构 | |
| CN108321192B (zh) | 一种双向沟槽栅电荷存储型igbt及其制作方法 | |
| CN115050815B (zh) | 一种自保护的半导体结构及制造方法 | |
| CN111627900A (zh) | 一种功率半导体器件及制作方法 | |
| CN118073422A (zh) | 一种高抗性SiC VDMOSFET器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication |