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JP5562087B2 - ビア構造とそれを形成するビアエッチングプロセス - Google Patents

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Description

本発明は、半導体装置の製造方法に関するものであって、特に、ビア構造とそれを形成するビアエッチングプロセスに関するものである。
一般に、集積回路が動作する速度は、チップ上で、互いに通信する最も遠く離れた素子間の距離に影響される。層間の垂直距離は、単層のチップ幅よりも大幅に小さいので、三次元構造である回路設計は、チップ上の素子間の通信経路長を顕著に減少させることが証明されている。よって、回路層を垂直にスタック（積層）することにより、チップ全体の速度は通常、増加する。このようなスタックを実行するため用いられる一方法として、スルーウェハボンディングがある。ウェハボンディングは、集積回路が形成される二枚以上の半導体ウェハを互いに接合することである。ウェハは、通常、外部の酸化層を直接接合するか、層間誘電（ILD）層に粘着剤を加えて接合される。接合結果は、分離した“スタックダイ”と多層の集積回路を有する個々のスタックダイにダイスカットされた三次元ウェハスタックを形成する。更に、ウェハスタックは、三次元回路の速度を増加する以外に、フォームファクタを改善する、コストを減少させる、システムオンチップ（SoC）ソリューションにより集積度を増加する等の長所がある。異なる素子を各スタックダイ中に整合するため、垂直な層間に、コンダクタを形成して、素子を電気的に接続する。
半導体製造に定常的に用いられるビアは、半導体装置内部の一層以上の導電材料層の間に電気的結合を提供する。近年、スルーシリコンビア（TSV）は、公知のワイヤボンディングの制限、例えば、高性能と高密度要求が従来のワイヤボンディングを採用する素子に適さない問題を克服する。TSVは、Z軸方向に内部接続を形成することにより、より短縮した内部接続を考慮する。基板正面から基板背面に延伸するビアを形成することにより、基板（例えば、ウェハ）を貫通して内部接続が作成される。TSVは、スタックウェハ、スタックダイ、及び/又は、上述の組み合わせの内部接続の形成にも役立つ。
しかしながら、TSV技術の使用は、問題を引き起こす。ビアアスペクト比は非常に高くなるおそれがある（例えば、基板厚さ、或いは、ビア深さがビア直径と比較して大きい）。ビアを形成する従来の方法は、基板の層中（例えば、誘電ハードマスクとシリコン層）に、望ましくないアンダーカットに至る恐れがある。シリコンアンダーカットプロファイル(profile)を除去する一アプローチとして、犠牲ポリマーをハードマスク開口の垂直側壁上に形成して、誘電ハードマスクを、後続のビアエッチングプロセスの水平エッチングから保護するものがある。このような前処理は、ビア充填プロセスに関係する新しい一連の課題・問題点に至るものである。例えば、問題点は、シリコンエッジおよび粗さ側壁（例えば、ビア側壁の頂部の波型パターン）に存在するシリコンのバーズビーク（鳥の嘴）プロファイルを含み、貧弱な側壁の被覆性、シード層、バリア層、及び/又は、パッシベーション層の堆積プロセスにて不適切な形成をもたらし、ビア充填プロセスの加速に対する障害となる。側壁の波型パターンの粗さは又、TSVの電気的性能に影響する。
よって、従来プロセスの欠点を解消するため改善されたビアおよびそれの製造方法に対する必要がある。
本発明は、ビア構造とそれを製造するビアエッチングプロセスを提供することを目的とする。
一態様において、本発明は、半導体基板を提供するステップと、半導体基板上に、ハードマスク層を形成するステップと、ハードマスク層上にフォトレジスト層を形成するステップと、フォトレジスト層をパターン化して、第一開口を形成するステップと、ハードマスク層をパターン化して、第一開口下部の第二開口を形成し、半導体基板の一部を露出するステップと、半導体基板の露出部分をエッチングして、半導体基板の少なくとも一部及びハードマスク下のアンダーカットを通過するビアを形成するステップと、トリミングプロセスを実行して、ビアのビア角を丸くすると共にビア側壁の粗さを減少させ、ハードマスク層中の第二開口の傾斜した表面とビアの内表面とをアンダーカットなしでスムースに接続し、トリミングプロセスは、ビアの側壁とビアのビア角をエッチングするエッチング処理であるステップと、フォトレジスト層を除去するステップと、からなる。
もう一つの態様において、本発明は、その上に形成されたハードマスク層からなる半導体基板を提供するステップと、ハードマスク中に、内部接続構造を形成するステップと、ハードマスク層上に、フォトレジスト層を形成するステップと、フォトレジスト層をパターン化して、第一開口を形成するステップと、ハードマスク層をパターン化して、第一開口下部の第二開口を形成し、半導体基板の一部を露出するステップと、半導体基板の露出部分をエッチングして、半導体基板の少なくとも一部及びハードマスク下のアンダーカットを通過するビアを形成するステップと、トリミングプロセスを実行して、ビアのビア角を丸くすると共にビア側壁の粗さを減少させ、ハードマスク層中の第二開口の傾斜した表面とビアの内表面とをアンダーカットなしでスムースに接続し、トリミングプロセスは、ビアの側壁とビアのビア角をエッチングするエッチング処理であるステップと、フォトレジスト層を除去するステップと、からなる。
側壁が粗面化する、ビア側壁の被覆性が低下する、ビア充填プロセスの加速を妨害する、TSVの電気的性能に影響する等の従来の問題が改善される。
ビアエッチングプロセスの代表的実施例を示す断面図である。 ビアエッチングプロセスの代表的実施例を示す断面図である。 ビアエッチングプロセスの代表的実施例を示す断面図である。 ビアエッチングプロセスの代表的実施例を示す断面図である。 ビアエッチングプロセスの代表的実施例を示す断面図である。 ビアエッチングプロセスの代表的実施例を示す断面図である。 ビアエッチングプロセスの代表的実施例のフローチャートである。 ビアエッチングプロセスのもう一つの代表的実施例を示す断面図である。 ビアエッチングプロセスのもう一つの代表的実施例を示す断面図である。 ビアエッチングプロセスのもう一つの代表的実施例を示す断面図である。 ビアエッチングプロセスのもう一つの代表的実施例を示す断面図である。 ビアエッチングプロセスのもう一つの代表的実施例を示す断面図である。 ビアエッチングプロセスのもう一つの代表的実施例を示す断面図である。
本開示は、全体にビアエッチングプロセスに関するものであって、半導体基板中に開口を形成するあらゆるプロセスに適用することができる。より詳しくは、本開示は、ビア構造とそれを形成するビアエッチングプロセスに関し、スタックウェハ/ダイ上に、垂直内部接続を形成するスルーサブストレートビア（貫通基板孔）プロセス（スルーシリコンビアやスルーウェハビアプロセス）に適用することができる。ビアエッチングプロセスは、FEOL（front-end-of-the line:基板工程）装置の形成後と内部接続構造の形成前に実施してもよい。ビアエッチングプロセスは、FEOL装置と内部接続構造の形成後に実施してもよい。しかしながら、特定の実施例では、より広い創作力ある概念を教えるための例として提供され、当業者なら、本発明の教示を他の方法や装置に容易に応用することができることが理解されよう。加えて、本開示にて論じられた方法、及び、装置は、従来の構造、及び/又は、製造工程を含むことが理解されよう。これらの構造と製造工程（プロセス）は、本領域では周知なので、一般レベルの詳細にて論じられたにすぎない。さらに、参照番号は、便宜および具体例のため図面を通して繰り返されるが、このような繰り返しは、図面を通して特徴又はステップの必須の組合わせを示すものではない。その上、以下に続く明細書において、第二特徴の上方、上、これと隣接、又は結合する第一特徴の形成は、第一および第二特徴が直接コンタクトにて形成される実施例を含んでもよく、又、第一および第二特徴が直接コンタクトとはならないように、付加的特徴が第一特徴と第二特徴間に挟設されうる実施例を含んでもよい。そして、例えば、基板のエッチング等を含む基板上の特徴の形成は、特徴が基板表面の上方、基板表面に直接、及び／又は基板表面下に延伸して（ビアなど）形成する実施例を含んでもよい。基板は、半導体ウェハ、及び、ウェハ上に形成される一つ以上の層を含む。ここで定義されるビアは、基板上の一つ以上の導電層（例えば、金属内部接続層、或いは、ボンディングパッドを含むコンタクトパッド）の接続、導電層（例えば、金属内部接続層）と半導体層（シリコン特徴など）の間の接続、及び/又は、基板上に形成又は基板と結合する特徴間の他の所望する接続を与えてもよい。ビアにより提供される接続は、一特徴から他の特徴への電気経路を提供してもしなくてもよい。ビアは、導電材料、絶縁材料、及び/又は、本領域の他の材料を充填することができる。さらに又、ビアは、基板上に形成され、誘電層、金属層、半導体層、及び/又は、本領域の他の特徴を含む基板上の一つ以上の層の開口を含んでもよい。
ここで、図１〜図６の断面図は、ビアエッチングプロセスの代表的実施例を例示する。図１〜図６に記載されるプロセスは、図７のフローチャートに説明されるステップにより進行する。
本方法は、半導体基板１０を提供するステップ２００に始まる。図１を参照して、半導体基板１０の断面図が示され、通常、シリコン (Si)であるが、ガリウム砒素(GaAs)、ガリウム砒素リン(GaAsP)、リン化インジウム(InP)、ガリウムアルミニウム砒素(GaAlAs)、 インジウムガリウムリン化物(InGaP)でもよい。本図は、半導体基板１０より処理された装置１００を示す。例えば、装置１００は、ゲートおよびソース/ドレイン領域を備えたトランジスタである。コンタクトエッチング停止層１２と層間誘電（ILD）層１４が基板１０上に堆積され、以下に述べるように、スルーシリコンビアの形成のためのハードマスク層１５を形成する。ハードマスク層１５は、酸化物（酸化ケイ素など）、窒化物（窒化ケイ素S3N4など）、炭化ケイ素、ケイ素酸窒化物、及び/又は、他の適当な誘電材料を備えてもよい。ハードマスク層は、化学気相成長法（CVD）、物理的気相成長法（PVD）、原子層成長法（ALD）、及び/又は、他のプロセスにより形成される。コンタクトエッチング停止層１２の一例は、窒化ケイ素層で、ILD層の一例は、はリンケイ酸ガラス（PSG）層である。コンタクト構造１６が、コンタクトエッチング停止層１２とILD層１４を貫通するコンタクト開口中に形成され、装置１００に電気的コンタクトを提供する。コンタクトを充填する導電材料の層は、様々な材料からなり、例えば、銅、タングステン、アルミニウム、チタニウム、ポリシリコン等である。ILD層１４上の導電材料の余分な部分は、スルーエッチング、化学機械研磨(CMP)等のいずれかにより除去される。
この方法は、ステップ２１０に進み、フォトレジスト層１８がハードマスク層１５上にスピンコートされる。フォトレジスト層１８は、その後、露光、焼付け、現像、及び/又は、他のフォトリソグラフィックプロセスによりパターン化されて、ハードマスク層１５を露出するフォトレジスト層１８中に開口１８ａを提供する。図２に示されるように、この方法は次にステップ２２０に進み、パターン化されたフォトレジスト層１８をマスキング要素として、ウェットエッチングかドライエッチングにより、露出したハードマスク層１５がエッチングされて、開口１５ａを提供する。実施例において、ハードマスク層の開口は、反応性イオンエッチング（RIE）を用いてエッチングされる。それぞれ、開口１８ａと１５ａを有するフォトレジスト層１８とハードマスク層１５は、以下に述べるように、スルーシリコンビアの形成のためのエッチングマスクを形成する。
図３を参照すると、この方法は、ステップ２３０に進み、ビア２０が半導体基板１０にエッチングされる。ハードマスク１５とフォトレジスト層１８をマスキング要素として用いて、ビア２０（例えば、開口、孔洞）がエッチングされ、半導体基板１０の少なくとも一部を通過するスルーサブストレート（基板）ビアを形成する。スルーサブストレートビア２０は、例えば、プラズマエッチング、化学ウェットエッチング、レーザードリル、及び/又は、他のプロセス等を含む、適切なエッチング方法を用いてエッチングされてもよい。実施例において、エッチングプロセスは、ディープRIEプロセスにより、半導体基板１０をエッチングする。エッチングプロセスは、ビアが半導体基板の表面（例えば、回路面）から背面（例えば、非回路面）までエッチングされるようなものであってよい。実施例において、ビアは深さが、およそ数十マイクロメートル（μｍ）から数百マイクロメートルであってよい。エッチングプロセスは、垂直側壁プロファイルかテーパ型側壁プロファイルを有するスルーサブストレートビアとなってもよい。
ビアエッチングプロセス中に、スルーサブストレートビア２０の頂角に形成されるシリコンアンダーカット２２を除去するため、アンダーカットトリミングプロセスのステップ２４０が実行されて、ビア角を丸くし、ビア側壁粗さを滑らかにし、これにより、ビア側壁上の波型パターンを除去する。このトリミングプロセスは又、図４で示されるテーパ型側壁プロファイルを有するスルーサブストレートビア２０”を作成する。トリミングプロセスは、プラズマドライエッチング、化学ウェットエッチング、又は、他のプロセス等の適当なエッチング方法を用いてもよい。例えば、トリミングプロセスは、ドライエッチング装置にて、ヘリウムHe、アルゴンAr、酸素O2、フッ化炭素CFベースの気体であって、フッ化炭素はCF4、C2F6等でありCF4に限定されず、三フッ化窒素NF3、及び、六フッ化硫黄SF6の混合気体を用いて、5-50mTorrのガス圧と1000〜2500WのRFバイアス電力下で、実行される。トリミングプロセス完了後、フォトレジスト灰化プロセスのステップ２５０で、フォトレジスト層１８は、半導体基板１０から剥がされ、図５で示されるように、ビア２０”は丸角２４を有する。酸か塩基性溶液のいずれかを伴うウェット洗浄プロセスを用いて、基板１０上に存在するおそれのある残留した残渣をさらに洗浄することは任意でよい。
ビアエッチングプロセス後に実行されるアンダーカットトリミングプロセスは、ビア側壁プロファイルを滑らかにし、ビア頂角を丸くして、後続の蒸着プロセスのビア側壁の被覆性を改善するため、シリコンアンダーカット形状、シリコンのバーズビーク構造および波型パターンを除去することができ、シード層、バリア層、及び/又は、パッシベーション層の形成を含むことができる。これは、ビア充填プロセスを助け、スルーサブストレートビア仕上がりを向上することができる。
図６に示されるように、ステップ２６０で、テーパ型形状と丸角を有するスルーサブストレートビア２０”が、絶縁材料２６、及び/又は、導電材料２８によりコート、及び/又は、充填される。絶縁材料２６は、二酸化ケイ素(SiO2)、窒化ケイ素 (Si3N4)、及び/又は、他の適当な誘電材料からなる。絶縁材料は、ビアに形成される導電材料と一つ以上の特徴とを絶縁させる。絶縁層は、熱酸化法等の成長か、CVD等の蒸着で形成される。ビアは、その後、導電材料２８が充填されて、基板上の一つ以上の別の装置特徴との結合を付与する一つ以上の内部接続との電気的結合をもたらすよう動作可能となるようにする。実施例において、まず、銅を含むシード層などのシード層を形成してもよい。実施例において、一つ以上の接着促進層を形成してもよい。実施例において、拡散バリア層は、ビア２０に、例えば、窒化タンタルTaNからなる層が形成してもよい。ビアは、銅、アルミニウム、タングステン、タンタル、チタニウム、ニッケル、コバルト、一つ以上の金属シリサイド、一つ以上の金属窒化物、ポリシリコン、及び/又は、他の適当な材料である導電材料により充填してもよい。実施例において、ビアは、めっきプロセスを用いて、導電材料が充填される。ビアを充填する方法の別の例は、スパッタリング、PVD、CVDプロセス、及び/又は、他の蒸着プロセスを含む。本方法は、化学機械研磨、ウェハ薄化等のさらなるプロセスステップ、内部接続を提供するさらなる金属化プロセス、及び/又は、他のプロセスに継続してもよい。
図８〜図１３の断面図は、ビアエッチングプロセスのもう一つの代表的実施例を示す。図８〜図１３の記載されるプロセスは、図７のフローチャートに述べられるステップにより進行する。図１〜図６の記載と同じ、又は、類似部分の説明はここでは省略する。
この方法は、基板工程（FEOL）特徴と配線工程（BEOL）特徴を有する基板を提供するステップ２００にて始まる。図８を参照すると、複数の金属層、金属層に結合される複数のコンタクトビア、及び、これらの金属物を分離する内部金属絶縁(IMD)層３２を含み形成される内部接続構造３０（例えば、内部接続層）を備えた半導体基板１０が示される。半導体基板１０は、更に、一つ以上のFEOL特徴を有し、例えば、ゲート構造、ソース/ドレイン領域、他のドープ領域、絶縁構造、一つ以上のゲート、ソース、又は、ドレイン領域のコンタクト、メモリ素子（例えば、メモリセル）、及び/又は、他の特徴を含んでもよい。
一般に、これらのFEOL特徴は、半導体基板１０の正面上に形成される。一つ以上のFEOL特徴は、内部接続構造３０に電気的に結合される。内部接続構造３０は、配線工程（BEOL）特徴と称される。ここで用いられる基板の正面、及び、基板の背面等の「正」と「背」は、任意であり、基板の面は何らかの適当な慣例により参照を付してもよい。
内部接続構造３０は、四つの金属層を含む。しかしながら、いかなる数の金属層も可能である。内部接続構造３０において、金属層とビアは、銅、アルミニウム、タングステン、チタニウム、ニッケル、コバルト、一つ以上の金属シリサイド、一つ以上の窒化物、ポリシリコン、金、銀、及び/又は、他の導電材料からなり、場合により、一つ以上の耐熱性層、又は、ライニングからなる。金属層、及び/又は、ビアは、CVD、PVD、ALD、めっき、及び/又は、他のプロセスを用いて形成してもよい。
IMD層３２と下層誘電層１２、１４は、以下に記述するスルーサブストレートビアの形成のためハードマスク１５”を形成する。IMD層３２は低誘電率を構成する。IMD層３２は、半導体構造３０における金属トレース（例えば、内部接続線）間の最小化した容量結合に備えてもよい。IMD層３２は金属層に対する絶縁を付与し得る。IMD層３２として最適となりうる他の材料の例として、テトラエチルオルソシリケート(TEOS)酸化物、未ドープのシリコンガラス、又は、ボロホスホシリケイトガラス(BPSG)、溶融石英ガラス(FSG)、りんけい酸ガラス(PSG)、ボロンドープシリコンガラス(BSG)等のドープ酸化ケイ素、SILK（登録商標）(ミシガン州のダウケミカル社 Dow Chemicalの製品)、BLACK DIAMOND（登録商標）(カリフォルニア州のサンタクララSanta Claraのアプライドマチリアルズ社の製品)、及び/又は、当分野にて既知の他の絶縁材料を含む。IMD層３２は、化学気相成長法（CVD）、原子層成長法（ALD）、物理的気相成長法（PVD）、スピンオンコート、及び/又は、他のプロセス等のプロセスにより形成してもよい。
次に、この方法はステップ２１０に進み、フォトレジスト層１８がハードマスク層１５”上にスピンコートされる。フォトレジスト層１８は、その後、露光、焼付け、現像、及び/又は、他のフォトリソグラフィックプロセスによりパターン化されて、ハードマスク層１５”を露出するフォトレジスト層１８中に開口１８ａを提供する。図９に示されるように、次に、この方法はステップ２２０に進み、パターン化されたフォトレジスト層１８をマスキング要素として用いて、ウェットエッチングかドライエッチングプロセスにより、露出したハードマスク層１５”をエッチングして、開口１５”ａを提供する。それぞれの開口１８ａと１５”ａを有するフォトレジスト層１８とハードマスク層１５”は、以下に説明するスルーシリコンビアの形成のためのエッチングマスクを形成する。
図１０を参照すると、この方法は、ステップ２３０に進み、ビア２０が半導体基板１０にエッチングされる。ハードマスク１５”とフォトレジスト層１８をマスキング要素として用いて、ビア２０（例えば、開口、孔洞）がエッチングされ、半導体基板１０の少なくとも一部を通過するスルーサブストレートビア２０を形成する。スルーサブストレートビア２０は、例えば、プラズマエッチング、化学ウェットエッチング、レーザードリル、及び/又は、他のプロセス等を含む、適切なエッチング方法を用いてエッチングされてもよい。実施例において、エッチングプロセスは、ディープRIEプロセスにより、半導体基板１０をエッチングする。エッチングプロセスは、ビアが半導体基板の表面（例えば、回路面）から背面（例えば、非回路面）までエッチングされるようなものであってよい。実施例において、ビアは深さが、およそ数十マイクロメートル（μｍ）から数百マイクロメートルであってよい。エッチングプロセスは、垂直側壁プロファイルかテーパ型側壁プロファイルを有するスルーサブストレートビアとなってもよい。
ビアエッチングプロセス中に、スルーサブストレートビア２０の頂角に形成されるシリコンアンダーカット２２を除去するため、アンダーカットトリミングプロセスのステップ２４０が実行されて、ビア角を丸くし、ビア側壁粗さを滑らかにし、これにより、ビア側壁上の波型パターンを除去する。このトリミングプロセスは、テーパ型側壁プロファイルを有するスルーサブストレートビア２０”を作成する。トリミングプロセスは、プラズマドライエッチング、化学ウェットエッチング、又は、他のプロセス等の適当なエッチング方法を用いてもよい。例えば、トリミングプロセスは、ドライエッチング装置にて、ヘリウムHe、アルゴンAr、酸素O2、カリホルニウムCFベースの気体、三フッ化窒素NF3、及び、六フッ化硫黄SF6の混合気体を用いて、5-50mTorrのガス圧と1000〜2500WのRFバイアス電力下で、実行される。トリミングプロセス完了後、フォトレジスト灰化プロセスのステップ２５０で、フォトレジスト層１８は、半導体基板１０から剥がされ、図１２で示されるように、ビア２０”は丸角２４を有する。酸か塩基性溶液のいずれかを伴うウェット洗浄プロセスを用いて、基板１０上に存在するおそれのある残留した残渣をさらに洗浄することは任意でよい。
ビアエッチングプロセス後に実行されるアンダーカットトリミングプロセスは、ビア側壁プロファイルを滑らかにし、ビア頂角を丸くして、後続の蒸着プロセスのビア側壁の被覆性を改善するため、シリコンアンダーカット形状、シリコンのバーズビーク構造および波型パターンを除去することができ、シード層、バリア層、及び/又は、パッシベーション層の形成を含むことができる。これは、ビア充填プロセスを助け、スルーサブストレートビア仕上がりを向上することができる。
図１３で示されるように、この方法は、スルーサブストレートビア２０”の処理のためステップ２６０に進む。テーパ型プロファイルと丸角を有するスルーサブストレートビア２０”は、次に、絶縁材料２６、及び/又は、導電材料２８がコート、及び/又は、充填される。本方法は、化学機械研磨、ウェハ薄化等のさらなるプロセスステップ、内部接続を付与するさらなる金属化プロセス、及び/又は、他のプロセスに継続してもよい。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
10〜半導体基板
12〜コンタクトエッチング停止層
14〜層間誘電（ILD）層
15、15”〜 ハードマスク層
15a、15”a、18a〜開口
18〜フォトレジスト層
20〜スルーサブストレートビア
20”〜スルーサブストレートビア
22〜シリコンアンダーカット
24〜丸角
26〜絶縁層
28〜導電材料
30〜内部接続構造
32〜IMD層
100〜装置
200、210、220、230、240、250、260〜ステップ。

Claims (8)

  1. 半導体基板を提供するステップと、
    前記半導体基板上に、ハードマスク層を形成するステップと、
    前記ハードマスク層上にフォトレジスト層を形成するステップと、
    前記フォトレジスト層をパターン化して、第一開口を形成するステップと、
    前記ハードマスク層をパターン化して、前記第一開口下部の第二開口を形成し、前記半導体基板の一部を露出するステップと、
    前記半導体基板の前記露出部分をエッチングして、前記半導体基板の少なくとも一部及び前記ハードマスク下のアンダーカットを通過するビアを形成するステップと、
    トリミングプロセスを実行して、前記ビアのビア角を丸くすると共に前記ビア側壁の粗さを減少させ、前記ハードマスク層中の第二開口の傾斜した表面と前記ビアの内表面とをアンダーカットなしでスムースに接続し、前記トリミングプロセスは、前記ビアの側壁と前記ビアの前記ビア角をエッチングするエッチング処理であるステップと、
    前記フォトレジスト層を除去するステップと、
    からなることを特徴とする方法。
  2. 前記ハードマスク層は、エッチング停止層と誘電層を含むことを特徴とする請求項１に記載の方法。
  3. 前記トリミングプロセスは、テーパ型側壁プロファイルを有する前記ビアを形成することを特徴とする請求項１に記載の方法。
  4. 前記トリミングプロセスは、He、Ar、O2、フッ化炭素ベースのガス、NF3、又は、SF6のうちの一つ以上から成る混合ガスを使用し、前記半導体基板は、Si、GaAs、GaAsP、InP、GaAlAs、または InGaPから成り、ハードマスク層は、シリコン酸化物、シリコン窒化物、シリコン炭化物、シリコン酸窒化物から成るものであることを特徴とする請求項１に記載の方法。
  5. 更に、前記フォトレジスト層除去後に、前記ビア及び前記第二開口中に、導電層を形成するステップを含むことを特徴とする請求項１に記載の方法。
  6. その上に形成されたハードマスク層からなる半導体基板を提供するステップと、
    前記ハードマスク中に、内部接続構造を形成するステップと、
    前記ハードマスク層上に、フォトレジスト層を形成するステップと、
    前記フォトレジスト層をパターン化して、第一開口を形成するステップと、
    前記ハードマスク層をパターン化して、前記第一開口下部の第二開口を形成し、前記半導体基板の一部を露出するステップと、
    前記半導体基板の前記露出部分をエッチングして、前記半導体基板の少なくとも一部及び前記ハードマスク下のアンダーカットを通過するビアを形成するステップと、
    トリミングプロセスを実行して、前記ビアのビア角を丸くすると共に前記ビア側壁の粗さを減少させ、前記ハードマスク層中の第二開口の傾斜した表面と前記ビアの内表面とをアンダーカットなしでスムースに接続し、前記トリミングプロセスは、前記ビアの側壁と前記ビアのビア角をエッチングするエッチング処理であるステップと、
    前記フォトレジスト層を除去するステップと、からなることを特徴とする方法。
  7. 前記トリミングプロセスは、テーパ型側壁プロファイルを有する前記ビアを形成することを特徴とする請求項６に記載の方法。
  8. 前記トリミングプロセスは、He、Ar、O2、CFベースのガス、NF3、又は、SF6のうちの一つ以上から成る混合ガスを使用し、前記半導体基板は、Si、GaAs、GaAsP、InP、GaAlAs、または InGaPから成り、ハードマスク層は、シリコン酸化物、シリコン窒化物、シリコン炭化物、シリコン酸窒化物から成るものであることを特徴とする請求項６に記載の方法。
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8642441B1 (en) * 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
US8634231B2 (en) 2009-08-24 2014-01-21 Qualcomm Incorporated Magnetic tunnel junction structure
US8202766B2 (en) * 2009-06-19 2012-06-19 United Microelectronics Corp. Method for fabricating through-silicon via structure
US8580682B2 (en) 2010-09-30 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cost-effective TSV formation
US9190325B2 (en) 2010-09-30 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation
FR2969817B1 (fr) * 2010-12-23 2013-09-27 St Microelectronics Crolles 2 Réalisation de vias dans un circuit intégré
US8716128B2 (en) 2011-04-14 2014-05-06 Tsmc Solid State Lighting Ltd. Methods of forming through silicon via openings
US8753981B2 (en) * 2011-04-22 2014-06-17 Micron Technology, Inc. Microelectronic devices with through-silicon vias and associated methods of manufacturing
US8481425B2 (en) 2011-05-16 2013-07-09 United Microelectronics Corp. Method for fabricating through-silicon via structure
US8487425B2 (en) * 2011-06-23 2013-07-16 International Business Machines Corporation Optimized annular copper TSV
US8394718B1 (en) 2011-09-12 2013-03-12 International Business Machines Corporation Methods of forming self-aligned through silicon via
US8518823B2 (en) 2011-12-23 2013-08-27 United Microelectronics Corp. Through silicon via and method of forming the same
US8609529B2 (en) 2012-02-01 2013-12-17 United Microelectronics Corp. Fabrication method and structure of through silicon via
US8963316B2 (en) 2012-02-15 2015-02-24 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US8691600B2 (en) 2012-05-02 2014-04-08 United Microelectronics Corp. Method for testing through-silicon-via (TSV) structures
US8691688B2 (en) 2012-06-18 2014-04-08 United Microelectronics Corp. Method of manufacturing semiconductor structure
US9275933B2 (en) 2012-06-19 2016-03-01 United Microelectronics Corp. Semiconductor device
US8900996B2 (en) 2012-06-21 2014-12-02 United Microelectronics Corp. Through silicon via structure and method of fabricating the same
US8525296B1 (en) 2012-06-26 2013-09-03 United Microelectronics Corp. Capacitor structure and method of forming the same
US8912844B2 (en) 2012-10-09 2014-12-16 United Microelectronics Corp. Semiconductor structure and method for reducing noise therein
US9159699B2 (en) * 2012-11-13 2015-10-13 Delta Electronics, Inc. Interconnection structure having a via structure
US9035457B2 (en) 2012-11-29 2015-05-19 United Microelectronics Corp. Substrate with integrated passive devices and method of manufacturing the same
KR102018885B1 (ko) * 2012-12-20 2019-09-05 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US8716104B1 (en) 2012-12-20 2014-05-06 United Microelectronics Corp. Method of fabricating isolation structure
US9455188B2 (en) * 2013-01-18 2016-09-27 Globalfoundries Inc. Through silicon via device having low stress, thin film gaps and methods for forming the same
US9245790B2 (en) * 2013-01-23 2016-01-26 GlobalFoundries, Inc. Integrated circuits and methods of forming the same with multiple embedded interconnect connection to same through-semiconductor via
US9130022B2 (en) 2013-03-15 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of back-end-of-line (BEOL) fabrication, and devices formed by the method
US8884398B2 (en) 2013-04-01 2014-11-11 United Microelectronics Corp. Anti-fuse structure and programming method thereof
US9287173B2 (en) 2013-05-23 2016-03-15 United Microelectronics Corp. Through silicon via and process thereof
US9123730B2 (en) 2013-07-11 2015-09-01 United Microelectronics Corp. Semiconductor device having through silicon trench shielding structure surrounding RF circuit
US9024416B2 (en) 2013-08-12 2015-05-05 United Microelectronics Corp. Semiconductor structure
US8916471B1 (en) 2013-08-26 2014-12-23 United Microelectronics Corp. Method for forming semiconductor structure having through silicon via for signal and shielding structure
US9847315B2 (en) * 2013-08-30 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packages, packaging methods, and packaged semiconductor devices
US9048223B2 (en) 2013-09-03 2015-06-02 United Microelectronics Corp. Package structure having silicon through vias connected to ground potential
US9117804B2 (en) 2013-09-13 2015-08-25 United Microelectronics Corporation Interposer structure and manufacturing method thereof
US9343359B2 (en) 2013-12-25 2016-05-17 United Microelectronics Corp. Integrated structure and method for fabricating the same
US10340203B2 (en) 2014-02-07 2019-07-02 United Microelectronics Corp. Semiconductor structure with through silicon via and method for fabricating and testing the same
US9659851B2 (en) * 2014-02-07 2017-05-23 Marvell World Trade Ltd. Method and apparatus for improving the reliability of a connection to a via in a substrate
US9312354B2 (en) 2014-02-21 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact etch stop layers of a field effect transistor
US11532560B2 (en) * 2014-11-03 2022-12-20 Texas Instruments Incorporated Method of fabricating a tungsten plug in a semiconductor device
CN105990310B (zh) * 2015-01-30 2019-04-19 联华电子股份有限公司 半导体结构及其制造方法
US9401323B1 (en) * 2015-04-03 2016-07-26 International Business Machines Corporation Protected through semiconductor via (TSV)
KR20160120891A (ko) 2015-04-09 2016-10-19 삼성전자주식회사 반도체 장치
JP6479578B2 (ja) * 2015-05-29 2019-03-06 東芝メモリ株式会社 半導体装置の製造方法および半導体装置
KR102379165B1 (ko) 2015-08-17 2022-03-25 삼성전자주식회사 Tsv 구조를 구비한 집적회로 소자 및 그 제조 방법
KR102497205B1 (ko) * 2016-03-03 2023-02-09 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
TWI621236B (zh) * 2016-07-12 2018-04-11 蔡佳勳 半導體結構與其製造方法
KR101868596B1 (ko) * 2016-10-10 2018-06-19 (주)아인스 비아 홀 형성 방법 및 이를 포함하는 비아 콘택 제조 방법
KR101873834B1 (ko) * 2016-10-10 2018-07-11 (주)아인스 비아 홀 형성 방법 및 이를 포함하는 비아 콘택 제조 방법
US11107695B2 (en) * 2018-12-21 2021-08-31 Beijing E-town Semiconductor Technology Co., Ltd. Surface smoothing of workpieces
CN110491831B (zh) * 2019-07-26 2022-06-14 福建省福联集成电路有限公司 一种制作通孔的方法及制得的器件
US11177137B2 (en) * 2020-01-17 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer etching process and methods thereof
CN111312688A (zh) * 2020-02-28 2020-06-19 西安微电子技术研究所 一种芯片tsv通孔刻蚀结构及其制备方法
CN114709303A (zh) * 2022-03-29 2022-07-05 北京北方华创微电子装备有限公司 半导体工艺方法
US11935749B2 (en) * 2022-06-16 2024-03-19 Nanya Technology Corporation Method of manufacturing semiconductor structure

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4363830A (en) * 1981-06-22 1982-12-14 Rca Corporation Method of forming tapered contact holes for integrated circuit devices
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
JPH05211239A (ja) * 1991-09-12 1993-08-20 Texas Instr Inc <Ti> 集積回路相互接続構造とそれを形成する方法
DE4314907C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
US5391917A (en) * 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
JP3537447B2 (ja) * 1996-10-29 2004-06-14 トル‐シ・テクノロジーズ・インコーポレイテッド 集積回路及びその製造方法
US6882030B2 (en) * 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US6037822A (en) * 1997-09-30 2000-03-14 Intel Corporation Method and apparatus for distributing a clock on the silicon backside of an integrated circuit
US5998292A (en) * 1997-11-12 1999-12-07 International Business Machines Corporation Method for making three dimensional circuit integration
DE69737262T2 (de) * 1997-11-26 2007-11-08 Stmicroelectronics S.R.L., Agrate Brianza Herstellungsverfahren für einen Vorder-Hinterseiten-Durchkontakt in mikro-integrierten Schaltungen
TW375797B (en) * 1998-05-19 1999-12-01 Macronix Internaitonal Co Ltd Process for forming rounded corner on shallow trench isolation by means of shrunken mask
JP3532788B2 (ja) * 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
JP3539483B2 (ja) * 1999-09-28 2004-07-07 シャープ株式会社 半導体装置の製造方法
US6322903B1 (en) * 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6444576B1 (en) * 2000-06-16 2002-09-03 Chartered Semiconductor Manufacturing, Ltd. Three dimensional IC package module
US6599778B2 (en) * 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
WO2003063242A1 (en) * 2002-01-16 2003-07-31 Alfred E. Mann Foundation For Scientific Research Space-saving packaging of electronic circuits
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
KR100474508B1 (ko) * 2002-11-07 2005-03-11 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US7030481B2 (en) * 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
JP4417072B2 (ja) * 2003-03-28 2010-02-17 シャープ株式会社 液晶表示装置用基板及びそれを用いた液晶表示装置
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US6897148B2 (en) * 2003-04-09 2005-05-24 Tru-Si Technologies, Inc. Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby
US6924551B2 (en) * 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
US7111149B2 (en) * 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
TWI251313B (en) * 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
US7122903B2 (en) * 2003-10-21 2006-10-17 Sharp Kabushiki Kaisha Contact plug processing and a contact plug
JP4340517B2 (ja) * 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US7335972B2 (en) * 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip
US7060601B2 (en) * 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
JP4467318B2 (ja) * 2004-01-28 2010-05-26 Ｎｅｃエレクトロニクス株式会社 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
US6888253B1 (en) * 2004-03-11 2005-05-03 Northrop Grumman Corporation Inexpensive wafer level MMIC chip packaging
US7037792B2 (en) * 2004-06-25 2006-05-02 Promos Technologies, Inc. Formation of removable shroud by anisotropic plasma etch
DE102004042169B4 (de) * 2004-08-31 2009-08-20 Advanced Micro Devices, Inc., Sunnyvale Technik zur Erhöhung des Füllvermögens in einem elektrochemischen Abscheideprozess durch Verrundung der Kanten und Gräben
US7262495B2 (en) * 2004-10-07 2007-08-28 Hewlett-Packard Development Company, L.P. 3D interconnect with protruding contacts
KR100672155B1 (ko) * 2005-05-30 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7297574B2 (en) * 2005-06-17 2007-11-20 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device
US7935602B2 (en) * 2005-06-28 2011-05-03 Micron Technology, Inc. Semiconductor processing methods
US7429529B2 (en) * 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
US7393779B2 (en) * 2005-10-31 2008-07-01 International Business Machines Corporation Shrinking contact apertures through LPD oxide
KR20070064763A (ko) * 2005-12-19 2007-06-22 삼성전자주식회사 반도체 소자의 형성 방법
TWI287273B (en) * 2006-01-25 2007-09-21 Advanced Semiconductor Eng Three dimensional package and method of making the same
JP2007266519A (ja) * 2006-03-30 2007-10-11 Oki Electric Ind Co Ltd 半導体素子の製造方法
US7351664B2 (en) 2006-05-30 2008-04-01 Lam Research Corporation Methods for minimizing mask undercuts and notches for plasma processing system
US7973413B2 (en) * 2007-08-24 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via for semiconductor device
WO2009047588A1 (en) * 2007-10-09 2009-04-16 Freescale Semiconductor, Inc. Method for manufacturing a semiconductor device and semiconductor device obtainable with such a method
US8035198B2 (en) * 2008-08-08 2011-10-11 International Business Machines Corporation Through wafer via and method of making same
US8610259B2 (en) * 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8637968B2 (en) * 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips

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