TWI780985B - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構及其製造方法。半導體結構包括第一基板、堆疊結構以及至少一導電連接件。堆疊結構設置於第一基板上，其包括多個絕緣層以及與多個絕緣層交替堆疊的多個導電層。多個導電層中至少一個具有虛設結構。至少一導電連接件貫穿第一基板與堆疊結構中的多個絕緣層與多個導電層，且導電連接件的一端與虛設結構接觸。導電連接件的側壁具有凹凸形狀，所述導電連接件的側壁的凹處對應於所述多個導電層的側壁，所述導電連接件的側壁的凸處對應於所述多個絕緣層的側壁。

Description

半導體結構及其製造方法

本發明是有關於一種半導體技術，且特別是有關於一種半導體結構及其製造方法。

一般來説，三維積體電路(3D IC)需透過穿矽通孔(through silicon via，TSV)實現電性連接，穿矽通孔依製造時機可分為先鑽孔(via first)、中途鑽孔(via middle)、後鑽孔(via last)或接合後鑽孔(via after bonding)製程。穿矽通孔的形成方式通常為電漿蝕刻，然而在電漿蝕刻的過程中，被暴露出的導電層容易累積大量電荷於其表面上而產生較大電場，引發天線效應(antenna effect)，進而導致三維積體電路產生損害，例如三維積體電路中的閘氧化層被擊穿，使得三維積體電路的可靠度下降，其中穿矽通孔又以後鑽孔(via last)製程或接合後鑽孔(via after bonding)製程受電漿蝕刻所產生的損害較為顯著。

本發明提供一種半導體結構，可具有較佳的可靠度。

本發明提供一種半導體結構的製造方法，可減少因電漿蝕刻產生的損害，進而提高半導體結構的可靠度。

本發明的半導體結構包括第一基板、堆疊結構以及至少一導電連接件。堆疊結構設置於第一基板上，其包括多個絕緣層以及與多個絕緣層交替堆疊的多個導電層。多個導電層中至少一個具有虛設結構。至少一導電連接件貫穿第一基板與堆疊結構中的多個絕緣層與多個導電層，且導電連接件的一端與虛設結構接觸。導電連接件的側壁具有凹凸形狀，導電連接件的側壁的凹處對應於多數個導電層的側壁，導電連接件的側壁的凸處對應於多數個絕緣層的側壁。

在本發明的一實施例中，上述的半導體結構還包括第二基板，設置於堆疊結構相對於第一基板的表面上。

在本發明的一實施例中，上述的虛設結構是浮動的（floating）。

在本發明的一實施例中，上述的第一基板包括第一隔離結構，且導電連接件貫穿第一隔離結構。

在本發明的一實施例中，上述的多個導電層包括多個開口，多個開口的位置彼此互相對應，且導電連接件設置於多個開口中，其中導電連接件的側壁與多個開口的側壁相接觸。

在本發明的一實施例中，上述的多數個開口具有不同寬度，其中越遠離第一基板的多數個開口的寬度越小。

在本發明的一實施例中，上述的每個所述開口包括圓形開口、矩形開口或是溝槽狀開口。

在本發明的一實施例中，上述的多個導電層中有二個以上具有虛設結構。

本發明的一種半導體結構的製造方法包括以下步驟。提供第一三維半導體元件，第一三維半導體元件包括第一基板以及第一堆疊結構。第一堆疊結構設置於第一基板上，其中第一堆疊結構包括交替堆疊的多個第一絕緣層以及多個第一導電層，所述多個第一導電層具有多個第一開口。提供第二三維半導體元件，第二三維半導體元件包括第二基板以及第二堆疊結構。第二堆疊結構設置於第二基板上，其中第二堆疊結構包括交替堆疊的多個第二絕緣層以及多個第二導電層，其中多個第二導電層中至少一個具有虛設結構，且多個第二導電層具有多個第二開口。之後，接合第一三維半導體元件與第二三維半導體元件，其中多個第二開口與多個第一開口的位置彼此互相對準。接著，以虛設結構作為中止層，進行電漿蝕刻，以於第一基板、第一堆疊結構與第二堆疊結構中形成貫穿第一基板、多個第一絕緣層、多個第一開口、多個第二絕緣層以及多個第二開口的第一通孔。然後，進行濕式蝕刻，除去第一通孔內的第一基板、多個第一絕緣層與多個第二絕緣層，直到暴露出部分多個第一導電層及部分多個第二導電層，以形成第二通孔。然後，於第二通孔中形成導電連接件，以與多個第一導電層及多個第二導電層電性連接。

在本發明的再一實施例中，進行上述的濕式蝕刻的步驟包括過度蝕刻多個第一絕緣層與多個第二絕緣層，以使第二通孔的最大寬度大於多個第一開口的最大寬度及多個第二開口的最大寬度。

在本發明的再一實施例中，上述的第一通孔的形狀與上述的第二通孔的形狀分別為柱狀或錐狀。

在本發明的再一實施例中，在第一三維半導體元件中，越遠離第一基板的多數個第一開口的寬度越小，在第二三維半導體元件中，越靠近第二基板的多數個第二開口的寬度越小。在接合第一三維半導體元件與第二三維半導體元件的期間，多數個第一開口的寬度及多數個第二開口的寬度以越遠離第一基板者的寬度越小的方式配置。

在本發明的再一實施例中，形成上述第一通孔的期間未露出多個第一導電層以及多個第二導電層。

在本發明的再一實施例中，進行上述濕式蝕刻的步驟包括使用第一蝕刻劑除去第一通孔內的第一基板，以及使用第二蝕刻劑除去第一通孔內的多個第一絕緣層與多個第二絕緣層。

在本發明的再一實施例中，於上述第二通孔中形成導電連接件之前，還包括於第二通孔中填入有機平坦層，且有機平坦層不覆蓋第一基板的側壁。之後，除去未被有機平坦層覆蓋的部分第一基板，以形成第三通孔，其中第三通孔與第二通孔重疊，第三通孔的寬度大於第二通孔的寬度。然後，於第一基板上及第三通孔的側壁形成鈍化層，並暴露出有機平坦層的表面。然後，移除有機平坦層，以暴露出部分虛設結構、部分多個第一導電層及部分多個第二導電層。

在本發明的再一實施例中，形成上述導電連接件於第二通孔中的步驟包括於第二通孔的表面共形地形成阻障層，以及於第二通孔內填入導電材料層。

本發明的另一種半導體結構的製造方法包括以下步驟。提供三維半導體元件於載板上，三維半導體元件包括基板以及堆疊結構。基板設置於載板上。堆疊結構設置於基板與載板之間，堆疊結構包括交替堆疊的多個絕緣層以及多個導電層，其中多個導電層中至少一個具有虛設結構，且多個導電層具有多個開口。然後，以虛設結構作為中止層，進行電漿蝕刻，以於基板與堆疊結構中形成貫穿基板、多個絕緣層以及多個開口的第一通孔。之後，進行濕式蝕刻，除去第一通孔內的基板與多個絕緣層，直到暴露出部分多個導電層，以形成第二通孔。然後，於第二通孔中形成導電連接件，以與多個導電層電性連接。

在本發明的另一實施例中，形成進行上述濕式蝕刻的步驟包括過度蝕刻多個絕緣層，以使第二通孔的最大寬度大於多個開口的最大寬度。

在本發明的另一實施例中，上述的第一通孔的形狀與上述的第二通孔的形狀分別為柱狀或錐狀。

在本發明的另一實施例中，在上述的三維半導體元件中，越遠離基板的多數個開口的寬度越小。

在本發明的另一實施例中，形成上述第一通孔的期間未露出多個導電層。

在本發明的另一實施例中，進行上述濕式蝕刻的步驟包括使用第一蝕刻劑除去第一通孔內的所述基板，以及使用第二蝕刻劑除去第一通孔內的多個絕緣層。

在本發明的另一實施例中，於上述第二通孔中形成導電連接件之前，還可包括於第二通孔中填入有機平坦層，且有機平坦層不覆蓋基板的側壁。之後，除去未被有機平坦層覆蓋的部分所述基板，以形成第三通孔，其中第三通孔與第二通孔重疊，第三通孔的寬度大於第二通孔的寬度。然後，於基板上及第三通孔的側壁形成鈍化層，並暴露出有機平坦層的表面。然後，移除有機平坦層，以暴露出部分虛設結構及部分多個導電層。

基於上述，本發明的半導體結構透過電漿蝕刻與濕式蝕刻形成與虛設結構接觸的導通連接件。由於通孔在電漿蝕刻的過程中僅有虛設結構被暴露出，導電層是透過濕式蝕刻被暴露出，以使後續形成的導電連接件的側壁具有凹凸形狀，且導電連接件的側壁的凹處對應於導電層的側壁，導電連接件的側壁的凸處對應於絕緣層的側壁。如此一來，可避免天線效應的產生，減少從前由電漿蝕刻形成導通孔的過程中因累積於導電層的強大電場造成半導體結構的損害，進而提高半導體結構的可靠度。

下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同的符號標示來說明。

此外，關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語，也就是指「包括但不限於」。

應當理解，儘管術語「第一」、「第二」、「第三」等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的「第一元件」、「部件」、「區域」、「層」、或「部分」可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。

另外，文中所提到的方向性用語，例如「上」、「下」等，僅是用以參考圖式的方向，並非用來限制本發明。

圖1A至圖1J是依照本發明第一實施例的一種半導體結構的製造流程的局部剖面示意圖。

請參照圖1A，提供第一三維半導體元件110及第二三維半導體元件120。第一三維半導體元件110包括第一基板112以及第一堆疊結構S11。第一基板112可以為矽基板，第一基板112中可以包括主動元件或被動元件(未繪示)，但本發明不以此為限。第一堆疊結構S11設置於第一基板112上，其包括交替堆疊的多個第一絕緣層114以及多個第一導電層116。圖1A中雖顯示一整塊的第一絕緣層114，但應知第一絕緣層114是多層的，並與多層的第一導電層116交替堆疊。多個第一絕緣層114的材料例如可為二氧化矽、有機高分子材料或其他合適的絕緣材料。多個第一導電層116的材料可為金屬材料(例如銅、鋁或其他合適金屬)以作為後續內部連線使用或可為多晶矽材料以作為閘極或其他半導體元件使用。多個第一導電層116具有多個第一開口OP1。

在本實施例中，多個第一開口OP1具有相同的寬度，且彼此互相對準，但本發明不以此為限。在其他實施例中，多個第一開口OP1可以具有不同的寬度，舉例來說，越遠離第一基板112的多個第一開口OP1的寬度可以越小。

在一些實施例中，第一堆疊結構S11還包括第一介電層118，設置於多個第一絕緣層114相對於第一基板112的表面上，可有益於後續第一三維半導體元件110及第二三維半導體元件120的接合。

在一些實施例中，第一基板112包括第一隔離結構ST1，以將第一基板112中的主動區隔開。

第二三維半導體元件120包括第二基板122以及第二堆疊結構S12。第二基板122可以為矽基板，第二基板122中可以包括主動元件或被動元件(未繪示)，但本發明不以此為限。第二堆疊結構S12設置於第二基板122上，其包括交替堆疊的多個第二絕緣層124以及多個第二導電層126。圖1A中雖顯示一整塊的第二絕緣層124，但應知第二絕緣層124是多層的，並與多層的第二導電層126交替堆疊。多個第二絕緣層124的材料例如可為二氧化矽、有機高分子材料或其他合適的絕緣材料。多個第二導電層126具有第二開口OP2及至少一虛設結構DM1。多個第二導電層126的材料可為金屬材料(例如銅、鋁或其他合適金屬)以作為後續內部連線使用或可為多晶矽材料以作為閘極或其他半導體元件使用。虛設結構DM1可與多個第二導電層126中的一層為相同模層。舉例來說，在本實施例中，虛設結構DM1與多個第二導電層126中的第二層M2為相同模層，但本發明不以此為限，虛設結構DM1可依需求設置於適當的膜層中。

在一些實施例中，虛設結構DM1為浮動的，其不與其他第二導電層126(例如第一層M1、第二層M2、第三層M3)電性連接。

在本實施例中，雖僅繪示一個第二開口OP2，但並非用以限定本發明，第二開口OP2的數量可以為多個，其可以類似於多個第一開口OP1的設置方式設置於多個第二導電層126中。多個第二開口OP2可以具有相同的寬度，且彼此互相對準，但本發明不以此為限。在其他實施例中，多個第二開口OP2可以具有不同的寬度，舉例來說，越靠近第二基板122的多個第二開口OP2的寬度可以越小。

在一些實施例中，第二堆疊結構S12還包括第二介電層128，設置於多個第二絕緣層124相對於第二基板122的表面上，可有益於後續第一三維半導體元件110及第二三維半導體元件120的接合。

在一些實施例中，第二基板122包括第二隔離結構ST2，以將第二基板122中的主動區隔開。

應理解，多個第一絕緣層114、多個第一導電層116、多個第二絕緣層124及多個第二導電層126的層數與配置可依實際需求調整，本發明不以此為限。第一開口OP1與第二開口OP2的數量也可依實際需求調整，本發明不以此為限。

請參照圖1B，接合第一三維半導體元件110與第二三維半導體元件120，其中第二開口OP2與多個第一開口OP1的位置彼此互相對準。舉例來說，將第二開口OP2與多個第一開口OP1的位置彼此互相對準，並透過第一介電層118與第二介電層128將第一三維半導體元件110與第二三維半導體元件120接合。

在一實施例中，在接合第一三維半導體元件110與第二三維半導體元件的期間120，多個第一開口OP1的寬度及第二開口OP2的寬度以越遠離第一基板112者的寬度越小的方式配置。

請繼續參照圖1B，薄化第一基板112。舉例來說，利用研磨或化學機械平坦化或濕蝕刻，對第一基板112進行減薄，但本發明不以此為限。在其他實施例中，第一基板112也可不進行薄化製程。

請參照圖1C，以虛設結構DM1作為中止層，進行電漿蝕刻，以於第一基板112、第一堆疊結構S11與第二堆疊結構S12中形成貫穿第一基板112、多個第一絕緣層114、多個第一開口OP1、多個第二絕緣層124以及第二開口OP2的第一通孔V1。舉例來說，先於第一基板112上形成罩幕層130，罩幕層130具有罩幕開口130a。之後，以罩幕層130作為罩幕，並以虛設結構DM1作為中止層，進行電漿蝕刻，以形成第一通孔V1。第一通孔V1貫穿第一基板112、多個第一絕緣層114、多個第一開口OP1、第一介電層118(如有)、第二介電層128(如有)、多個第二絕緣層124以及第二開口OP2，並暴露出虛設結構DM1，但未露出多個第一導電層116以及多個第二導電層126。也就是說，第一通孔V1的寬度W3小於多個第一開口OP1的寬度W1及第二開口OP2的寬度W2。由於電漿蝕刻過程中，僅暴露出虛設結構DM1，並未暴露出其他第一導電層116或第二導電層126，因此可減少天線效應的發生，降低第一三維半導體元件110與第二三維半導體元件120受損的風險，進而提高其可靠度。

在一些實施例中，第一通孔V1的形狀可以為柱狀或錐狀，本發明不以此為限。在一些實施例中，第一通孔V1還可貫穿第一隔離結構ST1。

請參照圖1D，進行濕式蝕刻，除去第一通孔V1內的第一基板112、多個第一絕緣層114與多個第二絕緣層124，直到暴露出部分多個第一導電層116及部分多個第二導電層126，以形成第二通孔V2。濕式蝕刻法例如是濕式浸潤(wet dip)蝕刻，可以透過多次濕式浸潤除去第一通孔V1內的第一基板112、多個第一絕緣層114、多個第二絕緣層124、第一介電層118(如有)及第二介電層128(如有)，直到暴露出部分多個第一導電層116及部分多個第二導電層126。舉例來說，可進行兩次濕式浸潤，先使用第一蝕刻劑除去第一通孔V1內的部分第一基板112，再使用第二蝕刻劑除去第一通孔V1內的部分多個第一絕緣層114、部分多個第二絕緣層124、部分第一介電層118(如有)及部分第二介電層128(如有)。第一蝕刻劑可以包括氫氧化四甲銨 (tetramethylammonium hydroxide，TMAH)、氨水(NH ₄OH)或其他用於濕式蝕刻矽的蝕刻劑。第二蝕刻劑可以包括氫氟酸(hydrofluoric acid ，HF)或其他用於濕式蝕刻氧化矽的蝕刻劑。

在一些實施例中，透過濕式蝕刻，過度蝕刻多個第一絕緣層114、多個第二絕緣層124、第一介電層118(如有)及第二介電層128(如有)，以使第二通孔V2的最大寬度W4大於多個第一開口OP1的寬度W1(繪示於圖1C)及第二開口OP2的寬度W2(繪示於圖1C)。在其他實施例中，若多個第一開口OP1及多個第二開口OP2分別具有不同寬度，第二通孔V2的最大寬度W4可以大於多個第一開口OP1的最大寬度W1及多個第二開口OP2的最大寬度W2。

在一些實施例中，第二通孔V2的形狀可以為柱狀或錐狀，本發明不以此為限。

請參照圖1E，移除罩幕層130，於第二通孔V2中填入有機平坦層140，有機平坦層140不覆蓋第一基板112的側壁。有機平坦層140例如可為有機樹脂、光阻或其他合適材料，本發明不以此為限。有機平坦層140不覆蓋第二通孔V2中暴露出的第一基板112，也就是說，有機平坦層140的頂面可大致與第一隔離結構ST1的頂面切齊或略低於第一隔離結構ST1的頂面。在其他實施例中，若第一基板112不包括第一隔離結構ST1，有機平坦層140的頂面可大致與多個第一絕緣層114的頂面切齊或略低於多個第一絕緣層114的頂面。

請參照圖1F，除去未被有機平坦層140覆蓋的部分第一基板112，以形成第三通孔V3。舉例來說，可利用等向性蝕刻(isotropic etching)或非等向性蝕刻(anisotropic etching)，除去部分第一基板112，以形成第三通孔V3。第三通孔V3與第二通孔V2重疊，且第三通孔V3的寬度W5大於第二通孔V2的寬度W4(繪示於圖1D)。

請參照圖1G及圖1H，於第一基板112上及第三通孔V3的側壁形成鈍化層150，並暴露出有機平坦層140的表面。舉例來說，如圖1G所示，可以利用沉積法，於第一基板112上及第三通孔V3中先共形地形成鈍化材料層150a。在一實施例中，鈍化材料層150a可透過沉積製程參數的調整，使在第一基板112上的鈍化材料層150a的厚度大於在第三通孔V3中的鈍化材料層150a的厚度。之後，如圖1H所示，除去部分鈍化材料層150a，以暴露出有機平坦層140的表面，進而形成鈍化層150，以保護第一基板112，並使第一基板112與後續形成於第三通孔V3中或者形成在第一基板112上的導電材料電性隔離。除去部分鈍化材料層150a的方法例如可以透過回蝕刻的方式將在第三通孔V3中的鈍化材料層150a去除，但本發明不以此為限。在其他實施例中，部分鈍化材料層150a也可以利用微影蝕刻法去除，例如在鈍化材料層150a上形成暴露出第三通孔V3內的部分鈍化材料層150a的光阻層(未繪示)，並以光阻層為罩幕蝕刻暴露出的鈍化材料層150a，直到露出有機平坦層140的表面而形成鈍化層150，之後再將光阻層移除。

請參照圖1I，移除第二通孔V2中的有機平坦層140，以暴露出部分虛設結構DM1、部分多個第一導電層116及部分多個第二導電層126。有機平坦層140可由灰化製程、蝕刻製程或其他適合的製程進行移除，本發明不以此為限。

請參照圖1J，於第二通孔V2(繪示於圖1I)中形成導電連接件160a，以與多個第一導電層116及多個第二導電層126電性連接。舉例來說，可於第二通孔V2的表面共形地形成阻障層162，並於阻障層162上形成導電材料層164，以形成與多個第一導電層116及多個第二導電層126電性連接的導電連接件160a。如此一來，第一三維半導體元件110可透過導電連接件160a與第二三維半導體元件120電性連接。阻障層162的材料例如可為鉭、氮化鉭、鈦、氮化鈦或其他合適材料，導電材料層164的材料例如可為銅、鎢或其他合適導電材料，本發明不以此為限。阻障層162與導電材料層164的形成方法可以為物理氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積法(ALD)，其中優選地，化學氣相沉積(CVD)或原子層沉積法(ALD)可使阻障層162較完整地覆蓋具有凹凸側壁的第二通孔V2表面，但本發明不以此為限。

在一些實施例中，阻障層162及導電材料層164還可延伸至鈍化層150的表面上，以作為內連線結構。在另外一些實施例中，亦可以配合化學機械平坦化移除鈍化層150上方的阻障層162及導電材料層164，之後再接續相關的內連線結構的製作。內連線結構可由既有製程製得，在此不再贅述。

在本實施例中，如圖1D所示的第二通孔V2是透過電漿蝕刻與濕式蝕刻形成的，電漿蝕刻的過程中僅有虛設結構DM1被暴露出，之後再透過濕式蝕刻將多個第一導電層116及多個第二導電層126暴露出，以與後續形成的導電連接件160a電性連接，因此第一導電層116及第二導電層126並不會遭受長時間的電漿轟擊，故可避免天線效應的產生，減少從前由電漿蝕刻形成導通孔的過程中，因累積於導電層的強大電場造成半導體元件的損害，進而提高半導體元件的可靠度。

經過上述製程後即可大致上完成本實施例半導體結構100A的製作。

因此，圖1J的半導體結構100A基本上包括第一基板112、堆疊結構S1以及導電連接件160a。堆疊結構S1設置於第一基板112上，其包括多個絕緣層DL以及與多個絕緣層DL交替堆疊的多個導電層ML。多個絕緣層DL包括多個第一絕緣層114、第一介電層118、第二介電層128及多個第二絕緣層124。多個導電層ML包括多個第一導電層116及多個第二導電層126，其中多個第二導電層126中具有一虛設結構DM1，也就是說，多個導電層ML中至少一個具有虛設結構DM1。導電連接件160a貫穿第一基板112與堆疊結構S1中的多個絕緣層DL與多個導電層ML，且導電連接件160a的一端與虛設結構DM1接觸。導電連接件160a的側壁具有凹凸形狀，導電連接件160a的側壁的凹處SW1可對應於多數個導電層ML的側壁，導電連接件160a的側壁的凸處SW2可對應於多數個絕緣層DL的側壁。

在本實施例中，導電連接件160a的形狀為柱狀，但本發明不以此為限。在其他實施例中，導電連接件160a的形狀可以為錐狀。

在一實施例中，多個導電層ML包括多個開口OP，例如包括第一開口OP1及第二開口OP2。多個開口OP的位置彼此互相對應，且導電連接件160a設置於多個開口OP中，其中導電連接件160a的側壁與多個開口OP的側壁相接觸。

圖2A是圖1J中導電層ML的一種局部上視示意圖。圖2B是圖1J中導電層ML的另一種局部上視示意圖。圖2C是圖1J中導電層ML的又一種局部上視示意圖。為了清楚示意，圖2A至圖2C僅繪示導電層及其開口，以表示導電層與其開口的關係。

請參照圖1J及圖2A至圖2C，每個開口OP可在連續的導電層ML中形成或是由不連續的導電層ML形成。舉例來說，如圖2A及2B所示，開口OP可以包括圓形開口或矩形開口，形成於連續的導電層ML中。由於連續的導電層ML與導電連接件160a的接觸面積較大，可以使電阻下降。在其他實施例中，如圖2C所示，開口OP可由不連續的導電層ML形成，例如開口OP是由導電層ML的第一部分P1與第二部分P2之間的間隔所構成的溝槽狀開口，其中第一部分P1與第二部分P2不相接觸。

在一實施例中，半導體結構100A還包括第二基板122，設置於堆疊結構S1相對於第一基板112的表面上。也就是說，堆疊結構S1位於第一基板112與第二基板122之間。

在一實施例中，第一基板112與第二基板122可分別包括第一隔離結構ST1與第二隔離結構ST2。導電連接件160a可貫穿第一隔離結構ST1。

在一實施例中，虛設結構DM1是浮動的。

由於半導體結構100A具有與虛設結構DM1接觸的導電連接件160a，且導電連接件160a的側壁具有凹凸形狀，導電連接件160a的側壁的凹處SW1可對應於多數個導電層ML的側壁，導電連接件160a的側壁的凸處SW2可對應於多數個絕緣層DL的側壁，可具有較佳的可靠度。

圖3是依照本發明第二實施例的一種半導體結構的局部剖面示意圖。圖3的剖面示意圖大致相似於圖1J的剖面示意圖，因此第二實施例中與第一實施例記載的相同構件可參照前述的相關內容，故第一與第二實施例中相同的配置，在此不再贅述。

在圖3中，本實施例之半導體結構100A’不同於第一實施例之處在於，半導體結構100A’的導電連接件160a’為錐狀，且多個導電層ML的多個開口OP具有不同寬度，其中越遠離第一基板112的多個開口OP的寬度越小。由於半導體結構100A’ 具有與虛設結構DM1接觸的導電連接件160a’，且導電連接件160a’的側壁具有凹凸形狀，導電連接件160a’的側壁的凹處SW1’可對應於多數個導電層ML的側壁，導電連接件160a’的側壁的凸處SW2’可對應於多數個絕緣層DL的側壁，可具有較佳的可靠度。

圖4是依照本發明第三實施例的一種半導體結構的局部剖面示意圖。圖4的剖面示意圖大致相似於圖1J的剖面示意圖，因此第三實施例中與第一實施例記載的相同構件可參照前述的相關內容，故第一與第三實施例中相同的配置，在此不再贅述。

在圖4中，本實施例之半導體結構100B不同於第一實施例之處在於，半導體結構100B包括兩個導電連接件160a、160b，多個第二導電層126中具有兩個虛設結構DM1、DM2，分別對應於導電連接件160a、160b。也就是說，導電連接件160a、160b分別貫穿第一基板112與堆疊結構S1中的多個絕緣層DL與多個導電層ML，且導電連接件160a的一端與虛設結構DM1接觸，導電連接件160b的一端與虛設結構DM2接觸。虛設結構DM1、DM2可以位於相同膜層或不同膜層，本發明不以此為限。導電連接件160a、160b可以在相同的製程過程中一同完成，可使製程簡化。圖5是依照本發明第四實施例的一種半導體結構的局部剖面示意圖。圖5的剖面示意圖大致相似於圖4的剖面示意圖，因此第四實施例中與第三實施例記載的相同構件可參照前述的相關內容，故第三與第四實施例中相同的配置，在此不再贅述。

在圖5中，本實施例之半導體結構100C不同於第三實施例之處在於，半導體結構100C包括三個導電連接件160a、160b、160c，多個第二導電層126中具有三個虛設結構DM1、DM2、DM3，分別對應於導電連接件160a、160b、160c。也就是說，導電連接件160a、160b、160c分別貫穿第一基板112與堆疊結構S1中的多個絕緣層DL與多個導電層ML，且導電連接件160a的一端與虛設結構DM1接觸，導電連接件160b的一端與虛設結構DM2接觸，導電連接件160c的一端與虛設結構DM3接觸。虛設結構DM1、DM2、DM3可以位於相同膜層或不同膜層，本發明不以此為限。導電連接件160a、160b、160c可以在相同的製程過程中一同完成，可使製程簡化。

在一實施例中，虛設結構DM3可以與多個第二導電層126中的閘極層位於相同膜層，也就是說，虛設結構DM3可被視為虛設閘極，但本發明不以此為限。

圖6A至圖6H是依照本發明第五實施例的一種半導體結構的部分製造流程的局部剖面示意圖。

請參照圖6A，提供三維半導體元件210於載板201上。載板201可為矽、玻璃、聚合物或其他適宜的材料所製成，本發明不以此為限，只要所述材料能夠承載在其之上所形成的三維半導體元件210且能夠承受後續的製程即可。三維半導體元件210包括基板212以及堆疊結構S2。基板212可以為矽基板，設置於載板201上。基板212中可以包括主動元件或被動元件，本發明不以此為限。堆疊結構S2設置於基板212與載板201之間，其包括交替堆疊的多個絕緣層214以及多個導電層216。圖6A中雖顯示一整塊的絕緣層214，但應知絕緣層214是多層的，並與多層的導電層216交替堆疊。多個絕緣層214的材料例如可為二氧化矽、有機高分子材料或其他合適的絕緣材料。多個導電層216具有多個開口OP’及至少一虛設結構DM1’。多個導電層216的材料可為金屬材料(例如銅、鋁或其他合適金屬)以作為後續內部連線使用或可為多晶矽材料以作為閘極或其他半導體元件使用。虛設結構DM1’可與多個導電層216中的一層為相同模層。舉例來說，在本實施例中，虛設結構DM1’與多個導電層216中的第一層M1’為相同模層，但本發明不以此為限，虛設結構DM1’可依需求設置於適當的膜層中。虛設結構DM1’為浮動的，其不與其他導電層216(例如第一層M1’、第二層M2’、第三層M3’)電性連接。

在本實施例中，多個開口OP’具有相同的寬度，且彼此互相對準，但本發明不以此為限。在其他實施例中，多個開口OP’可以具有不同的寬度，舉例來說，越遠離基板212的多個開口OP’的寬度可以越小。

在一些實施例中，堆疊結構S2還包括介電層218，設置於多個絕緣層214相對於基板212的表面上。三維半導體元件210可透過介電層218與載板201連接。

在一些實施例中，基板212包括隔離結構ST1’，以將基板212中的主動區隔開。

請繼續參照圖6A，以虛設結構DM1’作為中止層，進行電漿蝕刻，以於基板212與堆疊結構S2中形成貫穿基板212、多個絕緣層214以及多個開口OP’的第一通孔V1’。舉例來說，先於基板212上形成罩幕層230，罩幕層230具有罩幕開口230a。之後，以罩幕層230作為罩幕，並以虛設結構DM1’作為中止層，進行電漿蝕刻，以形成第一通孔V1’。第一通孔V1’貫穿基板212、多個絕緣層214以及多個開口OP’，並暴露出虛設結構DM1’，但未露出多個導電層216。也就是說，第一通孔V1’的寬度W2’小於多個開口OP’的寬度W1’。由於電漿蝕刻過程中，僅暴露出虛設結構DM1’，並未暴露出其他導電層216，因此可減少天線效應的發生，降低三維半導體元件210受損的風險，進而提高其可靠度。

而且，在本實施例中，基板212中有隔離結構ST1’，所以第一通孔V1’也可貫穿隔離結構ST1’。也就是說，基板212中如果沒有隔離結構ST1’或者要形成第一通孔V1’的部位沒有設置隔離結構ST1’，第一通孔V1’自然不會貫穿隔離結構。在一些實施例中，第一通孔V1’的形狀可以為柱狀或錐狀，本發明不以此為限。

請參照圖6B，進行濕式蝕刻，除去第一通孔V1’內的基板212與多個絕緣層214，直到暴露出部分多個導電層216，以形成第二通孔V2’。濕式蝕刻法例如是濕式浸潤(wet dip)蝕刻，可以透過多次濕式浸潤除去第一通孔V1’內的基板212與多個絕緣層214，直到暴露出部分多個導電層216。舉例來說，可進行兩次濕式浸潤，先使用第一蝕刻劑除去第一通孔V1’內的基板212，再使用第二蝕刻劑除去第一通孔V1’內的多個絕緣層214。第一蝕刻劑可以包括氫氧化四甲銨 (tetramethylammonium hydroxide，TMAH)、氨水(NH ₄OH)或其他用於濕式蝕刻矽的蝕刻劑。第二蝕刻劑可以包括氫氟酸(hydrofluoric acid ，HF)或其他用於濕式蝕刻氧化矽的蝕刻劑。

在一些實施例中，透過濕式蝕刻，過度蝕刻多個絕緣層214，以使第二通孔V2’的最大寬度W3’大於多個開口OP’的寬度W1’(繪示於圖6A)。在其他實施例中，若多個開口OP’具有不同寬度，第二通孔V2’的最大寬度W3’可以大於多個開口OP’的最大寬度W1’。

在一些實施例中，第二通孔V2’的形狀可以為柱狀或錐狀，本發明不以此為限。

請參照圖6C，移除罩幕層230，於第二通孔V2’中填入有機平坦層240，有機平坦層240不覆蓋基板212的側壁。有機平坦層240例如可為有機樹脂、光阻或其他合適材料，本發明不以此為限。有機平坦層240不覆蓋第二通孔V2’中暴露出的基板212，也就是說，有機平坦層240的頂面可大致與隔離結構ST1’的頂面切齊或略低於隔離結構ST1’的頂面。在其他實施例中，若基板212不包括隔離結構ST1’，有機平坦層240的頂面可大致與多個絕緣層214的頂面切齊或略低於多個絕緣層214的頂面。

請參照圖6D，除去未被有機平坦層240覆蓋的部分基板212，以形成第三通孔V3’。舉例來說，可利用等向性蝕刻(isotropic etching)或非等向性蝕刻(anisotropic etching)，除去部分基板212，以形成第三通孔V3’。第三通孔V3’與第二通孔V2’重疊，且第三通孔V3’的寬度W4’大於第二通孔V2’的寬度W3’ (繪示於圖5B)。

請參照圖6E及圖6F，於基板212上及第三通孔V3’的側壁形成鈍化層250，並暴露出有機平坦層240的表面。舉例來說，如圖6E所示，可以利用沉積法，於基板212上及第三通孔V3’中先共形地形成鈍化材料層250a。在一實施例中，鈍化材料層250a可透過沉積製程參數的調整，使在基板212上的鈍化材料層250a的厚度大於在第三通孔V3’中的鈍化材料層250a的厚度。之後，如圖6F所示，除去部分鈍化材料層250a，以暴露出有機平坦層240的表面，進而形成鈍化層250，以保護基板212並與後續形成於第三通孔V3’中或基板212上的導電材料隔離。除去部分鈍化材料層250a的方法例如可以透過回蝕刻的方式將在第三通孔V3’中的鈍化材料層250a去除，但本發明不以此為限。在其他實施例中，部分鈍化材料層250a也可以利用微影蝕刻法去除，例如在鈍化材料層250a上形成暴露出第三通孔V3’內的部分鈍化材料層250a的光阻層(未繪示)，並以光阻層為罩幕蝕刻暴露出的鈍化材料層250a，直到露出有機平坦層240的表面而形成鈍化層250，之後再將光阻層移除。

請參照圖6G，移除第二通孔V2’中的有機平坦層240，以暴露出部分虛設結構DM1’ 及部分多個導電層216。有機平坦層240可由灰化製程、蝕刻製程或其他適合的製程進行移除，本發明不以此為限。

請參照圖6H，於第二通孔V2’(繪示於圖6G)中形成導電連接件260a，以與多個導電層216電性連接。舉例來說，可於第二通孔V2’的表面共形地形成阻障層262，並於阻障層262上形成導電材料層264，以形成與多個導電層216電性連接的導電連接件260a。阻障層262的材料例如可為鉭、氮化鉭、鈦、氮化鈦或其他合適材料，導電材料層264的材料例如可為銅、鎢或其他合適導電材料，本發明不以此為限。阻障層262與導電材料層264的形成方法可以為物理氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積法(ALD)，其中優選地，化學氣相沉積(CVD)或原子層沉積法(ALD)可使阻障層262較完整地覆蓋具有凹凸側壁的第二通孔V2’表面，但本發明不以此為限。

在一些實施例中，阻障層262及導電材料層264還可延伸至鈍化層250的表面上，以作為內連線結構。在另外一些實施例中，亦可以配合化學機械平坦化移除鈍化層150上方的阻障層162及導電材料層164，之後再接續相關的內連線結構的製作。內連線結構可由既有製程製得，在此不再贅述。

在本實施例中，第二通孔V2’是透過電漿蝕刻與濕式蝕刻形成的，電漿蝕刻的過程中僅有虛設結構DM1’被暴露出，之後再透過濕式蝕刻將多個導電層216暴露出，以與後續形成的導電連接件260a電性連接，因此可降低天線效應的產生，減少從前由電漿蝕刻形成導通孔的過程中因累積於導電層的強大電場造成半導體結構的損害，進而提高半導體結構的可靠度。

經過上述製程後即可大致上完成本實施例半導體結構200的製作。

因此，圖6H的半導體結構200基本上包括基板212(也可稱為第一基板212)、堆疊結構S2以及導電連接件260a。堆疊結構S2設置於基板212上，其包括多個絕緣層DL’以及與多個絕緣層DL’交替堆疊的多個導電層ML’。多個絕緣層DL’包括多個絕緣層214及介電層218。多個導電層ML’包括多個導電層216，其中多個導電層216中具有一虛設結構DM1’，也就是說，多個導電層ML’中至少一個具有虛設結構DM1’。導電連接件260a貫穿基板212與堆疊結構S2中的多個絕緣層DL’與多個導電層ML’，且導電連接件260a的一端與虛設結構DM1’接觸。導電連接件260a的側壁具有凹凸形狀，導電連接件260a的側壁的凹處SW1”可對應於多數個導電層ML’的側壁，導電連接件260a的側壁的凸處SW2”可對應於多數個絕緣層DL’的側壁。

在本實施例中，導電連接件260a的形狀為柱狀，但本發明不以此為限。在其他實施例中，導電連接件260a的形狀可以為錐狀。在一實施例中，多個導電層ML’包括多個開口OP’，多個開口OP’的位置彼此互相對應，且導電連接件260a設置於多個開口OP’中，其中導電連接件260a的側壁與多個開口OP’的側壁相接觸。開口OP’可以包括圓形開口、矩形開口或是溝槽狀開口。開口OP’類似於圖2A至圖2C所繪示的開口OP，可參考圖2A至圖2C及其相關段落加以理解，於此不再贅述。

在一實施例中，多數個開口OP’可以具有不同寬度，其中越遠離基板212的多數個開口OP’的寬度越小。

在一實施例中，半導體結構200還包括載板201，設置於堆疊結構S2相對於基板212的表面上。也就是說，堆疊結構S2位於基板212與載板201之間。

在一實施例中，基板212可包括隔離結構ST1’，導電連接件260a可貫穿隔離結構ST1’。

在一實施例中，虛設結構DM1’是浮動的。

由於半導體結構200具有與虛設結構DM1’接觸的導電連接件260a，且導電連接件260a與每個導電層ML’接觸的部分側壁SW1”較導電連接件260a與每個絕緣層DL’接觸的部分側壁SW2”內縮，可具有較佳的可靠度。

綜上所述，本發明的半導體結構透過電漿蝕刻與濕式蝕刻形成與虛設結構接觸的導通連接件。由於通孔在電漿蝕刻的過程中僅有虛設結構被暴露出，導電層是透過濕式蝕刻被暴露出，以使後續形成的導電連接件與每個導電層接觸的部分側壁較導電連接件與每個絕緣層接觸的部分側壁內縮。如此一來，可降低天線效應的產生，減少從前由電漿蝕刻形成導通孔的過程中因累積於導電層的強大電場造成半導體結構的損害，進而提高半導體結構的可靠度。

100A、100A’、100B、100C、200:半導體結構 110:第一三維半導體元件 112:第一基板 114:第一絕緣層 116:第一導電層 118:第一介電層 120:第二三維半導體元件 122:第二基板 124:第二絕緣層 126:第二導電層 128:第二介電層 130、230:罩幕層 130a、230a:罩幕開口 140、240:有機平坦層 150、250:鈍化層 150a、250a:鈍化材料層 160a、160a’、160b、160c、260a:導電連接件 162、262:阻障層 164、264:導電材料層 201:載板 210:三維半導體元件 212:基板(第一基板) 214:絕緣層 216:導電層 218:介電層 DL、DL’:絕緣層 DM1、DM1’、DM2、DM3:虛設結構 ML、ML’:導電層 M1、M1’:第一層 M2、M2’:第二層 M3、M3’:第三層 OP、OP’:開口 OP1:第一開口 OP2:第二開口 P1:第一部分 P2:第二部分 S1、S2:堆疊結構 S11:第一堆疊結構 S12:第二堆疊結構 ST1’:隔離結構 ST1:第一隔離結構 ST2:第二隔離結構 SW1、SW2、SW1’、SW2’、SW1”、SW2”:側壁 V1、V1’:第一通孔 V2、V2’:第二通孔 V3、V3’:第三通孔 W1、W2、W3、W4、W5、W1’、W2’、W3’、W4’:寬度

圖1A至圖1J是依照本發明第一實施例的一種半導體結構的製造流程的局部剖面示意圖。 圖2A是圖1J的導電層的一種局部上視示意圖。 圖2B是圖1J的導電層的另一種局部上視示意圖。 圖2C是圖1J的導電層的又一種局部上視示意圖。 圖3是依照本發明第二實施例的一種半導體結構的局部剖面示意圖。 圖4是依照本發明第三實施例的一種半導體結構的局部剖面示意圖。 圖5是依照本發明第四實施例的一種半導體結構的局部剖面示意圖。 圖6A至圖6H是依照本發明第五實施例的一種半導體結構的部分製造流程的局部剖面示意圖。

100A:半導體結構

112:第一基板

114:第一絕緣層

116:第一導電層

118:第一介電層

122:第二基板

124:第二絕緣層

126:第二導電層

128:第二介電層

150:鈍化層

160a:導電連接件

162:阻障層

164:導電材料層

DL:絕緣層

DM1:虛設結構

ML:導電層

OP:開口

OP1:第一開口

OP2:第二開口

S1:堆疊結構

ST1:第一隔離結構

ST2:第二隔離結構

SW1、SW2:側壁

Claims (23)

1. 一種半導體結構，包括： 第一基板； 堆疊結構，設置於所述第一基板上，其中所述堆疊結構包括： 多數個絕緣層；以及 多數個導電層，與所述多數個絕緣層交替堆疊，其中所述多數個導電層中至少一個具有虛設結構；以及 至少一導電連接件，貫穿所述第一基板與所述堆疊結構中的所述多數個絕緣層與所述多數個導電層，且所述導電連接件的一端與所述虛設結構接觸，其中所述導電連接件的側壁具有凹凸形狀，所述導電連接件的所述側壁的凹處對應於所述多數個導電層的側壁，所述導電連接件的所述側壁的凸處對應於所述多數個絕緣層的側壁。
2. 如請求項1所述的半導體結構，更包括第二基板，設置於所述堆疊結構相對於所述第一基板的表面上。
3. 如請求項1所述的半導體結構，其中所述虛設結構是浮動的。
4. 如請求項1所述的半導體結構，其中所述第一基板包括第一隔離結構，且所述導電連接件貫穿所述第一隔離結構。
5. 如請求項1所述的半導體結構，其中所述多數個導電層包括多數個開口，所述多數個開口的位置彼此互相對應，且所述導電連接件設置於所述多數個開口中，其中所述導電連接件的所述側壁與所述多數個開口的側壁相接觸。
6. 如請求項5所述的半導體結構，其中所述多數個開口具有不同寬度，其中越遠離所述第一基板的所述多數個開口的寬度越小。
7. 如請求項5所述的半導體結構，其中每個所述開口包括圓形開口、矩形開口或是溝槽狀開口。
8. 如請求項1所述的半導體結構，其中所述多數個導電層中有二個以上具有所述虛設結構。
9. 一種半導體結構的製造方法，包括： 提供第一三維半導體元件，所述第一三維半導體元件包括： 第一基板；以及 第一堆疊結構，設置於所述第一基板上，其中所述第一堆疊結構包括交替堆疊的多數個第一絕緣層以及多數個第一導電層，其中所述多數個第一導電層具有多數個第一開口； 提供第二三維半導體元件，所述第二三維半導體元件包括： 第二基板；以及 第二堆疊結構，設置於所述第二基板上，其中所述第二堆疊結構包括交替堆疊的多數個第二絕緣層以及多數個第二導電層，其中所述多數個第二導電層中至少一個具有虛設結構，且所述多數個第二導電層具有多數個第二開口； 接合所述第一三維半導體元件與所述第二三維半導體元件，其中所述多數個第二開口與所述多數個第一開口的位置彼此互相對準； 以所述虛設結構作為中止層，進行電漿蝕刻，以於所述第一基板、所述第一堆疊結構與所述第二堆疊結構中形成貫穿所述第一基板、所述多數個第一絕緣層、所述多數個第一開口、所述多數個第二絕緣層以及所述多數個第二開口的第一通孔； 進行濕式蝕刻，除去所述第一通孔內的所述第一基板、所述多數個第一絕緣層與所述多數個第二絕緣層，直到暴露出部分所述多數個第一導電層及部分所述多數個第二導電層，以形成第二通孔；以及 於所述第二通孔中形成導電連接件，以與所述多數個第一導電層及所述多數個第二導電層電性連接。
10. 如請求項9所述的半導體結構的製造方法，其中進行所述濕式蝕刻的步驟包括過度蝕刻所述多數個第一絕緣層與所述多數個第二絕緣層，以使所述第二通孔的最大寬度大於所述多數個第一開口的最大寬度及所述多數個第二開口的最大寬度。
11. 如請求項10所述的半導體結構的製造方法，其中所述第一通孔的形狀與所述第二通孔的形狀分別為柱狀或錐狀。
12. 如請求項9所述的半導體結構的製造方法，其中： 在所述第一三維半導體元件中，越遠離所述第一基板的所述多數個第一開口的寬度越小； 在所述第二三維半導體元件中，越靠近所述第二基板的所述多數個第二開口的寬度越小；以及 在接合所述第一三維半導體元件與所述第二三維半導體元件的期間，所述多數個第一開口的寬度及所述多數個第二開口的寬度以越遠離所述第一基板者的寬度越小的方式配置。
13. 如請求項9所述的半導體結構的製造方法，其中形成所述第一通孔的期間未露出所述多數個第一導電層以及所述多數個第二導電層。
14. 如請求項9所述的半導體結構的製造方法，其中進行所述濕式蝕刻的步驟包括： 使用第一蝕刻劑除去所述第一通孔內的所述第一基板；以及 使用第二蝕刻劑除去所述第一通孔內的所述多數個第一絕緣層與所述多數個第二絕緣層。
15. 如請求項9所述的半導體結構的製造方法，其中於所述第二通孔中形成所述導電連接件之前，更包括： 於所述第二通孔中填入有機平坦層，且所述有機平坦層不覆蓋所述第一基板的側壁； 除去未被所述有機平坦層覆蓋的部分所述第一基板，以形成第三通孔，其中所述第三通孔與所述第二通孔重疊，所述第三通孔的寬度大於所述第二通孔的寬度； 於所述第一基板上及所述第三通孔的側壁形成鈍化層，並暴露出所述有機平坦層的表面；以及 移除所述有機平坦層，以暴露出部分所述虛設結構、部分所述多數個第一導電層及部分所述多數個第二導電層。
16. 如請求項9所述的半導體結構的製造方法，其中形成所述導電連接件於所述第二通孔中的步驟包括： 於所述第二通孔的表面共形地形成阻障層以及 於所述第二通孔內填入導電材料層。
17. 一種半導體結構的製造方法，包括： 提供三維半導體元件於載板上，所述三維半導體元件包括： 基板，設置於所述載板上；以及 堆疊結構，設置於所述基板與所述載板之間，所述堆疊結構包括；交替堆疊的多數個絕緣層以及多數個導電層，其中所述多數個導電層中至少一個具有虛設結構，且所述多數個導電層具有多數個開口； 以所述虛設結構作為中止層，進行電漿蝕刻，以於所述基板與所述堆疊結構中形成貫穿所述基板、所述多數個絕緣層以及所述多數個開口的第一通孔； 進行濕式蝕刻，除去所述第一通孔內的所述基板與所述多數個絕緣層，直到暴露出部分所述多數個導電層，以形成第二通孔；以及 於所述第二通孔中形成導電連接件，以與所述多數個導電層電性連接。
18. 如請求項17所述的半導體結構的製造方法，其中進行所述濕式蝕刻的步驟包括過度蝕刻所述多數個絕緣層，以使所述第二通孔的最大寬度大於所述多數個開口的最大寬度。
19. 如請求項17所述的半導體結構的製造方法，其中所述第一通孔的形狀與所述第二通孔的形狀分別為柱狀或錐狀。
20. 如請求項17所述的半導體結構的製造方法，其中在所述三維半導體元件中，越遠離所述基板的所述多數個開口的寬度越小。
21. 如請求項17所述的半導體結構的製造方法，其中形成所述第一通孔的期間未露出所述多數個導電層。
22. 如請求項17所述的半導體結構的製造方法，其中進行所述濕式蝕刻的步驟包括： 使用第一蝕刻劑除去所述第一通孔內的所述基板；以及 使用第二蝕刻劑除去所述第一通孔內的所述多數個絕緣層。
23. 如請求項17所述的半導體結構的製造方法，其中於所述第二通孔中形成所述導電連接件之前，更包括： 於所述第二通孔中填入有機平坦層，且所述有機平坦層不覆蓋所述基板的側壁； 除去未被所述有機平坦層覆蓋的部分所述基板，以形成第三通孔，其中所述第三通孔與所述第二通孔重疊，所述第三通孔的寬度大於所述第二通孔的寬度； 於所述基板上及所述第三通孔的側壁形成鈍化層，並暴露出所述有機平坦層的表面；以及 移除所述有機平坦層，以暴露出部分所述虛設結構及部分所述多數個導電層。

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