KR20110048194A - 듀얼 다마신 공정 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 듀얼 다마신 공정 방법은 반도체 기판 내의 하부 금속층 상에 하부 SiH4, 배선 절연막 및 상부 SiH4을 순차적으로 형성하여 금속간 물질층(IMD)을 형성하는 단계와, 금속간 물질층 상에 제1 포토레지스트, 하부 반사 방지 코팅막과 제2 포토레지스트를 순차적으로 증착하는 단계와, 제1 포토레지스트와 하부 반사 방지 코팅막을 식각하여 제1 포토레지스트 패턴을 형성하는 단계와, 제1 포토레지스트 패턴보다 좁은 너비의 제2 포토레지스트 패턴을 형성하는 단계와, 제1 포토레지스트 패턴을 마스크로 상기 금속간 물질층을 식각하여 제1 트렌치를 형성하는 단계와, 제2 포토레지스트 패턴을 마스크로 금속간 물질층의 상부 SiH4를 식각하여 제2 트렌치를 형성하는 단계 및 제1 및 제2 포토레지스트 패턴을 제거하고, 듀얼 다마신 구조를 형성하는 단계를 포함하는 것을 특징으로 한다.
다마신 공정, Developable BARC
Description
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 듀얼 다마신 공정 방법에 관한 것이다.
일반적으로, 반도체 산업이 초대규모 집적회로로 옮겨가면서 소자의 기하학적 형상이 서브-하프-마이크론(Sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다.
이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리(Cu) 박막은 알루미늄(Al)에 비해 녹는점이 높아 전기이동도(electro-migration;EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적회로에 유용한 상호연결 재료(interconnection material)로 사용되고 있다.
또한, 반도체 소자가 고집적화되고 기술이 발전되어 감에 따라 배선간의 기생 정전용량이 문제점으로 대두되고 있다. 기생 정전용량이 크게 되면, RC 시간이 지연되고 사용 전력량이 증가하며 상호 간섭에 의한 잡음 등이 일어나 소자의 고속화에 장애가 된다. 따라서 층간 절연막의 재료로 다공성 산화물과 같이 유전 상수 값이 3이하인 저유전 상수값(Low-k)을 갖는 절연물질이 사용되고 있다.
그런데, 구리와 저유전 상수값의 절연물질을 이용하여 배선공정을 진행함에 있어, 구리의 식각 특성이 매우 열악하여 이를 해결하고자 최근에는 듀얼 다마신 공정이 널리 적용되고 있다.
도 1a 내지 도 1e는 종래 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 통상의 방법으로 반도체 소자의 전단계 공정이 완료된 반도체 기판(10)에 제1절연막(미도시), 배리어 금속(12)을 포함하는 구리(14)가 적용되는 하부 금속을 형성한다.
도 1b에 도시된 바와 같이, 상기 하부금속을 포함하는 반도체 기판(10) 전면에 질화 실리콘막(SiN, 16)을 적층하고, 절연막으로 SiH4(18), FSG(20) 및 SiH4(22)를 순차적으로 적층한다. 다음, 상기 결과물 상에 포토 공정을 위한 제1 포토레지스트 패턴(24)을 도포한 후, 포토 공정을 통해 비아홀 영역을 형성한다.
도 1c에 도시된 바와 같이, 제1 포토레지스트 패턴(24)을 제거하고, 희생막을 도포한 후, 리세스(recess) 처리하여 금속 배선간 비아홀 내에만 희생막(28)이 잔존하도록 한다.
도 1d에 도시된 바와 같이, SiH4(22) 상에 반사방지막(30) 및 제2 포토레지스트 패턴(32)을 형성하고, 제2 포토레지스트 패턴(32)을 마스크로 하여 FSG(20) 및 SiH4(22)을 식각함으로써 트렌치 배선 영역을 형성한다.
도 1e에 도시된 바와 같이, 제2 포토레지스트 패턴(32), 비아홀 내에 잔존하는 희생막(28)을 제거하고, 배리어 금속(33)을 포함하는 구리(34)를 비아홀 영역 및 트렌치 배선 영역 내부에 충진한다.
구리(34)가 충진되면 최종적으로 화학적기계적연마(Chemical Mechanical Polishing:CMP)공정을 진행한다.
그러나, 이러한 종래의 듀얼 다마신 패턴 형성 방법은 공정 과정이 복잡하고 공정 시간이 오래 걸리는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 다마신 공정을 단순하게 하고, 공정 시간을 단축시키며 원가 절감에 유용한 듀얼 다마신 공정방법을 제공하는데 있다.
본 발명의 실시예에 따른 듀얼 다마신 공정 방법은 반도체 기판 내의 하부 금속층 상에 하부 SiH4, 배선 절연막 및 상부 SiH4을 순차적으로 형성하여 금속간 물질층(IMD)을 형성하는 단계와, 금속간 물질층 상에 제1 포토레지스트, 하부 반사 방지 코팅막 및 제2 포토레지스트를 순차적으로 증착하는 단계와, 제1 포토레지스트와 하부 반사 방지 코팅막을 식각하여 제1 포토레지스트 패턴을 형성하는 단계와, 제1 포토레지스트 패턴보다 좁은 너비의 제2 포토레지스트 패턴을 형성하는 단계와, 제1 포토레지스트 패턴을 마스크로 상기 금속간 물질층을 식각하여 제1 트렌치를 형성하는 단계와, 제2 포토레지스트 패턴을 마스크로 금속간 물질층의 상부 SiH4를 식각하여 제2 트렌치를 형성하는 단계 및 제1, 제2 포토레지스트 패턴을 제거하고, 듀얼 다마신 구조를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 듀얼 다마신 공정 방법은 동일한 성능을 구현하는 다마신 공정을 단순화시킬 수 있고, 공정 시간을 단축시키며, 원가 절감에 유용한 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2a 내지 도 2f를 참조하여 본 발명의 실시예에 따른 듀얼 다마신 공정 방법을 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 듀얼 다마신 공정 방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 통상의 방법으로 반도체 소자의 전단계 공정이 완료된 반도체 기판(100)에 제1절연막(미도시), 배리어 금속(102)을 포함하는 구리(110)를 도포하고, 반도체 기판 표면을 CMP 공정으로 평탄화함으로써 하부 금속을 형성한다.
도 2b에 도시된 바와 같이, 상기 하부금속을 포함하는 반도체 기판(100) 전면에 질화실리콘막 SiN(120)을 적층하고, 하부 SiH4(132)/배선 절연막(134)/상부SiH4(136)를 순차적으로 적층하여 IMD막(130)을 형성한다.
여기서, 배선 절연막(134)은 실리콘 산화막 및 저유전막(low-k) 중에서 선택된 적어도 한가지로 형성될 수 있으며, 예를 들면, 상기 실리콘 산화막은 MTO(Medium temperature CVD oxide), HTO(High temperature CVD oxide), TEOS(Tetra-Ethyl-Ortho-Silicate), PSG(Phosphorous silicate glass), BSG(Boron silicate glass) 및 BPSG(Boron-phosphorous silicate glass) 중의 한 가지를 이용할 수 있고, 상기 저유전막은 SiOC, Polyimide, Polyimide-F, Polyarylene ethers(PAE), Polyarylene ethers-F, Benzocyclobutene, Benzocyclobutene-F, Parylene F, Parylene N, Polynaphthalene F, Polynaphthalene N, Teflon-AF, Hydrocarbon-F, HSQ(Hydrogen silsesquioxane), Silica aerogel/xerogel, a-C:F(amorphos fluoro-carbon), MSQ(methyl silsesquioxane) 및 FSG(fluorinated silicate glass) 중의 한가지 일 수 있다.
도 2c에 도시된 바와 같이, IMD막(130) 상에 제1 포토레지스트(140)를 도포하고, 제1 포토레지스트(140) 상에 습식으로 현상가능한 하부 반사 방지 코팅막(wet developable BARC:wet developable Bottom Anti-Reflection Coating, 150)을 증착한다. 그리고, 하부 반사 방지 코팅막(150) 상에 제2 포토레지스트(160)를 도포한다.
도 2d에 도시된 바와 같이, 포토 공정을 통하여 제2 포토레지스트 패턴(160a)을 형성하는데 이때 제2 포토레지스트 패턴(160a)을 형성하는 식각 공정시 동시에 하부 반사 방지 코팅막(150)이 식각된다. 이후, 제1 포토레지스트 패턴(140a)을 형성하기 위해 다시 포토 공정을 진행한다.
도 2e에 도시된 바와 같이, 제1 포토레지스트 패턴(140a)을 마스크로 하여 IMD막(130)을 식각하여 제1 트랜치(170)를 먼저 형성하고 애싱/스트립 공정을 거친 후에, 제2 포토레지스트 패턴(160a)을 마스크로 상부 SiH4(136)를 식각하여 제2 트 랜치(180)를 형성한다.
이후, Wet 공정을 이용하여 제1 포토레지스트 패턴(140a) 및 제2 포토레지스트 패턴(160a)을 제거함으로써 듀얼 다마신을 위한 패턴이 형성된다.
도 2f에 도시된 바와 같이, 상기 완성된 듀얼 다마신 구조에 대해 습식 세정(cleaning) 작업을 실시하고, 노출된 전면에 금속장벽(Barrier Metal, 190)을 증착한다. 그리고, 구리(Cu)를 충진하고 후속 공정으로 화학적기계적연마(Chemical Mechanical Polishing:CMP) 과정을 통해 Cu 배선(200)을 형성한다.
결론적으로, 본 발명의 실시예에 따른 듀얼 다마신 공정 방법은, 제1 포토 레지스트 패턴을 마스크로 이용하여 제1 트렌치를 형성하고, 이어서 제2 포토레지스트 패턴을 마스크로 이용하여 제2 트렌치를 형성함으로써, 종래에 비하여 희생막형성 및 제거 공정을 생략할 수 있게 되므로, 다마신 공정을 단순화할 수 있으며, 공정 시간을 단축시키고 원가 절감에도 유용한 효과가 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변경 및 변형이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 도 1e는 종래 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 듀얼 다마신 공정 방법을 설명하기 위한 공정별 단면도.
Claims (5)
- 반도체 기판 내의 하부 금속층 상에 하부 SiH4, 배선 절연막 및 상부 SiH4을 순차적으로 형성하여 금속간 물질층(IMD)을 형성하는 단계;상기 금속간 물질층 상에 제1 포토레지스트, 하부 반사 방지 코팅막 및 제2 포토레지스트를 순차적으로 증착하는 단계;상기 제1 포토레지스트와 하부 반사 방지 코팅막을 식각하여 제1 포토레지스트 패턴을 형성하는 단계;상기 제1 포토레지스트 패턴보다 좁은 너비의 제2 포토레지스트 패턴을 형성하는 단계;상기 제1 포토레지스트 패턴을 마스크로 상기 금속간 물질층을 식각하여 제1 트렌치를 형성하는 단계;상기 제2 포토레지스트 패턴을 마스크로 상기 금속간 물질층의 상부 SiH4를 식각하여 제2 트렌치를 형성하는 단계; 및상기 제1, 제2 포토레지스트 패턴을 제거하고, 듀얼 다마신 구조를 형성하는 단계를 포함함을 특징으로 하는 듀얼 다마신 공정 방법.
- 제 1 항에 있어서,상기 하부 반사 방지 코팅막은 제1 포토레지스트 식각시 동시에 습식 식각으 로 식각되는 Developable BARC를 이용하는 것을 특징으로 하는 듀얼 다마신 공정 방법.
- 제 1 항에 있어서,상기 제2 트렌치는 상기 제1 트렌치의 너비보다 넓게 형성되는 것을 특징으로 하는 듀얼 다마신 공정 방법.
- 제 1 항에 있어서,상기 듀얼 다마신 구조에 대해 습식 세정 작업을 실시하는 단계;상기 반도체 기판 전면에 금속장벽을 증착하는 단계;상기 금속장벽 상에 구리를 충진하는 단계; 및상기 반도체 기판 전면을 CMP 공정을 통해 평탄화시키는 단계를 더 포함함을 특징으로 하는 듀얼 다마신 공정 방법.
- 제 1 항에 있어서,상기 배선 절연막은 SiOC, Polyimide, Polyimide-F, Polyarylene ethers(PAE), Polyarylene ethers-F, Benzocyclobutene, Benzocyclobutene-F, Parylene F, Parylene N, Polynaphthalene F, Polynaphthalene N, Teflon-AF, Hydrocarbon-F, HSQ(Hydrogen silsesquioxane), Silica aerogel/xerogel, a-C:F(amorphos fluoro-carbon), MSQ(methyl silsesquioxane) 및 FSG(fluorinated silicate glass) 중의 한가지로 형성하는 것을 특징으로 하는 듀얼 다마신 공정 방법.
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2009
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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