JP5387144B2 - 誤動作発生攻撃検出回路および集積回路 - Google Patents
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Description
本発明は、ＦＩＡ攻撃等を回避するための誤動作発生攻撃検出回路および集積回路に関するものである。
ＩＣカードでは、ホストコンピュータとデータのやり取りを行うとき、その過程でＩＣカードに格納されている秘密情報が漏れても問題を発生させないために、やり取りするデータには暗号化したデータを用いる。
この暗号化の方法として、現在最も多く用いられているのはＤＥＳ（Data Encryption Standard）である。ＤＥＳでは、データの暗号化にはＩＣカードの所有者とホストコンピュータが同じ鍵を所有し、データの送信側はデータをその鍵で暗号化して送信し、データの受信者は同じ鍵で復号化してメッセージを取り出す。
通信の過程で悪意の第三者が盗聴しても、鍵を有していない限りは復号化してメッセージを取り出すことは困難である。
また、暗号化・復号化の時に使う鍵は、ＩＣカード内のＥＥＰＲＯＭ等の不揮発性メモリに格納され、暗号化・復号化時にはＣＰＵを介さないで直接ＩＣカード内の暗号エンジンに転送される。
このような制御により、ＩＣカードの所有者やＩＣカードの開発エンジニアすら鍵データを取り出すことが不可能な構成を採ってセキュリティを保持している。
また、暗号化・復号化の時に使う鍵は、ＩＣカード内のＥＥＰＲＯＭ等の不揮発性メモリに格納され、暗号化・復号化時にはＣＰＵを介さないで直接ＩＣカード内の暗号エンジンに転送される。
このような制御により、ＩＣカードの所有者やＩＣカードの開発エンジニアすら鍵データを取り出すことが不可能な構成を採ってセキュリティを保持している。
しかし、ＩＣカードの消費電流を測定し、それに統計処理を施して鍵を取り出すという攻撃方法（ＤＰＡ：Differential Power Analysis）が P.Kocher らにより報告された。
この攻撃は、消費電流波形の統計処理で暗号鍵が取得できるという、非常に強力な攻撃方法で、様々な防御方法が提案されている。
この攻撃は、消費電流波形の統計処理で暗号鍵が取得できるという、非常に強力な攻撃方法で、様々な防御方法が提案されている。
そして、ＤＰＡ攻撃と並んで対策が要求される攻撃方法に、ＤＦＡ（Differential Fault Analysis）がある。
この攻撃方法は、モールドを除去したチップ（Chip）に対して、暗号演算を実行しつつレーザ（Laser）照射等を行って論理回路の出力変化やレジスタ（Register）のビット（bit）反転等を発生させる。
そして、その出力文の誤演算結果を正しい演算結果と比較して解析することにより、鍵データを取得する攻撃方法である。
この攻撃方法は、モールドを除去したチップ（Chip）に対して、暗号演算を実行しつつレーザ（Laser）照射等を行って論理回路の出力変化やレジスタ（Register）のビット（bit）反転等を発生させる。
そして、その出力文の誤演算結果を正しい演算結果と比較して解析することにより、鍵データを取得する攻撃方法である。
この攻撃を、ＣＰＵに対して行って秘密情報を取得する攻撃方法は、ＦＩＡ（ Fault Induction Attack ）と呼ばれ、これも脅威となる。
これは、ＣＰＵが命令実行中に、ＣＰＵブロック内のプログラムカウンタ（Program Counter）やレジスタおよび論理回路にレーザ照射を行ってこれらの値を変化させる。これにより、誤った命令の実行や誤った処理結果の生成等を引き起こし、これらを用いて機密データを取り出す攻撃である。
これは、ＣＰＵが命令実行中に、ＣＰＵブロック内のプログラムカウンタ（Program Counter）やレジスタおよび論理回路にレーザ照射を行ってこれらの値を変化させる。これにより、誤った命令の実行や誤った処理結果の生成等を引き起こし、これらを用いて機密データを取り出す攻撃である。
ここで、レーザ照射によって、論理回路の出力やレジスタ格納値が変化するメカニズムについて説明する。
［レーザ照射と内部光電効果による自由電子の発生］
現在、半導体で最も多く使われている材料は、シリコン（Ｓｉ）である。シリコンは、４本の結合手を持ち、隣接する４個のシリコンと共有結合する。
現在、半導体で最も多く使われている材料は、シリコン（Ｓｉ）である。シリコンは、４本の結合手を持ち、隣接する４個のシリコンと共有結合する。
ｎ型半導体は、たとえば図１（ａ）に示すように、この中に５本の結合手を持つ周期表で５族の不純物、たとえばリン（Ｐ）を微量加えたもので、このとき、リンの原子では共有結合に供さない１個の電子が余り、リン原子の周りを回っている。このとき、この電子にあるエネルギー以上の光が照射されると、電子は光のエネルギーを得てリン原子の束縛から離れて自由に移動できる“自由電子”になる。これを、“内部光電効果”と呼ぶ。
これを、図１（ｂ）のエネルギーバンド図に関連付けて説明する。
リン原子核の束縛を受けている電子のエネルギー準位は価電子帯（ Valence Band ）と呼ばれ、何らかのエネルギーを得てリン原子核の束縛から解放されて自由に動きまわれる電子のエネルギー準位は伝導帯（ Conduction Band ）と呼ばれる。そして、この２つのエネルギーの間は禁制帯と呼ばれ、そのエネルギー差はバンドギャップ（Ｅｇ）と呼ばれる。価電子帯の電子に光を照射して伝導帯に遷移させるためには、シリコンのバンドギャップ（約１．１ｅＶ）以上のエネルギーの光を照射する必要がある。
これを満たす光の波長λ[m]は、光の周波数をν[Hz]、光速をｃ[m/s]、プランク定数をｈ[J・s]とすると、次の（１）式により（２）式のようになる。
リン原子核の束縛を受けている電子のエネルギー準位は価電子帯（ Valence Band ）と呼ばれ、何らかのエネルギーを得てリン原子核の束縛から解放されて自由に動きまわれる電子のエネルギー準位は伝導帯（ Conduction Band ）と呼ばれる。そして、この２つのエネルギーの間は禁制帯と呼ばれ、そのエネルギー差はバンドギャップ（Ｅｇ）と呼ばれる。価電子帯の電子に光を照射して伝導帯に遷移させるためには、シリコンのバンドギャップ（約１．１ｅＶ）以上のエネルギーの光を照射する必要がある。
これを満たす光の波長λ[m]は、光の周波数をν[Hz]、光速をｃ[m/s]、プランク定数をｈ[J・s]とすると、次の（１）式により（２）式のようになる。
［数１］
Ｅg＜ｈν＝ｈｃ／λ ・・（１）
Ｅg＜ｈν＝ｈｃ／λ ・・（１）
［数２］
λ＜ｈｃ／Ｅg＝6.63×10-34×3.0×108／(1.1×1.6×10-19)≒1130×10-9 [m]＝1130[nm] ・・（２）
λ＜ｈｃ／Ｅg＝6.63×10-34×3.0×108／(1.1×1.6×10-19)≒1130×10-9 [m]＝1130[nm] ・・（２）
可視光の波長は（赤：780nm〜紫：380nm）であるため、可視光は全て含まれる。
レーザは、位相の揃った光であり、高いエネルギーを持つ。一方で、半導体チップは、たとえば５層のメタル配線層を配置し、その下にトランジスタが配置されている。
レーザは、位相の揃った光であり、高いエネルギーを持つ。一方で、半導体チップは、たとえば５層のメタル配線層を配置し、その下にトランジスタが配置されている。
レーザ光は、図２に示すように、メタル配線層（ＭＴ）に当たると反射する。
メタル配線層の隙間を通過した光は、直進・回折・下層のメタル間で反射をし、最終的に照射光の一部が複雑な経路を経てトランジスタＴｒに到達して内部光電効果により発生した自由電子で誤動作を発生させる。
設計者は、ＤＦＡ／ＦＩＡ攻撃を意識して、各層で信号配線の無い領域には遮光を目的としたダミーのメタルパターンを配置し、トランジスタ層への光の到達を極力防御しているが、完全には防御し切れない。
また、チップの裏面からのレーザ照射では、レーザ光の一定割合は裏面で反射されるが、一部はトランジスタ層へ到達して誤動作を発生させる。このバックサイドからの攻撃に対しては、配線層の工夫では対処できない。
メタル配線層の隙間を通過した光は、直進・回折・下層のメタル間で反射をし、最終的に照射光の一部が複雑な経路を経てトランジスタＴｒに到達して内部光電効果により発生した自由電子で誤動作を発生させる。
設計者は、ＤＦＡ／ＦＩＡ攻撃を意識して、各層で信号配線の無い領域には遮光を目的としたダミーのメタルパターンを配置し、トランジスタ層への光の到達を極力防御しているが、完全には防御し切れない。
また、チップの裏面からのレーザ照射では、レーザ光の一定割合は裏面で反射されるが、一部はトランジスタ層へ到達して誤動作を発生させる。このバックサイドからの攻撃に対しては、配線層の工夫では対処できない。
［レーザ照射による 論理回路の出力変化の原理］
たとえば、図３（ａ）に示すように、入力レベルがロー（Low）レベル、出力レベルがハイ（High）レベルのインバータ（Inverter）ＩＮＶに（２）式を満たす光が入射した場合、次のような現象となる。
インバータのＮＭＯＳトランジスタＮＴで内部光電効果により発生した自由電子が出力端に現われ、出力電圧を下げる作用を働く。
一方で、インバータＩＮＶの入力レベルはローレベルであるため、ＰＭＯＳトランジスタＰＴはＯＮしていて、出力端子の電圧が下がると、電源端子より電流を供給する。この結果、インバータＩＮＶの出力は、この２つの作用によって決まる電圧に保持される。この出力電圧は、レーザ光の照射が終わると、内部光電効果による自由電子の供給も止まるため、ＰＭＯＳトランジスタＰＴのＯＮ電流によりハイレベルに戻る。
たとえば、図３（ａ）に示すように、入力レベルがロー（Low）レベル、出力レベルがハイ（High）レベルのインバータ（Inverter）ＩＮＶに（２）式を満たす光が入射した場合、次のような現象となる。
インバータのＮＭＯＳトランジスタＮＴで内部光電効果により発生した自由電子が出力端に現われ、出力電圧を下げる作用を働く。
一方で、インバータＩＮＶの入力レベルはローレベルであるため、ＰＭＯＳトランジスタＰＴはＯＮしていて、出力端子の電圧が下がると、電源端子より電流を供給する。この結果、インバータＩＮＶの出力は、この２つの作用によって決まる電圧に保持される。この出力電圧は、レーザ光の照射が終わると、内部光電効果による自由電子の供給も止まるため、ＰＭＯＳトランジスタＰＴのＯＮ電流によりハイレベルに戻る。
レーザ光が照射されている期間に、このインバータＩＮＶの出力信号が入力されている回路で、この信号をローレベルと認識し、この先の信号パスにレジスタ回路が配置されていて、レーザ照射中にレジスタへのデータ取り込みが行われた場合、誤動作となる。
すなわち、この回路では誤データが取り込まれて、誤演算結果の出力や間違った制御を実行する。
すなわち、この回路では誤データが取り込まれて、誤演算結果の出力や間違った制御を実行する。
［レーザ照射によるレジスタビット反転の原理］
レジスタは、たとえば図４（ａ）に示すような構成を有している。このレジスタ回路は、インバータＩＮＶ１〜ＩＮＶ７、および転送ゲートＴＭ１〜ＴＭ４により構成されている。
なお、データ反転の説明は、最も簡単な図４（ｂ）に示すレジスタ回路に関連付けて行う。
レジスタは、たとえば図４（ａ）に示すような構成を有している。このレジスタ回路は、インバータＩＮＶ１〜ＩＮＶ７、および転送ゲートＴＭ１〜ＴＭ４により構成されている。
なお、データ反転の説明は、最も簡単な図４（ｂ）に示すレジスタ回路に関連付けて行う。
このレジスタ回路は、２つのインバータＩＮＶ１とＩＮＶ２で構成され、インバータ１の出力をインバータＩＮＶ２の入力に接続し、インバータＩＮＶ２の出力をインバータ１の入力に接続した構成を採っている。
インバータＩＮＶ１の出力がハイレベルのとき、インバータＩＮＶ２のＮＭＯＳトラジスＮＴ２がＯＮして、インバータＩＮＶ２の出力はローレベルとなり、インバータＩＮＶ１のゲートに入力される。
そして、インバータＩＮＶ１ではＰＭＯＳトランジスタＰＴ１がＯＮしてインバータＩＮＶ１はハイレベルを出力する。これにより、インバータＩＮＶ１の出力はハイレベル、インバータＩＮＶ２の出力はローレベルを安定的に保持する。
インバータＩＮＶ１の出力がハイレベルのとき、インバータＩＮＶ２のＮＭＯＳトラジスＮＴ２がＯＮして、インバータＩＮＶ２の出力はローレベルとなり、インバータＩＮＶ１のゲートに入力される。
そして、インバータＩＮＶ１ではＰＭＯＳトランジスタＰＴ１がＯＮしてインバータＩＮＶ１はハイレベルを出力する。これにより、インバータＩＮＶ１の出力はハイレベル、インバータＩＮＶ２の出力はローレベルを安定的に保持する。
このレジスタ回路にレーザ光が照射されたとき、通常２つのインバータＩＮＶ１、ＩＮＶ２は隣接して配置され、レーザ光のビーム径および散乱・回折を考慮した到達範囲はこれより十分に大きい。
このため、両方のインバータに照射されるか、共にされないかのどちらかになる。そして、レーザ光が照射された場合、両方のＮＭＯＳトランジスタＮＴ１，ＮＴ２で内部光電効果により自由電子が発生して出力端に供給される。
２個のインバータのうち、入力がローレベルで出力がハイレベルのインバータＩＮＶ１の出力は、前記論理回路の出力変化で説明したインバータと同じ動作が起こり、その出力は中間電位になって他方のインバータＩＮＶ２の入力に供給される。
インバータＩＮＶ２では、入力が中間電位になることにより、両方のトランジスタＰＴ２、ＮＴ２がＯＮ状態となり、さらにＮＭＯＳトランジスタＮＴ２で内部光電効果により自由電子も供給され、これらの作用のバランスする電圧に落ち着く。
そして、この出力の中間電位がインバータＩＮＶ１の入力に供給され、ＮＭＯＳトランジスタＮＴ１もＯＮするようになり、貫通電流とＮＭＯＳトランジスタＮＴ１の内部光電効果による自由電子の供給のバランスする電圧に落ち着く。
これにより、両方のインバータＩＮＶ１、ＩＮＶ２の入出力電圧はレーザ照射前の格納データに関係なく共に中間電位になる。
このため、両方のインバータに照射されるか、共にされないかのどちらかになる。そして、レーザ光が照射された場合、両方のＮＭＯＳトランジスタＮＴ１，ＮＴ２で内部光電効果により自由電子が発生して出力端に供給される。
２個のインバータのうち、入力がローレベルで出力がハイレベルのインバータＩＮＶ１の出力は、前記論理回路の出力変化で説明したインバータと同じ動作が起こり、その出力は中間電位になって他方のインバータＩＮＶ２の入力に供給される。
インバータＩＮＶ２では、入力が中間電位になることにより、両方のトランジスタＰＴ２、ＮＴ２がＯＮ状態となり、さらにＮＭＯＳトランジスタＮＴ２で内部光電効果により自由電子も供給され、これらの作用のバランスする電圧に落ち着く。
そして、この出力の中間電位がインバータＩＮＶ１の入力に供給され、ＮＭＯＳトランジスタＮＴ１もＯＮするようになり、貫通電流とＮＭＯＳトランジスタＮＴ１の内部光電効果による自由電子の供給のバランスする電圧に落ち着く。
これにより、両方のインバータＩＮＶ１、ＩＮＶ２の入出力電圧はレーザ照射前の格納データに関係なく共に中間電位になる。
レーザ照射が止まると、ＮＭＯＳトランジスタでの内部光電効果による自由電子の発生は止まる。そして、２つのインバータＩＮＶ１，ＩＮＶ２の入出力は共に中間電位である。しかしその微妙な電位差にポジティブフィードバックが働いて、一方はハイレベル、他方はローレベルに落ち着く。そして、照射前と異なる値の場合に、ＤＦＡ攻撃があったと認識されて、対応処理が行われる。照射前と同じ値の場合には、ＤＦＡ攻撃は無かったものとして通常の処理が行われる。
一方で、レーザ光のビーム径の外側でも、散乱や回折によってある程度の領域までレーザ光は届く。
しかし、ビーム径の数倍の領域ではその強度は弱くなり、レジスタ回路を構成するインバータのＮＭＯＳトランジスタに到達して、内部光電効果によって自由電子が発生しても、ＰＭＯＳトランジスタのＯＮ電流の方が大きくなる。その結果、インバータの出力端の電圧はローレベルに近い電圧に収束するようになる。この領域では、レーザ光は到達していても、その強度が弱いため、レジスタの格納データの反転は起こらない。
中間の領域では、ビームの中心からの距離の関数として状態は変化していく。
一方で、レーザ光のビーム径の外側でも、散乱や回折によってある程度の領域までレーザ光は届く。
しかし、ビーム径の数倍の領域ではその強度は弱くなり、レジスタ回路を構成するインバータのＮＭＯＳトランジスタに到達して、内部光電効果によって自由電子が発生しても、ＰＭＯＳトランジスタのＯＮ電流の方が大きくなる。その結果、インバータの出力端の電圧はローレベルに近い電圧に収束するようになる。この領域では、レーザ光は到達していても、その強度が弱いため、レジスタの格納データの反転は起こらない。
中間の領域では、ビームの中心からの距離の関数として状態は変化していく。
次に、この誤動作を利用して、暗号回路の鍵等のセキュア情報を取り出す攻撃方法を説明する。
攻撃は、たとえば図５に示す手順で行う。
攻撃は、たとえば図５に示す手順で行う。
ステップＳＴ１において、硝酸水にチップを入れて、モールドを溶かしてチップを取り出す。
ステップＳＴ２において、チップをたとえばセラミックパッケージにボンディングする。
ステップＳＴ３において、レーザ照射装置にチップをセットし、レーザビームが攻撃の開始位置になるようにセットする。
ステップＳＴ４において、ＣＰＵからチップに信号を与えつつ、レーザの照射位置をスキャンし、出力を取り込む。
そして、誤データの発生する箇所をピックアップする。
ステップＳＴ５において、ステップＳＴ４で誤動作が発生した箇所を、タイミングも考慮しつつ詳細に攻撃し、出力を取り込む。
そして、攻撃結果から、解析が可能なものを選択して解析する。
ステップＳＴ２において、チップをたとえばセラミックパッケージにボンディングする。
ステップＳＴ３において、レーザ照射装置にチップをセットし、レーザビームが攻撃の開始位置になるようにセットする。
ステップＳＴ４において、ＣＰＵからチップに信号を与えつつ、レーザの照射位置をスキャンし、出力を取り込む。
そして、誤データの発生する箇所をピックアップする。
ステップＳＴ５において、ステップＳＴ４で誤動作が発生した箇所を、タイミングも考慮しつつ詳細に攻撃し、出力を取り込む。
そして、攻撃結果から、解析が可能なものを選択して解析する。
たとえば、共通鍵暗号の１つであるＤＥＳ（Data Encryption Standard）暗号の演算中に、レーザ照射により演算データにビット反転等が発生すると、間違った演算結果が出力される。これを、同じ平文で通常演算した結果と比較して、その差異から鍵を取り出す（図６参照）。
Ｒレジスタの１ビットが反転すると、この誤データがＦ関数に入力されることにより、誤データのビット数は増加する。そして、この誤データビット数は、ラウンドを重ねる度に増加する。
一方で、ＤＦＡ攻撃を用いた解析の面からは、エラーのビット数は少ない方が好ましく、攻撃は最後のラウンドで、少数ビットのビット反転が望ましい。
理想的には、図６に示すように、最終ラウンドで、Ｒレジスタデータのみが反転している状況であれば確実にエラービットに対応するＳｕｂ Ｓｂｏｘの鍵は特定できる。実際には、攻撃結果がこのようになる可能性は非常に低いが、多数回の攻撃の中で１回でもこの状況が発生した場合には、それから対応する鍵が求まってしまう所がＤＦＡ攻撃の脅威である。
Ｒレジスタの１ビットが反転すると、この誤データがＦ関数に入力されることにより、誤データのビット数は増加する。そして、この誤データビット数は、ラウンドを重ねる度に増加する。
一方で、ＤＦＡ攻撃を用いた解析の面からは、エラーのビット数は少ない方が好ましく、攻撃は最後のラウンドで、少数ビットのビット反転が望ましい。
理想的には、図６に示すように、最終ラウンドで、Ｒレジスタデータのみが反転している状況であれば確実にエラービットに対応するＳｕｂ Ｓｂｏｘの鍵は特定できる。実際には、攻撃結果がこのようになる可能性は非常に低いが、多数回の攻撃の中で１回でもこの状況が発生した場合には、それから対応する鍵が求まってしまう所がＤＦＡ攻撃の脅威である。
また、図７（ａ）に示されるように、ＩＣ回路１０が、ＣＰＵ１１、マスクＲＯＭ（Mask ROM）１２、ＥＥＰＲＯＭ１３、ＲＡＭ１４、暗号回路１５、および入出力回路１６により構成されているものとする。また、図７（ｂ）に示すような暗号実行命令のサブルーチンがマスクＲＯＭ１２のＡ０００Ｈ番地から格納されているものとする。
この動作は、ＥＥＰＲＯＭ１３に格納されている暗号鍵“Key”とＲＡＭ１４に格納されている平文“Message”をＣＰＵ１１が内部レジスタＲｅｇＡ，Ｂを介して暗号回路１５内のレジスタにセットして暗号演算を実行する。そして、演算終了後に暗号文を取り出してレジスタＲｅｇＡを介して外部に出力する。
この動作は、ＥＥＰＲＯＭ１３に格納されている暗号鍵“Key”とＲＡＭ１４に格納されている平文“Message”をＣＰＵ１１が内部レジスタＲｅｇＡ，Ｂを介して暗号回路１５内のレジスタにセットして暗号演算を実行する。そして、演算終了後に暗号文を取り出してレジスタＲｅｇＡを介して外部に出力する。
このプログラムにおいて、プログラムカウンタＰ．Ｃ．がＡ００２番地になった時に、プログラムカウンタP.Ｃ.のビットｂ２にレーザ照射によるビット反転が起こり、プログラムカウンタＰ．Ｃ．がＡ００６番地に変化したとする。
Ａ００６番地の命令は、レジスタＲｅｇＡの格納データの外部への出力であり、本来は暗号文の出力を想定している。しかし、Ａ００１番地の命令実行後にＡ００６番地の命令実行を行う場合、レジスタＲｅｇＡの格納データは暗号鍵であり、これがＡ００６番地の命令実行によって外部に出力されてしまう。
これは、ＦＩＡ攻撃を説明するためのプログラム例である。もしこのようなプログラムで上記タイミングでＦＩＡ攻撃が成功した場合、攻撃者は暗号鍵を得てしまう。実際には、攻撃を考慮しつつプログラムを記述するので、このようなプログラムは考えられない。しかし、仮にこのプログラムが記述されている場合、この攻撃が起こる確率は極めて低いが、多数回の攻撃の中で一度でもこの攻撃が成功してしまうと鍵が取り出されてしまう点がＦＩＡ攻撃の脅威である。
Ａ００６番地の命令は、レジスタＲｅｇＡの格納データの外部への出力であり、本来は暗号文の出力を想定している。しかし、Ａ００１番地の命令実行後にＡ００６番地の命令実行を行う場合、レジスタＲｅｇＡの格納データは暗号鍵であり、これがＡ００６番地の命令実行によって外部に出力されてしまう。
これは、ＦＩＡ攻撃を説明するためのプログラム例である。もしこのようなプログラムで上記タイミングでＦＩＡ攻撃が成功した場合、攻撃者は暗号鍵を得てしまう。実際には、攻撃を考慮しつつプログラムを記述するので、このようなプログラムは考えられない。しかし、仮にこのプログラムが記述されている場合、この攻撃が起こる確率は極めて低いが、多数回の攻撃の中で一度でもこの攻撃が成功してしまうと鍵が取り出されてしまう点がＦＩＡ攻撃の脅威である。
この原理を用いた攻撃のうち、暗号へのＤＦＡ攻撃に対する対策としては、特許文献１〜４に記載された技術が提案されている。
特許文献１に記載された技術では、暗号回路を２個配置し、演算終了後に両演算結果を比較して攻撃の有無を検知する。同じ演算を２回行って結果を比較して攻撃の有無を検知する。
特許文献２に記載された技術では、暗号演算後に復号演算を行って、演算結果を平文と比較して攻撃の有無を検知する。
特許文献３に記載された技術では、暗号演算の中間値を保持し、暗号演算後復号化を途中まで実行し、中間値と比較して攻撃の有無を検知する。
特許文献４に記載された技術では、暗号演算の中間値を保持し、暗号演算後、中間値から再度暗号演算し、結果を比較して攻撃の有無を検知する。
特許文献２に記載された技術では、暗号演算後に復号演算を行って、演算結果を平文と比較して攻撃の有無を検知する。
特許文献３に記載された技術では、暗号演算の中間値を保持し、暗号演算後復号化を途中まで実行し、中間値と比較して攻撃の有無を検知する。
特許文献４に記載された技術では、暗号演算の中間値を保持し、暗号演算後、中間値から再度暗号演算し、結果を比較して攻撃の有無を検知する。
しかし、これらの対策は、暗号回路の回路規模および動作電流が２倍になる、演算時間が長くなる等のデメリットが生じる。また、ＣＰＵ等の暗号回路以外の回路への攻撃であるＦＩＡに対しても何らかの対策が必要となる。
本発明は、レーザ照射により、暗号回路やＣＰＵ等のセキュリティＬＳＩの構成要素の回路で、誤動作が発生する前に、確実にレーザ照射を検知して、ＤＦＡ，ＦＩＡ攻撃を回避することが可能な誤動作発生攻撃検出回路および集積回路を提供することにある。
本発明の第１の観点の誤動作発生攻撃検出回路は、光の照射を検知可能で、出力ノードのレベルが光照射によって変化し、光照射によって変化する上記出力ノードのレベルに応じた信号を出力する少なくとも１つのセンサ回路と、上記センサ回路の出力により、ハイレベルに相当する電圧とローレベルに相当する電圧との間の中間電圧を検出し検出信号を出力する検出回路と、を有し、上記センサ回路は、出力ノードからハイレベルの信号を出力するように入力が固定され、光の照射によって上記出力ノードのレベルが変化する論理回路と、上記論理回路の出力ノードのレベル変化に応じた信号を出力するトランジスタと、を含み、上記検出回路は、上記センサ回路の出力信号レベルがあらかじめ設定したレベルに達すると上記検出信号を出力する。
本発明の第２の観点の集積回路は、少なくとも制御系と、誤動作発生攻撃を検出する誤動作発生攻撃検出回路と、が集積され、上記誤動作発生攻撃検出回路は、光の照射を検知可能な少なくとも１つのセンサ回路と、上記センサ回路の出力により、ハイレベルに相当する電圧とローレベルに相当する電圧との間の中間電圧を検出し検出信号を出力する検出回路と、を有し、上記センサ回路は、出力ノードのレベルが光照射によって変化し、光照射によって変化する上記出力ノードのレベルに応じた信号を出力し、上記検出回路は、上記センサ回路の出力信号レベルがあらかじめ設定したレベルに達すると上記検出信号を上記制御系に出力し、上記制御系は、初期化時にフラグがセットされているか否かをチェックし、フラグがセットされていない場合には通常動作を行い、フラグがセットされている場合にはシステムリセットを実行する機能を有し、上記検出回路による検出信号を受けるとフラグをセットした後に所定の処理を行う。
本発明によれば、レーザ照射により、暗号回路やＣＰＵ等のセキュリティＬＳＩの構成要素の回路で、誤動作が発生する前に、確実にレーザ照射を検知して、ＤＦＡ，ＦＩＡ攻撃を回避することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
なお、説明は以下の順序で行う。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
本実施形態の誤動作発生攻撃検出回路（ＦＩＡまたはＤＦＡ検出回路）においては、基本的に、以下に示す特徴を有するように構成される。
ＤＦＡ／ＦＩＡを検出するためのセンサ回路と中間電圧検出回路により構成される専用回路を所定の間隔で配置し、対をなす両回路は、レーザ光の１ショットで同時に影響を受けない距離だけ離す。
論理回路およびレジスタ回路をＤＦＡ／ＦＩＡセンサとして所定の間隔で配置する。
電源投入時にレジスタを所定の値にセットし、この出力が変化した場合、所定の処理を行う。
ハイレベルを出力するように入力を固定した論理回路の出力を、中間電圧を検出する回路に入力する構成を採る。そして、この出力で中間電圧が検出されたら、所定の処理を行う。
ここで、中間電圧とは、ハイレベルに相当する電圧、たとえば電源電圧と、ローレベルに相当する電圧、たとえば基準電位（たとえばグランド電位）との間の電圧をいう。
ハイレベルを出力するように入力を固定した論理回路の電源部を、抵抗を介して電源端子に接続する構成を採り、その結線部または出力部を、中間電圧を検出する中間電圧検出回路に入力する構成を採る。
そして、この出力で中間電圧が検出されたら、所定の処理を行う。
レジスタの出力を、中間電圧を検出する回路に入力する構成を採り、電源投入時にレジスタを所定の値にセットする。そして、この出力で中間電圧が検出されたら、所定の処理を行う。
レジスタ回路の電源部を抵抗を介して電源端子に接続する構成を採り、その結線部または出力部を、中間電圧を検出する回路に入力する構成を採り、電源投入時にレジスタを所定の値にセットする。そして、この出力で貫通電流による中間電圧が検出されたら、所定の処理を行う。
電源投入時にレジスタを所定の値にセットし、この出力が変化した場合、所定の処理を行う。
ハイレベルを出力するように入力を固定した論理回路の出力を、中間電圧を検出する回路に入力する構成を採る。そして、この出力で中間電圧が検出されたら、所定の処理を行う。
ここで、中間電圧とは、ハイレベルに相当する電圧、たとえば電源電圧と、ローレベルに相当する電圧、たとえば基準電位（たとえばグランド電位）との間の電圧をいう。
ハイレベルを出力するように入力を固定した論理回路の電源部を、抵抗を介して電源端子に接続する構成を採り、その結線部または出力部を、中間電圧を検出する中間電圧検出回路に入力する構成を採る。
そして、この出力で中間電圧が検出されたら、所定の処理を行う。
レジスタの出力を、中間電圧を検出する回路に入力する構成を採り、電源投入時にレジスタを所定の値にセットする。そして、この出力で中間電圧が検出されたら、所定の処理を行う。
レジスタ回路の電源部を抵抗を介して電源端子に接続する構成を採り、その結線部または出力部を、中間電圧を検出する回路に入力する構成を採り、電源投入時にレジスタを所定の値にセットする。そして、この出力で貫通電流による中間電圧が検出されたら、所定の処理を行う。
複数のセンサ回路の出力を接続して１個の中間電圧を検出する回路に入力する構成を採る。
ｎ＋拡散とｐ−ｗｅｌｌ（またはｐ基盤）で構成される光電変換素子としてのフォトダイオード（Photo Diode：ＰＤ）と数個のトランジスタで光センサを構成し、これを所定の間隔で配置する。
ダイオードの逆方向リークを考慮し、所定の時間間隔でフォトダイオードのカソードを正の電圧に充電する。
フォトダイオードで構成されるセンサ回路の出力電圧を基準電圧と比較し、低い場合は、攻撃があったものとして所定の処理を行う。
基準電圧は、事前評価において、レジスタとフォトダイオードで構成される光センサ回路にレーザ光を照射して、フォトダイオードで構成される光センサ回路が必ず先に検出する電圧を選択する。
フォトダイオードで構成されるセンサ回路の出力信号をプルダウン（Pull Down）し、この電圧がハイレベルの場合は、攻撃があったものとして所定の処理を行う。
複数のフォトダイオードで構成されるセンサ回路の出力を結線し、同時にプルダウンする。この出力電圧がハイレベルの場合は、攻撃があったものとして所定の処理を行う。
ダイオードの逆方向リークを考慮し、所定の時間間隔でフォトダイオードのカソードを正の電圧に充電する。
フォトダイオードで構成されるセンサ回路の出力電圧を基準電圧と比較し、低い場合は、攻撃があったものとして所定の処理を行う。
基準電圧は、事前評価において、レジスタとフォトダイオードで構成される光センサ回路にレーザ光を照射して、フォトダイオードで構成される光センサ回路が必ず先に検出する電圧を選択する。
フォトダイオードで構成されるセンサ回路の出力信号をプルダウン（Pull Down）し、この電圧がハイレベルの場合は、攻撃があったものとして所定の処理を行う。
複数のフォトダイオードで構成されるセンサ回路の出力を結線し、同時にプルダウンする。この出力電圧がハイレベルの場合は、攻撃があったものとして所定の処理を行う。
ＬＳＩ内にフラグビットを配置し、ＣＰＵは、電源投入時にそのフラグをチェックし、フラグがセットされていない場合は通常動作を行い、フラグがセットされている場合はシステムリセットを実行する仕様とする。そして、ＦＩＡ検出回路で攻撃が検出された場合、このフラグをセットした後に所定の処理を行う仕様とする。
フラグビットには、不揮発性メモリ内の指定されたビットを用いる。
フラグビットには、インフューズを用いる。
ＦＩＡ検出回路としては、前記のフォトダイオードを用いたセンサ回路を用いる。
フラグビットには、不揮発性メモリ内の指定されたビットを用いる。
フラグビットには、インフューズを用いる。
ＦＩＡ検出回路としては、前記のフォトダイオードを用いたセンサ回路を用いる。
以下、上記構成を採用した各実施形態について説明する。
＜１．第１の実施形態＞
図８は、本発明の第１の実施形態に係るＦＩＡ検出回路の構成例を示す図である。
図９（ａ），（ｂ）、および図１０は、ＦＩＡ検出回路のセンサ回路と検出回路の配置例を示す図である。
図８は、本発明の第１の実施形態に係るＦＩＡ検出回路の構成例を示す図である。
図９（ａ），（ｂ）、および図１０は、ＦＩＡ検出回路のセンサ回路と検出回路の配置例を示す図である。
本第１の実施形態に係るＦＩＡ検出回路１００は、センサ回路１１０および中間電圧検出回路（単に検出回路というときもある）１２０を有する。
ＦＩＡ攻撃のＦＩＡ検出回路１００を、図９（ａ），（ｂ）、および図１０に示すように、センサ回路１１０と中間電圧検出回路１２０に分け、１回のレーザ照射で到達する領域の直径以上離して配置する。
このように、ＦＩＡ検出回路１００は、センサ回路１１０と検出回路１２０を分け、レーザビームの１ショットに両方が同時に含まれないように配置する。
その接続方法は、図９（ａ），（ｂ）、および図１０に示すような方法が採用可能である。
図９（ａ）の例では、１つの中間電圧検出回路１２０に１個のセンサ回路１１０を接続する。
図９（ｂ）の例では、１つの中間電圧検出回路１２０に２個のセンサ回路１１０を接続する。
図１０の例では、１つの中間電圧検出回路１２０に３個のセンサ回路１１０を接続する。
図示していないが、１つの中間電圧検出回路１２０に４個以上のセンサ回路１１０を接続する構成も採用することが可能である。
これにより、センサ回路１１０がレーザ照射により検出レベルに達しているとき、中間電圧検出回路１２０は誤動作せず、確実にレーザ照射を検出でき、攻撃を受けた場合の所定の処理が実行できる。
このように、ＦＩＡ検出回路１００は、センサ回路１１０と検出回路１２０を分け、レーザビームの１ショットに両方が同時に含まれないように配置する。
その接続方法は、図９（ａ），（ｂ）、および図１０に示すような方法が採用可能である。
図９（ａ）の例では、１つの中間電圧検出回路１２０に１個のセンサ回路１１０を接続する。
図９（ｂ）の例では、１つの中間電圧検出回路１２０に２個のセンサ回路１１０を接続する。
図１０の例では、１つの中間電圧検出回路１２０に３個のセンサ回路１１０を接続する。
図示していないが、１つの中間電圧検出回路１２０に４個以上のセンサ回路１１０を接続する構成も採用することが可能である。
これにより、センサ回路１１０がレーザ照射により検出レベルに達しているとき、中間電圧検出回路１２０は誤動作せず、確実にレーザ照射を検出でき、攻撃を受けた場合の所定の処理が実行できる。
センサ回路１１０は、電源ＶＣＣと基準電位ＶＳＳとの間にＰＭＯＳトランジスタＰＴ１１１およびＮＭＯＳトランジスタＮＴ１１１が直列に接続されたインバータ１１１、およびオープンドレイン（Open Drain）のＰＭＯＳトランジスタＰＴ１１２を有する。
インバータ１１１は論理回路を形成する。また、基準電位ＶＳＳは、たとえばグランドＧＮＤである。
ＰＭＯＳトランジスタＰＴ１１１およびＮＭＯＳトランジスタＮＴ１１１のゲートは、基準電位であるグランドＧＮＤに接続されている。
これにより、論理回路を形成するインバータ１１１は、ハイレベルを出力ノードから出力するように構成されている。
また、ＰＭＯＳトランジスタＰＴ１１２は、通常のＰＭＯＳトランジスタより、チャネル幅（Ｗ）が大きく設定されている。
インバータ１１１は論理回路を形成する。また、基準電位ＶＳＳは、たとえばグランドＧＮＤである。
ＰＭＯＳトランジスタＰＴ１１１およびＮＭＯＳトランジスタＮＴ１１１のゲートは、基準電位であるグランドＧＮＤに接続されている。
これにより、論理回路を形成するインバータ１１１は、ハイレベルを出力ノードから出力するように構成されている。
また、ＰＭＯＳトランジスタＰＴ１１２は、通常のＰＭＯＳトランジスタより、チャネル幅（Ｗ）が大きく設定されている。
中間電圧検出回路１２０は、Ｄ型フリップフロップ（ＤＦＦ）回路１２１、およびチャネル長（Ｌ長）の長いＮＭＯＳトランジスタＮＴ１２１を有する。
ＤＦＦ回路１２１のＤ入力は電源ＶＣＣに接続され、クロック端子がセンサ回路１１０のＰＭＯＳトランジスタＰＴ１１２のドレイン側に接続されている。
ＤＦＦ回路１２１のＤ入力は電源ＶＣＣに接続され、クロック端子がセンサ回路１１０のＰＭＯＳトランジスタＰＴ１１２のドレイン側に接続されている。
このように、センサ回路１１０は、入力をローレベルとしたインバータ１１１を用い、その出力をオープンドレインのＰＭＯＳトランジスタＰＴ１１２のゲートに入力した構成を有する。
そして、中間電圧検出回路１２０は、ＤＦＦ回路１２１と、プルダウン（Pull Down）抵抗として用いている、たとえばＬ長の大きいＮＭＯＳトランジスタＮＴ１２１が入力線に接続された構成を採っている。
そして、中間電圧検出回路１２０は、ＤＦＦ回路１２１と、プルダウン（Pull Down）抵抗として用いている、たとえばＬ長の大きいＮＭＯＳトランジスタＮＴ１２１が入力線に接続された構成を採っている。
図１１は、本実施形態に係るＦＩＡ検出回路１００が採用される集積回路（ＩＣ回路）の構成例を示す図である。
このＩＣ回路２００は、ＦＩＡ検出回路１００、並びに、制御系であるＣＰＵ２１０、マスクＲＯＭ（Mask ROM）２２０、ＥＥＰＲＯＭ２３０、ＲＡＭ２４０、暗号回路２５０、および入出力回路２６０を有する。
このＩＣ回路２００の基本的な構成および機能は、ＦＩＡ検出回路１００を有する以外は、図７（ａ）のＩＣ回路と同様である。したがって、その詳細は省略する。
このＩＣ回路２００の基本的な構成および機能は、ＦＩＡ検出回路１００を有する以外は、図７（ａ）のＩＣ回路と同様である。したがって、その詳細は省略する。
図１２は、図８の回路の動作タイミングを示す図である。
ＦＩＡ検出回路１００の動作は、まず、たとえばＣＰＵ２１０の初期化時にＤＦＦ回路１２１をクリアしておく。
これにより、中間電圧検出回路１２０の出力信号“ＳＦＩＡ”はローレベルとなる。
一方で、センサ回路１１０では、インバータ１１１はハイレベルの信号を出力し、これがゲートに入力されるＰＭＯＳトランジスタＰＴ１１２はＯＦＦ状態で、出力はハイインピーダンス（High Impedance）状態である。
中間電圧検出回路１２０のプルダウンＮＭＯＳトランジスタＮＴ１２１によってＤＦＦ回路１２１へのクロック入力信号“Ｓｉｇ２”はローレベルに保持されている。
これにより、中間電圧検出回路１２０の出力信号“ＳＦＩＡ”はローレベルとなる。
一方で、センサ回路１１０では、インバータ１１１はハイレベルの信号を出力し、これがゲートに入力されるＰＭＯＳトランジスタＰＴ１１２はＯＦＦ状態で、出力はハイインピーダンス（High Impedance）状態である。
中間電圧検出回路１２０のプルダウンＮＭＯＳトランジスタＮＴ１２１によってＤＦＦ回路１２１へのクロック入力信号“Ｓｉｇ２”はローレベルに保持されている。
この状態で、センサ回路１１０のインバータ１１１にレーザ光が照射され、ＮＭＯＳトランジスタＮＴ１１１のドレイン端で内部光電効果により発生した自由電子によって信号線“Ｓｉｇ１”の電圧レベルが下げられたとき、次のようになる。
この電圧レベルがＰＭＯＳトランジスタＰＴ１１１の閾値をＶｔｈｐとしたとき、（VCC−Vthp）以下に下がったとき、出力のＰＭＯＳトランジスタＰＴ１１２はＯＮし、クロック入力信号“Ｓｉｇ２”の電圧は上昇する。
そして、ＤＦＦ回路１２１のクロック入力の閾値より上昇した場合には、ＤＦＦ回路１２１の“Ｄ”入力、すなわち電源ＶＣＣレベルの信号がＤＦＦ回路１２１に取り込まれる。
その結果、出力信号“ＳＦＩＡ”はハイレベルに変化し、ＣＰＵ２１０に対してＦＩＡ攻撃の検出を知らせる。
内部光電効果によって発生した自由電子が少なければ、センサ回路１１０出力のＰＭＯＳトランジスタＰＴ１１２はＯＮしないか、ＯＮしてもそのＯＮ電流は小さい。
したがって、クロック入力信号“Ｓｉｇ２”はＤＦＦ回路１２１のクロック入力の閾値以上には上がらず、出力信号“ＳＦＩＡ”はローレベルのまま変化しない。
この電圧レベルがＰＭＯＳトランジスタＰＴ１１１の閾値をＶｔｈｐとしたとき、（VCC−Vthp）以下に下がったとき、出力のＰＭＯＳトランジスタＰＴ１１２はＯＮし、クロック入力信号“Ｓｉｇ２”の電圧は上昇する。
そして、ＤＦＦ回路１２１のクロック入力の閾値より上昇した場合には、ＤＦＦ回路１２１の“Ｄ”入力、すなわち電源ＶＣＣレベルの信号がＤＦＦ回路１２１に取り込まれる。
その結果、出力信号“ＳＦＩＡ”はハイレベルに変化し、ＣＰＵ２１０に対してＦＩＡ攻撃の検出を知らせる。
内部光電効果によって発生した自由電子が少なければ、センサ回路１１０出力のＰＭＯＳトランジスタＰＴ１１２はＯＮしないか、ＯＮしてもそのＯＮ電流は小さい。
したがって、クロック入力信号“Ｓｉｇ２”はＤＦＦ回路１２１のクロック入力の閾値以上には上がらず、出力信号“ＳＦＩＡ”はローレベルのまま変化しない。
中間電圧検出回路１２０のみにレーザ光が照射された場合、ＤＦＦ回路１２１内で内部光電効果により出力信号“ＳＦＩＡ”がハイレベルに反転して、ＣＰＵ２１０に対してＦＩＡ攻撃の検出を知らせても、これは一般的な光センサと同じで問題ない。
また、この中間電圧検出回路１２０は、隣接して別の検出回路につながるセンサ回路１１０が配置されることを想定している。
このため、ここでのレーザ光の照射は、この中間電圧検出回路１２０で認識されなくても、隣接して配置されているセンサ回路１１０につながる中間電圧検出回路１２０で、攻撃は認識される。
また、この中間電圧検出回路１２０は、隣接して別の検出回路につながるセンサ回路１１０が配置されることを想定している。
このため、ここでのレーザ光の照射は、この中間電圧検出回路１２０で認識されなくても、隣接して配置されているセンサ回路１１０につながる中間電圧検出回路１２０で、攻撃は認識される。
次に、このセンサ回路１１０を複数個配置し、その出力を結線してＤＦＦ回路１２１のクロック入力信号“Ｓｉｇ２”とするＦＩＡエリア検出回路の構成について説明する。
図１３は、本第１の実施形態に係るＦＩＡエリア検出回路の構成例を示す図である。
図１３のＦＩＡエリア検出回路１００Ａは、例としてｎ個のセンサ回路１１０−１，１１０−２，・・１１０−ｎを有する場合を示している。
図１４は、プルダウントランジスタの静特性を示す図である。
図１４は、プルダウントランジスタの静特性を示す図である。
この場合、プルダウン抵抗として用いているＮＭＯＳトランジスタＮＴ１２１に流れる電流は、接続されているセンサ回路１１１−１〜１１１−ｎの電流の合計となり、クロック入力信号“Ｓｉｇ２”の電圧は合計の電流値に比例して高くなる。
仮にセンサ回路１個の電流は小さくてＤＦＦ回路１２１のクロック入力の閾値を超えないレベルでも、１回の照射で複数個が同時に照射され、これが同じ検出回路に接続されている場合は次のようになる可能性がある。
すなわち、図１４に示すように、その合計電流でクロック入力信号“Ｓｉｇ２”の電圧レベルは高くなり、ＤＦＦ回路１２１をセットできるようになる可能性がある。
この場合、ＦＩＡの感度が向上したのと等価になる。
仮にセンサ回路１個の電流は小さくてＤＦＦ回路１２１のクロック入力の閾値を超えないレベルでも、１回の照射で複数個が同時に照射され、これが同じ検出回路に接続されている場合は次のようになる可能性がある。
すなわち、図１４に示すように、その合計電流でクロック入力信号“Ｓｉｇ２”の電圧レベルは高くなり、ＤＦＦ回路１２１をセットできるようになる可能性がある。
この場合、ＦＩＡの感度が向上したのと等価になる。
図１５（ａ）および（ｂ）は、本第１の実施形態に係るセンサ回路の他の構成例を示す図である。
感度を向上させる別の方法として、センサ回路に図１５（ａ）および（ｂ）に示すような構成を用いる方法を採用することが可能である。
図１５（ａ），（ｂ）のセンサ回路１１０Ａ，１１０Ｂは、図８のセンサ回路１１０に対して、電源側にゲートを接地したＬ長の大きいチャネル抵抗の高いＰＭＯＳトランジスタＰＴ１１３を挿入した構成を有する。
出力のＰＭＯＳトランジスタＰＴ１１２のゲートは、図１５（ａ）のセンサ回路１１０Ａでは、追加したＰＭＯＳトランジスタＰＴ１１３のドレインとＰＭＯＳトランジスタＰＴ１１１のソースの接続点に接続されている。
図１５（ｂ）のセンサ回路１１０Ｂでは、出力のＰＭＯＳトランジスタＰＴ１１２のゲートは、ＰＭＯＳトランジスタＰＴ１１１のドレインとＮＭＯＳトランジスタＮＴ１１１のドレイン同士の接続点であるインバータ１１１の出力ノードに接続されている。
出力のＰＭＯＳトランジスタＰＴ１１２のゲートは、図１５（ａ）のセンサ回路１１０Ａでは、追加したＰＭＯＳトランジスタＰＴ１１３のドレインとＰＭＯＳトランジスタＰＴ１１１のソースの接続点に接続されている。
図１５（ｂ）のセンサ回路１１０Ｂでは、出力のＰＭＯＳトランジスタＰＴ１１２のゲートは、ＰＭＯＳトランジスタＰＴ１１１のドレインとＮＭＯＳトランジスタＮＴ１１１のドレイン同士の接続点であるインバータ１１１の出力ノードに接続されている。
この場合、入力はローレベルであるため、２つのＰＭＯＳトランジスタＰＴ１１１、ＰＴ１１３はＯＮ、ＮＭＯＳトランジスタＮＴ１１１はＯＦＦ状態となっている。
通常動作時は、電流は流れないため、各出力ノードは電源ＶＣＣレベルになり、信号“Ｓｉｇ１”がゲートに入力されるＰＭＯＳトランジスタＰＴ１１２はＯＦＦし、問題ない。
このセンサ回路１１０Ａにレーザ光が照射された場合、内部光電効果によって発生した自由電子が流れ、信号“Ｓｉｇ１”の電圧レベルは降下する。そして、その電圧がオープンドレインの出力ＰＭＯＳトランジスタＰＴ１１２の閾値Ｖｔｈｐより低下した場合、出力ＰＭＯＳトランジスタＰＴ１１２はＯＮする。
追加したＰＭＯＳトランジスタＰＴ１１３のＬ長が十分大きい場合、図１６に示すように、信号“Ｓｉｇ１”の電圧は図８の“Ｓｉｇ1”電圧より低くなり、出力のＰＭＯＳトランジスタＰＴ１１２の電流は大きくなる。
この結果、中間電圧検出回路１２０のＮＭＯＳトランジスタＮＴ１２１のドレイン電圧は図８の場合に比べて高くなり、検出感度は上がったことになる。
通常動作時は、電流は流れないため、各出力ノードは電源ＶＣＣレベルになり、信号“Ｓｉｇ１”がゲートに入力されるＰＭＯＳトランジスタＰＴ１１２はＯＦＦし、問題ない。
このセンサ回路１１０Ａにレーザ光が照射された場合、内部光電効果によって発生した自由電子が流れ、信号“Ｓｉｇ１”の電圧レベルは降下する。そして、その電圧がオープンドレインの出力ＰＭＯＳトランジスタＰＴ１１２の閾値Ｖｔｈｐより低下した場合、出力ＰＭＯＳトランジスタＰＴ１１２はＯＮする。
追加したＰＭＯＳトランジスタＰＴ１１３のＬ長が十分大きい場合、図１６に示すように、信号“Ｓｉｇ１”の電圧は図８の“Ｓｉｇ1”電圧より低くなり、出力のＰＭＯＳトランジスタＰＴ１１２の電流は大きくなる。
この結果、中間電圧検出回路１２０のＮＭＯＳトランジスタＮＴ１２１のドレイン電圧は図８の場合に比べて高くなり、検出感度は上がったことになる。
図１７は、図１５のセンサ回路を採用したＦＩＡエリア検出回路の構成例を示す図である。
このＦＩＡエリア検出回路１００Ｂにおいては、図１５（ｂ）のセンサ回路１１０Ｂを採用しており、図１３の構成に対して感度が更に上がる。
図１８は、本第１の実施形態に係るＦＩＡ検出回路の他の構成例を示す図である。
図１９は、図１８の動作タイミングを示す図である。
図１９は、図１８の動作タイミングを示す図である。
図１８のＦＩＡ検出回路１００Ｃと図８の検出回路１００と異なる点は以下のとおりである。
図１８のＦＩＡ検出回路１００Ｃは、センサ回路１００Ｃが、論理回路としてインバータ１１１が、レジスタ（ラッチ）１１２に置き換えられている。
レジスタ１１２は、２つのＣＭＯＳインバータ１１１Ｃ−１と１１１Ｃ−２の入出力同士を交差結合して構成される。
インバータ１１１Ｃ−１は、電源ＶＣＣと基準電位ＶＳＳとの間にＰＭＯＳトランジスタＰＴ１１１−１およびＮＭＯＳトランジスタＮＴ１１１−１が直列に接続され、そのドレイン同士の接続点により出力ノードＮＤ１１１が形成されている。
インバータ１１１Ｃ−２は、電源ＶＣＣと基準電位ＶＳＳとの間にＰＭＯＳトランジスタＰＴ１１１−２およびＮＭＯＳトランジスタＮＴ１１１−２が直列に接続され、そのドレイン同士の接続点により出力ノードＮＤ１１２が形成されている。
インバータ１１１Ｃ−１の出力ノードＮＤ１１１がインバータ１１１Ｃ−２の入力であるＰＭＯＳトランジスタＰＴ１１１−２およびＮＭＯＳトランジスタＮＴ１１１−２のゲート、並びに、出力のＰＭＯＳトランジスタＰＴ１１２のゲートに接続されている。
インバータ１１１Ｃ−２の出力ノードＮＤ１１２がインバータ１１１Ｃ−１の入力であるＰＭＯＳトランジスタＰＴ１１１−１およびＮＭＯＳトランジスタＮＴ１１１−１のゲートに接続されている。
図１８のＦＩＡ検出回路１００Ｃは、センサ回路１００Ｃが、論理回路としてインバータ１１１が、レジスタ（ラッチ）１１２に置き換えられている。
レジスタ１１２は、２つのＣＭＯＳインバータ１１１Ｃ−１と１１１Ｃ−２の入出力同士を交差結合して構成される。
インバータ１１１Ｃ−１は、電源ＶＣＣと基準電位ＶＳＳとの間にＰＭＯＳトランジスタＰＴ１１１−１およびＮＭＯＳトランジスタＮＴ１１１−１が直列に接続され、そのドレイン同士の接続点により出力ノードＮＤ１１１が形成されている。
インバータ１１１Ｃ−２は、電源ＶＣＣと基準電位ＶＳＳとの間にＰＭＯＳトランジスタＰＴ１１１−２およびＮＭＯＳトランジスタＮＴ１１１−２が直列に接続され、そのドレイン同士の接続点により出力ノードＮＤ１１２が形成されている。
インバータ１１１Ｃ−１の出力ノードＮＤ１１１がインバータ１１１Ｃ−２の入力であるＰＭＯＳトランジスタＰＴ１１１−２およびＮＭＯＳトランジスタＮＴ１１１−２のゲート、並びに、出力のＰＭＯＳトランジスタＰＴ１１２のゲートに接続されている。
インバータ１１１Ｃ−２の出力ノードＮＤ１１２がインバータ１１１Ｃ−１の入力であるＰＭＯＳトランジスタＰＴ１１１−１およびＮＭＯＳトランジスタＮＴ１１１−１のゲートに接続されている。
このように、レジスタをセンサとして用いる場合は、図８のインバータ１１１をレジスタ１１２に置き換えた形になり、レジスタ１１２の格納値はＣＰＵ２１０の初期化時に“１”をセットする。
これで、通常使用時は、オープンドレインの出力ＰＭＯＳトランジスタＰＴ１１２のゲートにはレジスタ１１２の出力信号“Ｓｉｇ１”から電源ＶＣＣレベルが供給されてＯＦＦ状態となる。これにより、中間電圧検出回路１２０側ではプルダウンのＮＭＯＳトランジスタＮＴ１２１によりＤＦＦ回路１２１のクロック入力はローレベルに保持される。
これで、通常使用時は、オープンドレインの出力ＰＭＯＳトランジスタＰＴ１１２のゲートにはレジスタ１１２の出力信号“Ｓｉｇ１”から電源ＶＣＣレベルが供給されてＯＦＦ状態となる。これにより、中間電圧検出回路１２０側ではプルダウンのＮＭＯＳトランジスタＮＴ１２１によりＤＦＦ回路１２１のクロック入力はローレベルに保持される。
センサ回路１１０Ｃにレーザ光が照射された場合、インバータ１１１Ｃ−１のＮＭＯＳトランジスタＮＴ１１１−１で内部光電効果により発生した自由電子によりインバータ１１１Ｃ−１で電流が流れる。
その結果、出力ノードＮＤ１１１の信号“Ｓｉｇ１”の電圧は降下して中間電圧になる。
出力ノードＮＤ１１１の中間電圧はインバータ１１１Ｃ−２の入力に印加される。
インバータ１１１Ｃ−２では内部光電効果による自由電子の他にＰＭＯＳトランジスタＰＴ１１１−２およびＮＭＯＳトランジスタＮＴ１１１−２がＯＮし、出力ノードＮＤ１１２に中間電圧を発生する。
そして、この中間電圧がインバータ１１１Ｃ−１の入力に印加され、インバータ１１１Ｃ−１においても自由電子の他にＰＭＯＳトランジスタＰＴ１１１−１およびＮＭＯＳトランジスタＮＴ１１１−１の両方がＯＮする。
この状態では、照射前の保持データに関わらず両方の出力はほぼ同じ中間電位になる。
その結果、出力ノードＮＤ１１１の信号“Ｓｉｇ１”の電圧は降下して中間電圧になる。
出力ノードＮＤ１１１の中間電圧はインバータ１１１Ｃ−２の入力に印加される。
インバータ１１１Ｃ−２では内部光電効果による自由電子の他にＰＭＯＳトランジスタＰＴ１１１−２およびＮＭＯＳトランジスタＮＴ１１１−２がＯＮし、出力ノードＮＤ１１２に中間電圧を発生する。
そして、この中間電圧がインバータ１１１Ｃ−１の入力に印加され、インバータ１１１Ｃ−１においても自由電子の他にＰＭＯＳトランジスタＰＴ１１１−１およびＮＭＯＳトランジスタＮＴ１１１−１の両方がＯＮする。
この状態では、照射前の保持データに関わらず両方の出力はほぼ同じ中間電位になる。
インバータ１１１Ｃ−１の出力の中間電圧は、インバータ１１１Ｃ−１の入力が中間電位になっている分だけ、レジスタではなくインバータ１１１を用いた図８の場合より低くなっている。
これにより、オープンドレインのＰＭＯＳトランジスタＰＴ１１２の電流は大きくなり、中間電圧検出回路１２０のＮＭＯＳトランジスタＮＴ１２１のドレイン・ソース間電圧Ｖｄｓが大きくなることにより、信号“Ｓｉｇ２”のレベルが高くなる。
そして、信号“Ｓｉｇ２”の電圧がＤＦＦ回路１２１のクロック入力の閾値より大きければ、出力信号“ＳＦＩＡ”はハイレベルになる。
これにより、オープンドレインのＰＭＯＳトランジスタＰＴ１１２の電流は大きくなり、中間電圧検出回路１２０のＮＭＯＳトランジスタＮＴ１２１のドレイン・ソース間電圧Ｖｄｓが大きくなることにより、信号“Ｓｉｇ２”のレベルが高くなる。
そして、信号“Ｓｉｇ２”の電圧がＤＦＦ回路１２１のクロック入力の閾値より大きければ、出力信号“ＳＦＩＡ”はハイレベルになる。
図２０は、図１８のセンサ回路を採用したＦＩＡエリア検出回路の構成例を示す図である。
このように、このセンサ回路１１０Ｃを複数個配置し、その出力を結線してＤＦＦ回路１２１のクロック入力信号“Ｓｉｇ２”とするＦＩＡエリア検出回路１００Ｄを構成することができる。
図２０のＦＩＡエリア検出回路１００Ｄは、例としてｎ個のセンサ回路１１０Ｃ−１，１１０Ｃ−２，・・１１０Ｃ−ｎを有する場合を示している。
図２０のＦＩＡエリア検出回路１００Ｄは、例としてｎ個のセンサ回路１１０Ｃ−１，１１０Ｃ−２，・・１１０Ｃ−ｎを有する場合を示している。
この場合、ＰＭＯＳトランジスタＰＴ１１２の電流の合計が大きくなるに従って中間電圧検出回路１２０のＮＭＯＳトランジスタＮＴ１２１のドレイン電圧は大きくなる。
したがって、１回のレーザ照射で、個々のセンサ回路に到達する光量は小さくても、ＤＦＦ回路１２１のクロック入力の閾値を越えてＤＦＦ回路１２１の出力をハイレベルとすることが可能となり、感度は上がる。
したがって、１回のレーザ照射で、個々のセンサ回路に到達する光量は小さくても、ＤＦＦ回路１２１のクロック入力の閾値を越えてＤＦＦ回路１２１の出力をハイレベルとすることが可能となり、感度は上がる。
図２１（ａ）および（ｂ）は、本第１の実施形態に係る図１８のセンサ回路の他の構成例を示す図である。
感度を向上させる別の方法として、センサ回路に図２１（ａ）および（ｂ）に示すような構成を用いる方法がある。
図２１（ａ）、（ｂ）のセンサ回路１１０Ｄ，１１０Ｅは、図１８のセンサ回路１１０Ｃに対して、電源側にゲートを接地したＬ長の大きいチャネル抵抗の高いＰＭＯＳトランジスタＰＴ１１３Ｃを挿入した構成を有する。
出力ＰＭＯＳトランジスタＰＴ１１２のゲートは、図２１（ａ）のセンサ回路１１０Ｄでは、追加したＰＭＯＳトランジスタＰＴ１１３ＣのドレインとＰＭＯＳトランジスタＰＴ１１１−１，ＰＴ１１１−２のソースに接続されている。
図２１（ｂ）のセンサ回路１１０Ｅでは、出力ＰＭＯＳトランジスタＰＴ１１２のゲートは、ＰＭＯＳトランジスタＰＴ１１１のドレインとＮＭＯＳトランジスタＮＴ１１１のドレイン同士の接続点である出力ノードＮＤ１１１に接続されている。
出力ＰＭＯＳトランジスタＰＴ１１２のゲートは、図２１（ａ）のセンサ回路１１０Ｄでは、追加したＰＭＯＳトランジスタＰＴ１１３ＣのドレインとＰＭＯＳトランジスタＰＴ１１１−１，ＰＴ１１１−２のソースに接続されている。
図２１（ｂ）のセンサ回路１１０Ｅでは、出力ＰＭＯＳトランジスタＰＴ１１２のゲートは、ＰＭＯＳトランジスタＰＴ１１１のドレインとＮＭＯＳトランジスタＮＴ１１１のドレイン同士の接続点である出力ノードＮＤ１１１に接続されている。
図２１（ａ），（ｂ）のセンサ回路１１０Ｄ，１１０Ｅに置き換えた構成を採れば、感度は向上する。
通常使用時は、レジスタ１１２の格納値はＣＰＵ２１０の初期化時にハイレベルにセットするだけで、その後はレジスタ１１２の値は変化しないため、出力の信号“Ｓｉｇ１”はＶＣＣレベルを出力する。その結果、オープンドレインのＰＭＯＳトランジスタＰＴ１１２はＯＦＦ状態で問題ない。
このレジスタ１１２にレーザ光が照射されると、図１８の動作説明の通り、インバータ１１１Ｃ−１，１１１Ｃ−２の両入力は中間電位となって両出力トランジスタで貫通電流が流れ、信号“Ｓｉｇ１”の電圧は降下する。
両方のインバータ１１１Ｃ−１，１１１Ｃ−２の入力が中間電位となって両方の出力に貫通電流が流れる分だけ、図１５のインバータ１１１にＰＭＯＳトランジスタ１１３を付加した構成より電流は多くなり、信号“Ｓｉｇ１”の電圧降下は大きくなる。
その結果、オープンドレインのＰＭＯＳトランジスタＰＴ１１２の電流は多くなり、図１５の構成を用いた場合より信号“Ｓｉｇ２” の電圧は高くなってＤＦＦ回路１２１のクロック入力の閾値を超える可能性が高くなる。
通常使用時は、レジスタ１１２の格納値はＣＰＵ２１０の初期化時にハイレベルにセットするだけで、その後はレジスタ１１２の値は変化しないため、出力の信号“Ｓｉｇ１”はＶＣＣレベルを出力する。その結果、オープンドレインのＰＭＯＳトランジスタＰＴ１１２はＯＦＦ状態で問題ない。
このレジスタ１１２にレーザ光が照射されると、図１８の動作説明の通り、インバータ１１１Ｃ−１，１１１Ｃ−２の両入力は中間電位となって両出力トランジスタで貫通電流が流れ、信号“Ｓｉｇ１”の電圧は降下する。
両方のインバータ１１１Ｃ−１，１１１Ｃ−２の入力が中間電位となって両方の出力に貫通電流が流れる分だけ、図１５のインバータ１１１にＰＭＯＳトランジスタ１１３を付加した構成より電流は多くなり、信号“Ｓｉｇ１”の電圧降下は大きくなる。
その結果、オープンドレインのＰＭＯＳトランジスタＰＴ１１２の電流は多くなり、図１５の構成を用いた場合より信号“Ｓｉｇ２” の電圧は高くなってＤＦＦ回路１２１のクロック入力の閾値を超える可能性が高くなる。
図２２は、図２１のセンサ回路を採用したＦＩＡエリア検出回路の構成例を示す図である。
このＦＩＡエリア検出回路１００Ｅにおいては、図２１（ｂ）のセンサ回路１１０Ｅを採用しており、図２０の構成に対して感度が更に上がる。
上記方法は、複数回のレーザ光の照射が行われても、個々のまたは複数個のセンサ回路で受けたレーザ光の照射の強度によって検出が行われる。
同一箇所に弱い照射が複数回実行されても、個々の照射強度が弱ければ検出されることはない。
これを解決する方法を図２３〜図２８の回路図および動作タイミング図に関連付けて説明する。
まず、図２３に関連付けてその原理を説明する。
同一箇所に弱い照射が複数回実行されても、個々の照射強度が弱ければ検出されることはない。
これを解決する方法を図２３〜図２８の回路図および動作タイミング図に関連付けて説明する。
まず、図２３に関連付けてその原理を説明する。
図２３は、本第１の実施形態に係るＦＩＡ検出回路のさらに他の構成例を示す図である。
図２４は、図２３のＦＩＡ検出回路の強いレーザ光照射時の動作タイミングを示す図である。
図２５は、図２３のＦＩＡ検出回路の弱いレーザ光の複数回照射時の動作タイミングを示す図である。
図２４は、図２３のＦＩＡ検出回路の強いレーザ光照射時の動作タイミングを示す図である。
図２５は、図２３のＦＩＡ検出回路の弱いレーザ光の複数回照射時の動作タイミングを示す図である。
図２３のＦＩＡ検出回路１００Ｆは、センサ回路は図２１（ａ）のセンサ回路１１０Ｄが採用されている。
そして、ＦＩＡ検出回路１００Ｆは、上述した各ＦＩＡ検出回路およびＦＩＡエリア検出回路と、中間電圧検出回路１２０Ｅの構成が異なる。
そして、ＦＩＡ検出回路１００Ｆは、上述した各ＦＩＡ検出回路およびＦＩＡエリア検出回路と、中間電圧検出回路１２０Ｅの構成が異なる。
センサ回路１１０Ｄは、レジスタ１１２と抵抗の接点がＰＭＯＳトランジスタＰＴ１１２のゲートに接続されている。
このセンサ回路１１０Ｄは、レジスタ１１２の格納値がどちらでもよく、電源投入時に格納値をセットする必要が無い。また、ノイズ等によりレジスタ１１２の 格納値の反転が起こっても、検出結果に影響しない。
このセンサ回路１１０Ｄは、レジスタ１１２の格納値がどちらでもよく、電源投入時に格納値をセットする必要が無い。また、ノイズ等によりレジスタ１１２の 格納値の反転が起こっても、検出結果に影響しない。
中間電圧検出回路１２０Ｅは、キャパシタまたはドレイン／ソースを接地したＮＭＯＳトランジスタからなる保持容量としてのキャパシタＣ１２１と、プリチャージ用ＮＭＯＳトランジスタＮＴ１２２と、２個のインバータ１２２，１２３により構成される。
ＤＦＦ回路は取り除かれているが、これは、キャパシタＣ１２１がレーザ光の照射情報を保持しているためである。
そして、電源投入時のＣＰＵ２１０の初期化時および所定の間隔で 制御信号“ＰＣ”をハイレベルにしてＮＭＯＳトランジスタＮＴ１２２をＯＮし、信号線“Ｓｉｇ”をローレベルに設定する。このとき、出力信号“ＳＦＩＡ”はローレベルとなっている。
ここで、たとえば図２４に示すように、強度の強いレーザ光が照射された場合、レジスタ１１２での貫通電流による電圧降下でセンサ回路の出力のＰＭＯＳトランジスタＰＴ１１２はＯＮし、キャパシタＣ１２１を充電する。
そして、キャパシタＣ１２１の電位がインバータ１２２のハイレベル側の回路閾値“ＶＩＨ”を超えたとき、検出回路１２０Ｅの出力端子“ＴＦＩＡ”はハイレベルに遷移し、ＣＰＵ２１０に対して所定の処理の実行を要求する。
そして、所定の処理が終了するまで、キャパシタＣ１２１の電圧は変化しないため、出力信号“ＳＦＩＡ”からハイレベルの信号を出力し続ける。
ＤＦＦ回路は取り除かれているが、これは、キャパシタＣ１２１がレーザ光の照射情報を保持しているためである。
そして、電源投入時のＣＰＵ２１０の初期化時および所定の間隔で 制御信号“ＰＣ”をハイレベルにしてＮＭＯＳトランジスタＮＴ１２２をＯＮし、信号線“Ｓｉｇ”をローレベルに設定する。このとき、出力信号“ＳＦＩＡ”はローレベルとなっている。
ここで、たとえば図２４に示すように、強度の強いレーザ光が照射された場合、レジスタ１１２での貫通電流による電圧降下でセンサ回路の出力のＰＭＯＳトランジスタＰＴ１１２はＯＮし、キャパシタＣ１２１を充電する。
そして、キャパシタＣ１２１の電位がインバータ１２２のハイレベル側の回路閾値“ＶＩＨ”を超えたとき、検出回路１２０Ｅの出力端子“ＴＦＩＡ”はハイレベルに遷移し、ＣＰＵ２１０に対して所定の処理の実行を要求する。
そして、所定の処理が終了するまで、キャパシタＣ１２１の電圧は変化しないため、出力信号“ＳＦＩＡ”からハイレベルの信号を出力し続ける。
レーザ光の照射強度が弱い場合、センサ回路１１０Ｄの出力ＰＭＯＳトランジスタＰＴ１１２のゲート電圧が（VCC-Vth）以下になる程度より強いレベルであると、出力のＰＭＯＳトランジスタＰＴ１１２はＯＮして電流が流れ、キャパシタＣ１２１を充電する。
しかし、１回の照射でキャパシタの電位がインバータ１２２の回路閾値の“ＶＩＨ”を超えない場合、検出回路１２０Ｅの出力端子“ＴＦＩＡ”はローレベルのままである。
そして、照射が終わった後もキャパシタＣ１２１の電荷は保持され、再び同じセンサ回路１１０Ｄに照射された場合、前回の照射直後のキャパシタＣ１２１の電位から充電は開始される。
そして、合計の充電電荷によるキャパシタＣ１２１の電圧がインバータ１２２のハイレベル側の回路閾値“ＶＩＨ”を超えたとき、検出回路１２０Ｅの出力端子“ＴＦＩＡ”はハイレベルとなり、ＣＰＵ２１０に対して所定の処理の実行を要求する。
このように、弱い照射でも、複数回の照射で出力信号“ＳＦＩＡ”をセットすることが可能となる。
しかし、１回の照射でキャパシタの電位がインバータ１２２の回路閾値の“ＶＩＨ”を超えない場合、検出回路１２０Ｅの出力端子“ＴＦＩＡ”はローレベルのままである。
そして、照射が終わった後もキャパシタＣ１２１の電荷は保持され、再び同じセンサ回路１１０Ｄに照射された場合、前回の照射直後のキャパシタＣ１２１の電位から充電は開始される。
そして、合計の充電電荷によるキャパシタＣ１２１の電圧がインバータ１２２のハイレベル側の回路閾値“ＶＩＨ”を超えたとき、検出回路１２０Ｅの出力端子“ＴＦＩＡ”はハイレベルとなり、ＣＰＵ２１０に対して所定の処理の実行を要求する。
このように、弱い照射でも、複数回の照射で出力信号“ＳＦＩＡ”をセットすることが可能となる。
図２６は、図２３のＦＩＡ検出回路を採用したＦＩＡエリア検出回路の構成例を示す図である。
このＦＩＡエリア検出回路１００Ｇにおいては、図２３のＦＩＡ検出回路１２０Ｅを採用しており、図２３の構成に対して感度が更に上がる。
この構成を採れば、個々のセンサ回路１１０Ｅ−１〜１１０Ｅ−ｎで受けるレーザ光の強度は弱くても、各センサ回路１１０Ｅ−１〜１１０Ｅ−ｎの出力電流の合計で、出力信号“ＳＦＩＡ”をセットできる。
この構成を採れば、個々のセンサ回路１１０Ｅ−１〜１１０Ｅ−ｎで受けるレーザ光の強度は弱くても、各センサ回路１１０Ｅ−１〜１１０Ｅ−ｎの出力電流の合計で、出力信号“ＳＦＩＡ”をセットできる。
図２７は、本第１の実施形態に係る図２３のＦＩＡ検出回路の他の構成例を示す図である。
図２７のＦＩＡ検出回路１００Ｈは、センサ回路として図１５（ｂ）のセンサ回路１１０Ｂが採用されている。
その他の構成は図２３の回路と同様である。
その他の構成は図２３の回路と同様である。
図２８は、図２７のＦＩＡ検出回路を採用したＦＩＡエリア検出回路の構成例を示す図である。
このＦＩＡエリア検出回路１００Ｉにおいては、図２７の構成に対して感度が更に上がる。
このように、出力としてハイレベルを出力する論理回路をセンサとする構成でも同様の概念が適用でき、図２７、図２８の構成が採用される。
＜２．第２の実施形態＞
次に、第２の実施形態としてフォトダイオードをセンサ回路に適用したＦＩＡ検出回路について説明する。
次に、第２の実施形態としてフォトダイオードをセンサ回路に適用したＦＩＡ検出回路について説明する。
図２９（ａ）および（ｂ）は、本発明の第２の実施形態に係るＦＩＡ検出回路の構成例を示す図である。図２９（ａ）はＦＩＡ検出回路の回路構成を、図２９（ｂ）はセンサ回路のプロセス断面図をそれぞれ示している。
本第２の実施形態に係るＦＩＡ検出回路１００Ｊは、センサ回路１１０Ｊにフォトダイオード（ＰＤ）１１３が用いられ、その蓄積電荷をＮＭＯＳトランジスタＮＴ１１２、ＮＴ１１３，ＮＴ１１４を用いて検出する構成を採っている。
フォトダイオード１１３は、ｎ+ 拡散層のカソードとｐ型基盤またはｐ型ウェル１１４のアノードのＰＮ接合で構成され、アノードは接地され、カソード“ｃａ”は制御信号“ＰＣＲ”で制御されるＮＭＯＳトランジスタＮＴ１１３を介して電源線に接続される。
ドレインが電源線、ソースが出力信号“Ｓｉｇ１”の出力のノードＮＤ１１３に接続されるＮＭＯＳトランジスタＮＴ１１２のゲートにカソード信号が入力されている。
そして、ＰＮ接合部１１５では、電荷が存在しない空乏層１１６と呼ばれる領域が発生し、この領域がキャパシタＣ１１１として電荷を蓄積する。
レーザ光の照射による内部光電効果で発生する自由電子もこの領域に蓄積されて充電電荷を変化させ、ＮＭＯＳトランジスタＮＴ１１２を流れる電流値を変化させる。
また、出力信号“Ｓｉｇ１”は、ゲートが電源ＶＣＣに接続され、プルダウン抵抗として用いているＬ長の大きいＮＭＯＳトランジスタＮＴ１１４のドレインに接続されている。そして、これらでセンサ回路１１０Ｊが構成されている。
ドレインが電源線、ソースが出力信号“Ｓｉｇ１”の出力のノードＮＤ１１３に接続されるＮＭＯＳトランジスタＮＴ１１２のゲートにカソード信号が入力されている。
そして、ＰＮ接合部１１５では、電荷が存在しない空乏層１１６と呼ばれる領域が発生し、この領域がキャパシタＣ１１１として電荷を蓄積する。
レーザ光の照射による内部光電効果で発生する自由電子もこの領域に蓄積されて充電電荷を変化させ、ＮＭＯＳトランジスタＮＴ１１２を流れる電流値を変化させる。
また、出力信号“Ｓｉｇ１”は、ゲートが電源ＶＣＣに接続され、プルダウン抵抗として用いているＬ長の大きいＮＭＯＳトランジスタＮＴ１１４のドレインに接続されている。そして、これらでセンサ回路１１０Ｊが構成されている。
検出回路１２０Ｊは、コンパレータ回路１２４、およびＤＦＦ回路１２５を有する。
センサ回路１１０Ｊの出力信号“Ｓｉｇ１”は、検出回路１２０Ｊのコンパレータ回路１２４で基準電圧“Ｖｒｅｆ”と比較され、その比較結果“Ｓｉｇ２”がＤＦＦ回路１２５のクロックに入力される。
ＤＦＦ回路１２５は、ＣＰＵ２１０の初期化時に制御信号“／ＲＳＴ”がローレベルとなって初期化され、出力信号“ＳＦＩＡ”はローレベルに設定される。
そして、コンパレータ回路１２４の出力信号“Ｓｉｇ２”がハイレベルに変化したとき、ＤＦＦ回路１２５の出力信号“ＳＦＩＡ”はハイレベルに変化して、レーザ光の照射による攻撃を知らせる。
ＤＦＦ回路１２５は、ＣＰＵ２１０の初期化時に制御信号“／ＲＳＴ”がローレベルとなって初期化され、出力信号“ＳＦＩＡ”はローレベルに設定される。
そして、コンパレータ回路１２４の出力信号“Ｓｉｇ２”がハイレベルに変化したとき、ＤＦＦ回路１２５の出力信号“ＳＦＩＡ”はハイレベルに変化して、レーザ光の照射による攻撃を知らせる。
図３０は、図２９のＦＩＡ検出回路の強いレーザ光照射時の動作タイミングを示す図である。
図３１は、図２９のＦＩＡ検出回路の弱いレーザ光の複数回照射時の動作タイミングを示す図である。
図３１は、図２９のＦＩＡ検出回路の弱いレーザ光の複数回照射時の動作タイミングを示す図である。
ＣＰＵ２１０の初期化時に、制御信号“／ＲＳＴ”をローレベルにして検出回路１２０ＪのＤＦＦ回路１２５の出力信号“ＳＦＩＡ”をローレベルにする。これと並行して、制御信号“ＰＣＲ”を一定期間ハイレベルとし、フォトダイオード１１３のカソード“ｃａ”を（VCC−Vthp）にプリチャージする。
そして、このカソード電圧により、出力電圧は（VCC−2Vth）となってコンパレータ回路１２４の一方に入力される。
コンパレータ回路１２４の他方の入力が基準電圧“Ｖｒｅｆ”の値の設定において、事前にレーザ光照射の評価を行って、ＩＣ回路２００内で誤動作が発生する時にこのセンサ回路も同時に出力信号“ＳＦＩＡ”が反転する電圧を求める。
基準電圧“Ｖｒｅｆ”の値は、それより高い電圧に設定しておく。これにより、ＩＣ回路内の回路が誤動作を起こす前に所定の処理を実行できる。
そして、このカソード電圧により、出力電圧は（VCC−2Vth）となってコンパレータ回路１２４の一方に入力される。
コンパレータ回路１２４の他方の入力が基準電圧“Ｖｒｅｆ”の値の設定において、事前にレーザ光照射の評価を行って、ＩＣ回路２００内で誤動作が発生する時にこのセンサ回路も同時に出力信号“ＳＦＩＡ”が反転する電圧を求める。
基準電圧“Ｖｒｅｆ”の値は、それより高い電圧に設定しておく。これにより、ＩＣ回路内の回路が誤動作を起こす前に所定の処理を実行できる。
フォトダイオード１１３は、そのn+ 拡散層にシリコンのバンドギャップ以上の光が照射された場合、n+ 拡散層内の多数キャリアの電子は光のエネルギーを得て、内部光電効果により不純物原子核の束縛から放たれて自由電子となり、信号線電圧を降下させる。
一方、光が照射されていない場合、フォトダイオード１１３の逆方向リークによりカソード電圧“Ｖｃａ”は降下する。ただし、定期的なプリチャージにより、センサ回路１１０Ｊの出力信号“Ｓｉｇ１”は基準電圧“Ｖｒｅｆ”を下回らず、ＤＦＦ回路１２５の出力信号“ＳＦＩＡ”はローレベルのままである。
フォトダイオード１１３に光が照射された場合、内部光電効果により発生した自由電子によりカソード電圧（ノード）“Ｖｃａ”の電圧は降下する。これがゲートに入力されるＮＭＯＳトランジスタＮＴ１１２はＯＦＦして動作電流は減少していき、プルダウン抵抗であるＮＭＯＳトランジスタＮＴ１１４によって出力信号“Ｓｉｇ１”の電圧は降下する。
そして、基準電圧“Ｖｒｅｆ”より下がった場合、コンパレータ回路１２４の出力信号“Ｓｉｇ２”はハイレベルとなり、出力信号“ＳＦＩＡ”はハイレベルに反転する。
一方、光が照射されていない場合、フォトダイオード１１３の逆方向リークによりカソード電圧“Ｖｃａ”は降下する。ただし、定期的なプリチャージにより、センサ回路１１０Ｊの出力信号“Ｓｉｇ１”は基準電圧“Ｖｒｅｆ”を下回らず、ＤＦＦ回路１２５の出力信号“ＳＦＩＡ”はローレベルのままである。
フォトダイオード１１３に光が照射された場合、内部光電効果により発生した自由電子によりカソード電圧（ノード）“Ｖｃａ”の電圧は降下する。これがゲートに入力されるＮＭＯＳトランジスタＮＴ１１２はＯＦＦして動作電流は減少していき、プルダウン抵抗であるＮＭＯＳトランジスタＮＴ１１４によって出力信号“Ｓｉｇ１”の電圧は降下する。
そして、基準電圧“Ｖｒｅｆ”より下がった場合、コンパレータ回路１２４の出力信号“Ｓｉｇ２”はハイレベルとなり、出力信号“ＳＦＩＡ”はハイレベルに反転する。
次に、レーザ光強度が弱い場合の動作について説明する。
ＦＩＡ攻撃は、レーザのビーム径程度の距離ずつスキャンし、エラーの発生した箇所をさらに少ない距離ずつスキャンして解析に有用なエラーデータを収集する。
ビーム径から外れているが、回折・内部反射等によりレーザ光が到達する領域では、弱いレーザ光を複数回照射される。
この場合、１回目の照射では弱いながらも内部光電効果による自由電子によりカソード電圧Ｖｃａは降下し、これに伴って出力信号“Ｓｉｇ１”の電圧レベルも降下する。
しかし、この電圧が、比較基準電圧“Ｖｒｅｆ”より高い場合、コンパレータ回路１２４の出力信号“Ｓｉｇ２”はローレベルのままで、出力信号“ＳＦＩＡ”もローレベルのままである。
そして、１回の照射が終わった後、カソードに発生した自由電子はそのままキャパシタＣ１１１に保持される。
したがって、カソード電圧Ｖｃａ，信号Ｓｉｇ１の電圧も１回目の照射が終わった直後の電圧を保持する。
ＦＩＡ攻撃は、レーザのビーム径程度の距離ずつスキャンし、エラーの発生した箇所をさらに少ない距離ずつスキャンして解析に有用なエラーデータを収集する。
ビーム径から外れているが、回折・内部反射等によりレーザ光が到達する領域では、弱いレーザ光を複数回照射される。
この場合、１回目の照射では弱いながらも内部光電効果による自由電子によりカソード電圧Ｖｃａは降下し、これに伴って出力信号“Ｓｉｇ１”の電圧レベルも降下する。
しかし、この電圧が、比較基準電圧“Ｖｒｅｆ”より高い場合、コンパレータ回路１２４の出力信号“Ｓｉｇ２”はローレベルのままで、出力信号“ＳＦＩＡ”もローレベルのままである。
そして、１回の照射が終わった後、カソードに発生した自由電子はそのままキャパシタＣ１１１に保持される。
したがって、カソード電圧Ｖｃａ，信号Ｓｉｇ１の電圧も１回目の照射が終わった直後の電圧を保持する。
そして、続いて２回目の弱い照射が行われた場合、再び内部光電効果による自由電子が発生し、カソード電圧Ｖｃａは１回目の自由電子との合計の電荷による電圧となる。出力信号“Ｓｉｇ１”の電圧レベルも１回目の照射終了時の電圧から、カソードに発生する自由電子の量に応じて降下する。
そして、２回目の照射で出力信号“Ｓｉｇ１”の電圧レベルが基準電圧“Ｖｒｅｆ”より降下した場合、信号“Ｓｉｇ１”はハイレベルとなってＤＦＦ回路１２５の出力信号“ＳＦＩＡ”は ハイレベルになる。
複数回の照射で信号“ＳＦＩＡ”がハイレベルに反転するような領域のレーザ光強度は弱く、同じ強度のレーザ光が本来の論理回路やレジスタ回路に照射されても、論理の反転やレジスタの格納値の反転が起こることはない。
そして、２回目の照射で出力信号“Ｓｉｇ１”の電圧レベルが基準電圧“Ｖｒｅｆ”より降下した場合、信号“Ｓｉｇ１”はハイレベルとなってＤＦＦ回路１２５の出力信号“ＳＦＩＡ”は ハイレベルになる。
複数回の照射で信号“ＳＦＩＡ”がハイレベルに反転するような領域のレーザ光強度は弱く、同じ強度のレーザ光が本来の論理回路やレジスタ回路に照射されても、論理の反転やレジスタの格納値の反転が起こることはない。
図３２（ａ）および（ｂ）は、本発明の第２の実施形態に係るＦＩＡ検出回路の他の構成例を示す図である。図３２（ａ）はＦＩＡ検出回路の回路構成を、図３２（ｂ）はセンサ回路のプロセス断面図をそれぞれ示している。
図３３は、図３２のＦＩＡ検出回路の強いレーザ光照射時の動作タイミングを示す図である。
図３４は、図３２のＦＩＡ検出回路の弱いレーザ光の複数回照射時の動作タイミングを示す図である。
図３４は、図３２のＦＩＡ検出回路の弱いレーザ光の複数回照射時の動作タイミングを示す図である。
このＦＩＡ検出回路１００Ｋは、センサ回路１１０Ｋにフォトダイオード（ＰＤ）１１３が用いられ、トランジスタがＰＭＯＳトランジスタＰＴ１１４，ＰＴ１１５が用いられている。
この構成の場合、フォトダイオード１１３のｎ+拡散層のカソードは、その端子をドレインとし、制御信号“／ＰＣ”で制御され、そのソースが電源端子に接続されたプリチャージ用のＰＭＯＳトランジスタＰＴ１１４に接続されている。また、フォトダイオード１１３のカソードがゲートに接続され、ソースは電源端子、ドレインは出力端子としてオープンとなっている出力ＰＭＯＳトランジスタＰＴ１１５に接続されている。
そして、検出回路１２０Ｋは、ノイズフィルタとしてのキャパシタＣ１２１Ｋおよびプルダウン抵抗として用いたＬ長の大きいＮＭＯＳトランジスタＮＴ１２１Ｋが信号“Ｓｉｇ１”のラインに接続されている。この信号“Ｓｉｇ１”はインバータ１２２Ｋ，１２３Ｋ２段を通った後、ＤＦＦ回路１２５Ｋのクロック入力に供給されている。
回路動作は、まずＣＰＵ２１０の初期化時に制御信号“／ＲＳＴ”をローレベルにしてレジスタを初期化すると共に、制御信号“／ＰＣ”をローレベルにしてフォトダイオード１１３のカソードを電源電圧ＶＣＣに充電する。
このとき、オープンドレインの出力ＰＭＯＳトランジスタＰＴ１１５はＯＦＦ状態で、出力信号“Ｓｉｇ１”は検出回路１２０Ｋのプルダウン抵抗のＮＭＯＳトランジスタＮＴ１２１Ｋによってグランドレベルに保持される。このとき、ＤＦＦ回路１２５Ｋのクロック入力“Ｓｉｇ２”もグランドレベルとなる。
このとき、オープンドレインの出力ＰＭＯＳトランジスタＰＴ１１５はＯＦＦ状態で、出力信号“Ｓｉｇ１”は検出回路１２０Ｋのプルダウン抵抗のＮＭＯＳトランジスタＮＴ１２１Ｋによってグランドレベルに保持される。このとき、ＤＦＦ回路１２５Ｋのクロック入力“Ｓｉｇ２”もグランドレベルとなる。
この状態で、強いレーザがフォトダイオード１１３のカソードに照射された場合（図３３）、内部光電効果による自由電子によりカソード電圧は降下し、その電圧が（VCC−Vthp）以下に下がるとオープンドレインのＰＭＯＳトランジスタＰＴ１１５はＯＮし、出力信号“Ｓｉｇ１”の電圧は上昇する。
そして、初段のインバータ１２２Ｋの閾値を超えると、ＤＦＦ回路１２５Ｋのクロック入力がハイレベルに立上り、ＤＦＦ回路１２５Ｋの出力信号“ＳＦＩＡ”はハイレベルとして出力される。
そして、初段のインバータ１２２Ｋの閾値を超えると、ＤＦＦ回路１２５Ｋのクロック入力がハイレベルに立上り、ＤＦＦ回路１２５Ｋの出力信号“ＳＦＩＡ”はハイレベルとして出力される。
レーザ光の強度が弱い場合（図３４）、フォトダイオード１１３のカソードでは内部光電効果による自由電子が発生してカソード電圧を下げる。しかし、たとえばカソード電圧が（VCC-Vthp）以下に下がらない場合、出力ＰＭＯＳトランジスタＰＴ１１５はＯＦＦ状態である。これにより、出力信号は、検出回路１２０Ｋの プルダウンのＮＭＯＳトランジスタＮＴ１２１Ｋによりグランドレベルに保持されたままとなる。
１回目のレーザ光の照射が終了した後、カソードに蓄積された自由電子はそのまま保持され、２回目の弱いレーザ光の照射時には、蓄積された電荷に、新たに発生した自由電子が加算され、それに伴ってカソード電圧は降下を再開する。
そして、カソード電圧が（VCC−Vthp）より下がると 出力のＰＭＯＳトランジスタＰＴ１１５はＯＮし、出力信号“Ｓｉｇ１”の電圧は徐々に上昇していく。
そして、インバータ１２２Ｋの閾値を超えた段階でインバータ１２２Ｋの出力は反転し、ＤＦＦ回路１２５Ｋのクロック入力信号“Ｓｉｇ２”は立上り、ＤＦＦ回路１２５Ｋの出力信号“ＳＦＩＡ”はハイレベルとして出力される。
このようにして、弱いレーザ光の光照射でも、この照射によって発生した自由電子はカソードに蓄積されていき、複数回のレーザ光の照射よってその電圧値が（VCC−Vthp）より下がれば出力のＰＭＯＳトランジスタＰＴ１１５はＯＮする。さらに自由電子が蓄積されて、出力信号“Ｓｉｇ１”が 初段のインバータ１２２Ｋの閾値を超えた段階でＤＦＦ回路１２５Ｋの出力信号“ＳＦＩＡ”はハイレベルで出力される。
１回目のレーザ光の照射が終了した後、カソードに蓄積された自由電子はそのまま保持され、２回目の弱いレーザ光の照射時には、蓄積された電荷に、新たに発生した自由電子が加算され、それに伴ってカソード電圧は降下を再開する。
そして、カソード電圧が（VCC−Vthp）より下がると 出力のＰＭＯＳトランジスタＰＴ１１５はＯＮし、出力信号“Ｓｉｇ１”の電圧は徐々に上昇していく。
そして、インバータ１２２Ｋの閾値を超えた段階でインバータ１２２Ｋの出力は反転し、ＤＦＦ回路１２５Ｋのクロック入力信号“Ｓｉｇ２”は立上り、ＤＦＦ回路１２５Ｋの出力信号“ＳＦＩＡ”はハイレベルとして出力される。
このようにして、弱いレーザ光の光照射でも、この照射によって発生した自由電子はカソードに蓄積されていき、複数回のレーザ光の照射よってその電圧値が（VCC−Vthp）より下がれば出力のＰＭＯＳトランジスタＰＴ１１５はＯＮする。さらに自由電子が蓄積されて、出力信号“Ｓｉｇ１”が 初段のインバータ１２２Ｋの閾値を超えた段階でＤＦＦ回路１２５Ｋの出力信号“ＳＦＩＡ”はハイレベルで出力される。
図３５は、図３２のＦＩＡ検出回路を採用したＦＩＡエリア検出回路の構成例を示す図である。
図３６は、プルダウン抵抗の静特性とインバータの閾値との関係を示す図である。
図３６は、プルダウン抵抗の静特性とインバータの閾値との関係を示す図である。
ＰＭＯＳトランジスタを用いたセンサ回路１１０Ｋでは、フォトダイオード１１３のカソード電圧が（VCC−Vthp）以上の場合は出力のＰＭＯＳトランジスタＰＴ１１５はＯＦＦ状態で（VCC−Vthp）以下になったときＰＭＯＳトランジスタＰＴ１１５がＯＮする。 カソード電圧に応じた電流を流す構成であるため、図３５に示すように、複数のセンサ回路１１０Ｋ−１〜１１０Ｋ−ｎの出力を接続して１個の検出回路１２０Ｌに入力する構成が採用可能である。
また、この検出回路１２０Ｌでは、最終段にＤＦＦ回路を配置していない。
第１の実施形態のように、センサにインバータやレジスタを用いる場合、レーザ光照射が停止するとインバータ の出力は元に戻り、レジスタの出力はほぼ半分の確率で元に戻ってしまうため、最終段にＤＦＦ回路を配置して検出結果を保持する構成を採っている。 しかし、フォトダイオード１１３を用いる場合、内部光電効果によって発生した電荷はフォトダイオードで構成されるキャパシタＣ１１１に保持されているため、レーザ光照射が停止した後も検出結果が出力される構成を採る。
したがって、ここではＤＦＦ回路を配置しない構成を用いて説明する。そして、リーク補償のためのフォトダイオードのプリチャージ制御を、ＮＡＮＤ ＮＡＤ１，ＮＡＤ２で検出回路１２０Ｌの出力信号“ＳＦＩＡ”との論理を採って行っている。
レーザ光照射を検出して出力信号“ＳＦＩＡ”がハイレベルになっているときはプリチャージを行わず、カソードの電荷が保持される制御を加えている。
第１の実施形態のように、センサにインバータやレジスタを用いる場合、レーザ光照射が停止するとインバータ の出力は元に戻り、レジスタの出力はほぼ半分の確率で元に戻ってしまうため、最終段にＤＦＦ回路を配置して検出結果を保持する構成を採っている。 しかし、フォトダイオード１１３を用いる場合、内部光電効果によって発生した電荷はフォトダイオードで構成されるキャパシタＣ１１１に保持されているため、レーザ光照射が停止した後も検出結果が出力される構成を採る。
したがって、ここではＤＦＦ回路を配置しない構成を用いて説明する。そして、リーク補償のためのフォトダイオードのプリチャージ制御を、ＮＡＮＤ ＮＡＤ１，ＮＡＤ２で検出回路１２０Ｌの出力信号“ＳＦＩＡ”との論理を採って行っている。
レーザ光照射を検出して出力信号“ＳＦＩＡ”がハイレベルになっているときはプリチャージを行わず、カソードの電荷が保持される制御を加えている。
この構成で、複数個のセンサ回路１１０Ｋ−１〜１１０Ｋ―ｎに弱いレーザ光が照射された場合、センサ回路のフォトダイオード１１３の各カソードでは自由電子が発生してキャパシタＣ１１１に蓄積され、これによってカソード電圧は降下する。
そして、このカソード電圧が（VCC−Vthp）以下になったとき、出力ＰＭＯＳトランジスタＰＴ１１５はＯＮして電流を流し、この電流よって検出回路１２０ＬのＮＭＯＳトランジスタＮＴ１２１Ｋのドレイン電圧は上昇する。
そして、このカソード電圧が（VCC−Vthp）以下になったとき、出力ＰＭＯＳトランジスタＰＴ１１５はＯＮして電流を流し、この電流よって検出回路１２０ＬのＮＭＯＳトランジスタＮＴ１２１Ｋのドレイン電圧は上昇する。
プルダウン抵抗としてのＮＭＯＳトランジスタＮＴ１２１Ｋの静特性をたとえば図３６に示すものとする。
そして、簡単のために、３個のセンサ回路にほぼ同じ強度のレーザ光が照射され、この照射強度での１個のセンサ回路の出力電流を“Ｉ0”とする。
このとき、センサ回路１１０Ｋ−１〜１１０Ｋ−３からは“３Ｉ0”の電流が流れ、出力信号“Ｓｉｇ”は、センサからの出力電流に比例した電圧値となる。
これが検出回路１２０Ｌのインバータ１２２Ｋのハイレベル側の閾値“ＶＩＨ”を超えるとハイレベルと判定されて、検出回路１２０Ｌの出力信号“ＳＦＩＡ”はレーザ光照射を示すハイレベルとして出力される。
このように、同時に複数個のセンサ回路にレーザ光が照射されていて、それらのセンサ回路１１０Ｋ−１〜１１０Ｋ−ｎの出力が１個の検出回路に入力されている場合、個々のセンサ回路の受けるレーザの照射強度は弱くても、レーザ照射を認識することができる。
そして、簡単のために、３個のセンサ回路にほぼ同じ強度のレーザ光が照射され、この照射強度での１個のセンサ回路の出力電流を“Ｉ0”とする。
このとき、センサ回路１１０Ｋ−１〜１１０Ｋ−３からは“３Ｉ0”の電流が流れ、出力信号“Ｓｉｇ”は、センサからの出力電流に比例した電圧値となる。
これが検出回路１２０Ｌのインバータ１２２Ｋのハイレベル側の閾値“ＶＩＨ”を超えるとハイレベルと判定されて、検出回路１２０Ｌの出力信号“ＳＦＩＡ”はレーザ光照射を示すハイレベルとして出力される。
このように、同時に複数個のセンサ回路にレーザ光が照射されていて、それらのセンサ回路１１０Ｋ−１〜１１０Ｋ−ｎの出力が１個の検出回路に入力されている場合、個々のセンサ回路の受けるレーザの照射強度は弱くても、レーザ照射を認識することができる。
図３７は、本第２の実施形態に係るＦＩＡ検出回路で複数のセンサ回路が一定間隔で配置され、センサ回路の各々に検出回路が接続される場合と複数のセンサ回路に１つの検出回路が接続されている構成例を模式的に示す図である。
図３８は、図３７の動作タイミングを示す図である。
図３８は、図３７の動作タイミングを示す図である。
センサ回路１１０Ｋ−０〜１１０Ｋ−７が、図３７に示すように、一定間隔で配置されている。
ここでは、４個のセンサ回路１１０Ｋ−０〜１１０Ｋ−３には各々１個の検出回路１２０Ｋ−０〜１２０Ｋ−３が配置され、続く３個のセンサ回路１１０Ｋ−４〜１１０Ｋ−６はその出力が結線されて１つの検出回路１２０Ｍ−４５６に接続されている場合を例に説明する。
この例は、検出回路１２０Ｋに入力されるセンサ回路１１０Ｋの出力が１個の場合と複数個の場合の比較を行うためのものである。
そして、レーザは、このセンサ回路の並びに沿って図の上からスキャンされ、太い破線ＢＬ１はレーザのビーム径、細い破線ＢＬ２は、回折・反射等により、レーザ光が到達する領域とする。すなわち、センサ回路１１０Ｋはレーザの照射のビーム径から外れ、照射される強度は弱いものとする。この時のタイミングを図３７に示している。
ここでは、４個のセンサ回路１１０Ｋ−０〜１１０Ｋ−３には各々１個の検出回路１２０Ｋ−０〜１２０Ｋ−３が配置され、続く３個のセンサ回路１１０Ｋ−４〜１１０Ｋ−６はその出力が結線されて１つの検出回路１２０Ｍ−４５６に接続されている場合を例に説明する。
この例は、検出回路１２０Ｋに入力されるセンサ回路１１０Ｋの出力が１個の場合と複数個の場合の比較を行うためのものである。
そして、レーザは、このセンサ回路の並びに沿って図の上からスキャンされ、太い破線ＢＬ１はレーザのビーム径、細い破線ＢＬ２は、回折・反射等により、レーザ光が到達する領域とする。すなわち、センサ回路１１０Ｋはレーザの照射のビーム径から外れ、照射される強度は弱いものとする。この時のタイミングを図３７に示している。
今、センサ回路“１１０Ｋ−３に着目すると、センサ回路１１０Ｋ−３は Shot_3 と Shot_4で弱い照射を受ける。
フォトダイオード１１３のカソードでは、shot_3 の照射により電圧降下を起こすが、（VCC−Vthp）以下に至らず、出力のＰＭＯＳトランジスタＰＴ１１５はＯＦＦ状態を保っている。
Shot_3 の照射が終わった後、フォトダイオード１１３のカソード電圧は保持され、続く Shot_4 の照射でカソード電圧は Shot_3 の終了電圧から降下を開始する。
そして、（VCC−Vthp）より下がったときにＰＭＯＳトランジスタＰＴ１１５はＯＮし、出力電流によって信号“Ｓｉｇ３”のレベルは上昇する。
しかし、Shot_4 照射の段階でインバータ１２２Ｋの閾値を超えないため、出力信号“ＳＦＩＡ３”はローレベルのままである。
フォトダイオード１１３のカソードでは、shot_3 の照射により電圧降下を起こすが、（VCC−Vthp）以下に至らず、出力のＰＭＯＳトランジスタＰＴ１１５はＯＦＦ状態を保っている。
Shot_3 の照射が終わった後、フォトダイオード１１３のカソード電圧は保持され、続く Shot_4 の照射でカソード電圧は Shot_3 の終了電圧から降下を開始する。
そして、（VCC−Vthp）より下がったときにＰＭＯＳトランジスタＰＴ１１５はＯＮし、出力電流によって信号“Ｓｉｇ３”のレベルは上昇する。
しかし、Shot_4 照射の段階でインバータ１２２Ｋの閾値を超えないため、出力信号“ＳＦＩＡ３”はローレベルのままである。
一方、その先のセンサ回路では、センサ回路１１０Ｋ−４は Shot_4 と Shot_5 で、センサ回路１１０Ｋ−５は Shot_5 と Shot_6 で、センサ回路１１０Ｋ−６は Shot_6 と Shot_7 で弱い照射を受ける。
まず、Shot_4 でセンサ回路１１０Ｋ−４が照射を受け、カソード電圧“ｃａ４”が降下するが、（VCC−Vthp）以下まで下がらないため、出力のＰＭＯＳトランジスタ１１５はＯＦＦ状態である。
まず、Shot_4 でセンサ回路１１０Ｋ−４が照射を受け、カソード電圧“ｃａ４”が降下するが、（VCC−Vthp）以下まで下がらないため、出力のＰＭＯＳトランジスタ１１５はＯＦＦ状態である。
次に、Shot_5 でセンサ回路１１０Ｋ−４とセンサ回路１１０Ｋ−５が照射を受ける。
センサ回路１１０Ｋ−４ではフォトダイオード１１３のカソード電圧“ｃａ４”は（VCC−Vthp）以下に降下して出力のＰＭＯＳトランジスタＰＴ１１５はＯＮして電流“Ｉ0”が流れ、出力信号“Ｓｉｇ４５６”の電圧は上昇する。
しかし、インバータ１２２Ｋの閾値を超えないため、検出回路１２０Ｋ−４５６の出力信号“ＳＦＩＡ４５６”はローレベルのままである。センサ回路１１０Ｋ−５では、カソード電圧“ｃａ５”が降下するが、（VCC−Vhtp）以下まで下がらないため、出力のＰＭＯＳトランジスタＰＴ１１５はＯＦＦ状態である。
そして、Shot_6 でセンサ回路１１０Ｋ−５とセンサ回路１１０Ｋ−６が照射を受けるが、このとき、センサ回路１１０Ｋ−４は照射を受けないがこれまでの照射で出力のＰＭＯＳトランジスタＰＴ１１５から電流“Ｉ0”が流れている。
そして、センサ回路１１０Ｋ−５では、カソード電圧“ｃａ５”は（VCC−Vthp）以下に降下して出力のＰＭＯＳトランジスタＰＴ１１５はＯＮして電流“Ｉ0”が流れる。
そして、センサ回路１１０Ｋ−４の電流と併せて“２Ｉ0”の電流が流れるが、出力信号“Ｓｉｇ４５６”の電圧はインバータ１２２Ｋの閾値を超えないため、検出回路１２０−４５６の出力信号“ＳＦＩＡ４５６”はローレベルのままである。
同時に、センサ回路１１０Ｋ−６では、カソード電圧“ｃａ６”が降下するが、（VCC−Vhtp）以下まで下がらないため、出力のＰＭＯＳトランジスタＰＴ１１５はＯＦＦ状態である。
センサ回路１１０Ｋ−４ではフォトダイオード１１３のカソード電圧“ｃａ４”は（VCC−Vthp）以下に降下して出力のＰＭＯＳトランジスタＰＴ１１５はＯＮして電流“Ｉ0”が流れ、出力信号“Ｓｉｇ４５６”の電圧は上昇する。
しかし、インバータ１２２Ｋの閾値を超えないため、検出回路１２０Ｋ−４５６の出力信号“ＳＦＩＡ４５６”はローレベルのままである。センサ回路１１０Ｋ−５では、カソード電圧“ｃａ５”が降下するが、（VCC−Vhtp）以下まで下がらないため、出力のＰＭＯＳトランジスタＰＴ１１５はＯＦＦ状態である。
そして、Shot_6 でセンサ回路１１０Ｋ−５とセンサ回路１１０Ｋ−６が照射を受けるが、このとき、センサ回路１１０Ｋ−４は照射を受けないがこれまでの照射で出力のＰＭＯＳトランジスタＰＴ１１５から電流“Ｉ0”が流れている。
そして、センサ回路１１０Ｋ−５では、カソード電圧“ｃａ５”は（VCC−Vthp）以下に降下して出力のＰＭＯＳトランジスタＰＴ１１５はＯＮして電流“Ｉ0”が流れる。
そして、センサ回路１１０Ｋ−４の電流と併せて“２Ｉ0”の電流が流れるが、出力信号“Ｓｉｇ４５６”の電圧はインバータ１２２Ｋの閾値を超えないため、検出回路１２０−４５６の出力信号“ＳＦＩＡ４５６”はローレベルのままである。
同時に、センサ回路１１０Ｋ−６では、カソード電圧“ｃａ６”が降下するが、（VCC−Vhtp）以下まで下がらないため、出力のＰＭＯＳトランジスタＰＴ１１５はＯＦＦ状態である。
Shot_7 ではセンサ回路１１０Ｋ−６とセンサ回路１１０Ｋ−７が照射を受ける。このとき、センサ回路１１０Ｋ−４，１１０Ｋ−５は照射を受けないが これまでの照射で出力のＰＭＯＳトランジスタＰＴ１１５から各々電流“Ｉ0”が流れている。
そして、センサ回路１１０Ｋ−６では、カソード電圧“ｃａ６”は（VCC−Vthp）以下に降下して出力のＰＭＯＳトランジスタＰＴ１１５はＯＮして電流“Ｉ0”が流れ、センサ回路１１０Ｋ−４，１１０Ｋ−５の電流と併せて“３Ｉ0”の電流が流れる。
そして、出力信号“Ｓｉｇ４５６”の電圧はインバータ１２２Ｋの閾値を超え、検出回路１２０Ｋ−４５６の出力信号“ＳＦＩＡ４５６”はハイレベルに反転する。
センサ回路１１０Ｋ−７では、カソード電圧“ｃａ７”が降下するが、（VCC−Vhtp）以下まで下がらないため、出力のＰＭＯＳトランジスタＰＴ１１５はＯＦＦ状態である。
そして、センサ回路１１０Ｋ−６では、カソード電圧“ｃａ６”は（VCC−Vthp）以下に降下して出力のＰＭＯＳトランジスタＰＴ１１５はＯＮして電流“Ｉ0”が流れ、センサ回路１１０Ｋ−４，１１０Ｋ−５の電流と併せて“３Ｉ0”の電流が流れる。
そして、出力信号“Ｓｉｇ４５６”の電圧はインバータ１２２Ｋの閾値を超え、検出回路１２０Ｋ−４５６の出力信号“ＳＦＩＡ４５６”はハイレベルに反転する。
センサ回路１１０Ｋ−７では、カソード電圧“ｃａ７”が降下するが、（VCC−Vhtp）以下まで下がらないため、出力のＰＭＯＳトランジスタＰＴ１１５はＯＦＦ状態である。
以上のように、論理回路やレジスタ回路が誤動作を起こさないような、強度の弱いレーザ光の照射でも、レーザ照射を検知して、異常信号を出力することが可能となる。
すなわち、複数個のセンサ回路が１個の検出回路に入力される構成を採り、同時に複数のセンサ回路が照射を受けたり、個々のセンサ回路が複数回の照射を受ける場合、レーザ照射を検知して、異常信号を出力することが可能となる。
すなわち、複数個のセンサ回路が１個の検出回路に入力される構成を採り、同時に複数のセンサ回路が照射を受けたり、個々のセンサ回路が複数回の照射を受ける場合、レーザ照射を検知して、異常信号を出力することが可能となる。
＜３．第３の実施形態＞
次に、本発明の第３の実施形態として、ＦＩＡが検知されると、ＩＣを以後使用不可にする方法について説明する。
次に、本発明の第３の実施形態として、ＦＩＡが検知されると、ＩＣを以後使用不可にする方法について説明する。
通常、ＩＣはモールドに封入され、通常使用においてレーザ光が半導体素子に当たることはない。
ＦＩＡ攻撃が可能となるのは、図５に示すように、モールドを除去して半導体表面を露出させている状態の時である。これは、明らかに攻撃を目的とした不正な使い方であるため、レーザ照射による誤動作を検知したら、そのＩＣを以後使用不可の状態にしても問題ない。従来は、たとえばレジスタ回路をセンサ回路とし、この格納値の変化で攻撃を検知していた。
ＦＩＡ攻撃が可能となるのは、図５に示すように、モールドを除去して半導体表面を露出させている状態の時である。これは、明らかに攻撃を目的とした不正な使い方であるため、レーザ照射による誤動作を検知したら、そのＩＣを以後使用不可の状態にしても問題ない。従来は、たとえばレジスタ回路をセンサ回路とし、この格納値の変化で攻撃を検知していた。
一方で、たとえばＲＦモジュール等を搭載した非接触ＩＣカードは、ＩＣにアンテナを接続してカードに封入し、磁力線の発生源に近づけることにより、磁気をアンテナで受けて電力に変換してＩＣを動作させている。
ＩＣで発生される電力は距離の２乗に反比例し、変換電圧が所定の電圧以上である間はＩＣ内の回路に供給され続けている。
ＩＣカードが磁力線発生源に近づけられ、変換電圧が所定の電圧値になるとＩＣは動作を開始し、ＩＣカードが磁力線発生源から遠ざけられて、変換電圧が所定の電圧値以下になるまで電力は回路に供給され続けている。
供給電圧が所定の電圧より若干高い程度の状態で、ノイズ等によりレーザ光のセンサとして用いているレジスタの保持内容が反転するよう場合、これは通常の使用状態であるため、これでＩＣを以後使用不可の状態にするのは問題である。
ＩＣで発生される電力は距離の２乗に反比例し、変換電圧が所定の電圧以上である間はＩＣ内の回路に供給され続けている。
ＩＣカードが磁力線発生源に近づけられ、変換電圧が所定の電圧値になるとＩＣは動作を開始し、ＩＣカードが磁力線発生源から遠ざけられて、変換電圧が所定の電圧値以下になるまで電力は回路に供給され続けている。
供給電圧が所定の電圧より若干高い程度の状態で、ノイズ等によりレーザ光のセンサとして用いているレジスタの保持内容が反転するよう場合、これは通常の使用状態であるため、これでＩＣを以後使用不可の状態にするのは問題である。
本第２の実施形態において、図３２や図３５の場合、フォトダイオード１１３をキャパシタＣ１１１として用い、これとプリチャージ用途および増幅用途の２個のトランジスタのみでセンサ回路は構成されている。
そして、攻撃の情報が格納されるのは、キャパシタＣ１１１を形成しているフォトダイオード１１３のカソード部分であるため、ノイズに対しては強い。
検出回路は、たとえば図３５の構成の場合、ノイズフィルタ用途のキャパシタＣ１２１Ｋにより、検出回路１２０Ｌへのノイズはブロックされる。
他の回路はプルダウン抵抗としてのＮＭＯＳトランジスタＮＴ１２１Ｋと２個のインバータ１２２Ｋ、１２３Ｋ、２個のＮＡＮＤ回路ＮＡＤ１，ＮＡＤ２のみであり、検出回路１２０Ｌもノイズに対して強い構成となっている。
したがって、ノイズによってＦＩＡ検知信号“ＳＦＩＡ”がハイレベルになる可能性はほとんどない。したがって、検知出力信号“ＳＦＩＡ”がハイレベルになった場合、そのＩＣを以後使用不可としても問題ない。
そして、攻撃の情報が格納されるのは、キャパシタＣ１１１を形成しているフォトダイオード１１３のカソード部分であるため、ノイズに対しては強い。
検出回路は、たとえば図３５の構成の場合、ノイズフィルタ用途のキャパシタＣ１２１Ｋにより、検出回路１２０Ｌへのノイズはブロックされる。
他の回路はプルダウン抵抗としてのＮＭＯＳトランジスタＮＴ１２１Ｋと２個のインバータ１２２Ｋ、１２３Ｋ、２個のＮＡＮＤ回路ＮＡＤ１，ＮＡＤ２のみであり、検出回路１２０Ｌもノイズに対して強い構成となっている。
したがって、ノイズによってＦＩＡ検知信号“ＳＦＩＡ”がハイレベルになる可能性はほとんどない。したがって、検知出力信号“ＳＦＩＡ”がハイレベルになった場合、そのＩＣを以後使用不可としても問題ない。
ＦＩＡが検知されると、ＩＣを以後使用不可にする方法として、以下の構成を採ることが可能である。
不揮発性メモリ内に、ＦＩＡのフラグビットを格納し、製品出荷時はこのビットはリセット状態の値に設定されているものとする。
そして、ＣＰＵ２１０（図１１）は、電源投入時の初期化時にこのＦＩＡフラグビットを読出し、その値がリセット状態であれば通常の初期化動作を行い、セット状態であれば直ちに、または、初期化動作終了後にリセットする仕様とする。
そして、ＣＰＵ２１０の初期化動作後、ＦＩＡを検知して検知信号“ＳＦＩＡ”がハイレベルになると、ＦＩＡフラグビットをセットする仕様とする。これにより、以後、電源を投入しても、ＦＩＡフラグビットはセットされているため、通常動作を開始する前にリセットがかかり、事実上使用不可の状態となる。
不揮発性メモリを用いないでフラグセットを行う方法としては、たとえば特開２００３−５９２８３号公報に記載されているようなインフューズを用いる方法がある。
そして、ＣＰＵ２１０（図１１）は、電源投入時の初期化時にこのＦＩＡフラグビットを読出し、その値がリセット状態であれば通常の初期化動作を行い、セット状態であれば直ちに、または、初期化動作終了後にリセットする仕様とする。
そして、ＣＰＵ２１０の初期化動作後、ＦＩＡを検知して検知信号“ＳＦＩＡ”がハイレベルになると、ＦＩＡフラグビットをセットする仕様とする。これにより、以後、電源を投入しても、ＦＩＡフラグビットはセットされているため、通常動作を開始する前にリセットがかかり、事実上使用不可の状態となる。
不揮発性メモリを用いないでフラグセットを行う方法としては、たとえば特開２００３−５９２８３号公報に記載されているようなインフューズを用いる方法がある。
図３９は、ＦＩＡが検知されると、ＩＣを以後使用不可にする方法としてインフューズを用いる方法を採用したフューズ回路の構成例を示す図である。
図４０は、図３９の動作タイミングを示す図である。
図４０は、図３９の動作タイミングを示す図である。
図３９のフューズ回路３００は、（ｎ＋１）入力のＮＯＲ回路３０１、２入力ＮＯＲ回路３０２、遅延回路３０３、２入力ＡＮＤ回路３０４、２入力ＮＯＲ回路３０５，３０６、ＮＭＯＳトランジスタＮＴ３０１、抵抗Ｒ３０１、およびフューズＦ３０１を有する。
フューズ回路３００は、プルダウン抵抗Ｒ３０１とＮＭＯＳトランジスタＮＴ３０１をグランドとフューズＦ３０１の一端との間に並列に接続し、その接続点であるノード“ＶＦ”をフューズＦ３０１を介して電源ＶＣＣに接続した構成を採っている。
そして、通常動作時は、ＮＭＯＳトランジスタＮＴ３０１のゲート入力“ＳＦＩＡ”はローレベルでＮＭＯＳトランジスタＮＴ３０１はＯＦＦ状態となる。
フューズＦ３０１が切断あるいは高抵抗化されていない場合はノード“ＶＦ”はハイレベル、切断されている場合はローレベルを出力する。
複数のＦＩＡ検出回路からの出力信号“ＳＦＩＡk”は、ＮＯＲ回路３０１でＮＯＲされた後、信号“ＣＰＵ_Ｉｎｉｔ”とＮＯＲ回路３０２でＮＯＲされて出力信号“ＳＦＩＡ”となる。
また、この信号“ＳＦＩＡ”は、フューズＦ３０１の溶断に必要な時間を発生する遅延回路を通った信号“ＳＦＩＡ_ｄｌｙ”およびフューズＦ３０１の出力信号“ＳＶＦ”と論理を採って、出力信号“/ＳＦＩＡ_Ｆａｉｌ”を生成する。
フューズＦ３０１が切断あるいは高抵抗化されていない場合はノード“ＶＦ”はハイレベル、切断されている場合はローレベルを出力する。
複数のＦＩＡ検出回路からの出力信号“ＳＦＩＡk”は、ＮＯＲ回路３０１でＮＯＲされた後、信号“ＣＰＵ_Ｉｎｉｔ”とＮＯＲ回路３０２でＮＯＲされて出力信号“ＳＦＩＡ”となる。
また、この信号“ＳＦＩＡ”は、フューズＦ３０１の溶断に必要な時間を発生する遅延回路を通った信号“ＳＦＩＡ_ｄｌｙ”およびフューズＦ３０１の出力信号“ＳＶＦ”と論理を採って、出力信号“/ＳＦＩＡ_Ｆａｉｌ”を生成する。
信号“ＣＰＵ_Ｉｎｉｔ”は、ＣＰＵ２１０の初期化時にハイレベルを出力する信号で、この期間はフューズ回路３００のＮＭＯＳトランジスタＮＴ３０１をＯＦＦ状態に制御する。
ＣＰＵ２１０の初期化終了後、レーザ照射を検知して、入力信号“ＳＦＩＡｋ”のうちの１つでもハイレベルに反転すると、ＮＭＯＳトランジスタＮＴ３０１の入力信号“ＳＦＩＡ”はハイレベルとなってＮＭＯＳトランジスタＮＴ３０１はＯＮし、フューズ端子であるノード“ＶＦ”はグランドレベルとなる。
これにより、フューズＦ３０１の両端にＶＣＣが印加され、遅延回路３０３の遅延時間より短い時間でフューズＦ３０１は溶断され、あるいは高抵抗化される。
そして、遅延回路３０３の遅延時間経過後、出力信号“/ＳＦＩＡ_Ｆａｉｌ”はローレベルとなってＣＰＵ２１０に報知される。
フューズＦ３０１の溶断後あるいは高抵抗化後は、電源投入後は、ノード“ＶＦ”は常にローレベルを示すため、出力信号“/ＳＦＩＡ_Ｆａｉｌ”はローレベルとなってリセット要求し、ＣＰＵ２１０は通常動作を行えなくなる。
ＣＰＵ２１０の初期化終了後、レーザ照射を検知して、入力信号“ＳＦＩＡｋ”のうちの１つでもハイレベルに反転すると、ＮＭＯＳトランジスタＮＴ３０１の入力信号“ＳＦＩＡ”はハイレベルとなってＮＭＯＳトランジスタＮＴ３０１はＯＮし、フューズ端子であるノード“ＶＦ”はグランドレベルとなる。
これにより、フューズＦ３０１の両端にＶＣＣが印加され、遅延回路３０３の遅延時間より短い時間でフューズＦ３０１は溶断され、あるいは高抵抗化される。
そして、遅延回路３０３の遅延時間経過後、出力信号“/ＳＦＩＡ_Ｆａｉｌ”はローレベルとなってＣＰＵ２１０に報知される。
フューズＦ３０１の溶断後あるいは高抵抗化後は、電源投入後は、ノード“ＶＦ”は常にローレベルを示すため、出力信号“/ＳＦＩＡ_Ｆａｉｌ”はローレベルとなってリセット要求し、ＣＰＵ２１０は通常動作を行えなくなる。
また、図２３、図２６の構成は、レジスタの格納値のノイズ等による反転に関係なく、ＦＩＡ攻撃を検知できる。
すなわち、電源が不安定状態でも、ノイズ等によって誤ってＦＩＡ攻撃と認識する恐れは無い。
したがって、この構成にも、第３の実施形態を適用することが可能となる。
すなわち、電源が不安定状態でも、ノイズ等によって誤ってＦＩＡ攻撃と認識する恐れは無い。
したがって、この構成にも、第３の実施形態を適用することが可能となる。
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
暗号演算回路に関しては、回路規模の増大や演算時間の増大をもたらさない。
センサ回路の感度は高いため、ＣＰＵ回路や暗号処理回路の論理回路やレジスタ回路が誤動作を起こす前に攻撃を検知して所定の処理を行うことができる。
ＩＣの自己破壊動作により、攻撃に多数のＩＣが必要となり、攻撃の難易度が上がる。
暗号演算回路に関しては、回路規模の増大や演算時間の増大をもたらさない。
センサ回路の感度は高いため、ＣＰＵ回路や暗号処理回路の論理回路やレジスタ回路が誤動作を起こす前に攻撃を検知して所定の処理を行うことができる。
ＩＣの自己破壊動作により、攻撃に多数のＩＣが必要となり、攻撃の難易度が上がる。
１００，１００Ａ〜１００Ｋ・・・ＦＩＡ（エリア）検出回路，１１０Ａ〜１１０Ｋ・・・センサ回路、１２０，１２０Ｃ〜１２０Ｌ・・・検出回路、２００・・・ＩＣ回路、２１０・・・ＣＰＵ，２２０・・・マスクＲＯＭ（Mask ROM）、２３０・・・ＥＥＰＲＯＭ、２４０・・・ＲＡＭ、２５０・・・暗号回路、２６０・・・入出力回路、３００・・・フューズ回路、３０１，３０２，３０５，３０４・・・ＯＲ回路、３０３・・・遅延回路、３０４・・・ＡＮＤ回路、ＮＴ３０１・・・ＮＭＯＳトランジスタ、Ｒ３０１・・・抵抗、Ｆ３０１・・・フューズ。
Claims (13)
- 光の照射を検知可能で、出力ノードのレベルが光照射によって変化し、光照射によって変化する上記出力ノードのレベルに応じた信号を出力する少なくとも１つのセンサ回路と、
上記センサ回路の出力により、ハイレベルに相当する電圧とローレベルに相当する電圧との間の中間電圧を検出し検出信号を出力する検出回路と、を有し、
上記センサ回路は、
出力ノードからハイレベルの信号を出力するように入力が固定され、光の照射によって上記出力ノードのレベルが変化する論理回路と、
上記論理回路の出力ノードのレベル変化に応じた信号を出力するトランジスタと、を含み、
上記検出回路は、
上記センサ回路の出力信号レベルがあらかじめ設定したレベルに達すると上記検出信号を出力する
誤動作発生攻撃検出回路。 - 上記論理回路は、
電源部が抵抗を介して電源に接続され、当該結線部または上記出力ノードが上記トランジスタの制御端子に接続されている
請求項１記載の誤動作攻撃検出回路。
誤動作発生攻撃検出回路。 - 光の照射を検知可能で、出力ノードのレベルが光照射によって変化し、光照射によって変化する上記出力ノードのレベルに応じた信号を出力する少なくとも１つのセンサ回路と、
上記センサ回路の出力により、ハイレベルに相当する電圧とローレベルに相当する電圧との間の中間電圧を検出し検出信号を出力する検出回路と、を有し、
上記センサ回路は、
あらかじめハイレベルの信号がセットされ、光の照射によって上記出力ノードのレベルが変化するレジスタと、
上記レジスタの出力ノードのレベル変化に応じた信号を出力するトランジスタと、を含み、
上記検出回路は、
上記センサ回路の出力信号レベルがあらかじめ設定したレベルに達すると上記検出信号を出力する
誤動作発生攻撃検出回路。 - 上記レジスタは、
電源部が抵抗を介して電源に接続され、当該結線部または上記出力ノードが上記トランジスタの制御端子に接続されている
請求項３記載の誤動作攻撃検出回路。 - 光の照射を検知可能で、出力ノードのレベルが光照射によって変化し、光照射によって変化する上記出力ノードのレベルに応じた信号を出力する少なくとも１つのセンサ回路と、
上記センサ回路の出力により、ハイレベルに相当する電圧とローレベルに相当する電圧との間の中間電圧を検出し検出信号を出力する検出回路と、を有し、
上記センサ回路は、
光電変換素子と、
上記光電変換素子の蓄積電荷に応じた信号を出力する出力用トランジスタと、
上記光電変換素子の電荷蓄積のノードをプリチャージするプリチャージ用トランジスタと、を少なくとも含む光センサ部と、
上記出力用トランジスタの出力信号に応じた信号を出力するトランジスタと、を含み、
上記検出回路は、
上記センサ回路の出力信号レベルがあらかじめ設定したレベルに達すると上記検出信号を出力する
誤動作発生攻撃検出回路。 - 上記検出回路は、
上記センサ回路の出力信号電圧と基準電圧とを比較し、当該出力信号電圧が基準電圧により低い場合に上記検出信号を出力する
請求項５記載の誤動作攻撃検出回路。 - 上記検出回路は、
上記センサ回路の出力信号をプルダウンし、当該信号電圧がハイレベルの場合に上記検出信号を出力する
請求項５記載の誤動作攻撃検出回路。 - 複数のセンサ回路を有し、
上記複数のセンサ回路の出力が上記検出回路の入力に共通に接続されている
請求項１から７のいずれか一に記載の誤動作攻撃検出回路。 - 上記検出回路の検出信号を受けて所定の処理を行う制御系を有し、
上記制御系は、
初期化時にフラグがセットされているか否かをチェックし、フラグがセットされていない場合には通常動作を行い、フラグがセットされている場合にはシステムリセットを実行する機能を有し、
上記検出回路による検出信号を受けるとフラグをセットした後に所定の処理を行う
請求項１から７のいずれか一に記載の誤動作攻撃検出回路。 - 光の照射を検知可能で、出力ノードのレベルが光照射によって変化し、光照射によって変化する上記出力ノードのレベルに応じた信号を出力する複数のセンサ回路と、
上記センサ回路の出力により、ハイレベルに相当する電圧とローレベルに相当する電圧との間の中間電圧を検出し検出信号を出力する検出回路と、を有し、
上記複数のセンサ回路の出力が上記検出回路の入力に共通に接続され、
上記検出回路は、
上記センサ回路の出力信号レベルがあらかじめ設定したレベルに達すると上記検出信号を出力する
誤動作発生攻撃検出回路。 - 光の照射を検知可能で、出力ノードのレベルが光照射によって変化し、光照射によって変化する上記出力ノードのレベルに応じた信号を出力する少なくとも１つのセンサ回路と、
上記センサ回路の出力により、ハイレベルに相当する電圧とローレベルに相当する電圧との間の中間電圧を検出し検出信号を出力する検出回路と、
上記検出回路の検出信号を受けて所定の処理を行う制御系と、を有し、
上記検出回路は、
上記センサ回路の出力信号レベルがあらかじめ設定したレベルに達すると上記検出信号を出力し、
上記制御系は、
初期化時にフラグがセットされているか否かをチェックし、フラグがセットされていない場合には通常動作を行い、フラグがセットされている場合にはシステムリセットを実行する機能を有し、
上記検出回路による検出信号を受けるとフラグをセットした後に所定の処理を行う
誤動作攻撃検出回路。 - 少なくとも制御系と、
誤動作発生攻撃を検出する誤動作発生攻撃検出回路と、が集積され、
上記誤動作発生攻撃検出回路は、
光の照射を検知可能な少なくとも１つのセンサ回路と、
上記センサ回路の出力により、ハイレベルに相当する電圧とローレベルに相当する電圧との間の中間電圧を検出し検出信号を出力する検出回路と、を有し、
上記センサ回路は、
出力ノードのレベルが光照射によって変化し、光照射によって変化する上記出力ノードのレベルに応じた信号を出力し、
上記検出回路は、
上記センサ回路の出力信号レベルがあらかじめ設定したレベルに達すると上記検出信号を上記制御系に出力し、
上記制御系は、
初期化時にフラグがセットされているか否かをチェックし、フラグがセットされていない場合には通常動作を行い、フラグがセットされている場合にはシステムリセットを実行する機能を有し、
上記検出回路による検出信号を受けるとフラグをセットした後に所定の処理を行う
集積回路。 - 少なくとも制御系と、
誤動作発生攻撃を検出する誤動作発生攻撃検出回路と、が集積され、
上記誤動作発生攻撃検出回路は、
光の照射を検知可能で、出力ノードのレベルが光照射によって変化し、光照射によって変化する上記出力ノードのレベルに応じた信号を出力する少なくとも１つのセンサ回路と、
上記センサ回路の出力により、ハイレベルに相当する電圧とローレベルに相当する電圧との間の中間電圧を検出し検出信号を出力する検出回路と、を有し、
上記センサ回路は、
出力ノードからハイレベルの信号を出力するように入力が固定され、光の照射によって上記出力ノードのレベルが変化する論理回路と、
上記論理回路の出力ノードのレベル変化に応じた信号を出力するトランジスタと、を含み、
上記検出回路は、
上記センサ回路の出力信号レベルがあらかじめ設定したレベルに達すると上記検出信号を上記制御系に出力する
集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009132544A JP5387144B2 (ja) | 2009-06-01 | 2009-06-01 | 誤動作発生攻撃検出回路および集積回路 |
| EP10004800A EP2259487B1 (en) | 2009-06-01 | 2010-05-06 | Circuit for detecting malfunction generation attack and integrated circuit using the same |
| CN2010101889908A CN101924629B (zh) | 2009-06-01 | 2010-05-25 | 用于检测误动作发生攻击的电路以及使用其的集成电路 |
| US12/786,612 US8350574B2 (en) | 2009-06-01 | 2010-05-25 | Circuit for detecting malfunction generation attack and integrated circuit using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009132544A JP5387144B2 (ja) | 2009-06-01 | 2009-06-01 | 誤動作発生攻撃検出回路および集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010279003A JP2010279003A (ja) | 2010-12-09 |
| JP5387144B2 true JP5387144B2 (ja) | 2014-01-15 |
Family
ID=42671941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009132544A Expired - Fee Related JP5387144B2 (ja) | 2009-06-01 | 2009-06-01 | 誤動作発生攻撃検出回路および集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8350574B2 (ja) |
| EP (1) | EP2259487B1 (ja) |
| JP (1) | JP5387144B2 (ja) |
| CN (1) | CN101924629B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8255702B1 (en) * | 2009-12-03 | 2012-08-28 | Altera Corporation | Programmable logic device with improved security |
| JP5519308B2 (ja) * | 2010-02-05 | 2014-06-11 | ルネサスエレクトロニクス株式会社 | 半導体集積回路及びデータ処理システム |
| JP5776927B2 (ja) * | 2011-03-28 | 2015-09-09 | ソニー株式会社 | 情報処理装置及び方法、並びにプログラム |
| JP5857726B2 (ja) * | 2011-12-20 | 2016-02-10 | 富士通株式会社 | 温度センサ、暗号化装置、暗号化方法、及び個体別情報生成装置 |
| US9081929B2 (en) * | 2012-01-06 | 2015-07-14 | New York University | Systems, processes and computer-accessible medium for providing logic encryption utilizing fault analysis |
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| WO2016115280A1 (en) | 2015-01-14 | 2016-07-21 | Virta Laboratories, Inc. | Anomaly and malware detection using side channel analysis |
| KR102341264B1 (ko) | 2015-02-02 | 2021-12-20 | 삼성전자주식회사 | 래치를 이용한 레이저 검출기 및 이를 포함하는 반도체 장치 |
| US10255462B2 (en) * | 2016-06-17 | 2019-04-09 | Arm Limited | Apparatus and method for obfuscating power consumption of a processor |
| CN114968651A (zh) * | 2016-06-24 | 2022-08-30 | 国民技术股份有限公司 | 具有攻击防护结构的系统 |
| CN108008235B (zh) * | 2017-11-17 | 2021-02-26 | 珠海格力电器股份有限公司 | 直流母线短路检测方法、装置及检测电路 |
| US11082202B2 (en) * | 2018-06-01 | 2021-08-03 | Arm Limited | Fault injection attack detection in integrated circuits |
| US11145608B2 (en) * | 2019-03-20 | 2021-10-12 | Qualcomm Incorporated | Detection of laser-based security attacks |
| CN112098043B (zh) * | 2019-06-17 | 2022-04-15 | 光宝科技新加坡私人有限公司 | 用于检测激光发射器的故障检测电路 |
| CZ308895B6 (cs) * | 2020-03-19 | 2021-08-11 | České vysoké učení technické v Praze | Zapojení standardní buňky CMOS se sníženou datovou závislostí statické spotřeby |
| CN113711222B (zh) * | 2020-08-07 | 2022-06-10 | 深圳市汇顶科技股份有限公司 | 用于芯片的激光注入攻击检测电路和安全芯片 |
| CN114815952B (zh) * | 2021-01-18 | 2024-03-01 | 瑞昱半导体股份有限公司 | 能应用于通过动态电压改变来进行系统保护的集成电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH10154976A (ja) * | 1996-11-22 | 1998-06-09 | Toshiba Corp | タンパーフリー装置 |
| US6108419A (en) * | 1998-01-27 | 2000-08-22 | Motorola, Inc. | Differential fault analysis hardening apparatus and evaluation method |
| GB2365153A (en) * | 2000-01-28 | 2002-02-13 | Simon William Moore | Microprocessor resistant to power analysis with an alarm state |
| JP2002261751A (ja) | 2001-03-02 | 2002-09-13 | Hitachi Ltd | 暗号処理方法 |
| JP3843777B2 (ja) | 2001-08-10 | 2006-11-08 | ソニー株式会社 | 半導体記憶装置 |
| FR2829331B1 (fr) | 2001-09-04 | 2004-09-10 | St Microelectronics Sa | Procede de securisation d'une quantite secrete |
| FR2838262B1 (fr) | 2002-04-08 | 2004-07-30 | Oberthur Card Syst Sa | Procede de securisation d'une electronique a acces crypte |
| US6970386B2 (en) * | 2003-03-03 | 2005-11-29 | Emosyn America, Inc. | Method and apparatus for detecting exposure of a semiconductor circuit to ultra-violet light |
| DE10328860B4 (de) * | 2003-06-26 | 2008-08-07 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Verschlüsseln von Daten |
| US20080235796A1 (en) * | 2005-08-19 | 2008-09-25 | Nxp B.V. | Circuit Arrangement with Non-Volatile Memory Module and Method for Registering Attacks on Said Non-Volatile Memory Switch |
| JP2008021524A (ja) * | 2006-07-12 | 2008-01-31 | Tokai Rika Co Ltd | 非接触スイッチ |
| JP2008289086A (ja) * | 2007-05-21 | 2008-11-27 | Panasonic Corp | 半導体装置 |
| JP2008293144A (ja) * | 2007-05-23 | 2008-12-04 | Panasonic Corp | 半導体集積回路及びｉｃカード |
| US8410583B2 (en) * | 2007-09-04 | 2013-04-02 | Nds Limited | Security chip |
| JP5261088B2 (ja) * | 2008-09-09 | 2013-08-14 | 富士通株式会社 | 不正操作検知回路、不正操作検知回路を備えた装置、及び不正操作検知方法 |
-
2009
- 2009-06-01 JP JP2009132544A patent/JP5387144B2/ja not_active Expired - Fee Related
-
2010
- 2010-05-06 EP EP10004800A patent/EP2259487B1/en not_active Not-in-force
- 2010-05-25 US US12/786,612 patent/US8350574B2/en not_active Expired - Fee Related
- 2010-05-25 CN CN2010101889908A patent/CN101924629B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP2259487A1 (en) | 2010-12-08 |
| CN101924629B (zh) | 2013-07-24 |
| CN101924629A (zh) | 2010-12-22 |
| US8350574B2 (en) | 2013-01-08 |
| US20100301873A1 (en) | 2010-12-02 |
| EP2259487B1 (en) | 2012-08-22 |
| JP2010279003A (ja) | 2010-12-09 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120223 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130625 |
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| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R151 | Written notification of patent or utility model registration |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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