[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2001148457A - 高周波用半導体装置 - Google Patents

高周波用半導体装置

Info

Publication number
JP2001148457A
JP2001148457A JP33209699A JP33209699A JP2001148457A JP 2001148457 A JP2001148457 A JP 2001148457A JP 33209699 A JP33209699 A JP 33209699A JP 33209699 A JP33209699 A JP 33209699A JP 2001148457 A JP2001148457 A JP 2001148457A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor chip
substrate
metal
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP33209699A
Other languages
English (en)
Inventor
Kunihiko Kanazawa
邦彦 金澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp, Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electronics Corp
Priority to JP33209699A priority Critical patent/JP2001148457A/ja
Publication of JP2001148457A publication Critical patent/JP2001148457A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 高周波特性を維持することができ、種々の半
導体素子を非常に小さい面積で重ねて実装することが可
能な高周波用半導体装置を提供する。 【解決手段】 半導体チップ１に裏面電極７を設けて、
表面側に設けた回路集積部１１の配線１２と裏面電極７
とを、ビアホール５内に設けた金属層６を介して電気的
に接続する。この半導体チップ１を、その回路集積部１
１側の面を多層基板２０とは反対側にして実装し、裏面
電極７と多層基板２０の金属配線９とを電気的に接続す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高周波用半導体装
置に関し、特に、高周波回路を設けた半導体チップと回
路基板とを電気的に接続するマルチチップ半導体実装に
適した構造の高周波半導体装置に関する。
【０００２】
【従来の技術】従来、半導体チップを回路基板へ実装し
た後の半導体チップと回路基板との電気的接続は、一般
に、ワイヤー接続またはバンプ接続により行われてい
た。
【０００３】図５は、ワイヤー接続を用いた第一の従来
の高周波用半導体装置の概略構成を示す断面図である。
この図５において、１は半導体チップ、２はワイヤー、
３は誘電体または半導体からなる回路基板、１１は半導
体チップ１の表面に設けられた高周波増幅回路からなる
回路集積部、１２は半導体チップ１の表面に設けられた
金属配線（または電極）、１３は回路基板３上に設けら
れた金属配線である。回路基板３が誘電体からなる場
合、回路基板上３にはロジック系回路部品などの回路部
品が実装されている。また、この回路基板３が半導体か
らなる場合、それらの回路部品が半導体基板上に同様に
して実装されるか、またはそれらの部品の一部もしくは
全部が半導体製造法により半導体基板内に作り込まれ
る。半導体チップ１は、このような回路部品を搭載した
回路基板３上に、回路集積部１１を設けた面と反対側の
面を回路基板３側に向けて実装され、半導体チップ１上
の金属配線１２と回路基板３上の金属配線１３とがワイ
ヤー２により電気的に接続される。
【０００４】図６は、バンプ接続を用いた第二の従来の
高周波半導体装置の概略構成を示す断面図である。ここ
では、半導体チップ１の表面に設けられた回路集積部１
１が回路基板３側に面するように、半導体チップ１が回
路基板３に実装され、半導体チップ１上の金属配線１２
と回路基板３上の金属配線１３とがバンプ電極４により
電気的に接続される。この構造では、半導体チップ１に
おいて回路集積部１１を設けた面と反対側の面には、回
路集積部１１と電気的に接続された配線（電極）は形成
されていない。
【０００５】
【発明が解決しようとする課題】上述のような高周波用
半導体装置の電気的接続においては、インダクタンスの
周波数特性を小さくすることが重要である。
【０００６】しかしながら、図５に示した第一の従来の
高周波用半導体装置では、ワイヤーのインダクタンス成
分が高周波特性を悪化させるという欠点があり、特に、
それによって利得の低下を招くという問題があった。
【０００７】また、図６に示した第二の従来の高周波用
半導体装置では、半導体チップ上の素子面が、半導体チ
ップが実装される誘電体基板や半導体基板に近いため
に、帰還容量が大きくなって高周波での利得低下を招く
という問題があった。
【０００８】また、ワイヤ接続技術を用いた場合には、
それぞれの半導体素子を重ねて電気接続すると、ワイヤ
ー接続用パッド電極をチップ周辺に多く設ける必要があ
り、チップ面積が非常に大きくなるという問題があっ
た。
【０００９】さらに、従来の構成では、セラミック製の
容量や抵抗、インダクタ等を加えて実装することができ
なかったので、高周波特性の改善や電源ＩＣの特性改善
が困難であった。
【００１０】本発明は、このような従来技術の課題を解
決するためになされたものであり、高周波特性を維持す
ることができ、しかも種々の半導体素子を非常に小さい
面積で重ねて実装することが可能な高周波用半導体装置
を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を達成するため
に、本発明の高周波用半導体装置は、半導体チップの表
面に複数設けられた半導体素子の配線電極または半導体
集積回路の配線電極と、該半導体チップの裏面に設けら
れ、互いに電気的に接続されていない複数の金属電極と
が、１つの表面側の配線電極に対して１つの裏面側の金
属電極が対応して、それぞれ独立して半導体チップを貫
通する貫通穴に形成された金属層により電気的に接続さ
れ、該半導体チップの裏面の金属電極が、誘電体基板上
もしくは半導体基板上に設けられた金属配線、または金
属製リードと電気的に接続されていることを特徴とす
る。
【００１２】前記誘電体基板もしくは半導体基板上の金
属配線が、該誘電体基板上もしくは半導体基板上に設け
られた絶縁層より凸であってもよい。
【００１３】前記半導体チップの裏面側の金属電極と、
前記誘電体基板上もしくは半導体基板上の金属配線と
が、金属により電気的に接続され、該半導体チップと、
該誘電体基板もしくは半導体基板との間隙が樹脂で埋め
られていてもよい。
【００１４】前記半導体チップ上に、その表面側の配線
電極および裏面側の金属電極が貫通穴に形成された金属
層により電気的に接続された別の半導体チップが配置さ
れ、下側の半導体チップの表面側の配線電極と、上側の
半導体チップの裏面側の金属電極とが電気的に接続さ
れ、下側の半導体チップの裏面側の金属電極と、前記誘
電体基板上もしくは半導体基板上に設けられた金属配
線、または金属製リードとが電気的に接続されていても
よい。
【００１５】前記半導体チップ上に、その表面側の配線
電極および裏面側の金属電極が貫通穴に形成された金属
層により電気的に接続された別の半導体チップの複数が
縦積みされ、下側の半導体チップの表面側の配線電極
と、上側の半導体チップの裏面側の金属電極とが電気的
に接続され、最も下側の半導体チップの裏面側の金属電
極と、前記誘電体基板上もしくは半導体基板上に設けら
れた金属配線、または金属製リードとが電気的に接続さ
れていてもよい。
【００１６】前記半導体基板もしくは誘電体基板が、セ
ラミック多層基板、樹脂多層基板または多層配線半導体
基板からなっていてもよい。
【００１７】前記セラミック多層基板、樹脂多層基板ま
たは多層配線半導体基板がキャビティー構造を有し、該
キャビティー構造内に前記半導体チップが配置されてい
るのが好ましい。
【００１８】前記半導体チップの表面側の配線電極と、
前記セラミック多層基板、樹脂多層基板または多層配線
半導体基板の配線とが、ワイヤーを用いて電気的に接続
されていてもよい。
【００１９】前記セラミック多層基板、樹脂多層基板ま
たは多層配線半導体基板上に、セラミックまたは半導体
からなる容量、インダクタまたは抵抗が実装されていて
もよい。
【００２０】以下、本発明の作用について説明する。
【００２１】本発明にあっては、半導体チップの裏面側
に金属電極を設けて、半導体チップを貫通する穴に形成
された金属層により表面側の配線や電極と裏面側の金属
電極を電気的に接続し、この裏面側の金属電極と半導体
基板や誘電体基板等からなる回路基板上の金属配線とを
電気的に接続している。よって、インダクタンス成分を
非常に小さくすることができ、従来に比べて高周波での
利得が２倍程度向上する。また、ワイヤー接続方法と異
なり、半導体チップ面積を小型化することが可能であ
る。また、半導体チップのどの部分からでも半導体チッ
プ裏面側の金属配線と電気的に接続でき、集積回路内の
配線の引き回しを短くすることができるので、高周波特
性や高速動作能力を大幅に改善することが可能である。
また、非常に小さい実装面積の装置を実現することが可
能である。また、バンプ技術のように半導体チップの素
子面のすぐ近くに回路基板の誘電体や金属配線が配置さ
れないので、帰還容量を形成して高周波特性が低下する
ということもない。
【００２２】また、誘電体基板や半導体基板等からなる
回路基板上の金属配線を、回路基板上に設けられた絶縁
層より凸に形成して、絶縁層の面よりも金属配線の上面
が突き出ているようにすることにより、半導体チップの
裏面側の電極との電気接続が容易になる。
【００２３】上記半導体チップの裏面側の金属電極と、
回路基板上の金属配線とを、金属により電気的に接続
し、半導体チップと回路基板との間隙を樹脂で埋めるこ
とにより、信頼性が向上する。
【００２４】高周波用ガリウム砒素素子とロジック系の
シリコン素子等、電気的接続のために別のプロセスを必
要とするマルチチップ半導体実装においては、半導体チ
ップ上に、表面側の配線や電極と裏面側の金属電極が貫
通穴に形成された金属層により電気的に接続された別の
半導体チップをさらに実装し、下側の半導体チップの表
面側の配線や電極と上側の半導体チップの裏面側の金属
電極とを電気的に接続することにより、約半分の非常に
小さい面積により、半導体チップを重ねて実装可能とな
る。さらに、複数の半導体チップを縦積み実装して実装
面積を小さくすることが可能である。
【００２５】上記半導体基板もしくは誘電体基板とし
て、セラミック多層基板、樹脂多層基板または多層配線
半導体基板等の多層基板を用いることにより、基板の端
から遠い、中ほどにある配線電極から、その配線電極ま
で達する穴を通して直に信号を取り出すことが可能であ
る。本発明は単層の基板にも適用可能であるが、配線が
重なるため、基板側や半導体チップ側で最適配線が困難
であり、面積が大きくなってしまうので、多層基板とす
ることが好ましい。
【００２６】さらに、このセラミック多層基板、樹脂多
層基板または多層配線半導体基板にキャビティー構造を
設けて、そのキャビティー構造内に半導体チップを配置
することにより、ハンダマスクをかけることができる。
よって、基板表面に容量やインダクタ、抵抗等をはんだ
実装して大きな容量を実現し、高周波特性の向上や電源
回路の簡素化等を図ることが可能となる。
【００２７】さらに、セラミック多層基板、樹脂多層基
板または多層配線半導体基板等の多層基板上に複数の半
導体チップを重ねて実装する場合、上側の半導体チップ
の表面側の配線電極と多層基板の金属配線とを直接電気
的に接続する必要が生じることもある。このような場
合、ワイヤーを用いてジャンパー接続することにより、
半導体チップに接続用の穴を別途形成することなく、非
常に小さい面積で実装することが可能である。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
【００２９】（実施の形態１）図１（ａ）は実施の形態
１の高周波用半導体装置の構造を示す断面図であり、
（ｂ）はその平面図である。この高周波用半導体装置
は、ガリウム砒素基板またはシリコン基板からなる半導
体チップ１の表面に、高周波増幅回路からなる回路集積
部１１が設けられている。半導体チップ１にはそれを貫
通する穴であるビアホール５が形成され、そのビアホー
ル５内には金属層６が形成されている。この金属層６
は、ビアホール内に充填されていてもよく、ビアホール
５の内壁面だけに形成してもよい。さらに、半導体チッ
プ１の表面には、回路集積部１１の配線となる金属配線
１２が設けられている。この金属配線１２は、半導体チ
ップ１の裏面に設けられた金属からなる裏面電極７とビ
アホール５内に形成された金属層６を介して電気的に接
続されている。
【００３０】この半導体チップ１は、セラミック多層基
板２０の中央部に設けられた凹部２２内に、半導体チッ
プ１の裏面をセラミック多層基板２０側に配して搭載さ
れている。そして、セラミック多層基板２０上に設けら
れた金属配線９は、接続金属１０により半導体チップ１
の裏面電極７と電気的に接続されている。
【００３１】セラミック多層基板２０には金属からなる
セラミック内層配線２１が設けられ、この内層配線２１
は、セラミック多層基板２０の凹部２２の外周部に搭載
した容量、抵抗またはインダクタ等の電子部品２３と電
気的に接続している。セラミック多層基板２０の凹部２
２はキャビティー構造であり、半導体チップ１を保護し
てハンダマスクをかけられるようにする封止樹脂２５が
凹部２２の開口部にかかっている。このため、容量、抵
抗またはインダクタ等の電子部品２３をセラミック多層
基板２０の凹部の外周部に実装して、非常に大きな容量
やＱ値の高いインダクタを実現することができる。
【００３２】半導体チップ１の回路集積部１１として
は、高周波用増幅器としてのガリウム砒素電界効果トラ
ンジスタまたはバイポーラトランジスタ等を用いること
ができる。ビアホール５内の金属層６としては、金、銅
またはアルミニウムを用いることにより低抵抗を実現す
ることができる。半導体チップ１の裏面電極７と表面側
の金属配線（または電極）１２との接続は、金で行うか
錫を含むハンダで行うことができる。
【００３３】この構成によれば、半導体チップ１の表面
に設けた高周波増幅回路からなる回路集積部１１が、セ
ラミック多層基板２０側とは反対の面に配置されている
ので、回路集積部１１とセラミック多層基板２０との間
で帰還容量を形成することがない。よって、帰還容量の
増大を防止することができ、高周波での利得低下を起こ
すのを防ぐことができる。また、半導体チップ１を貫通
するビアホール５に形成された金属層６により電気的に
接続しているので、非常にインダクタンス成分を小さく
することができ、高周波での利得を２倍程度向上するこ
とができる。また、ワイヤー技術を用いて電気的接続を
行っていないので、非常に小さい半導体実装面積を実現
することができる。さらに、容量、抵抗またはインダク
タ等の電子部品２３を実装することができるので、非常
に大きな容量やＱ値の高いインダクタを実現でき、高周
波特性や電源としての特性を非常に向上することができ
る。
【００３４】なお、回路基板としては、セラミック多層
基板２０のかわりに、樹脂多層基板や多層配線半導体基
板等の多層基板を用いることもできる。このような多層
基板を用いた場合、内層配線２１に達する穴２１ａを通
して内層配線２１から直に信号を取り出すことができ
る。本発明は、単層の基板についても適用可能である
が、多層基板の方が基板側や半導体チップ側で最適配線
が容易であり、面積も縮小することができる。
【００３５】また、回路基板上の金属配線９のかわり
に、従来の樹脂リードパッケージにおける金属リードを
用いることもできる。
【００３６】さらに、半導体チップの接続強度向上のた
めに、半導体チップの裏面電極が裏面側の誘電体または
半導体基板上の金属配線間、あるいは金属製リード間を
金属で接続し、半導体チップと裏面側の誘電体または半
導体との間隙を樹脂で埋めると信頼性を向上することが
できる。これは、衝撃力や、温度変化に対して熱膨張率
の違いから生じる応力が、接続金属部分に集中するのを
防ぐことができるからである。
【００３７】さらに、図２に示すように、回路基板上の
金属配線の上面を、その回路基板上に設けた絶縁層の面
よりも突出させるようにすれば、半導体チップの裏面電
極をその金属配線と適切に接続させることができ、不所
望な箇所での電気接続を避けることができる。この場
合、金属配線の上面が絶縁層の面よりも上に突出してい
れば、図２（ａ）に示すように、金属配線を絶縁層の上
に形成してもよく、図２（ｂ）に示すように、金属配線
が絶縁層から一部露出していてもよい。
【００３８】（実施の形態２）本実施の形態２では、半
導体チップ上に、さらに別の半導体チップを実装した構
成について説明する。
【００３９】図３は、実施の形態２の高周波用半導体装
置の概略構成を示す断面図である。この高周波用半導体
装置において、第１の半導体チップ１は、シリコン素子
からなるロジック系等の回路素子であり、その上に重ね
て搭載した第２の半導体チップ１４は、ガリウム砒素素
子からなる高周波増幅回路素子である。
【００４０】第１の半導体チップ１の表面にはロジック
系等の回路からなる回路集積部１１が設けられ、第２の
半導体チップ１４の表面には高周波増幅回路からなる回
路集積部１１が設けられている。第１の半導体チップ１
と第２の半導体チップ１４内にはそれらをそれぞれ貫通
するビアホール５が設けられ、そのビアホール５内には
金属層６が形成されている。そして、第１の半導体チッ
プ１と第２の半導体チップ１４のそれぞれの表面には回
路集積部１１の配線となる金属配線１２が設けられてい
る。これらの金属配線１２は、第１の半導体チップ１と
第２の半導体チップ１４のそれぞれの裏面に設けられた
金属からなる裏面電極７と、ビアホール５内に形成され
た金属層６を介して電気的に接続されている。
【００４１】第１の半導体チップ１は、セラミック多層
基板２０の中央部に設けられた凹部２２内に、半導体チ
ップ１の裏面をセラミック多層基板２０側に配して搭載
されている。また、第２の半導体チップ１４は、第１の
半導体チップ１上に第２の半導体チップ１４の裏面を第
１の半導体チップ１側に配して搭載されている。そし
て、第１の半導体チップ１が実装されているセラミック
多層基板２０の凹部２２部分の表面上には金属配線９が
設けられている。この金属配線９と第１の半導体チップ
１の裏面電極７との電気的接続、および第１の半導体チ
ップ１の表面側の金属配線１２と第２の半導体チップ１
４の裏面電極７との電気的接続は、接続金属１０により
行われている。
【００４２】この構成によれば、セラミック多層基板２
０の凹部２２内に、ロジック系等の回路素子からなる半
導体チップ１が搭載され、その半導体チップ１上に、高
周波増幅回路素子からなる第２の半導体チップ１４がそ
の回路集積部１１を上面にして搭載されているので、半
導体チップ１４表面の高周波増幅回路からなる回路集積
部１１は、近傍に半導体基板や誘電体であるセラミック
多層基板が存在しない。よって、帰還容量の増大を防止
することができ、高周波での利得低下を起こすのを防ぐ
ことができる。また、半導体チップ１上に別の半導体チ
ップ１４をさらに実装して、別の半導体チップ１４に形
成されたビアホール５内にある金属層６を用いて下の半
導体チップ１に電気的に接続しているので、非常に小さ
い面積で複数の半導体チップを重ねて実装することがで
きる。ワイヤー技術でマルチチップを縦積みした場合に
比べて約半分の実装面積にすることができる。また、上
側の半導体チップ１４として高周波用ガリウム砒素素子
を用い、下側の半導体チップ１としてロジック系のシリ
コン素子等として用いたマルチチップ構造にすることに
よって、非常に小さい実装面積で、最高の高周波特性と
多機能を得ることができる。さらに、キャビティー構造
２２の中に半導体チップを実装するため、ハンダマスク
をかけることが容易で、容量、抵抗またはインダクタ等
の電子部品２３を実装することができ、非常に大きな容
量やＱ値の高いインダクタを実現することができる。
【００４３】本技術によれば、ロジックマイコン半導体
チップ上にメモリーチップを実装可能であり、メモリー
チップを縦積みすることにより、大きなメモリー容量を
小さい面積で実現することできる。さらに、電源用ＩＣ
や高周波半導体素子等、異なるプロセスを必要とする半
導体チップも同時に縦積み実装することが可能であり、
容量、抵抗またはインダクタ等も実装可能である。よっ
て、あらゆる分野の電子機器を、非常に小さい面積で実
装することが可能な画期的な技術である。
【００４４】（実施の形態３）図４は、実施の形態３の
高周波用半導体装置の概略構成を示す断面図である。
【００４５】この高周波用半導体装置は、実施の形態２
と同様に、半導体チップ１上に別の半導体チップ１４が
重ねて実装されている。各半導体チップ１、１４は、各
々表面側の金属配線１２と裏面電極７とがビアホール５
内に形成された金属層６により接続されている。これら
の半導体チップ１、１４はセラミック多層基板２０内の
凹部２２に実装され、セラミック多層基板２０の金属配
線９と第１の半導体チップ１の裏面電極７との電気的接
続、および第１の半導体チップ１の表面側の金属配線１
２と第２の半導体チップ１４の裏面電極７との電気的接
続は、接続金属１０により行われている。さらに、この
高周波用半導体装置では、セラミック多層基板２０の配
線９ａとがワイヤー２４により電気的に接続されてい
る。
【００４６】この構成によれば、多層基板２０と半導体
チップ１４を直接接続する必要がある場合であっても、
ワイヤー２４でジャンパー接続することにより、半導体
チップ１に接続用の穴を別途形成する必要がない。よっ
て、非常に小さい面積で複数の半導体チップを重ねて実
装することができる。
【００４７】なお、この場合のワイヤー２４は、インダ
クタとして設計する。すなわち、ワイヤーを回路の一部
として使用しても良いところにのみ用い、従来のように
インダクタ成分に影響を与えないようにする。
【００４８】
【発明の効果】以上詳述したように、本発明によれば、
従来の半導体実装方法では得ることのできなかった高周
波特性の利得や、従来には無かった超小型の実装面積を
実現することができ、さらに、多機能特性を有する高周
波用半導体装置を得ることができる。
【００４９】また、本発明によれば、ロジックマイコン
半導体上にメモリーチップを実装することも可能であ
り、メモリーチップを縦積みすることにより、大きなメ
モリー容量を小さい面積で実現することができる。さら
に、電源用ＩＣや高周波半導体等素子、異なるプロセス
の半導体チップも同時に縦積みで実装することができる
ため、あらゆる分野の電子機器を非常に小さい面積で実
装することが可能な高周波用半導体装置を実現すること
ができる。
【図面の簡単な説明】
【図１】（ａ）は実施の形態１の高周波用半導体装置の
概略構成を示す断面図であり、（ｂ）はその平面図であ
る。
【図２】（ａ）および（ｂ）は、実施の形態における回
路基板上の金属配線の他の配置例を示す断面図である。
【図３】実施の形態２の高周波用半導体装置の概略構成
を示す断面図である。
【図４】実施の形態３の高周波用半導体装置の概略構成
を示す断面図である。
【図５】従来の高周波用半導体装置の概略構成を示す断
面図である。
【図６】従来の高周波用半導体装置の概略構成を示す断
面図である。
【符号の説明】
１、１４ 半導体チップ ２、２４ ワイヤー ３ 回路基板 ４ バンプ電極 ５ ビアホール ６ ビアホール内に形成された金属層 ７ 半導体チップの裏面電極 ９、１３ 回路基板上に設けられた金属配線 ９ａ 回路基板の配線 １１ 回路集積部 １２ 半導体チップ表面に設けられた配線金属 ２０ セラミック多層基板 ２１ 内層配線 ２１ａ 内層配線に達する穴 ２２ 凹部 ２３ 電子部品 ２５ 封止樹脂

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの表面に複数設けられた半
    導体素子の配線電極または半導体集積回路の配線電極
    と、該半導体チップの裏面に設けられ、互いに電気的に
    接続されていない複数の金属電極とが、１つの表面側の
    配線電極に対して１つの裏面側の金属電極が対応して、
    それぞれ独立して半導体チップを貫通する貫通穴に形成
    された金属層により電気的に接続され、該半導体チップ
    の裏面側の金属電極が、誘電体基板上もしくは半導体基
    板上に設けられた金属配線、または金属製リードと電気
    的に接続されていることを特徴とする高周波用半導体装
    置。
  2. 【請求項２】 前記誘電体基板上もしくは半導体基板上
    の金属配線が、該誘電体基板上もしくは半導体基板上に
    設けられた絶縁層より凸であることを特徴とする請求項
    １に記載の高周波用半導体装置。
  3. 【請求項３】 前記半導体チップの裏面側の金属電極
    と、前記誘電体基板上もしくは半導体基板上の金属配線
    とが、金属により電気的に接続され、該半導体チップ
    と、該誘電体基板もしくは半導体基板との間隙が樹脂で
    埋められていることを特徴とする請求項１または請求項
    ２に記載の高周波用半導体装置。
  4. 【請求項４】 前記半導体チップ上に、その表面側の配
    線電極および裏面側の金属電極が貫通穴に形成された金
    属層により電気的に接続された別の半導体チップが配置
    され、下側の半導体チップの表面側の配線電極と、上側
    の半導体チップの裏面側の金属電極とが電気的に接続さ
    れ、下側の半導体チップの裏面側の金属電極と、前記誘
    電体基板上もしくは半導体基板上に設けられた金属配
    線、または金属製リードとが電気的に接続されているこ
    とを特徴とする請求項１乃至請求項３のいずれかに記載
    の高周波用半導体装置。
  5. 【請求項５】 前記半導体チップ上に、その表面側の配
    線電極および裏面側の金属電極が貫通穴に形成された金
    属層により電気的に接続された別の半導体チップの複数
    が縦積みされ、下側の半導体チップの表面側の配線電極
    と、上側の半導体チップの裏面側の金属電極とが電気的
    に接続され、最も下側の半導体チップの裏面側の金属電
    極と、前記誘電体基板上もしくは半導体基板上に設けら
    れた金属配線、または金属製リードとが電気的に接続さ
    れていることを特徴とする請求項１乃至請求項３のいず
    れかに記載の高周波用半導体装置。
  6. 【請求項６】 前記半導体基板もしくは誘電体基板が、
    セラミック多層基板、樹脂多層基板または多層配線半導
    体基板からなる請求項１乃至請求項５のいずれかに記載
    の高周波用半導体装置。
  7. 【請求項７】 前記セラミック多層基板、樹脂多層基板
    または多層配線半導体基板がキャビティー構造を有し、
    該キャビティー構造内に前記半導体チップが配置されて
    いることを特徴とする請求項６に記載の高周波用半導体
    装置。
  8. 【請求項８】 さらに、前記半導体チップの表面側の配
    線電極と、前記セラミック多層基板、樹脂多層基板また
    は多層配線半導体基板の配線とが、ワイヤーを用いて電
    気的に接続されていることを特徴とする請求項６または
    請求項７に記載の高周波用半導体装置。
  9. 【請求項９】 前記セラミック多層基板、樹脂多層基板
    または多層配線半導体基板上に、セラミックまたは半導
    体からなる容量、インダクタまたは抵抗が実装されてい
    ることを特徴とする請求項６乃至請求項８のいずれかに
    記載の高周波用半導体装置。
JP33209699A 1999-11-22 1999-11-22 高周波用半導体装置 Pending JP2001148457A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP33209699A JP2001148457A (ja) 1999-11-22 1999-11-22 高周波用半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP33209699A JP2001148457A (ja) 1999-11-22 1999-11-22 高周波用半導体装置

Publications (1)

Publication Number Publication Date
JP2001148457A true JP2001148457A (ja) 2001-05-29

Family

ID=18251111

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33209699A Pending JP2001148457A (ja) 1999-11-22 1999-11-22 高周波用半導体装置

Country Status (1)

Country Link
JP (1) JP2001148457A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6982487B2 (en) 2003-03-25 2006-01-03 Samsung Electronics Co., Ltd. Wafer level package and multi-package stack
KR100572737B1 (ko) 2002-11-29 2006-04-24 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
JP2006147869A (ja) * 2004-11-19 2006-06-08 Oki Electric Ind Co Ltd 素子内蔵基板およびその製造方法
JP2007103466A (ja) * 2005-09-30 2007-04-19 Toshiba Corp 多層プリント配線板、多層プリント配線板の製造方法、電子機器
US7425747B2 (en) 2003-08-05 2008-09-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device
CN102308435A (zh) * 2009-02-25 2012-01-04 京瓷株式会社 高频模块

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100572737B1 (ko) 2002-11-29 2006-04-24 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
US7335592B2 (en) 2003-03-25 2008-02-26 Samsung Electronics Co., Ltd. Wafer level package, multi-package stack, and method of manufacturing the same
US6982487B2 (en) 2003-03-25 2006-01-03 Samsung Electronics Co., Ltd. Wafer level package and multi-package stack
US7425747B2 (en) 2003-08-05 2008-09-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US8381394B2 (en) 2004-11-19 2013-02-26 Oki Semiconductor Co., Ltd. Circuit board with embedded component and method of manufacturing same
US7989706B2 (en) 2004-11-19 2011-08-02 Oki Semiconductor Co., Ltd. Circuit board with embedded component and method of manufacturing same
JP2006147869A (ja) * 2004-11-19 2006-06-08 Oki Electric Ind Co Ltd 素子内蔵基板およびその製造方法
JP2007103466A (ja) * 2005-09-30 2007-04-19 Toshiba Corp 多層プリント配線板、多層プリント配線板の製造方法、電子機器
CN102308435A (zh) * 2009-02-25 2012-01-04 京瓷株式会社 高频模块
DE112010000886T5 (de) 2009-02-25 2012-05-10 Kyocera Corp. Hochfrequenzmodul
CN102308435B (zh) * 2009-02-25 2014-07-30 京瓷株式会社 高频模块
US8854152B2 (en) 2009-02-25 2014-10-07 Kyocera Corporation High-frequency module including a conductor with a slot therein and a conductive wire crossing over the slot and physically contacting the conductor
DE112010000886B4 (de) 2009-02-25 2017-06-01 Kyocera Corp. Hochfrequenzmodul

Similar Documents

Publication Publication Date Title
US5521435A (en) Semiconductor device and a fabrication process thereof
US7161242B2 (en) Semiconductor device, semiconductor device substrate, and manufacturing method thereof that can increase reliability in mounting a semiconductor element
US5689091A (en) Multi-layer substrate structure
US6621156B2 (en) Semiconductor device having stacked multi chip module structure
US7884458B2 (en) Decoupling capacitor, wafer stack package including the decoupling capacitor, and method of fabricating the wafer stack package
EP1143514A2 (en) Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon
KR20010108329A (ko) 높은 양호도의 반응성 소자를 구비하는 집적 회로를 위한장치 및 방법
US6340839B1 (en) Hybrid integrated circuit
JPH0897352A (ja) 電子部品内蔵のマルチチップモジュール
JP4190111B2 (ja) 高周波モジュール
JP3512331B2 (ja) 半導体装置のプラスチックパッケージ
JP2001148457A (ja) 高周波用半導体装置
JPH07142283A (ja) コンデンサ及びこれを用いた実装構造
JP2001035990A (ja) 半導体装置
JP3450477B2 (ja) 半導体装置及びその製造方法
JP2001068583A (ja) 半導体装置
JPH05211256A (ja) 半導体装置
JPH10125721A (ja) 半導体装置
JPH09266266A (ja) 半導体装置およびその製造方法並びに半導体装置のキャップ
US20220377901A1 (en) Electronic device with castellated board
KR102481099B1 (ko) 복합 반도체 패키지 제조방법
JP3831173B2 (ja) 半導体モジュール
JPH08172142A (ja) 半導体パッケージ及びその製造方法並びに半導体装置
JPH0917906A (ja) 半導体用パッケージ
JP3640463B2 (ja) Ｍｍｉｃパッケージ

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040315

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040708