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JP4740746B2 - デジタルｐｌｌ回路及びそれを備えた光ディスク装置 - Google Patents

デジタルｐｌｌ回路及びそれを備えた光ディスク装置 Download PDF

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Description

本発明は、デジタルＰＬＬ回路及びそのデジタルＰＬＬ回路を備えた光ディスク装置に関する。
ＣＤ−Ｒ／ＲＷ、ＤＶＤ＋Ｒ／ＲＷ、及びＤＶＤ−Ｒ／ＲＷといった記録可能な光ディスクには、物理アドレス情報がウォブルと呼ばれる蛇行溝を用いて予め埋め込まれている。ウォブルは、グルーブトラック生成時にそのトラックを半径方向にウォブリングさせたものであり、物理アドレス情報は、ＣＤ−Ｒ／ＲＷに適用されるウォブルの周波数の変調、ＤＶＤ＋Ｒ／ＲＷに適用される位相の変調、又はＤＶＤ−Ｒ／ＲＷに適用されるウォブルの不連続点等の種々の変調方式で表される。そして、ウォブルのキャリア周波数は、書き込み用基準クロック信号の周波数と比例関係にあるように定められている。
書き込み用基準クロック信号は、上記ウォブルに基づいて検出されたウォブル信号の周波数（以下、「ウォブル周波数」という。）を比較周波数としたＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ：位相変調同期ループ）回路により生成する。ウォブル周波数を比較周波数とするＰＬＬ回路で書き込み用基準クロック信号を生成する上では、いかに安定で低ジッタのクロック信号を生成するかが重要になる。
ＰＬＬ回路は、一般に、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）を備えたアナログ回路で実現される。アナログＶＣＯは、環境温度や電源電圧の変動によってその自走周波数が変動しやすいため、ＰＬＬ回路の引き込み時間が長くなる、及び外乱等でロックが外れやすくなるといった影響が出やすい。そこで、近年、完全にデジタル化されたＰＬＬ回路であるデジタルＰＬＬ（ＤＰＬＬ：Ｄｉｇｉｔａｌ ＰＬＬ）回路が求められている。
例えば、従来のＤＰＬＬ回路には、位相比較器の出力信号を積分する積分回路を設け、該積分回路及び位相比較器のそれぞれの出力信号を時分割的に切り替えてループフィルタに加えるものがあった（例えば、特許文献１参照。）。
また、従来の別のＤＰＬＬ回路には、デジタルＶＣＯにおいて、時間分解能の低い発振クロック信号と本来あるべき時間分解能の高いクロック信号との位相差を検出した後、その位相差情報に基づいてデジタルＶＣＯの出力信号を位相変調し、次段の周波数帯域制限手段に供給して、基本周波数成分のみを出力させるものがあった（例えば、特許文献２参照。）。
さらに、従来の別のＤＰＬＬ回路には、異なった位相で積算するｐ（ｐは２以上の整数）段のシーケンシャルループフィルタと、該ｐ段シーケンシャルループフィルタに位相の異なったｐ相のクロック信号を与える多相クロック発生回路と、ｐ段シーケンシャルループフィルタから出力されるｐ個の積算信号を加算して可変分周器に与える加算器と、多相クロック信号の中から最適なクロック信号を選択して出力する選択回路とを具備するものがあった（例えば、特許文献３参照。）。
なお、従来のデジタル位相同期ループフィルタには、入力信号と出力信号との位相差をカウントしてそのカウント値を出力するカウンタと、クロック信号の周期で該カウント値を定められた値を法として積算し、桁あふれが生じる毎に桁あふれ信号を出力する積算器とを備えるものがあった（例えば、特許文献４参照。）。
特開昭６０−２４５３１２号公報 特開２００３−２０９４６８号公報 特開平８−２７４６２８号公報 特開昭６３−１５５８２４号公報
しかし、従来のＤＰＬＬ回路では、ＤＰＬＬ回路から出力されるクロック信号の時間分解能を高めようとすると、ＤＰＬＬ回路内部の動作クロック信号として、高い周波数のクロック信号が必要となる。近年は、ＣＤドライブやＤＶＤドライブの記録速度及び再生速度が飛躍的に高速化してきており、ＤＰＬＬ回路において、内部の動作クロックの周波数を非常に高くする必要がある。このように、動作クロックの周波数が高くなると、従来のＤＰＬＬ回路では、回路の動作周波数の限界を超え、動作不能となる場合が生じるという課題があった。
また、従来のＤＰＬＬ回路には、比較的低い周波数で動作するデジタル回路を用いて時間分解能の高いクロック信号を出力するＶＣＯを実現するものがあったが、次段の周波数帯域制限手段としてアナログＰＬＬ回路又はアナログバンドパスフィルタが必要であり、完全にデジタル化されたＤＰＬＬ回路とはいえなかった。よって、このようなＤＰＬＬ回路を１つのＩＣに集積しようとすると、アナログ回路とデジタル回路とが混載されたミックスシグナルＩＣとなり、製造プロセスが複雑になると共に、コストがかかるという課題があった。
さらに、従来のＤＰＬＬ回路では、シーケンシャルループフィルタや可変分周器といった複雑なロジック回路を各々位相差の異なる多相クロックで動作させる必要があり、デジタル回路で用いられる同期設計手法を使用することが困難であった。また、このような従来のＤＰＬＬ回路は、基本的には、入力信号と出力信号の位相差の検出結果に基づいて、位相が進んでいる場合には１パルスを付加し、位相が遅れている場合には１パルスを除去するというものであった。このことから、従来のＰＬＬ回路は、応答特性やループ帯域といった特性を自由に設定変更することが困難であり、その結果、設計することが困難であるという課題があった。
本発明は、上記課題を解決するためになされたものであり、動作周波数が低く、安価にＩＣ化を行うことができ、設計が容易なデジタル回路を用いて時間分解能の高いクロック信号を生成することができるデジタルＰＬＬ回路、及びそのようなデジタルＰＬＬ回路を備えた光ディスク装置を提供することを目的とする。
本発明に係る光ディスク装置は、光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込みタイミング信号を生成して出力する光ディスク装置であって、外部から入力されたウォブル信号を二値化して、基準デジタル信号を生成し出力する二値化回路部と、入力された前記の基準デジタル信号に基づいて、所定周波数のデジタルクロック信号に同期したタイミングを示す前記の書き込みタイミング信号を生成して出力するデジタルＰＬＬ回路部とを有する。前記のデジタルＰＬＬ回路部は、前記の基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の１周期をＮ（Ｎは２以上の整数）分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記の１周期毎にＮビットデータで出力するエッジ検出回路部と、前記の１周期毎に、入力された位相差信号が示す位相差に比例した周波数の前記のデジタルクロック信号に対応する前記の書き込みタイミング信号を生成するためのＮビットのデジタルクロックデータを生成して出力するクロックデータ生成回路部と、前記のエッジ検出信号から前記の立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記のＮビットのデジタルクロックデータから、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記の位相差信号をＮビットデータで出力する位相差検出回路部と、前記のＮビットのデジタルクロックデータから、前記の書き込みタイミング信号を生成するパラシリ変換回路部とを備え、前記のパラシリ変換回路部は、前記の１周期毎に、前記のＮビットのデジタルクロックデータから、前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記の時間分解能単位で示した前記の書き込みタイミング信号を生成して出力する。以下、この光ディスク装置を、「第１の光ディスク装置」という。
好ましくは、第１の光ディスク装置において、前記のエッジ検出回路部は、前記の基準デジタル信号を前記の時間分解能単位ずつ位相が異なるＮ相クロック信号でサンプリングするサンプリング回路部と、前記の１周期毎に、前記のサンプリングにより得られたＮビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、前記の１周期毎に出力された前記のビット加算データからなる信号のゼロクロス点を所定の方法により前記の時間分解能単位で検出し、その検出結果を前記のエッジ検出信号として該１周期毎にＮビットデータで出力するゼロクロス検出回路部とを備える。以下、この光ディスク装置を、「第２の光ディスク装置」という。
本発明に係る光ディスク装置は、光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込みタイミング信号を生成して出力する光ディスク装置であって、外部から入力されたウォブル信号を二値化して、基準デジタル信号を生成し出力する二値化回路部と、入力された前記の基準デジタル信号に基づいて、所定周波数のデジタルクロック信号に同期したタイミングを示す前記の書き込みタイミング信号を生成して出力するデジタルＰＬＬ回路部とを有する。前記のデジタルＰＬＬ回路部は、前記の基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の１周期をＮ（Ｎは２以上の整数）分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記の１周期毎に出力するエッジ検出回路部と、前記の１周期毎に、入力された位相差信号が示す位相差に比例した周波数の前記のデジタルクロック信号に対応する前記の書き込みタイミング信号を生成するためのデジタルクロックデータを生成して出力するクロックデータ生成回路部と、前記のエッジ検出信号から前記の立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記のデジタルクロックデータから、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記の位相差信号を出力する位相差検出回路部と、前記のデジタルクロックデータから、前記の書き込みタイミング信号を生成するパラシリ変換回路部とを備え、前記のパラシリ変換回路部は、前記の１周期毎に、前記のデジタルクロックデータから、前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記の時間分解能単位で示した前記の書き込みタイミング信号を生成して出力し、前記のエッジ検出回路部は、前記の基準デジタル信号を前記の時間分解能単位ずつ位相が異なるＮ相クロック信号でサンプリングするサンプリング回路部と、前記の１周期毎に、前記のサンプリングにより得られたＮビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、前記の１周期毎に出力された前記のビット加算データからなる信号のゼロクロス点を所定の方法により前記の時間分解能単位で検出し、その検出結果を前記のエッジ検出信号として該１周期毎に出力するゼロクロス検出回路部とを備え、前記のゼロクロス検出回路部は、入力された前記のビット加算データからなる信号に対して所定の周波数帯域の信号のみを通過させるデジタルフィルタと、該デジタルフィルタの出力信号のゼロクロス点を前記の時間分解能単位で検出するゼロクロス検出回路とを備える。以下、この光ディスク装置を、「第３の光ディスク装置」という。
好ましくは、第３の光ディスク装置は、前記の書き込みタイミング信号と前記の基準デジタル信号とから、前記のデジタルクロック信号と前記の基準デジタル信号との周波数差を検出し、その検出結果を示す周波数差信号を出力する周波数差検出回路部と、前記の位相差信号と周波数差信号とを入力とし、外部から入力された第１の制御信号に応じて、前記のクロックデータ生成回路部に対して該位相差信号又は周波数差信号を排他的に出力する第１の選択回路部とを備える。前記のエッジ検出回路部は、前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジをそれぞれ判別し、その判別結果を示すエッジ判別信号を出力するエッジ判別回路部を備える。前記の周波数差検出回路部は、該エッジ判別信号によって示された前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジと、前記の書き込みタイミング信号によって示された前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジとから、前記の周波数差を検出し、前記のクロックデータ生成回路部は、前記の第１の選択回路部から出力された位相差信号が示す位相差又は周波数差信号が示す周波数差に応じた周波数の前記のデジタルクロック信号に対応する前記の書き込みタイミング信号を生成するための前記のデジタルクロックデータを生成する。以下、この光ディスク装置を、「第４の光ディスク装置」という。
好ましくは、第４の光ディスク装置は、前記の第１の選択回路部から出力された位相差信号又は周波数差信号のゲインを調整して、その調整結果を示すゲイン調整信号を出力するゲイン調整回路部と、入力された前記の書き込みタイミング信号に基づいて、入力された前記のゲイン調整信号を前記のデジタルクロック信号の周期に比例した周期で積分し、その積分結果を示す積分信号を出力する積分回路部と、入力された前記のゲイン調整信号と該積分信号とを加算して、その加算結果を示す加算信号を前記のクロックデータ生成回路部に出力する第１の加算回路部とを備える。前記のクロックデータ生成回路部は、前記の加算信号が示す位相差又は周波数差に応じた周波数の前記のデジタルクロック信号に対応する前記の書き込みタイミング信号を生成するための前記のデジタルクロックデータを生成する。以下、この光ディスク装置を、「第５の光ディスク装置」という。
好ましくは、第５の光ディスク装置において、前記の積分回路部は、入力されたエッジ位置信号に基づいて、前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントするカウンタと、前記のカウンタによるカウント値と所定値とを比較して、該カウンタによるカウント値が所定値に等しくなると該カウンタをリセットする比較回路部と、前記のカウンタによるカウント値が所定値に等しくなる毎に、出力信号と入力されている前記のゲイン調整信号とを加算し、その加算結果を前記の積分信号として出力する第２の加算回路部とを備える。前記の所定値は、外部から設定可能である。以下、この光ディスク装置を、「第６の光ディスク装置」という。
好ましくは、第６の光ディスク装置において、前記の積分回路部は、外部から入力された第２の制御信号に応じて、入力された前記のゲイン調整信号と外部から入力された第１の所定信号のいずれかを選択して出力する第２の選択回路部を備える。前記の第２の加算回路部は、前記のカウンタによるカウント値が前記の所定値に等しくなる毎に、出力信号と前記の第２の選択回路部から出力されている信号とを加算する。以下、この光ディスク装置を、「第７の光ディスク装置」という。
好ましくは、第５から第７のいずれかの光ディスク装置において、前記のゲイン調整回路部は、前記の第１の選択回路部の出力信号に外部から入力された第２の所定信号を積算し、その積算結果を前記のゲイン調整信号として出力する。以下、この光ディスク装置を、「第８の光ディスク装置」という。
好ましくは、第４から第８のいずれかの光ディスク装置は、前記の第１の選択回路部と前記のクロックデータ生成回路部との間に接続され、外部から入力された第３の制御信号に応じて、前記の第１の選択回路部の出力信号を前記のクロックデータ生成回路部に出力するゲート回路部を備える。以下、この光ディスク装置を、「第９の光ディスク装置」という。
本発明に係るデジタルＰＬＬ回路は、入力された基準デジタル信号に基づいて所定周波数のデジタルクロック信号を生成するためのデジタルクロックデータを生成し出力するデジタルＰＬＬ回路であって、前記の基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の１周期をＮ（Ｎは２以上の整数）分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記の１周期毎にＮビットデータで出力するエッジ検出回路部と、該エッジ検出信号から前記の立ち上がりエッジ及び立ち下がりエッジが検出されたときのＮビットの前記のデジタルクロックデータから、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す位相差信号をＮビットデータで出力する位相差検出回路部と、前記の１周期毎に、該位相差信号が示す位相差に比例した周波数の前記のデジタルクロック信号を生成するための前記のＮビットのデジタルクロックデータを生成し出力するクロックデータ生成回路部とを備える。前記のエッジ検出回路部は、前記の基準デジタル信号を前記の時間分解能単位ずつ位相が異なるＮ相クロック信号でサンプリングするサンプリング回路部と、前記の１周期毎に、前記のサンプリングにより得られたＮビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、前記の１周期毎に出力された前記のビット加算データからなる信号のゼロクロス点を所定の方法により前記の時間分解能単位で検出し、その検出結果を前記のエッジ検出信号として該１周期毎に出力するゼロクロス検出回路部とを備える。以下、このデジタルＰＬＬ回路を「第１のデジタルＰＬＬ回路」という。
本発明に係るデジタルＰＬＬ回路は、入力された基準デジタル信号に基づいて所定周波数のデジタルクロック信号を生成するためのデジタルクロックデータを生成し出力するデジタルＰＬＬ回路であって、前記の基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の１周期をＮ（Ｎは２以上の整数）分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記の１周期毎に出力するエッジ検出回路部と、該エッジ検出信号から前記の立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記のデジタルクロックデータから、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す位相差信号を出力する位相差検出回路部と、前記の１周期毎に、該位相差信号が示す位相差に比例した周波数の前記のデジタルクロック信号を生成するための前記のデジタルクロックデータを生成し出力するクロックデータ生成回路部とを備える。前記のエッジ検出回路部は、前記の基準デジタル信号を前記の時間分解能単位ずつ位相が異なるＮ相クロック信号でサンプリングするサンプリング回路部と、前記の１周期毎に、前記のサンプリングにより得られたＮビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、前記の１周期毎に出力された前記のビット加算データからなる信号のゼロクロス点を所定の方法により前記の時間分解能単位で検出し、その検出結果を前記のエッジ検出信号として該１周期毎に出力するゼロクロス検出回路部とを備え、前記のゼロクロス検出回路部は、入力された前記のビット加算データからなる信号に対して所定の周波数帯域の信号のみを通過させるデジタルフィルタと、該デジタルフィルタの出力信号のゼロクロス点を前記の時間分解能単位で検出するゼロクロス検出回路とを備える。以下、このデジタルＰＬＬ回路を「第２のデジタルＰＬＬ回路」という。
好ましくは、第２のデジタルＰＬＬ回路において、前記のクロックデータ生成回路部は、前記の位相差信号が示す位相差に１からＮまでの対応する各値をそれぞれ乗算して出力するＮ個の乗算回路と、前記の１周期毎に入力されたデジタルデータを記憶すると共に、該デジタルデータの桁あふれの回数を検出し、その検出結果を示す桁あふれ信号をそれぞれ出力するＮ個の第１データ記憶回路と、前記のＮ個の第１データ記憶回路のうち所定の１つに記憶されているデジタルデータと対応する前記の各乗算回路からそれぞれ出力されたデジタルデータとを加算し、その加算結果を対応する前記の各第１データ記憶回路にそれぞれ出力するＮ個の第１加算回路と、前記の１周期毎に入力されたデジタルデータを記憶する第２データ記憶回路と、対応する前記の各第１データ記憶回路からそれぞれ出力された桁あふれ信号が示すデジタルデータと前記の第２データ記憶回路に記憶されているデジタルデータとをそれぞれ加算し、その加算結果を前記のデジタルクロックデータとしてそれぞれ出力するＮ個の第２加算回路とを備える。前記の第２データ記憶回路は、前記のＮ個の第２加算回路のうち所定の１つから出力されたデジタルデータを入力とする。以下、このデジタルＰＬＬ回路を「第３のデジタルＰＬＬ回路」という。
好ましくは、第３のデジタルＰＬＬ回路において、前記のＮ個の第２加算回路は、前記のＮ個のデジタルクロックデータを、前記の位相差検出回路部に対して前記の１周期内の時間分解能単位に対応させてそれぞれ出力する。前記の位相差検出回路部は、前記のエッジ検出信号から前記の基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを検出すると、入力された前記のＮ個のデジタルクロックデータのうち、その検出したタイミングに対応する１つのデジタルクロックデータを選択して出力する第１の選択回路部と、該第１の選択回路部より出力されたデジタルクロックデータから、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記の位相差信号を生成して出力する位相差信号生成回路部とを備える。前記の位相差信号生成回路部は、前記のデジタルクロックデータと該デジタルクロックデータに対応する位相差とを示したテーブルを用いて、前記の第１の選択回路部から出力されたデジタルデータを位相差に変換し、その位相差を示す前記の位相差信号を生成する。以下、このデジタルＰＬＬ回路を「第４のデジタルＰＬＬ回路」という。
好ましくは、第２から第４のいずれかのデジタルＰＬＬ回路において、前記のクロックデータ生成回路部は、前記の１周期毎に、前記の各デジタルクロックデータから、前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記の時間分解能単位で示したエッジ位置信号を生成し出力する。以下、このデジタルＰＬＬ回路を「第５のデジタルＰＬＬ回路」という。

好ましくは、第５のデジタルＰＬＬ回路は、前記の基準デジタル信号とデジタルクロック信号との周波数差を検出し、その検出結果を示す周波数差信号を出力する周波数差検出回路部と、前記の位相差信号と周波数差信号とを入力とし、外部から入力された第１の制御信号に応じて、前記のクロックデータ生成回路部に対して該位相差信号又は周波数差信号を排他的に出力する第２の選択回路部とを備える。前記のエッジ検出回路部は、前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジをそれぞれ判別し、その判別結果を示すエッジ判別信号を出力するエッジ判別回路部を備える。前記の周波数差検出回路部は、該エッジ判別信号によって示された前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジと、前記のエッジ位置信号によって示された前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジとから、前記の周波数差を検出する。前記のクロックデータ生成回路部は、前記の第２の選択回路部から出力された位相差信号が示す位相差又は周波数差信号が示す周波数差に応じた周波数の前記のデジタルクロック信号を生成するための前記のデジタルクロックデータを生成する。以下、このデジタルＰＬＬ回路を「第６のデジタルＰＬＬ回路」という。
好ましくは、第６のデジタルＰＬＬ回路において、前記の周波数差検出回路部は、前記の基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第１のカウンタと、該第１のカウンタによるカウント値が第１の所定値に達するまで、前記のエッジ位置信号から前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第２のカウンタと、該第２のカウンタによるカウント値と第２の所定値とを比較する第１の比較回路部と、該第１の比較回路部による比較結果に基づいて前記の周波数差信号を生成し出力する周波数差信号生成回路部とを備える。前記のクロックデータ生成回路部は、前記の第２の選択回路部によって前記の周波数差信号が出力されると、該周波数差信号が前記の第２のカウンタによるカウント値が第２の所定値よりも小さいことを示している場合は、前記のデジタルクロック信号の周波数をより高くするように前記のデジタルクロックデータを生成し、前記の周波数差信号が該第２のカウンタによるカウント値が第２の所定値よりも大きいことを示している場合は、前記のデジタルクロック信号の周波数をより低くするように前記のデジタルクロックデータを生成する。以下、このデジタルＰＬＬ回路を「第７のデジタルＰＬＬ回路」という。
好ましくは、第６又は第７のデジタルＰＬＬ回路は、前記の第２の選択回路部から出力された位相差信号又は周波数差信号のゲインを調整して、その調整結果を示すゲイン調整信号を出力するゲイン調整回路部と、入力された前記のエッジ位置信号に基づいて、入力された前記のゲイン調整信号を前記のデジタルクロック信号の周期に比例した周期で積分し、その積分結果を示す積分信号を出力する積分回路部と、入力された前記のゲイン調整信号と積分信号とを加算して、その加算結果を示す加算信号を前記のクロックデータ生成回路部に出力する第１の加算回路部とを備える。前記のクロックデータ生成回路部は、前記の加算信号が示す位相差又は周波数差に応じた周波数の前記のデジタルクロック信号を生成するための前記の各デジタルクロックデータを生成する。以下、このデジタルＰＬＬ回路を「第８のデジタルＰＬＬ回路」という。
好ましくは、第８のデジタルＰＬＬ回路において、前記の積分回路部は、入力された前記のエッジ位置信号に基づいて、前記のデジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第３のカウンタと、前記の第３のカウンタによるカウント値と第３の所定値とを比較して、該第３のカウンタによるカウント値が第３の所定値に等しくなると該第３のカウンタをリセットする第２の比較回路部と、前記の第３のカウンタによるカウント値が第３の所定値に等しくなる毎に、出力信号と入力されている前記のゲイン調整信号とを加算し、その加算結果を前記の積分信号として出力する第２の加算回路部とを備える。前記の第３の所定値は、外部から設定可能である。以下、このデジタルＰＬＬ回路を「第９のデジタルＰＬＬ回路」という。
好ましくは、第９のデジタルＰＬＬ回路において、前記の積分回路部は、外部から入力された第２の制御信号に応じて、入力された前記のゲイン調整信号と外部から入力された第１の所定信号のいずれかを選択して出力する第３の選択回路部を備える。前記の第２の加算回路部は、前記の第３のカウンタによるカウント値が第３の所定値に等しくなる毎に、出力信号と前記の第３の選択回路部から出力されている信号とを加算する。以下、このデジタルＰＬＬ回路を「第１０のデジタルＰＬＬ回路」という。
好ましくは、第８から第１０のいずれかのデジタルＰＬＬ回路において、前記のゲイン調整回路部は、前記の第２の選択回路部の出力信号に外部から入力された第２の所定信号を積算し、その積算結果を前記のゲイン調整信号として出力する。以下、このデジタルＰＬＬ回路を「第１１のデジタルＰＬＬ回路」という。
好ましくは、第６又は第７のデジタルＰＬＬ回路は、前記の第２の選択回路部とクロックデータ生成回路部との間に接続され、外部から入力された第３の制御信号に応じて、前記の第２の選択回路部の出力信号を前記のクロックデータ生成回路部に出力するゲート回路部を備える。以下、このデジタルＰＬＬ回路を「第１２のデジタルＰＬＬ回路」という。
好ましくは、第５から第１２のいずれかのデジタルＰＬＬ回路は、前記のＮ相クロック信号を用いて、パラレル信号である前記のエッジ位置信号からシリアルクロック信号を生成するパラシリ変換回路部を備える。
本発明によるデジタルＰＬＬ回路によれば、設計が容易であり、かつ安価にＩＣ化を行うことができると共に、入力された基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の１周期をＮ（Ｎは２以上の整数）分割した時間分解能単位でそれぞれ検出し、その検出結果と出力データであるデジタルクロックデータとを用いて、前記の基準デジタル信号とデジタルクロック信号との位相差を検出し、該位相差に比例した周波数のデジタルクロック信号を生成するためのデジタルクロックデータを生成することから、基準クロック信号の周波数という比較的低い動作周波数で、時間分解能の高いデジタルクロック信号を生成することができる。
以下に、添付の図面を参照して、本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１による光ディスク装置の構成例を示したブロック図である。図１に示されるように、本実施の形態１による光ディスク装置１は、二値化回路２、高速サンプル回路３、デジタルバンドパスフィルタ（以下、「デジタルＢＰＦ」という。）４、ゼロクロス検出回路５、周波数制御回路（以下、「ＦＲＱ制御回路」という。）６、位相比較回路（以下、「ＰＤ回路」という。）７、マルチプレクサ（以下、「ＭＵＸ」という。）８、ゲイン調整回路９、ゲート回路１０、ループ帯域設定回路１１、加算器１２、オフセット解除回路１３、ＶＣＯ１４、パラシリ変換回路１５、固定クロック発振回路１６、及び制御回路１７を備えている。ループ帯域設定回路１１は、ＭＵＸ１８、積分回路１９、及び積分周期設定回路２０を備えている。また、制御回路１７は、レジスタ２１を備えている。制御回路１７は、３つの制御信号ＦＲＱＭＯＤＥ，ＨＬＤＭＯＤＥ，ＩＮＩＭＯＤＥと、それぞれ定数を示す各信号ＳＫｓｙｓ，Ｓｌｏｏｐ，ＳＫｌｏｏｐを出力する。各信号ＳＫｓｙｓ，Ｓｌｏｏｐ，ＳＫｌｏｏｐが示す定数は、レジスタ２１にそれぞれ記憶されている。さらに、固定クロック発振回路１６は、固定クロック信号ＶＣＫとＮ（Ｎは２以上の整数）相クロック信号Ｐｈ０〜Ｐｈ（Ｎ−１）とを出力する。光ディスク装置１の各構成要素は、高速サンプル回路３とパラシリ変換回路１５を除いて、固定クロック信号ＶＣＫに基づいて動作する。なお、高速サンプル回路３、デジタルＢＰＦ４及びゼロクロス検出回路５は、エッジ検出回路部をなし、デジタルＢＰＦ４及びゼロクロス検出回路５は、ゼロクロス検出回路部をなす。また、ＰＤ回路７は、位相差検出回路部をなし、ＶＣＯ１４は、クロックデータ生成回路部をなす。さらに、ＦＲＱ制御回路６、ＭＵＸ８、ゲイン調整回路９、及びゲート回路１０は、周波数差検出回路部、第１（第２）の選択回路部、ゲイン調整回路部、及びゲート回路部をそれぞれなす。ループ帯域設定回路１１は、積分回路部をなし、加算器１２は、第１の加算回路部をなす。また、パラシリ変換回路１５は、パラシリ変換回路部をなす。上記光ディスク装置１の構成要素のうち、二値化回路２を除く構成要素は、デジタルＰＬＬ回路を構成する。また、制御信号ＦＲＱＭＯＤＥ、制御信号ＩＮＩＭＯＤＥ、及び制御信号ＨＬＤＭＯＤＥは、第１の制御信号、第２の制御信号、及び第３の制御信号にそれぞれ対応する。信号Ｓｌｏｏｐ、及び信号Ｓｋｓｙｓは、第１及び第２の各所定信号にそれぞれ対応する。
以下に、光ディスク装置１の動作を簡単に説明する。まず、二値化回路２は、光ディスクから再生された信号を二値化することによりウォブル信号Ｗｂを生成して出力する。高速サンプル回路３は、入力されたウォブル信号Ｗｂを、各相の周期がＴであり各相の位相差がＴ／ＮであるＮ相クロック信号でサンプリングする。高速サンプル回路３は、固定クロック信号ＶＣＫの１周期Ｔ毎に、該サンプリングによって得られたＮ個のデータからＮビットデータを生成し、該Ｎビットデータの各ビットデータを加算して、その加算結果をビット加算データとして出力する。なお、以下の説明では、上記各ビット加算データからなる信号を、データ信号Ｄａという。
デジタルＢＰＦ４は、入力されたデータ信号Ｄａをフィルタ処理してデータ信号Ｄｂとして出力する。ゼロクロス検出回路５は、入力されたデータ信号Ｄｂのゼロクロス点を検出する。具体的に、ゼロクロス検出回路５は、固定クロック信号ＶＣＫの１周期ＴをＮ分割した時間分解能単位でデータ信号Ｄｂのゼロクロス点を検出し、その検出結果を示したＮビットのゼロクロス検出信号ＥＤを上記１周期Ｔ毎に出力する。ここで、ゼロクロス検出回路５は、データ信号Ｄｂの値が負から正へ変化するときのゼロクロス点を立ち上がりエッジのゼロクロス点と判別し、正から負へ変化するときのゼロクロス点を立ち下がりエッジのゼロクロス点と判別し、それらの判別結果を示す立ち上がり検出信号Ｓｒ及び立ち下がり検出信号Ｓｄをそれぞれ出力する。なお、これらの動作により、ゼロクロス検出回路５は、ウォブル信号Ｗｂの立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出している。ＦＲＱ制御回路６は、入力された立ち上がり検出信号ＳｒとＶＣＯ１４の出力信号ＥＦｐａｒａＣＫとから、ウォブル信号Ｗｂと書き込み用基準クロック信号との周波数差を検出する。ここで、ＶＣＯ１４の出力信号ＥＦｐａｒａＣＫは、書き込み用基準クロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を時間分解能単位Ｔ／Ｎで示したエッジ位置信号である。なお、以下では、エッジ位置信号ＥＦｐａｒａＣＫが、書き込み用基準クロック信号の立ち上がりエッジの有無を上記時間分解能単位Ｔ／Ｎで示している場合を例に挙げて説明する。また、このエッジ位置信号は、書き込みタイミング信号をなす。ＦＲＱ制御回路６は、上記周波数差が予め決められた範囲内にある場合は、所定の信号ＦＲＱＥＶを制御回路１７に出力し、予め決められた範囲内にない場合は周波数差信号ＦＲＱＯＵＴをＭＵＸ８に出力する。ＰＤ回路７は、ゼロクロス検出回路５から出力されたゼロクロス検出信号ＥＤ及びＶＣＯ１４から出力された各クロックデータＤＩＶＣＮＴ０〜ＤＩＶＣＮＴ７から、ウォブル信号Ｗｂと書き込み用基準クロック信号との位相差を検出し、その検出結果を示す位相差信号ＰＤＯＵＴをＭＵＸ８に出力する。
ＭＵＸ８は、制御回路１７から出力された制御信号ＦＲＱＭＯＤに応じて、周波数差信号ＦＲＱＯＵＴ及び位相差信号ＰＤＯＵＴのいずれかを選択し出力する。制御回路１７は、ＦＲＱ制御回路６から所定の信号ＦＲＱＥＶが出力されているか否かに応じて制御信号ＦＲＱＭＯＤＥを変化させる。結果として、ＭＵＸ８は、ウォブル信号Ｗｂと書き込み用基準クロック信号との周波数差が所定の範囲内にあるときのみ、位相差信号ＰＤＯＵＴを選択して出力する。これは、光ディスク装置１が、最初に周波数引き込みを行い、その後位相引き込みに移行することを可能にする。
ＭＵＸ８の出力信号は、ゲイン調整回路９によってゲイン調整された後、信号ｇａとしてゲート回路１０に入力される。ゲート回路１０は、制御回路１７から入力された制御信号ＨＬＤＭＯＤＥに応じて、ゲイン調整回路９から入力された信号ｇａをそのまま出力するか、又はその出力を停止する。このゲート回路１０の機能は、光ディスク上の傷や欠陥などが検出されたときに、上記位相比較結果を無効にする場合等に用いることができる。
ループ帯域設定回路１１は、入力されたゲート回路１０の出力信号Ｓｇを、書き込み用基準クロック信号の周期に応じた周期で積分し、信号Ｓｉｎｔとして出力する。加算器１２は、ゲート回路１０の出力信号Ｓｇとループ帯域設定回路１１の出力信号Ｓｉｎｔとを加算し、その加算結果をオフセット解除回路１３に出力する。オフセット解除回路１３は、ゼロクロス検出回路１５で行われたオフセットを解除するために設けられている。
ＶＣＯ１４には、オフセット解除回路１３の出力信号ＶＣＯＩＮが入力される。ＶＣＯ１４は、入力された信号ＶＣＯＩＮに応じて、周期Ｔ毎にＮビットのエッジ位置信号ＥＦｐａｒａＣＫを生成し出力する。パラシリ変換回路１５は、Ｎ相クロック信号Ｐｈ０〜ＰｈＮを用いて、パラレル信号である該エッジ位置信号ＥＦｐａｒａＣＫをシリアルクロック信号ＥＦＣＫに変換して出力する。
以下に、光ディスク装置１の各構成要素について詳細に説明する。なお、以下では、例として、Ｎ＝８の場合を説明する。また、二値化回路２は、従来から用いられている周知の回路でよいため、ここでは、高速サンプル回路３から説明する。図２は、高速サンプル回路３の構成例を示した回路図である。図２に示されるように、高速サンプル回路３は、１６個のＤフリップフロップＦＦ１〜ＦＦ１６とビット加算器３０とを備えている。各ＤフリップフロップＦＦ１〜ＦＦ８には、二値化回路２により２値化されたウォブル信号Ｗｂがそれぞれ入力されると共に、固定クロック発振回路１６から対応する各クロック信号Ｐｈ０〜Ｐｈ７がそれぞれ入力される。また、各ＤフリップフロップＦＦ９〜ＦＦ１６には、対応する各ＤフリップフロップＦＦ１〜ＦＦ８から出力された信号ｓ０〜ｓ７がそれぞれ入力されると共に、固定クロック発振回路１６から出力された固定クロック信号ＶＣＫがそれぞれ入力される。ここで、固定クロック信号ＶＣＫ及びクロック信号Ｐｈ０は、周波数及び位相とも同一である。対応する各ＤフリップフロップＦＦ９〜ＦＦ１６からそれぞれ出力された各信号ｐ[７]〜ｐ[０]は、ビット加算器３０にそれぞれ入力される。ビット加算器３０は、入力された各信号ｐ[７]〜ｐ[０]からなるＮビットデータの各ビットデータを加算して出力する。なお、ＤフリップフロップＦＦ１〜ＦＦ１６は、サンプリング回路部をなし、ビット加算器３０は、ビットデータ加算回路部をなす。
図３は、図２の高速サンプル回路３の動作例を示したタイミングチャートである。図３に示されるように、ウォブル信号Ｗｂは、各相の周期がＴであり各相の位相差がＴ／８である８相クロック信号Ｐｈ０〜Ｐｈ７によってサンプリングされる。ウォブル信号Ｗｂをサンプリングすることにより得られた各信号ｓ０〜ｓ７は、対応する各フリップフリップＦＦ９〜ＦＦ１６にそれぞれ入力され、各ＤフリップフロップＦＦ９〜ＦＦ１６の出力信号ｐ[７]〜ｐ[０]は、８ビット幅のパラレルデータｐ[７：０]を構成する。ビット加算器３０は、パラレルデータｐ［７：０］における各ビットデータを加算して、その加算結果を出力する。これにより、ビット加算器３０は、パラレルデータｐ［７：０］におけるビットデータ「１」の個数に比例した値、すなわち、ウォブル信号ＷｂがＨレベルで保持された期間に比例した値を、周期Ｔ毎に出力することができる。なお、ここでは、ビット加算器３０は、パラレルデータｐ［７：０］の各ビットデータを加算して出力するだけであるが、例えば該加算によって得られた値をさらに移動平均して出力してもよい。
図１に示されるように、高速サンプル回路３から出力されたデータ信号Ｄａは、狭帯域のデジタルＢＰＦ４でフィルタリングすることにより、ノイズ成分が除去されたデータ信号Ｄｂとなる。このデータ信号Ｄｂは、ゼロクロス検出回路５に入力される。なお、本実施の形態１による光ディスク装置１では、デジタルＢＰＦ４によって、所定の周波数帯域のみを通過させるので、ウォブル信号Ｗｂの基本周波数成分のみを抽出することができ、より特性の良いＤＰＬＬ回路を実現することができる。
図４は、デジタルＢＰＦ４及びゼロクロス検出回路５のそれぞれの動作を説明するための図である。図４では、デジタルＢＰＦ４及びゼロクロス検出回路５の動作をわかりやすくするために、対応する高速サンプル回路３及びデジタルＢＰＦ４からそれぞれ出力された各データ信号Ｄａ，Ｄｂをアナログ信号の波形ＤａＷ，ＤｂＷでそれぞれ示している。図４に示されるように、デジタルＢＰＦ４は、入力された波形ＤａＷに対してフィルタ処理を行い、その処理結果を波形ＤｂＷとして出力する。また、ゼロクロス検出回路５は、Ｔ／８の時間分解能単位でデジタルＢＰＦ４から出力された波形ＤｂＷのゼロクロス点を検出する。
以下に、ゼロクロス検出回路５によるゼロクロス点の検出動作について説明する。図５は、ゼロクロス検出回路５によるゼロクロス点の検出動作を具体的に説明するための図である。図５（ａ）に示されるように、ゼロクロス点は、デジタルＢＰＦ４から出力されたデータ信号Ｄｂを直線補間することにより求めることができる。ゼロクロス検出回路５は、データ信号Ｄｂにおける周期Ｔ毎のゼロクロス点Ｐの位置を、その周期Ｔが始まってから該ゼロクロス点Ｐが検出されるまでの時間ｘを求めることによって検出する。
ここで、上記「ｘ」については、図５（ａ），（ｂ）に示されるように、ａ：ｘ＝（ａ＋ｂ）：８の関係が成り立つ。この関係から「ｘ」は、ｘ＝８ａ／（ａ＋ｂ）という式で表される。
図６は、上記「ｘ」の値を求めるゼロクロス検出回路５の構成例を示したブロック図である。図６に示されるように、ゼロクロス検出回路５は、オフセット回路３１、立ち上がり検出回路３２、立ち下がり検出回路３３、乗算器Ｍ０〜Ｍ９、比較器ＣＭＰ１〜ＣＭＰ９、加算器Ａｄ０、及びマルチプレクサ３４を備えている。オフセット回路３１は、デジタルＢＰＦ４から出力されたデータ信号Ｄｂの連続する２つの値から０〜８の中心値である４をそれぞれ減算して、その減算結果を各データｄａ，ｄｂとしてそれぞれ出力する。例えば、デジタルＢＰＦ４から出力されたデータ信号Ｄｂの値が順に「２」，「６」であるとき、対応する各データｄａ，ｄｂは、「−２」及び「２」をそれぞれ示す。オフセット回路３１は、データｄａを、立ち上がり検出回路３２、立ち下がり検出回路３３、各乗算器Ｍ０，Ｍ１、及び加算器Ａｄ０にそれぞれ出力し、データｄｂを、立ち上がり検出回路３２、立ち下がり検出回路３３、乗算器Ｍ０、及び加算器Ａｄ０にそれぞれ出力する。立ち上がり検出回路３２及び立ち下がり検出回路３３は、入力された各データｄａ，ｄｂの符号ビットに応じて、対応する各信号Ｓｒ，Ｓｄをそれぞれ出力する。例えば、立ち上がり検出回路３２は、各データｄａ，ｄｂの符号ビットがそれぞれ「１」及び「０」である場合に、立ち上がり検出信号Ｓｒとして２ビット信号［１，０］を出力し、その他の場合には２ビット信号［０，０］を出力する。また、立ち下がり検出回路３３は、各データｄａ，ｄｂの符号ビットがそれぞれ「０」及び「１」である場合に、立ち下がり検出信号Ｓｒとして２ビット信号［０，１］を出力し、その他の場合には２ビット信号［０，０］を出力する。なお、上述の説明において、データの符号ビットが「０」であるときとは、そのデータが０又は正の値を示すときであり、「１」であるときとは、そのデータが負の値を示すときである。なお、立ち上がり検出回路３２、及び立ち下がり検出回路３３は、エッジ判別回路部をなす。
乗算器Ｍ０は、２つのデータｄａ，ｄｂを乗算して、その乗算結果を出力する。ＣＭＰ１は、乗算結果の値と値「０」とを比較してその比較結果を信号ＲｅｆとしてＭＵＸ３４に出力する。さらに、２つのデータｄａ，ｄｂは、加算器Ａｄ０によってその絶対値「ａ」，「ｂ」が加算されて、その加算結果が信号Ａｄｄとして各乗算器Ｍ２〜Ｍ９にそれぞれ出力される。各乗算器Ｍ２〜Ｍ９は、入力された信号Ａｄｄの値を１〜８倍して、対応する各比較器ＣＭＰ２〜ＣＭＰ９にそれぞれ出力する。一方、乗算器Ｍ１は、データｄａの絶対値を８倍して比較器ＣＭＰ２〜ＣＭＰ９にそれぞれ出力する。各比較器ＣＭＰ２〜ＣＭＰ９は、乗算器Ｍ１から出力された信号の値である８×ａと対応する各乗算器Ｍ１〜Ｍ９の出力信号の値である（ａ＋ｂ）〜８×（ａ＋ｂ）とをそれぞれ比較して、その比較結果を示す信号ｐｈａｓｅ［０］〜ｐｈａｓｅ［７］をそれぞれ出力する。ここで、任意のｐｈａｓｅ［ｋ］（ｋ＝０〜７）を例に挙げて説明すると、信号ｐｈａｓｅ［ｋ］は、（ｋ＋１）×（ａ＋ｂ）＞８×ａが成り立つ場合は「１」であり、成り立たない場合は「０」である。
ＭＵＸ３４には、比較器ＣＭＰ１の出力信号Ｒｅｆ、８ビット信号［００００００００］、及び各比較器ＣＭＰ２〜ＣＭＰ９の出力信号ｐｈａｓｅ［０］〜ｐｈａｓｅ［７］がそれぞれ入力される。ＭＵＸ３４は、信号Ｒｅｆによって乗算器Ｍ０による乗算結果の値が０より大きいことが示されると、８ビット信号［００００００００］を出力し、該乗算結果の値が０以下、すなわち０又は負であることが示されると、８つの１ビット信号ｐｈａｓｅ［０］〜ｐｈａｓｅ［７］から８ビット信号ＥＤを生成して出力する。例えば、乗算結果の値が０以下であって、（ａ＋ｂ）＜８ａ＜２（ａ＋ｂ）が成り立つとき、ＭＵＸ３４は、８ビット信号ＥＤとして［０１００００００］を出力する。上述の構成によれば、ゼロクロス検出回路５は、データ信号Ｄｂのゼロクロス点をＴ／８の時間分解能単位で検出することができる。
次に、ＦＲＱ制御回路６について説明する。図７は、ＦＲＱ制御回路６の構成例を示す回路図である。図７に示されるように、ＦＲＱ制御回路６は、４つの比較器ＣＭＰ１１〜ＣＭＰ１４と、２つのアップカウンタ３５，３６と、イネーブル付きＤフリップフロップ３７と、データ変換回路３８とを備えている。なお、アップカウンタ３６は、第１のカウンタをなし、アップカウンタ３５は、第２のカウンタをなす。また、比較器ＣＭＰ１４は、第１の比較回路部をなし、データ変換回路３８は、周波数差信号生成回路部をなす。
比較器ＣＭＰ１１は、エッジ位置信号ＥＦｐａｒａＣＫの値と「０（［００００００００］）」とを比較し、その比較結果をアップカウンタ３５に出力する。アップカウンタ３５は、エッジ位置信号ＥＦｐａｒａＣＫの値が０でない、すなわちエッジ位置信号ＥＦｐａｒａＣＫを構成するいずれかのビットデータが「１」である回数をカウントする。一方、比較器ＣＭＰ１２は、立ち上がり信号Ｓｒの値と値「０（［０，０］）」とを比較し、その比較結果をアップカウンタ３６に出力する。アップカウンタ３６は、ゼロクロス検出回路５から出力された立ち上がり検出信号Ｓｒの値が０でない、すなわち立ち上がり検出信号Ｓｒが［１，０］となった回数をカウントする。なお、立ち上がり検出信号Ｓｒが［１，０］になるときとは、ゼロクロス検出回路５が立ち上がりエッジのゼロクロス点を検出したとき、すなわちゼロクロス検出回路５がウォブル信号Ｗｂの立ち上がりエッジを検出したときである。
比較器ＣＭＰ１３は、アップカウンタ３６によるカウント値と、第１の所定値とを比較する。この第１の所定値は、例えば２５５である。ここで、カウント値は０〜２５５で示されるので、カウント値が２５５に等しくなる場合とは、ゼロクロス検出回路５が立ち上がりエッジのゼロクロス点を２５６回検出した場合に等しい。比較器ＣＭＰ１３は、アップカウンタ３６によるカウント値が２５５に達すると、Ｄフリップフロップ３７をイネーブルすると共に、アップカウンタ３５をリセットする。Ｄフリップフロップ３７は、イネーブルされると、アップカウンタ３６によるカウント値が０から２５５に達するまでにアップカウンタ３５によってカウントされたカウント値を出力する。ＣＭＰ１４は、アップカウンタ３５によるカウント値と第２の所定値Ｌとを比較する。例えば、ＤＶＤ＋Ｒでは、書き込み用基準クロック信号が１ウォブルに対して３２クロックとなるように定められているので、Ｋ＝２５６×３２と設定することができる。この場合、立ち上がりエッジのゼロクロス点が２５６回検出される、すなわち、２５６ウォブル検出される間に、エッジ位置信号ＥＦｐａｒａＣＫから書き込み用基準クロック信号の立ち上がりエッジがＫ＝２５６×３２個検出されるならば、書き込み用基準クロック信号の周波数が所望の周波数に一致しているとみなすことができる。なお、第２の所定値Ｌの値は、２５６×３２の値を中心にある程度の幅をもつように定められてもよい。その場合には、アップカウンタ３５によるカウント値が所定の範囲内にあるとき、書き込み用基準クロック信号の周波数が所望の周波数に一致しているとみなしてもよい。
ＣＭＰ１４は、Ｄフリップフロップ３７から出力されたカウント値が第２の所定値Ｌより小さい場合は、信号ＦＲＱＵＰを生成してデータ変換回路３８に出力する。また、ＣＭＰ１４は、Ｄフリップフロップ３７から出力されたカウント値が第２の所定値Ｌより大きい場合は、信号ＦＲＱＤＮを生成してデータ変換回路３８に出力する。データ変換回路３８は、入力された信号に応じて値の異なる周波数差信号ＦＲＱＯＵＴを出力する。具体的に、データ変換回路３８は、ＣＭＰ１４から信号ＦＲＱＵＰが入力されると、正の定数＋Ｆｃｎｔを示す周波数差信号ＦＲＱＯＵＴを出力し、信号ＦＲＱＤＮが入力されると、負の定数−Ｆｃｎｔを示す周波数差信号ＦＲＱＯＵＴを出力する。ここで、ＭＵＸ８が、ＶＣＯ１４に対して、入力された周波数差信号ＦＲＱＯＵＴを選択して出力するとき、周波数信号ＦＲＱＯＵＴが正の定数＋Ｆｃｎｔを示している場合には、ＶＣＯ１４は、書き込み用基準クロック信号の周波数がより高くなるように、クロックデータＤＩＶＣＮＴ０〜ＤＩＶＣＮＴ７及びエッジ位置信号ＥＦｐａｒａＣＫを生成し、周波数信号ＦＲＱＯＵＴが負の定数−Ｆｃｎｔを示している場合には、書き込み用基準クロック信号の周波数がより低くなるように、クロックデータＤＩＶＣＮＴ０〜ＤＩＶＣＮＴ７及びエッジ位置ＥＦｐａｒａＣＫを生成する。具体的に、ＶＣＯ１４は、周波数信号ＦＲＱＯＵＴが正の定数＋Ｆｃｎｔを示している場合には、エッジ位置信号ＥＦｐａｒａＣＫを、より周波数の高い書き込み用基準クロック信号のエッジ位置を示すように生成し、周波数信号ＦＲＱＯＵＴが負の定数−Ｆｃｎｔを示している場合には、エッジ位置信号ＥＦｐａｒａＣＫを、より周波数の低い書き込み用基準クロック信号のエッジ位置を示すように生成する。
一方、Ｄフリップフロップ３７から出力されたカウント値が第２の所定値Ｌに等しい場合、比較器ＣＭＰ１４は、所定の信号ＦＲＱＥＶを出力する。ここで、図１を参照すると、制御回路１７は、ＭＵＸ８に制御信号ＦＲＱＭＯＤＥを出力する。制御回路１７は、ＦＲＱ制御回路６から信号ＦＲＱＥＶが出力されているか否かに応じて、制御信号ＦＲＱＭＯＤＥを変化させる。例えば、制御回路１７は、ＦＲＱ制御回路６から信号ＦＲＱＥＶが出力されると、制御信号ＦＲＱＭＯＤＥを、Ｌ（Ｌｏｗ）レベルからＨ（Ｈｉｇｈ）レベルに変化させる。ＭＵＸ８は、Ｌレベルの制御信号ＦＲＱＭＯＤＥが入力されると、ＦＲＱ制御回路６から出力された周波数差信号ＦＲＱＯＵＴを選択して出力するが、Ｈレベルの制御信号ＦＲＱＭＯＤＥが入力されると、ＰＤ回路７から出力された位相差信号ＰＤＯＵＴを選択して出力する。すなわち、ＭＵＸ８は、光ディスク装置１が起動してからＨレベルの制御信号ＦＲＱＭＯＤＥが入力されるまでは、周波数差信号ＦＲＱＯＵＴを選択して出力し、Ｈレベルの制御信号ＦＲＱＭＯＤＥが入力されてからは、位相差信号ＰＤＯＵＴを選択して出力する。
上述したように、本実施の形態１による光ディスク装置１においては、ＶＣＯ１４に対して最初に周波数差信号ＦＲＱＯＵＴが入力され、その後、位相差信号ＰＤＯＵＴが入力される。すなわち、光ディスク装置１は、ＦＲＱ制御回路６によって最初に周波数引き込みを行った後、ＰＤ回路７によって位相引き込みを行う。これにより、ＶＣＯ１４が所望の周波数の整数倍の周波数でロックされてしまうという誤動作を回避することができる。
ＭＵＸ８から周波数差信号ＦＲＱＯＵＴ又は位相差信号ＰＤＯＵＴが出力されると、ゲイン調整回路９は、その出力信号に、制御回路１７から入力された信号ＳＫｓｙｓが示す値Ｋｓｙｓを乗算し、その乗算結果を信号ｇａとしてゲート回路１０に出力する。ゲート回路１０は、制御回路１７から入力された制御信号ＨＬＤＭＯＤＥに応じて、信号ｇａをそのまま出力するか、又はその出力を停止する。例えば、制御信号ＨＬＤＭＯＤＥがＨレベルのときは信号ｇａの出力を停止し、Ｌレベルのときは信号ｇａをそのまま出力する。ゲート回路１０の出力信号Ｓｇは、加算器１２に入力されると共に、ループ帯域設定回路１１に入力される。なお、ゲイン調整回路９によって乗算される値Ｋｓｙｓは、制御回路１７のレジスタ２１に予め記憶されている。また、制御回路１７は、ＦＲＱ制御回路６から所定の信号ＦＲＱＥＶが出力されている場合とそうでない場合、すなわち、ＭＵＸ８がゲイン調整回路９に対して周波数差信号ＦＲＱＯＵＴを出力している場合と位相差信号ＰＤＯＵＴを出力している場合とによって異なる値Ｋｓｙｓを示す信号ＳＫｓｙｓを出力してもよい。
ここで、ゲート回路１０は、光ディスク装置１を光ディスクドライブ装置に用いる場合に有効であり、ディスク上の傷や欠陥などが検出されたとき、制御信号ＨＬＤＭＯＤＥをＨレベルにすることによって、位相比較動作を無効にし、書き込み基準用クロック信号の乱れを防止することができる。これにより、本実施の形態１による光ディスク装置１は、書き込み用基準クロック信号をより安定に生成することができる。
ループ帯域設定回路１１は、ゲート回路１０の出力信号Ｓｇを、ＶＣＯ１４から出力されたエッジ位置信号ＥＦｐａｒａＣＫに基づいて、書き込み用基準クロック信号の周期に応じた周期で積分し、信号Ｓｉｎｔとして出力する。加算器１２は、ゲート回路１０の出力信号Ｓｇとループ帯域設定回路１１の出力信号Ｓｉｎｔとを加算して、その加算結果をオフセット解除回路１３に出力する。オフセット解除回路１３は、ゼロクロス検出回路１５のオフセット回路３１によるオフセットを解除するために設けられる。具体的に、オフセット回路１３は、加算器１２の出力信号に２（８−１）を加算して、信号ＶＣＯＩＮとしてＶＣＯ１４に出力する。ループ帯域設定回路１１の構成及び動作については、後に詳細に説明する。
次に、ＶＣＯ１４の構成及び動作について説明する。図８は、本実施の形態１によるＶＣＯ１４の構成例を示した回路図である。図８に示されるように、ＶＣＯ１４は、８つの乗算器Ｍｏ０〜Ｍｏ７と、１６個の加算器Ａｄｏ０〜Ａｄｏ７，ＡＤ０〜ＡＤ７と、８個のデータ記憶回路ＤＭ０〜ＤＭ７と、２個のＤフリップフロップＦＦ２１，ＦＦ２２と、８個の比較器ＣＭＰａ０〜ＣＭＰａ７とを備えている。ここで、各データ記憶回路ＤＭ０〜ＤＭ７は、固定クロック信号ＶＣＫに基づいて、入力されたデータを記憶すると共に、そのデータの桁あふれの回数を検出し、その検出結果を示す桁あふれ信号をそれぞれ出力する。なお、各乗算器Ｍｏ０〜Ｍｏ７は、乗算回路をそれぞれなし、各データ記憶回路ＤＭ０〜ＤＭ７は、第１データ記憶回路をそれぞれなす。また、各加算器Ａｄｏ０〜Ａｄｏ７は、第１加算回路をそれぞれなし、ＤフリップフロップＦＦ２１は、第２データ記憶回路をなし、各加算器ＡＤ０〜ＡＤ７は、第２加算回路をそれぞれなす。
図８に示されるように、オフセット解除回路１３の出力信号ＶＣＯＩＮは、各乗算器Ｍｏ０〜Ｍｏ７にそれぞれ入力される。ここで、任意の乗算器Ｍｏｋ、加算器Ａｄｏｋ、データ記憶回路ＤＭｋ、及び加算器ＡＤｋを例に挙げて説明すると、乗算器Ｍｏｋは、入力された信号ＶＣＯＩＮが示すデータを（ｋ＋１）倍して、加算器Ａｄｏｋに出力する。加算器Ａｄｏｋは、乗算器Ｍｏｋから出力されたデータとデータ記憶回路ＤＭ８に記憶されているデータとを加算し、その加算結果をデータ記憶回路ＤＭｋに出力する。さらに、データ記憶回路ＤＭｋは、入力されたデータの桁あふれの回数を検出して、その検出結果を示す桁あふれ信号を加算器ＡＤｋに出力する。加算器ＡＤｋは、データ記憶回路ＤＭｋから出力された桁あふれ信号が示すデータと、ＤフリップフロップＦＦ２１に記憶されているデータとを加算して、その加算結果をクロックデータＤＩＶＣＮＴｋとして出力する。なお、ＤフリップフロップＦＦ２１には、固定クロック信号ＶＣＫに基づいて、加算器ＡＤ７から出力されたクロックデータＤＩＶＣＮＴ７が入力される。なお、各加算器ＡＤ０〜ＡＤ７及びＤフリップフロップＦＦ２１は、分周器を構成する。この分周器は、各データ記憶回路ＤＭ０〜ＤＭ７の出力データからなる信号の周波数を、書き込み用基準クロック信号に適した周波数に変換すると共に、ＰＤ回路７に入力される各クロックデータＤＩＶＣＮＴ０〜ＤＩＶＣＮＴ７を生成するために設けられている。
さらに、任意の比較器ＣＭＰａｋを例に挙げて説明すると、比較器ＣＭＰａｋには、２つのクロックデータＤＩＶＣＮＴ（ｋ−１），ＤＩＶＣＮＴｋがそれぞれ入力される。比較器ＣＭＰａｋは、入力されたクロックデータＤＩＶＣＮＴ（ｋ−１）の上位５ビットが示す値ｄｉｖ（ｋ−１）と、ＤＩＶＣＮＴｋの上位５ビットが示す値ｄｉｖｋとを比較する。比較器ＣＭＰａｋは、ｄｉｖｋ＞ｄｉｖ（ｋ−１）が成り立つ場合には、データＥＦｐａｒａＣＫ［ｋ］としてデータ「１」を出力し、ｄｉｖｋ≦ｄｉｖ（ｋ−１）が成り立つ場合には、データＥＦｐａｒａＣＫ［ｋ］としてデータ「０」を出力する。なお、比較器ＣＭＰａ０だけは、クロックデータＤＩＶＣＮＴ０とＤフリップフロップ２２の出力データとを入力とし、クロックデータＤＩＶＣＮＴ０の上位５ビットが示す値と、Ｄフリップフロップ２２の出力データの上位５ビットが示す値とを比較する。比較器ＣＭＰａ０は、クロックデータＤＩＶＣＮＴ０の上位５ビットによって示される値が、ＤフリップフロップＦＦ２２の出力データの上位５ビットによって示される値よりも大きい場合には、データＥＦｐａｒａＣＫ［０］としてデータ「１」を出力し、クロックデータＤＩＶＣＮＴ０の上位５ビットによって示される値が、ＤフリップフロップＦＦ２２の出力データの上位５ビットによって示される値以下の場合には、データＥＦｐａｒａＣＫ［０］としてデータ「０」を出力する。なお、Ｄフリップフロップ２２には、固定クロック信号ＶＣＫに基づいて、加算器ＡＤ７から出力されたクロックデータＤＩＶＣＮＴ７が入力される。
ここで、データＥＦｐａｒａＣＫ［０］〜ＥＦｐａｒａＣＫ［７］からなる信号ＥＦｐａｒａＣＫ［７：０］、すなわちエッジ位置信号ＥＦｐａｒａＣＫの周波数ｆｖｃｏｃｋは、入力信号ＶＣＯＩＮが示すデータ値ｖｃｏｉｎと、固定クロック信号ＶＣＫの周波数ｆｖｃｋとを用いて、ｆｖｃｏｃｋ＝（８×ｆｖｃｋ／２８）×ｖｃｏｉｎと表される。すなわち、ＶＣＯ１４の動作クロックの周波数をｆｖｃｋに保ったままで、ＶＣＯ１４の出力信号ＥＦｐａｒａＣＫのビット幅、すなわち書き込み用基準クロック信号のエッジ位置を表現するビット幅を大きくすることにより、書き込み用基準クロック信号の時間分解能を拡張することができる。
次に、ＰＤ回路７について説明する。図９は、ＰＤ回路７の構成例を示した回路図である。図９に示されるように、ＰＤ回路７は、選択回路５０と、２つのＭＵＸ５１，５２と、２つの比較器ＣＭＰ３１，ＣＭＰ３２と、２つのイネーブル付きＤフリップフロップ５３，５４と、２つのデータ変換回路５５，５６と、加算器Ａｄ２１とを備えている。なお、選択回路５０、各ＭＵＸ５１、５２、各比較器ＣＭＰ３１，ＣＭＰ３２、及び各Ｄフリップフロップ５３，５４は、（第１の）選択回路部をなし、各データ変換回路５５，５６、及び加算器Ａｄ２１は、位相差信号生成回路部をなす。
選択回路５０には、ゼロクロス検出回路５から出力された立ち上がり検出信号Ｓｒ、立ち下がり検出信号Ｓｄ、及び位置検出信号ＥＤがそれぞれ入力される。選択回路５０は、入力された立ち上がり検出信号Ｓｒが［１，０］になると、位置検出信号ＥＤをＭＵＸ５１及び比較器ＣＭＰ３１にそれぞれ出力し、入力された立ち下がり検出信号Ｓｄが［０，１］になると、位置検出信号ＥＤをＭＵＸ５２及び比較器ＣＭＰ３２にそれぞれ出力する。まず、例として、立ち上がり検出信号Ｓｒが［１，０］になった場合について説明する。ＭＵＸ５１には、ＶＣＯ１４における各加算器ＡＤ０〜ＡＤ７の出力クロックデータＤＩＶＣＮＴ０〜ＤＩＶＣＮＴ７がそれぞれ入力されている。ＭＵＸ５１は、入力された位置検出信号ＥＤから、各クロックデータＤＩＶＣＮＴ０〜ＤＩＶＣＮＴ７のうち対応する１つのクロックデータを選択してＤフリップフロップ５３に出力する。一方、比較器ＣＭＰ３１は、入力された位置検出信号ＥＤが[００００００００]でない場合、Ｄフリップフロップ５３をイネーブルする。Ｄフリップフロップ５３は、イネーブルされると、その時点でＭＵＸ５１から出力されているクロックデータをデータＲＰＤ１として出力する。
図１０は、図９のＰＤ回路７において、ＭＵＸ５１に入力された各クロックデータＤＩＶＣＮＴ０〜ＤＩＶＣＮＴ７とＤフリップフロップ５３から出力されたデータＲＰＤ１との関係を示した図である。ＭＵＸ５１には、周期Ｔ毎に、ＶＣＯ１４から各クロックデータＤＩＶＣＮＴ０〜ＤＩＶＣＮＴ７が入力される。図１０に示された各期間Ｐ１１，Ｐ１２，Ｐ１３，Ｐ２１，Ｐ２２，Ｐ２３は、１周期Ｔをそれぞれ示している。図１０に示されるように、各期間Ｐ１１〜Ｐ１３，Ｐ２１〜Ｐ２３にそれぞれ入力されたクロックデータＤＩＶＣＮＴ０〜ＤＩＶＣＮＴ７の値は、ＤＩＶＣＮＴ０からＤＩＶＣＮＴ７まで１ずつ増加している。また、ある期間に入力されたクロックデータＤＩＶＣＮＴ０の値は、１つ前の期間に入力されたクロックデータＤＩＶＣＮＴ７の値よりも１大きい。例えば、期間Ｐ１２に入力されたクロックデータＤＩＶＣＮＴ０の値は、期間Ｐ１１に入力されたクロックデータＤＩＶＣＮＴ７の値よりも１大きい。このようにして、各期間におけるクロックデータＤＩＶＣＮＴ０〜ＤＩＶＣＮＴ７の値は０から２５５まで１ずつ増加し、２５５に達すると再び０から１ずつ増加し始める。なお、ここでは、クロックデータＤＩＶＣＮＴ０〜ＤＩＶＣＮＴ７の値が１ずつ増加する場合を例に挙げて説明したが、必ずしもこのように変化するわけではない。各期間における任意のクロックデータＤＩＶＣＮＴｋ（ｋ＝０〜７）を例にして説明すると、クロックデータＤＩＶＣＮＴｋの値は、クロックデータＤＩＶＣＮＴ（ｋ−１）の値に等しい、若しくは該クロックデータＤＩＶＣＮＴ（ｋ−１）の値よりも１大きくなる。なお、ある期間におけるクロックデータＤＩＶＣＮＴ０の値は、１つ前の期間におけるクロックデータＤＩＶＣＮＴ７の値に等しい、若しくは該クロックデータＤＩＶＣＮＴ７の値よりも１大きくなる。
ここで、各クロックデータＤＩＶＣＮＴ０〜ＤＩＶＣＮＴ７は、固定クロック信号ＶＣＫの周期Ｔを８分割した各時間Ｔ／８にそれぞれ対応している。ＭＵＸ５１は、０でない位置検出信号ＥＤが入力されることにより、ウォブル信号の立ち上がりエッジを検出すると、その検出したタイミングに対応する１つのデジタルクロックデータを選択して出力する。例えば、図１０に示されように、位置検出信号ＥＤ［００１０００００］が入力されると、ＭＵＸ５１は、クロックデータＤＩＶＣＮＴ２を選択して出力する。Ｄフリップフロップ５３は、入力されたクロックデータＤＩＶＣＮＴ２をデータＲＰＤ１として出力する。また、ＭＵＸ５１は、位置検出信号ＥＤ［００００１０００］が入力されると、クロックデータＤＩＶＣＮＴ４を選択し、Ｄフリップフロップ５３に対して、そのクロックデータＤＩＶＣＮＴ４を出力する。Ｄフリップフロップ５３は、入力されたクロックデータＤＩＶＣＮＴ４をデータＲＰＤ１として出力する。
再び図９を参照すると、Ｄフリップフロップ５３から出力されたデータＲＰＤ１は、データ変換回路５５に入力される。データ変換回路５５は、所定の第１のテーブルを用いて、入力されたデータＲＰＤ１をデータＲＰＤ２に変換して出力する。ここで、表１は、該第１のテーブルに対応するものであり、変換前のデータＲＰＤ１と変換後のデータＲＰＤ２の関係を示している。
Figure 0004740746
表１に示されるように、データ変換回路５５は、入力された値０〜６３のデータＲＰＤ１を、対応する０〜６３の値のデータＲＰＤ２に変換して出力し、値１９２〜２５５のデータＲＰＤ１を、対応する−６４〜−１の値のデータＲＰＤ２に変換して出力する。また、データ変換回路５５は、入力された値６４〜１９１のデータＲＰＤ１を、値０のデータＲＰＤ２に変換して出力する。
一方、立ち下がり検出信号Ｓｄが［０，１］になった場合についても同様のことがいえる。その場合は、位置検出信号ＥＤが、ＭＵＸ５２及び比較器ＣＭＰ３２にそれぞれ入力される。ＭＵＸ５２は、位置検出信号ＥＤからウォブル信号の立ち下がりエッジを検出すると、入力された各クロックデータＤＩＶＣＮＴ０〜ＤＩＶＣＮＴ７のうち、その検出したタイミングに対応する１つのクロックデータを選択して、Ｄフリップフロップ５４に出力する。また、比較器ＣＭＰ３２は、入力された位置検出信号ＥＤが「０」でない場合に、Ｄフリップフロップ５４をイネーブルする。Ｄフリップフロップ５４は、イネーブルされると、イネーブルされた時点でＭＵＸ５２から出力されているクロックデータをデータＦＰＤ１として出力する。そして、データ変換回路５６は、所定の第２のテーブルを用いて、入力されたデータＦＰＤ１をデータＦＰＤ２に変換して出力する。ここで、表２は、該第２のテーブルに対応するものであり、変換前のデータＦＰＤ１と変換後のデータＦＰＤ２の関係を示している。
Figure 0004740746
表２に示されるように、データ変換回路５６は、入力された値６４〜１９１のデータＦＰＤ１を、対応する−６４〜６３の値のデータＦＰＤ２に変換して出力する。また、データ変換回路５６は、入力された値０〜６３、１９２〜２５５のデータＦＰＤ１を、値０のデータＦＰＤ２に変換して出力する。
加算器Ａｄ２１は、対応する各データ変換回路５５，５６からそれぞれ出力された各データＲＰＤ２，ＦＰＤ２を加算し、その加算結果を位相差信号ＰＤＯＵＴとして出力する。ここで、位相差信号ＰＤＯＵＴの値がｑ（ｑは正の整数）の場合とは、書き込み用基準クロック信号がウォブル信号Ｗｂよりも位相ｑだけ進んでいる場合であり、位相差ＰＤＯＵＴの値が−ｑの場合とは、書き込み用基準クロック信号がウォブル信号Ｗｂよりも位相ｑだけ遅れている場合である。すなわち、各データ変換回路５５，５６によってデータを変換することにより、書き込み用基準クロック信号がウォブル信号Ｗｂよりも進んでいるのか遅れているのかを明確にすることができる。
図１１は、表１及び表２の関係を分かりやすく示したグラフである。具体的に、図１１のグラフは、値ａのデータＲＰＤ１が入力された場合のデータ変換回路５５の出力データＲＰＤ２の値、及び同じ値ａのデータＦＰＤ１が入力された場合のデータ変換回路５６の出力データＦＰＤ２の値をそれぞれ示している。
図１２は、ループ帯域設定回路１１の構成例を示した回路図である。図１２に示されるように、ループ帯域設定回路１１は、ＭＵＸ１８、積分回路１９、及び積分周期設定回路２０を備えている。積分回路１９は、加算器５７と、加算器５７の出力信号をラッチするイネーブル付きＤフリップフロップ５８とを備えている。また、積分周期設定回路２０は、２つの比較器ＣＭＰ５１，ＣＭＰ５２と、アップカウンタ５９とを備えている。なお、ＭＵＸ１８は、第２（第３）の選択回路部をなし、アップカウンタ５９は、（第３の）カウンタをなし、比較器ＣＭＰ５２は、第２の比較回路部をなす。また、加算器５７及びＤフリップフロップ５８は、第２の加算回路部をなす。
比較器ＣＭＰ５１は、エッジ位置信号ＥＦｐａｒａＣＫと値「０」とを比較し、その比較結果をアップカウンタ５９に出力する。比較器ＣＭＰ５１は、ＶＣＯ１４から出力されたエッジ位置信号ＥＦｐａｒａＣＫから、書き込み用基準クロック信号における立ち上がりエッジ又は立ち下がりエッジを検出する。アップカウンタ５９は、固定クロック信号ＶＣＫに基づいて、比較器ＣＭＰ５１による比較結果から、信号ＥＦｐａｒａＣＫが０でない回数、すなわち書き込み用基準クロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントし、そのカウント値を比較器ＣＭＰ５２に出力する。比較器ＣＭＰ５２は、アップカウンタ５９によるカウント値と制御回路１７から入力された信号ＳＫｌｏｏｐが示す所定の分周係数Ｋｌｏｏｐとを比較してそれらが一致すると、アップカウンタ５９をリセットすると共に、積分回路１９のＤフリップフロップ５８をイネーブルする。例えば、分周係数Ｋｌｏｏｐ＝２の場合、アップカウンタ５９によるカウント値が２になる毎に、積分回路１９によって、ＭＵＸ２８の出力信号に対して積分が行われる。具体的には、アップカウンタ５９によるカウント値が２になる毎に、加算器５７が、Ｄフリップフロップ５８の出力信号とＭＵＸ１８の出力信号とを加算し、Ｄフリップフロップ５８は、その加算結果を信号Ｓｉｎｔとして出力する。
ここで、制御回路１７から入力される信号ＳＫｌｏｏｐは、ＭＵＸ１８に入力された信号Ｓｇが周波数差信号ＦＲＱＯＵＴ及び位相差信号ＰＤＯＵＴのいずれであるかによって異なる分周係数Ｋｌｏｏｐを示してもよい。それらの分周係数Ｋｌｏｏｐは、制御回路１７内のレジスタ２１に予め記憶されている。なお、制御回路１７は、ＭＵＸ１８に入力された信号の種類を制御信号ＦＲＱＥＶが入力されているか否かによって判断し、その判断結果に応じた分周係数Ｋｌｏｏｐを示す信号ＳＫｌｏｏｐを出力することができる。
また、ＭＵＸ１８は、制御回路１７から入力された制御信号ＩＮＩＭＯＤＥに応じて、ゲート回路１０から入力された信号Ｓｇ及び制御回路１７から入力された信号Ｓｌｏｏｐのいずれかを選択し出力する。例えば、ＭＵＸ１８は、制御信号ＩＮＩＭＯＤＥがＨレベルのとき、ゲート回路１０から入力された信号Ｓｇを選択して出力し、制御信号ＩＮＩＭＯＤＥがＬレベルのとき、制御回路１７から入力された信号Ｓｌｏｏｐを選択して出力する。ここで、信号Ｓｌｏｏｐの値ｌｏｏｐｉｎｉｄａｔを積分の初期値として設定し、制御信号ＩＮＩＭＯＤＥを用いて、ＭＵＸ８によって信号Ｓｇが選択される前に信号Ｓｌｏｏｐが選択されるようにすると、予めディスクから再生されるウォブルの周波数がわかっている、すなわち生成する書き込み用基準クロック信号の周波数がわかっているような場合に、その生成する書き込み用基準クロック信号の周波数に適した値を積分の初期値とすることができる。これにより、本実施の形態１による光ディスク装置１では、周波数引き込みに時間を費やすことなく、直ちに位相引き込みに移ることができることから、ロック時間を短くすることができる。
図１３は、パラシリ変換回路１５の構成例を示した回路図である。図１３に示されるように、パラシリ変換回路１５は、複数のＤフリップフロップＦＦ３４〜ＦＦ３７，ＦＦ４０〜ＦＦ４７と、複数のＡＮＤ回路Ａｎｄ０〜Ａｎｄ７と、ＯＲ回路Ｏｒ０とを備えている。各ＤフリップフロップＦＦ３４〜ＦＦ３７には、対応する各データＥＦｐａｒａＣＫ［４］〜ＥＦｐａｒａＣＫ［７］がそれぞれ入力されると共に、クロック信号Ｐｈ４がそれぞれ入力される。また、各ＤフリップフロップＦＦ４４〜ＦＦ４７には、対応する各ＤフリップフロップＦＦ３４〜ＦＦ３７の出力データがそれぞれ入力されると共に、対応する各クロック信号Ｐｈ４〜Ｐｈ７がそれぞれ反転されて入力される。さらに、各ＤフリップフロップＦＦ４０〜ＦＦ４３には、ＶＣＯ１４から出力された対応する各データＥＦｐａｒａＣＫ［０］〜ＥＦｐａｒａＣＫ［３］がそれぞれ入力されると共に、対応する各クロック信号Ｐｈ０〜Ｐｈ３がそれぞれ反転されて入力される。
各ＡＮＤ回路Ａｎｄ０〜Ａｎｄ７の一方の入力端には、対応する各クロック信号Ｐｈ０〜Ｐｈ７がそれぞれ入力され、他方の入力端には対応する各ＤフリップフロップＦＦ４０〜ＦＦ４７の出力データがそれぞれ入力される。各ＡＮＤ回路Ａｎｄ０〜Ａｎｄ７の出力信号は、ＯＲ回路Ｏｒ１にそれぞれ入力される。
図１４は、パラシリ変換回路１５の動作を説明するための波形図である。図１４に示されるように、パラシリ変換回路１５は、固定クロック信号ＶＣＫの１周期Ｔ毎に入力されたエッジ位置信号ＥＦｐａｒａＣＫが示すエッジの位置に応じて、対応するクロック信号Ｐｈ０〜Ｐｈ７と同じ波形の信号を出力する。
本実施の形態１による光ディスク装置１は、２値のウォブル信号Ｗｂを、Ｔ／Ｎの時間分解能単位時間ずつ位相の異なるＮ相クロック信号により各々サンプリングした後、固定クロック信号の１周期Ｔ毎にデータを処理するデジタル回路で構成されているので、周波数１／Ｔで動作するデジタル回路を用いて、周波数Ｎ／Ｔで動作する回路と同等の時間分解能を有するＤＰＬＬ回路を実現することができる。また、光ディスク装置１は全てデジタル回路で構成され、それらのデジタル回路のうち、位相の異なるＮ相クロック信号で動作する回路が、簡単な回路で構成される高速サンプル回路３とパラシリ変換回路１５とだけであることから、光ディスク装置１を設計する際にデジタル回路の同期設計手法を用いることができる。これにより、本実施の形態１による光ディスク装置１は、設計が容易で、ＬＳＩ化に適したＤＰＬＬ回路を実現することができる。なお、以上の説明では、Ｎ＝８として説明したが、時間分解能をより高くするために、Ｎ＝１６やＮ＝３２としてもよい。
図１５は、本実施の形態１による光ディスク装置１を伝達関数で表現した場合のブロック図である。図１５に示されるように、本実施の形態１による光ディスク装置１は、従来のＤＰＬＬ回路と同様に、伝達関数で表現することができる。図１５から、一巡伝達関数Ｇ（ｓ）は、以下の式（１）で表される。ここで、定数Ｋｐｄ及びＫｖｃｏは、ＰＤ回路７及びＶＣＯ１４の利得をそれぞれ示している。
Figure 0004740746
 ここで、式（１）を簡単にするために、Ｋ＝Ｋｐｄ×Ｋｓｙｓ×Ｋｖｃｏ，ａ＝Ｋｌｏｏｐとすると、
Figure 0004740746
 が成り立つ。
また、閉ループ伝達関数Ｈ（ｓ）は、
Figure 0004740746
 となる。ここで、Ｋ＝２×ξ×ωｎ，Ｋ×ａ＝ωn 2とすると、
Figure 0004740746
 となり、よく知られた完全積分２次制御系の一般式となる。ここで、ξは応答の減衰率（ダンピング定数）、ωｎは固有周波数と呼ばれるものである。また、式（１），（２）より、以下の式（５）が成り立つ。
Figure 0004740746
 すなわち、Ｋ及びａを適切に選択することにより、安定なフィードバックループを構成することができる。
本実施の形態１による光ディスク装置１においては、位相差信号を生成する書き込み用基準クロック信号の周期に応じた周期で積分した積分結果と位相差信号に所定の値を乗算した乗算結果とを加算した値をＶＣＯ１４の入力信号とするフィードバックループが形成されているので、制御ループとして安定なＤＰＬＬ回路を実現することができる。
また、本実施の形態１による光ディスク装置１においては、位相差信号を書き込み用基準クロック信号の周期に応じた周期で積算する際に用いられる分周係数Ｋｌｏｏｐや、位相差信号に乗算する所定値Ｋｓｙｓを変更することが可能であるため、ループ帯域を低く設定するほうが良い場合やループ帯域を比較的高く設定するほうが良い場合等、各々の場合に最適なループ帯域を設定することができる。従って、本実施の形態１によるＤＰＬＬ回路は、より特性の優れたＤＰＬＬ回路を実現することができる。
さらに、最適なループ帯域が設定可能であることは、光ディスク装置１を光ディスク装置に用いる場合に特に有効である。例えば、その光ディスク装置によって実際に書込み動作を行っている場合には、生成される書き込み用基準クロック信号の周波数の変動がジッタとなって書込み品質の劣化につながることを防ぐために、光ディスク装置１のループ帯域を低く設定することができる。また、その一方で、光ディスク装置が書込み動作を行っていない場合には、速やかにウォブル信号Ｗｂにロックすると共に、外乱などでロックが外れることを防止するために、光ディスク装置１のループ帯域を比較的高く設定することができる。
本発明の実施の形態１による光ディスク装置の構成例を示したブロック図である。 高速サンプル回路３の構成例を示した回路図である。 高速サンプル回路３の動作例を示したタイミングチャートである。 デジタルＢＰＦ４及びゼロクロス検出回路５のそれぞれの動作を説明するための図である。 ゼロクロス検出回路５によるゼロクロス点の検出動作を具体的に説明するための図である。 ゼロクロス検出回路５の構成例を示したブロック図である。 ＦＲＱ制御回路６の構成例を示す回路図である。 ＶＣＯ１４の構成例を示した回路図である。 ＰＤ回路７の構成例を示した回路図である。 ＰＤ回路７の動作を説明するための図である。 値ａのデータＲＰＤ１が入力された場合のデータ変換回路５５の出力データＲＰＤ２の値、及び同じ値ａのデータＦＰＤ１が入力された場合のデータ変換回路５６の出力データＦＰＤ２の値を示したグラフである。 ループ帯域設定回路１１の構成例を示した回路図である。 パラシリ変換回路１５の構成例を示した回路図である。 パラシリ変換回路１５の動作を説明するための波形図である。 本実施の形態１による光ディスク装置１を伝達関数で表現したブロック図である。
符号の説明
１ 光ディスク装置
２ 二値化回路
３ 高速サンプル回路
４ デジタルＢＰＦ
５ ゼロクロス検出回路
６ ＦＲＱ制御回路
７ ＰＤ回路
８，１８ ＭＵＸ
９ ゲイン調整回路
１０ ゲート回路
１１ ループ帯域設定回路
１２ 加算器
１３ オフセット解除回路
１４ ＶＣＯ
１５ パラシリ変換回路
１６ 固定クロック発振回路
１７ 制御回路
１９ 積分回路
２０ 積分周期設定回路
２１ レジスタ

Claims (22)

  1. 光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込みタイミング信号を生成して出力する光ディスク装置であって、
    外部から入力されたウォブル信号を二値化して、基準デジタル信号を生成し出力する二値化回路部と、
    入力された前記基準デジタル信号に基づいて、所定周波数のデジタルクロック信号に同期したタイミングを示す前記書き込みタイミング信号を生成して出力するデジタルＰＬＬ回路部と
    を有し、
    前記デジタルＰＬＬ回路部は、
    前記基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の１周期をＮ（Ｎは２以上の整数）分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記１周期毎にＮビットデータで出力するエッジ検出回路部と、
    前記１周期毎に、入力された位相差信号が示す位相差に比例した周波数の前記デジタルクロック信号に対応する前記書き込みタイミング信号を生成するためのＮビットのデジタルクロックデータを生成して出力するクロックデータ生成回路部と、
    前記エッジ検出信号から前記立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記Ｎビットのデジタルクロックデータから、前記基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記位相差信号をＮビットデータで出力する位相差検出回路部と、
    前記Ｎビットのデジタルクロックデータから、前記書き込みタイミング信号を生成するパラシリ変換回路部と
    を備え、
    前記パラシリ変換回路部は、前記１周期毎に、前記Ｎビットのデジタルクロックデータから、前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記時間分解能単位で示した前記書き込みタイミング信号を生成して出力することを特徴とする光ディスク装置。
  2. 前記エッジ検出回路部は、
    前記基準デジタル信号を前記時間分解能単位ずつ位相が異なるＮ相クロック信号でサンプリングするサンプリング回路部と、
    前記１周期毎に、前記サンプリングにより得られたＮビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、
    前記１周期毎に出力された前記ビット加算データからなる信号のゼロクロス点を所定の方法により前記時間分解能単位で検出し、その検出結果を前記エッジ検出信号として該１周期毎にＮビットデータで出力するゼロクロス検出回路部と
    を備えることを特徴とする請求項１に記載の光ディスク装置。
  3. 光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込みタイミング信号を生成して出力する光ディスク装置であって、
    外部から入力されたウォブル信号を二値化して、基準デジタル信号を生成し出力する二値化回路部と、
    入力された前記基準デジタル信号に基づいて、所定周波数のデジタルクロック信号に同期したタイミングを示す前記書き込みタイミング信号を生成して出力するデジタルＰＬＬ回路部と
    を有し、
    前記デジタルＰＬＬ回路部は、
    前記基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の１周期をＮ（Ｎは２以上の整数）分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記１周期毎に出力するエッジ検出回路部と、
    前記１周期毎に、入力された位相差信号が示す位相差に比例した周波数の前記デジタルクロック信号に対応する前記書き込みタイミング信号を生成するためのデジタルクロックデータを生成して出力するクロックデータ生成回路部と、
    前記エッジ検出信号から前記立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記デジタルクロックデータから、前記基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記位相差信号を出力する位相差検出回路部と、
    前記デジタルクロックデータから、前記書き込みタイミング信号を生成するパラシリ変換回路部と
    を備え、
    前記パラシリ変換回路部は、前記１周期毎に、前記デジタルクロックデータから、前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記時間分解能単位で示した前記書き込みタイミング信号を生成して出力し、
    前記エッジ検出回路部は、
    前記基準デジタル信号を前記時間分解能単位ずつ位相が異なるＮ相クロック信号でサンプリングするサンプリング回路部と、
    前記１周期毎に、前記サンプリングにより得られたＮビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、
    前記１周期毎に出力された前記ビット加算データからなる信号のゼロクロス点を所定の方法により前記時間分解能単位で検出し、その検出結果を前記エッジ検出信号として該１周期毎に出力するゼロクロス検出回路部と
    を備え
    前記ゼロクロス検出回路部は、
    入力された前記ビット加算データからなる信号に対して所定の周波数帯域の信号のみを通過させるデジタルフィルタと、
    該デジタルフィルタの出力信号のゼロクロス点を前記時間分解能単位で検出するゼロクロス検出回路と
    を備えることを特徴とする光ディスク装置。
  4. 前記書き込みタイミング信号と前記基準デジタル信号とから、前記デジタルクロック信号と前記基準デジタル信号との周波数差を検出し、その検出結果を示す周波数差信号を出力する周波数差検出回路部と、
    前記位相差信号と周波数差信号とを入力とし、外部から入力された第１の制御信号に応じて、前記クロックデータ生成回路部に対して該位相差信号又は周波数差信号を排他的に出力する第１の選択回路部と
    を備え、
    前記エッジ検出回路部は、前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジをそれぞれ判別し、その判別結果を示すエッジ判別信号を出力するエッジ判別回路部を備え、
    前記周波数差検出回路部は、該エッジ判別信号によって示された前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジと、前記書き込みタイミング信号によって示された前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジとから、前記周波数差を検出し、
    前記クロックデータ生成回路部は、前記第１の選択回路部から出力された位相差信号が示す位相差又は周波数差信号が示す周波数差に応じた周波数の前記デジタルクロック信号に対応する前記書き込みタイミング信号を生成するための前記デジタルクロックデータを生成することを特徴とする請求項３に記載の光ディスク装置。
  5. 前記第１の選択回路部から出力された位相差信号又は周波数差信号のゲインを調整して、その調整結果を示すゲイン調整信号を出力するゲイン調整回路部と、
    入力された前記書き込みタイミング信号に基づいて、入力された前記ゲイン調整信号を前記デジタルクロック信号の周期に比例した周期で積分し、その積分結果を示す積分信号を出力する積分回路部と、
    入力された前記ゲイン調整信号と該積分信号とを加算して、その加算結果を示す加算信号を前記クロックデータ生成回路部に出力する第１の加算回路部と
    を備え、
    前記クロックデータ生成回路部は、前記加算信号が示す位相差又は周波数差に応じた周波数の前記デジタルクロック信号に対応する前記書き込みタイミング信号を生成するための前記デジタルクロックデータを生成することを特徴とする請求項４に記載の光ディスク装置。
  6. 前記積分回路部は、
    入力されたエッジ位置信号に基づいて、前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントするカウンタと、
    前記カウンタによるカウント値と所定値とを比較して、該カウンタによるカウント値が所定値に等しくなると該カウンタをリセットする比較回路部と、
    前記カウンタによるカウント値が所定値に等しくなる毎に、出力信号と入力されている前記ゲイン調整信号とを加算し、その加算結果を前記積分信号として出力する第２の加算回路部と
    を備え、
    前記所定値は、外部から設定可能であることを特徴とする請求項５に記載の光ディスク装置。
  7. 前記積分回路部は、外部から入力された第２の制御信号に応じて、入力された前記ゲイン調整信号と外部から入力された第１の所定信号のいずれかを選択して出力する第２の選択回路部を備え、
    前記第２の加算回路部は、前記カウンタによるカウント値が前記所定値に等しくなる毎に、出力信号と前記第２の選択回路部から出力されている信号とを加算することを特徴とする請求項６に記載の光ディスク装置。
  8. 前記ゲイン調整回路部は、前記第１の選択回路部の出力信号に外部から入力された第２の所定信号を積算し、その積算結果を前記ゲイン調整信号として出力することを特徴とする請求項５から７のいずれかに記載の光ディスク装置。
  9. 前記第１の選択回路部と前記クロックデータ生成回路部との間に接続され、外部から入力された第３の制御信号に応じて、前記第１の選択回路部の出力信号を前記クロックデータ生成回路部に出力するゲート回路部を備えることを特徴とする請求項４から８のいずれかに記載の光ディスク装置。
  10. 入力された基準デジタル信号に基づいて所定周波数のデジタルクロック信号を生成するためのデジタルクロックデータを生成し出力するデジタルＰＬＬ回路であって、
    前記基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の１周期をＮ（Ｎは２以上の整数）分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記１周期毎にＮビットデータで出力するエッジ検出回路部と、
    該エッジ検出信号から前記立ち上がりエッジ及び立ち下がりエッジが検出されたときのＮビットの前記デジタルクロックデータから、前記基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す位相差信号をＮビットデータで出力する位相差検出回路部と、
    前記１周期毎に、該位相差信号が示す位相差に比例した周波数の前記デジタルクロック信号を生成するための前記Ｎビットのデジタルクロックデータを生成し出力するクロックデータ生成回路部と
    を備え、
    前記エッジ検出回路部は、
    前記基準デジタル信号を前記時間分解能単位ずつ位相が異なるＮ相クロック信号でサンプリングするサンプリング回路部と、
    前記１周期毎に、前記サンプリングにより得られたＮビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、
    前記１周期毎に出力された前記ビット加算データからなる信号のゼロクロス点を所定の方法により前記時間分解能単位で検出し、その検出結果を前記エッジ検出信号として該１周期毎にＮビットデータで出力するゼロクロス検出回路部と
    を備えることを特徴とするデジタルＰＬＬ回路。
  11. 入力された基準デジタル信号に基づいて所定周波数のデジタルクロック信号を生成するためのデジタルクロックデータを生成し出力するデジタルＰＬＬ回路であって、
    前記基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを、基準クロック信号の１周期をＮ（Ｎは２以上の整数）分割した時間分解能単位でそれぞれ検出し、その検出結果を示すエッジ検出信号を前記１周期毎に出力するエッジ検出回路部と、
    該エッジ検出信号から前記立ち上がりエッジ及び立ち下がりエッジが検出されたときの前記デジタルクロックデータから、前記基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す位相差信号を出力する位相差検出回路部と、
    前記１周期毎に、該位相差信号が示す位相差に比例した周波数の前記デジタルクロック信号を生成するための前記デジタルクロックデータを生成し出力するクロックデータ生成回路部と
    を備え、
    前記エッジ検出回路部は、
    前記基準デジタル信号を前記時間分解能単位ずつ位相が異なるＮ相クロック信号でサンプリングするサンプリング回路部と、
    前記１周期毎に、前記サンプリングにより得られたＮビットデータの各ビットデータを加算し、その加算結果を示すビット加算データを出力するビットデータ加算回路部と、
    前記１周期毎に出力された前記ビット加算データからなる信号のゼロクロス点を所定の方法により前記時間分解能単位で検出し、その検出結果を前記エッジ検出信号として該１周期毎に出力するゼロクロス検出回路部と
    を備え、
    前記ゼロクロス検出回路部は、
    入力された前記ビット加算データからなる信号に対して所定の周波数帯域の信号のみを通過させるデジタルフィルタと、
    該デジタルフィルタの出力信号のゼロクロス点を前記時間分解能単位で検出するゼロクロス検出回路と
    を備えることを特徴とするデジタルＰＬＬ回路。
  12. 前記クロックデータ生成回路部は、
    前記位相差信号が示す位相差に１からＮまでの対応する各値をそれぞれ乗算して出力するＮ個の乗算回路と、
    前記１周期毎に入力されたデジタルデータを記憶すると共に、該デジタルデータの桁あふれの回数を検出し、その検出結果を示す桁あふれ信号をそれぞれ出力するＮ個の第１データ記憶回路と、
    前記Ｎ個の第１データ記憶回路のうち所定の１つに記憶されているデジタルデータと対応する前記各乗算回路からそれぞれ出力されたデジタルデータとを加算し、その加算結果を対応する前記各第１データ記憶回路にそれぞれ出力するＮ個の第１加算回路と、
    前記１周期毎に入力されたデジタルデータを記憶する第２データ記憶回路と、
    対応する前記各第１データ記憶回路からそれぞれ出力された桁あふれ信号が示すデジタルデータと前記第２データ記憶回路に記憶されているデジタルデータとをそれぞれ加算し、その加算結果を前記デジタルクロックデータとしてそれぞれ出力するＮ個の第２加算回路と
    を備え、
    前記第２データ記憶回路は、前記Ｎ個の第２加算回路のうち所定の１つから出力されたデジタルデータを入力とすることを特徴とする請求項１１に記載のデジタルＰＬＬ回路。
  13. 前記Ｎ個の第２加算回路は、前記Ｎ個のデジタルクロックデータを、前記位相差検出回路部に対して前記１周期内の時間分解能単位に対応させてそれぞれ出力し、
    前記位相差検出回路部は、
    前記エッジ検出信号から前記基準デジタル信号の立ち上がりエッジ及び立ち下がりエッジを検出すると、入力された前記Ｎ個のデジタルクロックデータのうち、その検出したタイミングに対応する１つのデジタルクロックデータを選択して出力する第１の選択回路部と、
    該第１の選択回路部より出力されたデジタルクロックデータから、前記基準デジタル信号とデジタルクロック信号との位相差を検出し、その位相差を示す前記位相差信号を生成して出力する位相差信号生成回路部と
    を備え、
    前記位相差信号生成回路部は、前記デジタルクロックデータと該デジタルクロックデータに対応する位相差とを示したテーブルを用いて、前記第１の選択回路部から出力されたデジタルデータを位相差に変換し、その位相差を示す前記位相差信号を生成することを特徴とする請求項１２に記載のデジタルＰＬＬ回路。
  14. 前記クロックデータ生成回路部は、前記１周期毎に、前記各デジタルクロックデータから、前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を前記時間分解能単位で示したエッジ位置信号を生成し出力することを特徴とする請求項１１から１３のいずれかに記載のデジタルＰＬＬ回路。
  15. 前記基準デジタル信号とデジタルクロック信号との周波数差を検出し、その検出結果を示す周波数差信号を出力する周波数差検出回路部と、
    前記位相差信号と周波数差信号とを入力とし、外部から入力された第１の制御信号に応じて、前記クロックデータ生成回路部に対して該位相差信号又は周波数差信号を排他的に出力する第２の選択回路部と
    を備え、
    前記エッジ検出回路部は、前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジをそれぞれ判別し、その判別結果を示すエッジ判別信号を出力するエッジ判別回路部を備え、
    前記周波数差検出回路部は、該エッジ判別信号によって示された前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジと、前記エッジ位置信号によって示された前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジとから、前記周波数差を検出し、
    前記クロックデータ生成回路部は、前記第２の選択回路部から出力された位相差信号が示す位相差又は周波数差信号が示す周波数差に応じた周波数の前記デジタルクロック信号を生成するための前記デジタルクロックデータを生成することを特徴とする請求項１４に記載のデジタルＰＬＬ回路。
  16. 前記周波数差検出回路部は、
    前記基準デジタル信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第１のカウンタと、
    該第１のカウンタによるカウント値が第１の所定値に達するまで、前記エッジ位置信号から前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第２のカウンタと、
    該第２のカウンタによるカウント値と第２の所定値とを比較する第１の比較回路部と、
    該第１の比較回路部による比較結果に基づいて前記周波数差信号を生成し出力する周波数差信号生成回路部と
    を備え、
    前記クロックデータ生成回路部は、前記第２の選択回路部によって前記周波数差信号が出力されると、該周波数差信号が前記第２のカウンタによるカウント値が第２の所定値よりも小さいことを示している場合は、前記デジタルクロック信号の周波数をより高くするように前記デジタルクロックデータを生成し、前記周波数差信号が該第２のカウンタによるカウント値が第２の所定値よりも大きいことを示している場合は、前記デジタルクロック信号の周波数をより低くするように前記デジタルクロックデータを生成することを特徴とする請求項１５に記載のデジタルＰＬＬ回路。
  17. 前記第２の選択回路部から出力された位相差信号又は周波数差信号のゲインを調整して、その調整結果を示すゲイン調整信号を出力するゲイン調整回路部と、
    入力された前記エッジ位置信号に基づいて、入力された前記ゲイン調整信号を前記デジタルクロック信号の周期に比例した周期で積分し、その積分結果を示す積分信号を出力する積分回路部と、
    入力された前記ゲイン調整信号と積分信号とを加算して、その加算結果を示す加算信号を前記クロックデータ生成回路部に出力する第１の加算回路部と
    を備え、
    前記クロックデータ生成回路部は、前記加算信号が示す位相差又は周波数差に応じた周波数の前記デジタルクロック信号を生成するための前記各デジタルクロックデータを生成することを特徴とする請求項１５又は１６に記載のデジタルＰＬＬ回路。
  18. 前記積分回路部は、
    入力された前記エッジ位置信号に基づいて、前記デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの個数をカウントする第３のカウンタと、
    前記第３のカウンタによるカウント値と第３の所定値とを比較して、該第３のカウンタによるカウント値が第３の所定値に等しくなると該第３のカウンタをリセットする第２の比較回路部と、
    前記第３のカウンタによるカウント値が第３の所定値に等しくなる毎に、出力信号と入力されている前記ゲイン調整信号とを加算し、その加算結果を前記積分信号として出力する第２の加算回路部と
    を備え、
    前記第３の所定値は、外部から設定可能であることを特徴とする請求項１７に記載のデジタルＰＬＬ回路。
  19. 前記積分回路部は、外部から入力された第２の制御信号に応じて、入力された前記ゲイン調整信号と外部から入力された第１の所定信号のいずれかを選択して出力する第３の選択回路部を備え、
    前記第２の加算回路部は、前記第３のカウンタによるカウント値が第３の所定値に等しくなる毎に、出力信号と前記第３の選択回路部から出力されている信号とを加算することを特徴とする請求項１８に記載のデジタルＰＬＬ回路。
  20. 前記ゲイン調整回路部は、前記第２の選択回路部の出力信号に外部から入力された第２の所定信号を積算し、その積算結果を前記ゲイン調整信号として出力することを特徴とする請求項１７から１９のいずれかに記載のデジタルＰＬＬ回路。
  21. 前記第２の選択回路部とクロックデータ生成回路部との間に接続され、外部から入力された第３の制御信号に応じて、前記第２の選択回路部の出力信号を前記クロックデータ生成回路部に出力するゲート回路部を備えることを特徴とする請求項１５又は１６に記載のデジタルＰＬＬ回路。
  22. 前記Ｎ相クロック信号を用いて、パラレル信号である前記エッジ位置信号からシリアルクロック信号を生成するパラシリ変換回路部を備えることを特徴とする請求項１４から２１のいずれかに記載のデジタルＰＬＬ回路。
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