JP2008235985A - クロックデータリカバリー回路及び通信装置 - Google Patents
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Abstract
【課題】LSI化に適し且つ従来のPLLを用いたのと同等の特性を設定できるシリアルデータインターフェースのCDR回路を提供する。
【解決手段】本発明のCDR回路は、所定周波数のクロックの周期T1をN分割したT2時間ずつずらしたN相のクロックを出力する手段、シリアル転送されたデータをT2時間毎にサンプリングする手段、サンプリングしたデータを周期T1毎に第1のNビットパラレルデータに変換する手段、サンプリングしたデータのデータ変化点を示す第2のNビットパラレルデータに変換する手段、及び、第2のNビットパラレルデータを位相情報入力としてシリアルデータのデータ変化点の略中間位置を示す第3のNビットパラレルデータを出力する手段を有し、第3のNビットパラレルデータが示したビット位置と同じ、第1のNビットパラレルデータのビット位置データを復元データとすることを特徴とする。
【選択図】図1
【解決手段】本発明のCDR回路は、所定周波数のクロックの周期T1をN分割したT2時間ずつずらしたN相のクロックを出力する手段、シリアル転送されたデータをT2時間毎にサンプリングする手段、サンプリングしたデータを周期T1毎に第1のNビットパラレルデータに変換する手段、サンプリングしたデータのデータ変化点を示す第2のNビットパラレルデータに変換する手段、及び、第2のNビットパラレルデータを位相情報入力としてシリアルデータのデータ変化点の略中間位置を示す第3のNビットパラレルデータを出力する手段を有し、第3のNビットパラレルデータが示したビット位置と同じ、第1のNビットパラレルデータのビット位置データを復元データとすることを特徴とする。
【選択図】図1
Description
本発明は、高速シリアル通信におけるクロックデータリカバリー回路、及び該クロックデータリカバリー回路を含む通信装置に関する。
USBの高速転送規格であるUSB2.0の最大転送速度は、480Mbpsと高速なシリアル通信規格である。このシリアル通信では、1対のデータ線(D+、D−)における送受信が小振幅差動信号により行われるが、クロックが供給されない。従って、受信装置側では、受信データからクロックを抽出し、抽出したクロックにより受信したデータをサンプリングするなどしてデータを得るのが通常である。このように、受信データからクロックとデータとを抽出する回路を、クロックデータリカバリー(一般に、CDRと略する。)回路と称する。
高速シリアルインターフェースで用いるCDR回路は、受信したデータの変化を見て、クロック信号を再生する技術である。CDR回路では、アナログ方式のPLL(Phase Locked Loop)を用いて、受信データエッジに同期したクロックを抽出し、このクロックで受信データをサンプリングするのが一般的である。
ところで、USB2.0をはじめ、近年シリアル転送速度が飛躍的に高速化し、デジタル回路ブロックも高速での動作が必要になったため、これら回路も微細プロセスでLSI化されるようになった。しかしながら、同一LSI内に、従来のアナログ方式のPLLを搭載する場合、アナログ回路部分は微細プロセスを用いてもデジタル回路部と同様の割合で微細化することが容易ではない。そのため、相対的にコストアップになるという問題がある。
また、近年、装置内の基盤若しくはLSI間を接続する場合においても、PCI Expressなどの高速シリアルインターフェースを用いるようになってきたが、多チャンネル化した場合に、チャンネル毎にアナログPLLを搭載すると、コストアップだけでなくノイズ干渉の問題も発生するようになってきた。
一方、アナログPLLではなく、デジタル方式のPLLを用いる高速シリアルインターフェース回路も提案されている。ところが、デジタルPLL自体の動作クロックとして、抽出するクロックの最低でも3倍以上の周波数が必要である。即ち、近年の高速シリアル通信に適用するには、コストアップ、消費電力の増大といった観点から実用化が困難である。
また、アナログPLLであっても、デジタルPLLであっても、抽出したクロックで受信データをサンプリングして再生データとするものであるので、PLLで抽出したクロックと受信装置側のクロックとは非同期となる。そうすると、大規模デジタルLSIの設計で主流である同期設計手法を使用できず、そのため設計検証をはじめ開発期間が増大するという問題もある。そこで、近年、アナログ回路を用いずにクロックとデータを再生するCDR回路が多数、例えば、特許文献1〜3等に、提案されている。
しかしながら、特許文献1〜3に開示されるCDR回路のいずれも、多相クロックでデータをサンプリングする部分の回路が過大である。そのため、各部の多相クロック間の遅延量のあわせ込みが必要となり、デジタル回路ではあるがレイアウトや動作検証のシミュレーションなどの実現は容易ではない。特に高速になるほど、飛躍的に困難さは増す。
また、シリアル転送では、送信側のシリアルクロック周波数と受信側のシリアルクロック周波数が全く同一であるということは有り得ないので、その周波数差を吸収するバッファ(一般に、エラスティックバッファと称される。)が必要である。エラスティックバッファは、受信データから抽出したクロック(即ち、送信側のシリアルクロック)に同期して書き込みが行われ、受信側のシリアルクロックで読み出しが行われるFIFO(First In First Out)レジスタで構成される。しかし、書き込みと読み出しタイミングが異なるので、非同期回路によるタイミング調停が必要になり、回路も動作検証のシミュレーションも複雑になる。CDRと協調して1種類のクロックで動作するエラスティックバッファが提供されれば、この問題点も解決するが、このような技術は未だ開示されていない。
更に、アプローチ方法は異なるが、本願発明と同一の課題を解決しようとした特許文献4も存在する。但し、特許文献4に開示される技術も、多相クロックでデータをサンプリングし、サンプリングデータパターンに応じてクロックパターンを決定していくというものであるので、定性的にCDR回路の各種パラメータを決定することが困難であるという問題点がある。即ち、CDR回路は、単に受信データの変化に応じてクロックを再生するのみならず、変化に応答する時間(PLLでいうところのループゲイン)や、受信データとの位相差(PLLでいうところの定常偏差)などがパラメータとして設定され得ることが望ましいが、特許文献4に開示される技術ではこれらの設定は不可能である。
特開2002−190724号公報
特開2003−224551号公報
特開2004−128980号公報
特開2006−262165号公報
本発明は、LSI化に適し且つ従来のPLLを用いたのと同等の特性を設定できるシリアルデータインターフェースのクロックデータリカバリー回路を提供することを目的とする。
本発明は、上記の目的を達成するためになされたものである。本発明に係る請求項1に記載のクロックデータリカバリー回路は、
所定周波数のクロックの周期T1をN(Nは3以上の整数)分割したT2(=T1/N)時間ずつずらしたN相のクロックを出力する手段と、
シリアル転送されたデータを、前記T2時間毎にサンプリングする手段と、
前記サンプリングしたデータを、周期T1毎に、第1のNビットパラレルデータに変換する手段と、
前記サンプリングしたデータのデータ変化点を示す、第2のNビットパラレルデータに変換する手段と、
前記第2のNビットパラレルデータを位相情報入力として、前記シリアルデータのデータ変化点の略中間位置を示す、第3のNビットパラレルデータを出力する手段と
を有し、
前記第3のNビットパラレルデータが示したビット位置と同じ、前記第1のNビットパラレルデータのビット位置データを復元データとすることを特徴とするシリアルデータインターフェースのクロックデータリカバリー回路である。
所定周波数のクロックの周期T1をN(Nは3以上の整数)分割したT2(=T1/N)時間ずつずらしたN相のクロックを出力する手段と、
シリアル転送されたデータを、前記T2時間毎にサンプリングする手段と、
前記サンプリングしたデータを、周期T1毎に、第1のNビットパラレルデータに変換する手段と、
前記サンプリングしたデータのデータ変化点を示す、第2のNビットパラレルデータに変換する手段と、
前記第2のNビットパラレルデータを位相情報入力として、前記シリアルデータのデータ変化点の略中間位置を示す、第3のNビットパラレルデータを出力する手段と
を有し、
前記第3のNビットパラレルデータが示したビット位置と同じ、前記第1のNビットパラレルデータのビット位置データを復元データとすることを特徴とするシリアルデータインターフェースのクロックデータリカバリー回路である。
本発明に係る請求項2に記載のクロックデータリカバリー回路は、
請求項1に記載のクロックデータリカバリー回路であって、
前記第2のNビットパラレルデータは、(N+2)通りのデータのみとなるように限定して変換する手段を有し、
前記第3のNビットパラレルデータを出力する手段も、(N+2)通りのデータのみを出力することを特徴とする。
請求項1に記載のクロックデータリカバリー回路であって、
前記第2のNビットパラレルデータは、(N+2)通りのデータのみとなるように限定して変換する手段を有し、
前記第3のNビットパラレルデータを出力する手段も、(N+2)通りのデータのみを出力することを特徴とする。
本発明に係る請求項3に記載のクロックデータリカバリー回路は、
請求項1又は2に記載のクロックデータリカバリー回路であって、
前記第2のNビットパラレルデータを入力として、前記シリアルデータのデータ変化点の略中間位置を示す、第3のNビットパラレルデータを出力する手段は、
前記第2のNビットパラレルデータを時間分解能T2の位相情報を持つ仮想シリアル入力として、時間分解能T2で変化する仮想シリアルクロックを出力するデジタルPLLであって、
前記デジタルPLLは、オシレータに相当するVCO回路と、位相比較器と、PLLのフィードバックを制御するループフィルター部とを有し、
前記VCO回路は、
入力データ(vcoin)に、1からNまでの値を、それぞれ乗算する、N個の乗算手段と、
前記N個の1からNまでの乗算手段出力と、第1の記憶手段に記憶された第1のフィードバックデータとを加算するN個の第1の加算手段と、
周期T1毎に、前記第1の加算手段の出力する前記N個の第1の加算結果を記憶するN個の第1の記憶手段と
を有し、前記N個の第1の記憶手段のうち、Nを乗算した値を一方の入力とした加算結果を記憶したデータの下位mビット(mは任意の整数)を第1のフィードバックデータとして接続し、
更に、前記VOC回路は、
前記N個の第1の記憶手段のそれぞれの出力のm+1ビット以上と、第2の記憶手段に記憶された第2のフィードバックデータとを加算するN個の第2の加算手段と、
周期T1毎に、前記第2の加算手段の出力する前記N個の第2の加算結果のうち、Nを乗算した値を一方の入力とした第1の加算結果を記憶したデータのm+1ビット以上を一方の入力とした前記第2の加算手段の第2の加算結果を記憶する1個の第2の記憶手段
を有し、前記第2の記憶手段で記憶したデータを前記第2のフィードバックデータとして接続し、
前記N個の第1の記憶手段出力と、前記N個の第2の加算手段出力を、前記1からNまでの値を乗算した乗算手段出力から連なる順に下位ビットとして並べた場合に、前記第1の記憶手段出力のm+1ビット以上のデータが一つ下位のビットのデータと異なり、
且つ、前記第2の加算手段出力が決められた値となる場合をクロックエッジとして、
時間分解能T2で変化する前記仮想シリアルクロック出力とすることを特徴とする。
請求項1又は2に記載のクロックデータリカバリー回路であって、
前記第2のNビットパラレルデータを入力として、前記シリアルデータのデータ変化点の略中間位置を示す、第3のNビットパラレルデータを出力する手段は、
前記第2のNビットパラレルデータを時間分解能T2の位相情報を持つ仮想シリアル入力として、時間分解能T2で変化する仮想シリアルクロックを出力するデジタルPLLであって、
前記デジタルPLLは、オシレータに相当するVCO回路と、位相比較器と、PLLのフィードバックを制御するループフィルター部とを有し、
前記VCO回路は、
入力データ(vcoin)に、1からNまでの値を、それぞれ乗算する、N個の乗算手段と、
前記N個の1からNまでの乗算手段出力と、第1の記憶手段に記憶された第1のフィードバックデータとを加算するN個の第1の加算手段と、
周期T1毎に、前記第1の加算手段の出力する前記N個の第1の加算結果を記憶するN個の第1の記憶手段と
を有し、前記N個の第1の記憶手段のうち、Nを乗算した値を一方の入力とした加算結果を記憶したデータの下位mビット(mは任意の整数)を第1のフィードバックデータとして接続し、
更に、前記VOC回路は、
前記N個の第1の記憶手段のそれぞれの出力のm+1ビット以上と、第2の記憶手段に記憶された第2のフィードバックデータとを加算するN個の第2の加算手段と、
周期T1毎に、前記第2の加算手段の出力する前記N個の第2の加算結果のうち、Nを乗算した値を一方の入力とした第1の加算結果を記憶したデータのm+1ビット以上を一方の入力とした前記第2の加算手段の第2の加算結果を記憶する1個の第2の記憶手段
を有し、前記第2の記憶手段で記憶したデータを前記第2のフィードバックデータとして接続し、
前記N個の第1の記憶手段出力と、前記N個の第2の加算手段出力を、前記1からNまでの値を乗算した乗算手段出力から連なる順に下位ビットとして並べた場合に、前記第1の記憶手段出力のm+1ビット以上のデータが一つ下位のビットのデータと異なり、
且つ、前記第2の加算手段出力が決められた値となる場合をクロックエッジとして、
時間分解能T2で変化する前記仮想シリアルクロック出力とすることを特徴とする。
請求項4に記載のクロックデータリカバリー回路は、
請求項3に記載のクロックデータリカバリー回路であって、
前記位相比較部は、
前記N個の第2の加算手段の出力を、時間分解能T2の仮想シリアル出力として、前記仮想シリアル入力との位相差をT1周期毎に位相差データとして検出する手段から成り、検出した位相差データを出力し、
前記ループフィルター部は、
前記検出した位相差データをT1周期毎にKsys倍する手段と、
前記検出した位相差データをT1周期毎にKloop倍する手段と、
前記Kloop倍した位相差データをT1周期毎に積算する手段と、
前記位相差データをKsys倍した値と前記Kloop倍した位相差データを積算した値をT1周期毎に加算する手段とから成り、前記加算結果をループフィルター出力とし、
前記VCO回路の入力データ(vcoin)は、前記ループフィルター部出力を接続することで、PLLのフィードバックループを形成し、
前記VCO回路の出力の仮想シリアルクロックをT1周期毎のNビットパラレルデータに並べ直したものを前記第3のNビットパラレルデータとすることを特徴とする。
請求項3に記載のクロックデータリカバリー回路であって、
前記位相比較部は、
前記N個の第2の加算手段の出力を、時間分解能T2の仮想シリアル出力として、前記仮想シリアル入力との位相差をT1周期毎に位相差データとして検出する手段から成り、検出した位相差データを出力し、
前記ループフィルター部は、
前記検出した位相差データをT1周期毎にKsys倍する手段と、
前記検出した位相差データをT1周期毎にKloop倍する手段と、
前記Kloop倍した位相差データをT1周期毎に積算する手段と、
前記位相差データをKsys倍した値と前記Kloop倍した位相差データを積算した値をT1周期毎に加算する手段とから成り、前記加算結果をループフィルター出力とし、
前記VCO回路の入力データ(vcoin)は、前記ループフィルター部出力を接続することで、PLLのフィードバックループを形成し、
前記VCO回路の出力の仮想シリアルクロックをT1周期毎のNビットパラレルデータに並べ直したものを前記第3のNビットパラレルデータとすることを特徴とする。
本発明に係る請求項5に記載のクロックデータリカバリー回路は、
請求項4に記載のクロックデータリカバリー回路であって、
前記デジタルPLLにおいて、前記Kloop倍した位相差データをT1周期毎に積算する手段の初期値を、前記仮想シリアルクロック出力がT1周期となる値としたことを特徴とする。
請求項4に記載のクロックデータリカバリー回路であって、
前記デジタルPLLにおいて、前記Kloop倍した位相差データをT1周期毎に積算する手段の初期値を、前記仮想シリアルクロック出力がT1周期となる値としたことを特徴とする。
本発明に係る請求項6に記載のクロックデータリカバリー回路は、
請求項4に記載のクロックデータリカバリー回路であって、
前記デジタルPLLが、
前記Kloop倍した位相差データをT1周期毎に積算する手段の出力値を、使用するシリアル転送規格の送信側基準クロック周波数と受信側基準クロック周波数の偏差の数倍程度に相当する前記仮想シリアルクロック出力なる値とする制限手段を、更に有することを特徴とする。
請求項4に記載のクロックデータリカバリー回路であって、
前記デジタルPLLが、
前記Kloop倍した位相差データをT1周期毎に積算する手段の出力値を、使用するシリアル転送規格の送信側基準クロック周波数と受信側基準クロック周波数の偏差の数倍程度に相当する前記仮想シリアルクロック出力なる値とする制限手段を、更に有することを特徴とする。
本発明に係る請求項7に記載のクロックデータリカバリー回路は、
請求項1乃至6のうちのいずれか一に記載のクロックデータリカバリー回路であって、
前記シリアルデータインターフェースが、USB2.0規格であることを特徴とする。
請求項1乃至6のうちのいずれか一に記載のクロックデータリカバリー回路であって、
前記シリアルデータインターフェースが、USB2.0規格であることを特徴とする。
本発明に係る請求項8に記載のクロックデータリカバリー回路は、
請求項7に記載のクロックデータリカバリー回路であって、
前記デジタルPLLは、
受信入力シリアルデータの変化が、6×T1周期間以上無い場合に、前記N個の加算手段の出力を、時間分解能T2の仮想シリアル出力として、前記仮想シリアル入力との位相差をT1周期毎に位相差データとして検出する手段の出力を、位相差なしデータとすることを特徴とする。
請求項7に記載のクロックデータリカバリー回路であって、
前記デジタルPLLは、
受信入力シリアルデータの変化が、6×T1周期間以上無い場合に、前記N個の加算手段の出力を、時間分解能T2の仮想シリアル出力として、前記仮想シリアル入力との位相差をT1周期毎に位相差データとして検出する手段の出力を、位相差なしデータとすることを特徴とする。
本発明に係る請求項9に記載の通信装置は、
請求項1乃至8のうちのいずれか一に記載のクロックデータリカバリー回路を搭載する通信装置である。
請求項1乃至8のうちのいずれか一に記載のクロックデータリカバリー回路を搭載する通信装置である。
本発明を利用することにより、LSI化が容易で、且つ、シリアルデータインターフェースのクロックデータリカバリーとして最適な回路及び装置を提供することができる。
以下、図面を参照して、本発明に係る好適な実施形態を説明する。
[第1の実施形態]
図1は、本発明の第1の実施形態に係るCDR回路2のブロック図である。図1に示す差動レシーバ4は、DP、DMの電位差に応じて0又1を出力する。また、図1に示すN相アナログPLL8は、受信装置側基準クロック(USB2.0の場合、480Mhz)と、これをN分割した時間精度で夫々位相のずれたクロックとを発生させる。なお、このN相アナログPLL8は、一般的なものでよい。
図1は、本発明の第1の実施形態に係るCDR回路2のブロック図である。図1に示す差動レシーバ4は、DP、DMの電位差に応じて0又1を出力する。また、図1に示すN相アナログPLL8は、受信装置側基準クロック(USB2.0の場合、480Mhz)と、これをN分割した時間精度で夫々位相のずれたクロックとを発生させる。なお、このN相アナログPLL8は、一般的なものでよい。
図1に示す高速サンプル回路6は、シリアル転送されたデータをN相の多相クロックでサンプリングし、Nビットのパラレルデータに変換するブロックである。図1に示すデジタルフィルター10は、Nビットパラレルデータをイコライズしたparadat信号と、そのparadat信号のエッジ位置を示すparack信号を生成するブロックである。図1に示すデジタルPLL12は、受信データの変化点、即ちparack信号が示すエッジ位置の略中間位置を示すout_parack信号を生成するブロックである。なお、paradat信号、parack信号、及び、out_parack信号の全て、Nビットのパラレルデータである。更に、図1に示すElastecBuffer(エラスティックバッファ)14は、paradat信号とout_parack信号とにより、受信データを再生する回路(一般に、データ打ち抜き回路とも称される。)と、受信データから抽出したクロック(即ち、送信装置側基準クロック)と受信装置側基準クロックの周波数偏差を吸収するためのバッファとからなるブロックである。
図2は、4相クロックを用いた場合の高速サンプル回路6の回路図である。図3は、図2の高速サンプル回路6の動作の一例を示すタイミングチャートである。なお、図3には、デジタルフィルター10で出力するparadat信号とparack信号も示している。ここで、paradat信号は、para信号を3値移動平均フィルターでフィルタリングした場合で示している。
なお、デジタルフィルター10の構成は、本願発明では特段限定されないが、後で説明するデジタルPLL12が急峻なBPF(バンドパスフィルター)と等価な特性であるので、その前段のデジタルフィルター10は、入力データのデグリッジを目的とした移動平均フィルターなどの簡単なLPF(ロウパスフィルター)であれば良い。デジタルフィルター10の出力するparack信号は、paradat信号のエッジ位置、すなわち0から1、又は1から0に変化したビットで1となる信号であるので、EXOR(イクスクルーシブOR)回路で簡単に作成できる信号である。
図4左部は、4相クロックを用いた場合のparack信号が取り得るパターン6通りを示す図である。即ち、図4左部は、クロック周期中にエッジがない場合、夫々の多相クロック相当位置でエッジがある場合、及び、クロック周期中に2個エッジがある場合のparack信号を示している。また、図4は、左部の6通りのパターンが、送信装置側基準クロックが受信装置側基準クロックより速い場合(CK480M+α)(図4中部)と、遅い場合(CK480M−α)(図4右部)とに、どのように出現するかの例も、示している。
同様に、図5は、8相クロックを用いた場合のparack信号が取り得るパターンを示す図である。図4及び図5に示すように、N相クロックを用いる場合は、N+2通りのパターンで送信側基準クロック位相を仮想的に表現できる。なお、突発的なノイズなどにより、N+2通り以外のパターンが出現する可能性はあるが、このようなパターンは前述のデジタルフィルター10で除去すればよい。
次に、図6は、本発明の第1の実施形態に係るデジタルPLL12の構成を示すブロック図である。このようにブロック図で表すと一般的なPLLの構成と何ら変らないが、入力のparack信号、出力のout_parack信号、及び、位相情報表すphdat信号が、Nビットのパラレルデータで表現されるのが特徴である。図7は、4相クロックを用いた場合のVCO回路18の回路図例である。
図6に示すデジタルPLL12は、オシレータに相当するVCO回路18と、位相検出器(PD)20と、PLLのフィードバックを制御するループフィルター部とを有する。
図7に示すように、デジタルPLL12のVCO回路18は、
・入力データ(vcoin)に、1からN(図7では、N=4である。)までの値を、それぞれ乗算する、N個の乗算手段(累算器)、
・N個の1からNまでの乗算手段(累算器)の出力と、(以下で示す)第1の記憶手段(D−FF)に記憶された第1のフィードバックデータとを加算するN個の第1の加算器、及び、
・基準クロック周期毎に、第1の加算器の出力するN個の第1の加算結果を記憶するN個の第1の記憶手段(D−FF)
を有する。図7に示すように第1の加算器はsum1〜4を出力する。
ここで、図7に示すように、N個の第1の記憶手段(D−FF)の出力のうち、Nを乗算した値を一方の入力とした加算結果を記憶したデータの下位mビット(mは任意の整数)は、第1のフィードバックデータとして接続されている。
・入力データ(vcoin)に、1からN(図7では、N=4である。)までの値を、それぞれ乗算する、N個の乗算手段(累算器)、
・N個の1からNまでの乗算手段(累算器)の出力と、(以下で示す)第1の記憶手段(D−FF)に記憶された第1のフィードバックデータとを加算するN個の第1の加算器、及び、
・基準クロック周期毎に、第1の加算器の出力するN個の第1の加算結果を記憶するN個の第1の記憶手段(D−FF)
を有する。図7に示すように第1の加算器はsum1〜4を出力する。
ここで、図7に示すように、N個の第1の記憶手段(D−FF)の出力のうち、Nを乗算した値を一方の入力とした加算結果を記憶したデータの下位mビット(mは任意の整数)は、第1のフィードバックデータとして接続されている。
更に、図7に示すVCO回路18は、
・N個の第1の記憶手段(D−FF)のそれぞれの出力のm+1ビット以上と、(以下で示す)第2の記憶手段(D−FF)に記憶された第2のフィードバックデータとを加算するN個の第2の加算器、及び、
・基準クロック周期毎に、第2の加算器の出力するN個の第2の加算結果のうち、Nを乗算した値を一方の入力とした第1の加算結果を記憶したデータのm+1ビット以上を一方の入力とした第2の加算器の第2の加算結果を記憶する1個の第2の記憶手段(D−FF)
を有する。図7に示すように、第2の加算器は、phdat MSB(Most Significant Bit)を出力する。第2の記憶手段(D−FF)は、phdat4 MSBを記憶する。ここで、第2の記憶手段(D−FF)で記憶したデータは、第2の加算器に対して第2のフィードバックデータとして接続されている。
・N個の第1の記憶手段(D−FF)のそれぞれの出力のm+1ビット以上と、(以下で示す)第2の記憶手段(D−FF)に記憶された第2のフィードバックデータとを加算するN個の第2の加算器、及び、
・基準クロック周期毎に、第2の加算器の出力するN個の第2の加算結果のうち、Nを乗算した値を一方の入力とした第1の加算結果を記憶したデータのm+1ビット以上を一方の入力とした第2の加算器の第2の加算結果を記憶する1個の第2の記憶手段(D−FF)
を有する。図7に示すように、第2の加算器は、phdat MSB(Most Significant Bit)を出力する。第2の記憶手段(D−FF)は、phdat4 MSBを記憶する。ここで、第2の記憶手段(D−FF)で記憶したデータは、第2の加算器に対して第2のフィードバックデータとして接続されている。
更に、図7に示すVCO回路18においては、N個の第1の記憶手段(D−FF)の出力と、N個の第2の加算器の出力を、1からNまでの値を乗算した累算器出力から連なる順に下位ビットとして並べた場合に、第1の記憶手段(D−FF)の出力のm+1ビット以上のデータが一つ下位のビットのデータと異なり、且つ、第2の加算器の出力が決められた値となる場合を、クロックエッジとして、時間分解能(基準クロック周期/N)で変化する仮想シリアルクロック出力としている。ここで、第1の記憶手段(D−FF)の出力のm+1ビット以上のデータが一つ下位のビットのデータと異なるか否かの判定は、図7中央上部の比較器で行われる。更に、第2の加算器の出力が決められた値となるか否かの判定は、図7右下部の比較器で行われる。図7に示す比較器では、“決められた値”を“0”としているが、例えば1かどうかを比較するものであってもよい。
図6に示すデジタルPLL12の位相検出器(PD)20は、N個の第2の加算器の出力を、時間分解能(基準クロック周期/N)の仮想シリアル出力として、仮想シリアル入力との位相差を基準クロック周期毎に位相差データとして検出する手段から成り、検出した位相差データを出力する。図8には、VCO回路18から出力する仮想出力クロックの位相情報phdat信号と仮想入力クロックparack信号とで位相検出する様子、即ち、この位相検出器(PD)20の動作例を示している。
更に、図6に示すデジタルPLL12のループフィルター部は、
・上記の検出した位相差データを基準クロック周期毎にKsys倍する手段22、
・上記の検出した位相差データを基準クロック周期毎にKloop倍する手段24、
・Kloop倍した位相差データを基準クロック周期毎に積算する手段26、及び、
・位相差データをKsys倍した値と、Kloop倍した位相差データを積算した値を基準クロック周期毎に加算する手段
を有する。そして、ループフィルター部は、ここでの加算結果をループフィルター出力としている。
更に、図6に示すデジタルPLL12のループフィルター部は、
・上記の検出した位相差データを基準クロック周期毎にKsys倍する手段22、
・上記の検出した位相差データを基準クロック周期毎にKloop倍する手段24、
・Kloop倍した位相差データを基準クロック周期毎に積算する手段26、及び、
・位相差データをKsys倍した値と、Kloop倍した位相差データを積算した値を基準クロック周期毎に加算する手段
を有する。そして、ループフィルター部は、ここでの加算結果をループフィルター出力としている。
更に、図6に示すデジタルPLL12では、VCO回路18の入力データ(vcoin)としてループフィルター出力を接続することで、PLLのフィードバックループが形成される。そして、このデジタルPLL12により、CDR回路2は、VCO回路18の出力の仮想シリアルクロックを基準クロック周期毎のNビットパラレルデータに並べ直すことができる。
図9は、図6乃至図8で示したデジタルPLL12が、どのように動作するかの一例を各信号の数値の変化で示した図である。なお、位相ゲインに相当する“Ksys”は1/16倍、積分ゲインに相当する“Kloop”は、1/64倍として計算している。図9における1行が、1クロック周期に相当している。仮想入力クロックparack信号の位相に速やかに追従して、仮想出力クロックout_parack信号の位相は、parack信号の略中間位置になるように制御されることを示している。
図10には、より解りやすくするために、横軸に時間t、縦軸に位相検出器出力pddatをとったグラフを示している。なお、図10のグラフで、十分時間が経った後も、pddat信号が一定値に収束していない(このことは、一般に、PLLのハンチングと言われる)。これは、入力データを4相クロックの時間分解能で丸めること、及び、各種演算の有効桁数に限度があることにより発生するハンチング現象である。より多相のクロックを用い、より各種演算の有効桁数を多くとれば、このハンチングを小さくすることはできる。しかし、クロックデータリカバリーにおいては、出力クロックで入力データをサンプリング(一般に、打ち抜きと称する。)するだけであるので、誤打ち抜きしなければ、多少のハンチングがあっても問題にはならない。したがって、このような4相クロック程度の簡易な回路のものでも十分実用化可能である。
図11は、図6乃至図10で示したデジタルPLLの伝達関数表現のブロック図である。このブロック図の一巡伝達関数G(s)は、
と表せる。ここで、簡単化のために、K=Kpd・Ksys・Kvco、a=Kloopとおくと、
となる。
と表せる。ここで、簡単化のために、K=Kpd・Ksys・Kvco、a=Kloopとおくと、
となる。
次に、図12に、本発明に係るElastecBuffer(エラスティックバッファ)14の回路例を示す。図13は、図12に示すSDOSEL回路30の詳細な真理値表である。図14(1)は、図12に示すELCBUF部32の詳細回路図である。図14(2)は、図12に示すWriteCounter部34の詳細回路図である。
図12に示すReadCounter部36の詳細は示していないが、RDSTART信号をイネーブル信号として、受信装置側基準クロック毎にインクリメントする単純なカウンター回路であれば良い。図12に示すSelecter38は、ReadCounter部36の値によって、elcbuf0〜kのいずれかを選択するセレクターである。
図12に示すWRSTART信号は、転送データが始まった時アクティブになるような信号、例えば、アンスケルチ状態でアクティブになる信号でよい。また、RDSTART信号は、WRSTART信号でWriteCounter部34がカウント開始しWriteCounter値がフルカウント値の半分になった時に、アクティブに変化する信号であればよい。
ここで、ElastecBuffer14のバッファの深さ(個数)は、インターフェース規格で定められている一度の転送で転送する最大データ数(USBの場合はパケット長と言う。)送る時間で、送信装置側基準クロック周波数と受信装置側基準周波数の周波数偏差が規格上許される最大(USB2.0の場合は+‐500ppm)あっても、バッファがフル又はエンプティにならないだけの深さにする。即ち、バッファの深さはWriteCounter34のフルカウント値であり、その半分になった時にReadCounter36をスタートさせるならば、
(1)「送信装置側基準クロック周波数>受信装置側基準周波数」であっても、
(2)「送信装置側基準クロック周波数<受信装置側基準周波数」であっても、
バッファがフル又はエンプティになることがないからである。
(1)「送信装置側基準クロック周波数>受信装置側基準周波数」であっても、
(2)「送信装置側基準クロック周波数<受信装置側基準周波数」であっても、
バッファがフル又はエンプティになることがないからである。
以上説明したように、本発明の第1の実施形態に係るCDR回路では、多相クロックでデータをサンプリングする部分の回路が、各相のクロックでサンプリングし所定周期毎のパラレルデータに変換するだけなので、多相クロック間の遅延量のあわせ込みが容易である。また、受信データを再生するための動作クロックが、受信装置側基準クロックのみであるので、大規模デジタルLSI設計で主流である同期設計手法が使用でき、設計検証をはじめ開発期間が短縮可能である。
なお、(N相の)Nは3以上の整数としているが、デジタル回路の構成上、2のn乗(4、8、16、等)であるのが望ましい。
また、シリアルデータインターフェースのクロックデータリカバリーに使用するPLLは、高々、送信側基準クロックと受信側基準クロックの周波数偏差を吸収するだけの変化範囲(PLLでは、“ロックレンジ”若しくは“キャプチャーレンジ”等と言う。)でよい。例えば、USB2.0規格では、+−500ppm以内と規定されているので、最大でも周波数偏差は0.1%である。従って、本発明で使用するNビットパラレルデータの種類を、上述のようにN+2通りに限定しても、その変化範囲は十分である。このように、Nビットパラレルデータの種類をN+2通りに限定することで、デジタルPLLやエラスティックバッファの回路を簡単化することができる。
更に、本発明のデジタルPLLは、受信装置側基準クロックT1で動作するにもかかわらず、時間分解能T2=T1/Nの仮想的な出力を得ることができる。また、本発明のデジタルPLLでは、一巡伝達関数を完全積分2次制御系の一般式とすることができるので、PLL特性を自由に制御できる。
[第2の実施形態]
本発明の第2の実施形態に係るCDR回路は、本発明の第1の実施形態に係るCDR回路と略同様のものである。従って、両者の差異であるデジタルPLL回路を中心に説明する。
本発明の第2の実施形態に係るCDR回路は、本発明の第1の実施形態に係るCDR回路と略同様のものである。従って、両者の差異であるデジタルPLL回路を中心に説明する。
第1の実施形態に係るCDR回路で使用されるデジタルPLL回路の機能に加えて、第2の実施形態に係るCDR回路で使用されるデジタルPLL回路は、受信入力データの変化がない場合にも、受信側基準クロックから大きく外れることのない周波数で自走し、受信入力データの変化があった場合には、その位相に速やかにロックする。
即ち、図6に示すデジタルPLLにおいて、Kloop倍した位相差データを積算する手段26の初期値を、基準クロック周期となる値としている。
一般にPLLにおいて、受信入力データに変化が無い場合は、位相差データは位相差なしを出力するので、過去の位相差データを積算した値(一般に、PLLでは積分成分と言う。)のみで出力クロックが決まる。このことを、一般にPLLでは“積分成分で自走する”と称する。本発明の第2の実施形態に係るCDR回路のデジタルPLLにおいては、
過去の位相差データをKloop倍して積算した値の初期値を、基準クロック周期に相当する値とするので、受信入力データに変化が無い場合、受信装置側基準クロック周波数で自走することになる。
過去の位相差データをKloop倍して積算した値の初期値を、基準クロック周期に相当する値とするので、受信入力データに変化が無い場合、受信装置側基準クロック周波数で自走することになる。
[第3の実施形態]
本発明の第3の実施形態に係るCDR回路は、本発明の第1の実施形態に係るCDR回路と略同様のものである。従って、両者の差異であるデジタルPLL回路を中心に説明する。
本発明の第3の実施形態に係るCDR回路は、本発明の第1の実施形態に係るCDR回路と略同様のものである。従って、両者の差異であるデジタルPLL回路を中心に説明する。
第1の実施形態に係るCDR回路で使用されるデジタルPLL回路の機能に加えて、第2の実施形態に係るCDR回路で使用されるデジタルPLL回路は、ノイズなどの影響で、突発的な入力データの変化があった場合にも、受信側基準クロックから大きく外れることがないものである。
即ち、デジタルPLL回路は、Kloop倍した位相差データを積算する手段26の出力値を、使用するシリアル転送規格の送信側基準クロック周波数と受信側基準クロック周波数との偏差の数倍程度に相当する値とする制限手段を備える。
一般にシリアルインターフェースに用いる基準クロックは、送信装置側、受信装置側ともに、かなり安定した周波数規格が要求される。従って、受信したデータから抽出されるクロックの周波数が突発的に大きく変化することは生じ得ない。本発明の第3の実施形態に係るCDR回路のデジタルPLLにおいては、前記積分成分値に対して、実際に起り得る変動幅(規格上許される偏差に余裕を持たせて数倍程度)でリミットが掛けられる。従って、ノイズなどの影響で、突発的な入力データの変化があった場合にも、出力値は受信装置側基準クロックから大きく外れることはない。
[第4の実施形態]
本発明の第4の実施形態に係るCDR回路は、本発明の第1、2又は3の実施形態に係るCDR回路と略同様のものである。ここで、本発明の第4の実施形態に係る通信装置におけるシリアルデータインターフェースが、USB2.0規格である。
本発明の第4の実施形態に係るCDR回路は、本発明の第1、2又は3の実施形態に係るCDR回路と略同様のものである。ここで、本発明の第4の実施形態に係る通信装置におけるシリアルデータインターフェースが、USB2.0規格である。
つまり、第1、2、又は3の実施形態に係るCDR回路は、代表的なシリアルデータインターフェース規格であるUSB2.0のクロックデータリカバリーにおいても全て利用することができる。
[第5の実施形態]
本発明の第5の実施形態に係るCDR回路は、本発明の第4の実施形態に係るCDR回路と略同様のものである。従って、両者の差異であるデジタルPLL回路を中心に説明する。
本発明の第5の実施形態に係るCDR回路は、本発明の第4の実施形態に係るCDR回路と略同様のものである。従って、両者の差異であるデジタルPLL回路を中心に説明する。
第1の実施形態に係るCDR回路で使用されるデジタルPLL回路の機能に加えて、第2の実施形態に係るCDR回路で使用されるデジタルPLL回路は、受信データ無しから有りへの変化(アンスケルチ状態への遷移)、及び、受信データ有りから無しへの変化(スケルチ状態への遷移)タイミングにおいて、出力クロックの位相乱れが生じないものである。
即ち、デジタルPLLは、受信入力シリアルデータの変化が、「“6”ד基準クロック周期”」の間以上無い場合に、N個の加算手段の出力を時間分解能(基準クロック周期/N)の仮想シリアル出力として、(サンプリングデータのデータ変化点を示す)仮想シリアル入力との位相差をクロック周期毎に位相差データとして検出する手段の出力を、“位相差なし”データとする。
USB2.0は、一対の小振幅差動信号でデータを転送する規格である。従って、送信側と受信側とは転送するデータによって入れ替わる。また、転送するデータが無い場合は、無信号状態(スケルチ状態)となる。ここで、受信データ無しから有りへの変化(アンスケルチ状態への遷移)、及び受信データ有りから無しへの変化(スケルチ状態への遷移)タイミングにおいて、差動レシーバ出力だけでなく、スケルチ検出レシーバ出力をイネーブル信号として用いるのが一般的である。しかし、差動レシーバ出力の応答時間とスケルチ検出レシーバ出力の応答時間が同じであるということは生じ得ないので、アンスケルチ状態への遷移又はスケルチ状態への遷移タイミングに、PLLに入力される受信データの位相が乱れることになる。本発明の第5の実施形態に係るCDR回路のデジタルPLLにおいては、この期間、位相差データとして検出する手段の出力を、“位相差なし”データとする。従って、出力クロックの位相乱れが生じない。
なお、USB2.0規格では、転送データ(パケット)の終わりを示すパターンは、7クロック周期以上変化のないデータパターンと定義されている。従って、本発明では、送信側と受信側の周波数偏差を考慮して、受信入力シリアルデータの変化が、「6×基準クロック周期」の間以上無い場合に、位相差検出データをマスクする(即ち、位相差なしデータとする)。
2・・・クロックデータリカバリー回路、6・・・高速サンプル回路、8・・・N相アナログPLL、10・・・デジタルフィルター、12・・・デジタルPLL、14・・・Elastec Buffer(エラスティックバッファ)。
Claims (9)
- 所定周波数のクロックの周期T1をN(Nは3以上の整数)分割したT2(=T1/N)時間ずつずらしたN相のクロックを出力する手段と、
シリアル転送されたデータを、前記T2時間毎にサンプリングする手段と、
前記サンプリングしたデータを、周期T1毎に、第1のNビットパラレルデータに変換する手段と、
前記サンプリングしたデータのデータ変化点を示す、第2のNビットパラレルデータに変換する手段と、
前記第2のNビットパラレルデータを位相情報入力として、前記シリアルデータのデータ変化点の略中間位置を示す、第3のNビットパラレルデータを出力する手段と
を有し、
前記第3のNビットパラレルデータが示したビット位置と同じ、前記第1のNビットパラレルデータのビット位置データを復元データとすることを特徴とするシリアルデータインターフェースのクロックデータリカバリー回路。 - 請求項1に記載のクロックデータリカバリー回路であって、
前記第2のNビットパラレルデータは、(N+2)通りのデータのみとなるように限定して変換する手段を有し、
前記第3のNビットパラレルデータを出力する手段も、(N+2)通りのデータのみを出力することを特徴とするクロックデータリカバリー回路。 - 請求項1又は2に記載のクロックデータリカバリー回路であって、
前記第2のNビットパラレルデータを入力として、前記シリアルデータのデータ変化点の略中間位置を示す、第3のNビットパラレルデータを出力する手段は、
前記第2のNビットパラレルデータを時間分解能T2の位相情報を持つ仮想シリアル入力として、時間分解能T2で変化する仮想シリアルクロックを出力するデジタルPLLであって、
前記デジタルPLLは、オシレータに相当するVCO回路と、位相比較器と、PLLのフィードバックを制御するループフィルター部とを有し、
前記VCO回路は、
入力データ(vcoin)に、1からNまでの値を、それぞれ乗算する、N個の乗算手段と、
前記N個の1からNまでの乗算手段出力と、第1の記憶手段に記憶された第1のフィードバックデータとを加算するN個の第1の加算手段と、
周期T1毎に、前記第1の加算手段の出力する前記N個の第1の加算結果を記憶するN個の第1の記憶手段と
を有し、前記N個の第1の記憶手段のうち、Nを乗算した値を一方の入力とした加算結果を記憶したデータの下位mビット(mは任意の整数)を第1のフィードバックデータとして接続し、
更に、前記VOC回路は、
前記N個の第1の記憶手段のそれぞれの出力のm+1ビット以上と、第2の記憶手段に記憶された第2のフィードバックデータとを加算するN個の第2の加算手段と、
周期T1毎に、前記第2の加算手段の出力する前記N個の第2の加算結果のうち、Nを乗算した値を一方の入力とした第1の加算結果を記憶したデータのm+1ビット以上を一方の入力とした前記第2の加算手段の第2の加算結果を記憶する1個の第2の記憶手段と
を有し、前記第2の記憶手段で記憶したデータを前記第2のフィードバックデータとして接続し、
前記N個の第1の記憶手段出力と、前記N個の第2の加算手段出力を、前記1からNまでの値を乗算した乗算手段出力から連なる順に下位ビットとして並べた場合に、前記第1の記憶手段出力のm+1ビット以上のデータが一つ下位のビットのデータと異なり、
且つ、前記第2の加算手段出力が決められた値となる場合をクロックエッジとして、
時間分解能T2で変化する前記仮想シリアルクロック出力とすることを特徴とするクロックデータリカバリー回路。 - 請求項3に記載のクロックデータリカバリー回路であって、
前記位相比較部は、
前記N個の第2の加算手段の出力を、時間分解能T2の仮想シリアル出力として、前記仮想シリアル入力との位相差をT1周期毎に位相差データとして検出する手段から成り、検出した位相差データを出力し、
前記ループフィルター部は、
前記検出した位相差データをT1周期毎にKsys倍する手段と、
前記検出した位相差データをT1周期毎にKloop倍する手段と、
前記Kloop倍した位相差データをT1周期毎に積算する手段と、
前記位相差データをKsys倍した値と前記Kloop倍した位相差データを積算した値をT1周期毎に加算する手段とから成り、前記加算結果をループフィルター出力とし、
前記VCO回路の入力データ(vcoin)は、前記ループフィルター部出力を接続することで、PLLのフィードバックループを形成し、
前記VCO回路の出力の仮想シリアルクロックをT1周期毎のNビットパラレルデータに並べ直したものを前記第3のNビットパラレルデータとすることを特徴とするクロックデータリカバリー回路。 - 請求項4に記載のクロックデータリカバリー回路であって、
前記デジタルPLLにおいて、前記Kloop倍した位相差データをT1周期毎に積算する手段の初期値を、前記仮想シリアルクロック出力がT1周期となる値としたことを特徴とするクロックデータリカバリー回路。 - 請求項4に記載のクロックデータリカバリー回路であって、
前記デジタルPLLが、
前記Kloop倍した位相差データをT1周期毎に積算する手段の出力値を、使用するシリアル転送規格の送信側基準クロック周波数と受信側基準クロック周波数の偏差の数倍程度に相当する前記仮想シリアルクロック出力なる値とする制限手段を、更に有することを特徴とするクロックデータリカバリー回路。 - 請求項1乃至6のうちのいずれか一に記載のクロックデータリカバリー回路であって、
前記シリアルデータインターフェースが、USB2.0規格であることを特徴とするクロックデータリカバリー回路。 - 請求項7に記載のクロックデータリカバリー回路であって、
前記デジタルPLLは、
受信入力シリアルデータの変化が、6×T1周期間以上無い場合に、前記N個の加算手段の出力を、時間分解能T2の仮想シリアル出力として、前記仮想シリアル入力との位相差をT1周期毎に位相差データとして検出する手段の出力を、位相差なしデータとすることを特徴とするクロックデータリカバリー回路。 - 請求項1乃至8のうちのいずれか一に記載のクロックデータリカバリー回路を搭載する通信装置。
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