JP2724142B2 - 回転速度信号発生装置 - Google Patents
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- Y10S388/00—Electricity: motor control systems
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- Control Of Electric Motors In General (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は光ディスク装置等におけるモータ回転制御回
路に入力する回転速度に対応する信号を発生させる回転
速度信号発生装置に関する。 〔従来技術〕 従来の回転速度信号発生装置を、本発明の実施例でも
ある第１図を参照して説明する。 従来、モータ36の回転速度に対応する信号を発生する
装置としては、モータ36の回転軸に遮光板311を取付
け、遮光板311に等間隔で設けられているスリット312を
介して照射される光を検出器313で検出させ、その出力
を回転速度信号として出力するようにしていた。 このため、モータ36の回転軸の中心と遮光板311の中
心が一致しない場合は、第３図（ａ）の実線ａで示すよ
うに、モータが一定速度で回転しても回転角に対応して
回転速度（周波数）が変化して出力される、という問題
があった。 〔目的〕 本発明は、広い回転速度範囲で高精度の回転速度信号
を発生できるようにした回転速度信号発生装置を提供す
ることを目的とする。 〔問題点を解決する手段〕 前述した問題点を解決するために、本発明では、 モータの回転速度を制御する制御回路に入力する該モ
ータの回転速度に比例した信号を発生する回転速度信号
発生装置であって、 前記モータの回転軸に取付けられた周辺部に等間隔で
形状変化が設けられた円形の回転板と、 前記モータの回転軸に対して対向する位置に設けら
れ、前記回転板の形状変化を検出する２個の検出器と、 前記２個の検出器より出力されるパルス状信号のエッ
ジを検出し、かつ検出したエッジが重なり合わないよう
に合成する合成回路と、 前記合成回路の出力信号を平均化する位相同期ループ
フィルタと、 を備える。 モータの回転軸に対して対向する位置にそれぞれ回転
板の形状変化を検出する検出器を設け、２個の検出器の
出力が重なり合わないように合成し、合成出力を位相同
期ループフィルタで平均化して出力するようにしたの
で、正精度の回転速度信号を得ることができる。 〔実施例〕 本発明の一実施例を第１図を参照して説明する。 モータ36の回転速度に比例した信号は、このモータ36
の回転軸に取付けられた遮光板311を備えた速度検出器3
1に設けられた２つの検出器313，314より得られる。 この速度検出器31で得られたモータ36の回転速度に比
例した２つの検出信号a,bは、入力信号エッジ検出合成
回路32に供給される。入力信号エッジ検出合成回路32で
は、上記した２つの検出信号a,bの立上がり部を検出す
るとともに、この２つの検出信号a,bが時間軸上で重な
らないように合成し、この合成した信号を位相同期ルー
プフィルタ33に供給する。 位相同期ループフィルタ33では、上記した２つの信号
を合成してモータ36の回転速度に比例した周波数を有す
る１つの信号にして出力する。 そして、この位相同期ループフィルタ33からの信号ｃ
は、正回路34、パワーアンプ35を介してモータ36に供給
され、モータ36の回転速度が制御される。 上記した速度検出器31は、例えば第２図に示す構成と
なっている。 モータ36の回転に追従して回転する遮光板311上の周
辺部にはスリット状の透過孔312が設けられるととも
に、発光受光素子からなる検出器313，314が回転軸315
を中心として180°の角間隔で相対して配置されてい
る。 上記の検出器313，314からは、遮光板311上に形成さ
れた透過孔312により有無により、該遮光板311の回転に
追従した２値信号a,bが得られる。そして、遮光板311の
回転中心と回転軸315の中心とが一致していれば、上記
の２値信号a,bの周波数は回転軸315の回転速度に比例し
た値となる。 しかし、遮光板311の回転中心と回転軸315の中心とに
ずれが生じた場合には、検出器313，314から検出される
２値信号a,bのそれぞれの相対周波数は、回転角ととも
に第３図（ａ）に示すように正弦波状に変化する。すな
わち、回転軸315の中心から半径ｒのところに180°の角
間隔で検出器313，314を配置した状態で、遮光板311の
回転中心と回転軸315の中心とがε（ε≪ｒ）だけずれ
たとすると、検出器313，314により検出されるみかけ上
の回転速度と、回転軸315の真の回転速度との比は、該
回転軸315が１回転する間に第３図（ａ）に示すように
変化する。 なお、検出器313と314は回転軸315を中心に180°の角
間隔で相対して配置されているので、検出器314により
検出されるみかけ上の回転速度の変化分（第３図（ａ）
の点線ｂで示す）は、検出器313により検出されるみか
け上の回転速度の変化分（第３図（ａ）の実線ａで示
す）を相殺する値となるので、遮光板311の回転中心と
回転軸315の中心との偏心分を相殺することができる。 上記した第２図の構成からなる速度検出器31により、
直接にモータ36の回転速度に比例した周波数を有する信
号を得ることはできないが、後で詳細に説明する位相同
期ループフィルタを使用した第１図に示した構成とする
ことにより、速度検出器31から検出された２つの信号a,
bを合成して、モータ36の回転速度に比例した周波数を
有する第３図（ｂ）に示す１つの信号ｃを得ることがで
きる。 なお、上記では速度検出器31として発光受光素子を用
いた光学式通過形の例で説明したが、これに代えて光学
式反射形または電磁形のもので構成してもよい。 第４図は、第１図に示した入力信号エッジ検出合成回
路32の具体的な回路例である。 この入力信号エッジ検出合成回路32は、第１図に示し
た速度検出器31に設けられた検出器313により検出され
た信号ａの立上がり部を検出して遅延するＤタイプのフ
リップフロップ41,42,43と、検出器314により検出され
た信号ｂの立上がり部を検出して遅延するＤタイプのフ
リップフロップ44,45,46と、上記の検出器313，314から
の２つの信号a,bが時間軸上で重ならないように合成す
るために上記のフリップフロップ41〜46にそれぞれ供給
されるクロック信号を分周するＤタイプのフリップフロ
ップ47と、アンドゲート48,49、オアゲート50から構成
されている。 続いて、上記の構成からなる入力信号エッジ検出合成
回路32の動作を、第５図に示した動作波形図に基づいて
説明する。 Ｄタイプのフリップフロップ41〜47のそれぞれのCK端
子には、第５図（Ａ）に示すクロック信号が供給され
る。フリップフロップ41のＤ端子には、検出器313によ
り検出された同図（Ｂ）に示すａ信号が入力信号として
入力され、このＱ端子からは同図（Ｃ）に示す遅延され
たa1信号が出力される。このa1信号はフリップフロップ
42のＤ端子に供給され、さらに遅延されてＱ端子より同
図（Ｄ）に示すa2信号として出力される。a2信号はフリ
ップフロップ43のＤ端子に供給され、ここでさらに遅延
されるとともに反転されて端子より同図（Ｅ）に示す
3信号が出力される。 また、検出器314により検出された同図（Ｉ）に示す
ｂ信号が入力信号としてフリップフロップ44のＤ端子に
入力され、このＱ端子からは同図（Ｊ）に示す遅延され
たb1信号が出力される。このb1信号はフリップフロップ
45のＤ端子に供給され、さらに遅延されてＱ端子より同
図（Ｋ）に示すb2信号として出力される。b2信号はフリ
ップフロップ46のＤ端子に供給され、ここでさらに遅延
されるとともに反転されて端子より同図（Ｌ）に示す
3信号が出力される。 フリップフロップ47は端子がＤ端子に接続されてお
り、CK端子にクロック信号が供給され、そのＱ端子から
は同図（Ｇ）に示すクロック信号の立上がり部で変化す
るSa信号が出力されるとともに、端子からはSa信号の
反転出力である同図（Ｎ）に示すSb信号が出力される。 アンドゲート48には、フリップフロップ41からのa1信
号とフリップフロップ43からの3信号とフリップフロ
ップ47からのSa信号が供給され、ここで上記３つの信号
（a1，3，Sa）の倫理積がとられる。a1信号と3信号
との論理積は同図（Ｆ）に示すようになり、これとSa信
号との論理積をとったアンドゲート48の出力からは、同
図（Ｈ）に示すa4信号が出力される。また、アンドゲー
ト49には、フリップフロップ44からのb1信号とフリップ
フロップ46からの3信号とフリップフロップ47からのs
b信号が供給され、ここで上記３つの信号（b1，3，
Sb）の論理積がとられる。b1信号と3信号との論理積
は同図（Ｍ）に示すようになり、これとSb信号との論理
積をとったアンドゲート49の出力からは、同図（Ｏ）に
示すb4信号が出力される。 上記したアンドゲート48からのa4信号と、アンドゲー
ト49からのb4信号とはオアゲート50に供給され、ここで
両信号の論理和がとられてその出力からは同図（Ｐ）に
示す出力信号が得られ、この信号が位相同期ループフィ
ルタ33に供給される。 上記したように、入力信号エッジ検出合成回路32で
は、速度検出器31に設けられた２つの検出器313，314に
よって検出された２つの信号a,bの立上がり部を検出
し、上記２つの信号a,bが時間軸上で重ならないように
合成している。 つぎに位相同期ループフィルタ33について説明する。 第６図は、ディジタル位相同期ループフィルタのブロ
ック構成図である。図において、11はアップ・ダウン動
作を行なうカウンタ、12は加算器13とラッチ14とにより
構成された積算器、15は分周器である。 上記アップ・ダウンカウンタ11は、UP（アップ）端子
に供給される位相同期ループフィルタの入力信号によっ
てカウントアップ動作を行ない、またDN（ダウン）端子
に供給される出力信号によってカウントダウン動作を行
なうことにより、上記入力信号と出力信号との位相差を
カウントし、そのカウント値を出力のＱ端子より積算器
12に供給する。積層器12は加算器13とラッチ14とにより
構成されており、ラッチ14のCK（クロック）端子に供給
されるクロック信号の周期で、加算器13のＢ端子に供給
されるアップ・ダウンカウンタ11からの上記したカウン
ト値を、ある定められた値を法として積算していく。ま
た、ラッチ14の出力がＱ端子より加算器13のＡ端子に供
給されており、上記した積算中に桁あふれが生じるごと
に加算器13のCY（キャリー）端子に桁あふれ信号を出力
し、これを分周器15に供給する。そして、分周器15は積
算器12からの桁あふれ信号を分周し、位相同期ループフ
ィルタの出力信号を生成する。 なお、上記の分周器15からの出力信号は、アップ・ダ
ウンカウンタ11のDN端子にフィードバックされる。 第７図は、第６図に示した位相同期ループフィルタの
さらに詳細な回路構成図である。以下、この回路の動作
を第８図に示す動作波形図に基づいて説明する。 入力信号エッジ検出部（Ａ）は、Ｄタイプのフリップ
フロップ21,22とアンドゲート23から構成され、フリッ
プフロップ21のＤ端子には第８図（Ａ）の（A2）に示す
入力信号が供給されるとともに、フリップフロップ21,2
2のそれぞれのCK端子には第８図（Ａ）の（A1）に示す
クロック信号が供給される。そして、フリップフロップ
21の出力のＱ端子からは第８図（Ａ）の（A3）に示すQ1
信号が出力され、このQ1信号がＤ端子に供給されるフリ
ップフロップ22の出力の端子からは、第８図（Ａ）の
（A4）に示す2信号が出力される。上記のフリップフ
ロップ21の出力であるQ1信号と、フリップフロップ22の
出力である2信号はそれぞれアンドゲート23に供給さ
れ、ここでQ1信号と2信号との論理積がとられ、該ア
ンドゲート23の出力からは第８図（Ａ）の（A5）に示す
カウントアップ信号（UP信号）が得られる。 上記のように、入力信号エッジ検出部（Ａ）では、入
力信号の立上がり部を検出することにより、入力信号の
一周期に対して１回のカウントアップ信号（UP信号）を
出力し、この信号をアップ・ダウンカウンタ部（Ｂ）に
供給している。 アップ・ダウンカウンタ部（Ｂ）は、入力段に介在さ
れたエクスクルージブオアゲート24と、アップ・ダウン
カウンタ25とから構成され、エクスクルーシブオアゲー
ト24の入力には上記したアンドゲート23からのカウント
アップ信号（UP信号）と、分周器28からのカウントダウ
ン信号（DN信号）が供給される。また、アップ・ダウン
カウンタ25のU/端子には上記したカウントアップ信号
（UP信号）が、イネーブル端子（EN端子）にはエクスク
ルーシブオアゲート24からの排他的論理和出力であるカ
ウントイネーブル信号（EN信号）が、CK端子には上記し
たクロック信号が供給される。 そして、このアップ・ダウンカウンタ部（Ｂ）では、
第８図（Ｂ）の（B2）に示すカウアントアップ信号（UP
信号）によってカウントアップするとともに、第８図
（Ｂ）の（B3）に示すカウントダウン信号（DN信号）に
よってカウントダウンすることにより、入力信号と出力
信号との位相差を検出している。エクスクルーシブオア
ゲート24の出力であるカウントイネーブル信号（EN信
号）は、第８図（Ｂ）の（B4）に示すようにカウントア
ップ信号（UP信号）またはカウントダウン信号（DN信
号）のいずれか一方が生じたときにのみ出力され、上記
両方の信号が同時に発生されたときには出力されないよ
うにしている。これは、カウントアップ動作とカウント
ダウン動作とを同時に１回行なうことは、カウント動作
を行なわないことと同じであるからである。また、上記
のアップ・ダウンカウンタ25の出力のQD〜QA端子から
は、第８図（Ｂ）の（B5）に示す出力信号（カウント
値）PD3〜PD0が出力され、積算器部（Ｃ）に供給され
る。なお、上記のPD3〜PD0はヘクサ（HEX）表示で示し
てある。 積算器部（Ｃ）は、加算器26とラッチ27とから構成さ
れ、この例では加算器26に４ビットの全加算器を使用し
ている。この積算器部（Ｃ）では、加算器26である定め
られた値（この例では16）を法として、第８図（Ｃ）の
（C2）に示すアップ・ダウンカウンタ25からのカウント
値PD3〜PD0とラッチ27よりの出力値Σ３′〜Σ０′を
積算し、第３図（Ｃ）の（C4）に示す和出力Σ３〜Σ０
をラッチ27に供給する。ラッチ27では、クロック信号に
基づいて上記の和出力Σ３〜Σ０を読込み、第８図
（Ｃ）の（C3）に示す出力Σ３′〜Σ０′をそれぞれ加
算器26のA4〜A1端子に供給する。なお、上記したPD3〜P
D0,Σ３〜Σ0,Σ３′〜Σ０′はそれぞれヘクサ（HEX）
表示で示してある。加算器26で上記した積算が行なわ
れ、桁あふれが生じると第８図（Ｃ）の（C5）に示す桁
あふれ信号（CY信号）をCY端子に出力し、これを分周器
28のEN端子に供給する。 上記の積算器部（Ｃ）に入力されるカウント値をPD、
積算器での法をN1とすると、上記した桁あふれ信号（CY
信号）は、該積算器に入力されるクロック信号のN1周期
中にPD回出力される。 すなわち、積算器に入力されるクロック信号の周波数
をfckとすると、桁あふれ信号（CY信号）の単位時間あ
たりの発生数（周波数）は、 で表わされ、カウント値に比例した周波数となることが
わかる。 分周器部（Ｄ）は、この例では４ビットのカウンタに
より構成され、分周器28はEN端子に供給される上記した
加算器26からの第８図（Ｄ）の（D2）に示す桁あふれ信
号（CY信号）を、この例では16分周してQD端子より第８
図（Ｄ）の（D6）に示す出力信号を発生する。また、分
周器28のQA端子には２分周出力、QB端子には４分周出
力、QC端子には８分周出力がそれぞれ発生されるが、こ
れらを第８図（Ｄ）の（D3）〜（D5）にそれぞれ示し
た。なお、分周器28のRcy端子から発生される第８図
（Ｄ）の（D7）に示す上記した出力信号の一周期に対し
て１回発生されるカウントダウン信号（DN信号）は、ア
ップ・ダウンカウンタ部（Ｂ）のエクスクルーシブオア
24の一方の入力端子にフィードバックされる。 この構成において、加算器13の法N1と分周器15の分周
比N2を共に16とし、クロック信号の周波数を100KHzとし
た場合は、ロック可能な入力信号の周波数範囲は約5.9H
zとなる結果が得られた。 次に、位相同期ループフィルタの他の実施例のブロッ
ク構成図を第９図に示す。 第４図に示す構成のものは第６図に示した構成からな
る位相同期ループを２つ設けた構成としたものである。
このように構成することによって伝達特性をこまやかに
設定することができ、位相同期をスムーズに行なうこと
ができる。 なお、第４図に示した入力信号エッジ検出合成回路32
を、例えば第７図に示した入力信号エッジ検出部（Ａ）
の代りにとりつければ、位相同期ループフィルタの出力
信号の周波数は信号a,bの周波数の平均値、すなわち、
第３図（ｂ）に示したような回転軸315の回転速度に正
しく比例した周波数となる。 また、位相同期ループフィルタの出力信号以外に、分
周器中のより小さい分周比の信号（例えば第７図に示し
た分周器28のQA，QB，QC出力）を利用すれば、速度検出
器からの信号の周波数を逓倍した信号を使用することが
でき、みかけ上速度検出器での分解能を向上させたのと
同じ効果が期待できるものである。 〔効果〕 以上説明したように、本発明によれば次の効果が得ら
れる。 モータの回転軸に対して対向する位置にそれぞれ回転
板の形状変化を検出する検出器を設け、２個の検出器の
出力が重なり合わないように合成し、合成出力を位相同
期フィルタで平均化して出力するようにしたので、正精
度の回転速度信号を得ることができる。
路に入力する回転速度に対応する信号を発生させる回転
速度信号発生装置に関する。 〔従来技術〕 従来の回転速度信号発生装置を、本発明の実施例でも
ある第１図を参照して説明する。 従来、モータ36の回転速度に対応する信号を発生する
装置としては、モータ36の回転軸に遮光板311を取付
け、遮光板311に等間隔で設けられているスリット312を
介して照射される光を検出器313で検出させ、その出力
を回転速度信号として出力するようにしていた。 このため、モータ36の回転軸の中心と遮光板311の中
心が一致しない場合は、第３図（ａ）の実線ａで示すよ
うに、モータが一定速度で回転しても回転角に対応して
回転速度（周波数）が変化して出力される、という問題
があった。 〔目的〕 本発明は、広い回転速度範囲で高精度の回転速度信号
を発生できるようにした回転速度信号発生装置を提供す
ることを目的とする。 〔問題点を解決する手段〕 前述した問題点を解決するために、本発明では、 モータの回転速度を制御する制御回路に入力する該モ
ータの回転速度に比例した信号を発生する回転速度信号
発生装置であって、 前記モータの回転軸に取付けられた周辺部に等間隔で
形状変化が設けられた円形の回転板と、 前記モータの回転軸に対して対向する位置に設けら
れ、前記回転板の形状変化を検出する２個の検出器と、 前記２個の検出器より出力されるパルス状信号のエッ
ジを検出し、かつ検出したエッジが重なり合わないよう
に合成する合成回路と、 前記合成回路の出力信号を平均化する位相同期ループ
フィルタと、 を備える。 モータの回転軸に対して対向する位置にそれぞれ回転
板の形状変化を検出する検出器を設け、２個の検出器の
出力が重なり合わないように合成し、合成出力を位相同
期ループフィルタで平均化して出力するようにしたの
で、正精度の回転速度信号を得ることができる。 〔実施例〕 本発明の一実施例を第１図を参照して説明する。 モータ36の回転速度に比例した信号は、このモータ36
の回転軸に取付けられた遮光板311を備えた速度検出器3
1に設けられた２つの検出器313，314より得られる。 この速度検出器31で得られたモータ36の回転速度に比
例した２つの検出信号a,bは、入力信号エッジ検出合成
回路32に供給される。入力信号エッジ検出合成回路32で
は、上記した２つの検出信号a,bの立上がり部を検出す
るとともに、この２つの検出信号a,bが時間軸上で重な
らないように合成し、この合成した信号を位相同期ルー
プフィルタ33に供給する。 位相同期ループフィルタ33では、上記した２つの信号
を合成してモータ36の回転速度に比例した周波数を有す
る１つの信号にして出力する。 そして、この位相同期ループフィルタ33からの信号ｃ
は、正回路34、パワーアンプ35を介してモータ36に供給
され、モータ36の回転速度が制御される。 上記した速度検出器31は、例えば第２図に示す構成と
なっている。 モータ36の回転に追従して回転する遮光板311上の周
辺部にはスリット状の透過孔312が設けられるととも
に、発光受光素子からなる検出器313，314が回転軸315
を中心として180°の角間隔で相対して配置されてい
る。 上記の検出器313，314からは、遮光板311上に形成さ
れた透過孔312により有無により、該遮光板311の回転に
追従した２値信号a,bが得られる。そして、遮光板311の
回転中心と回転軸315の中心とが一致していれば、上記
の２値信号a,bの周波数は回転軸315の回転速度に比例し
た値となる。 しかし、遮光板311の回転中心と回転軸315の中心とに
ずれが生じた場合には、検出器313，314から検出される
２値信号a,bのそれぞれの相対周波数は、回転角ととも
に第３図（ａ）に示すように正弦波状に変化する。すな
わち、回転軸315の中心から半径ｒのところに180°の角
間隔で検出器313，314を配置した状態で、遮光板311の
回転中心と回転軸315の中心とがε（ε≪ｒ）だけずれ
たとすると、検出器313，314により検出されるみかけ上
の回転速度と、回転軸315の真の回転速度との比は、該
回転軸315が１回転する間に第３図（ａ）に示すように
変化する。 なお、検出器313と314は回転軸315を中心に180°の角
間隔で相対して配置されているので、検出器314により
検出されるみかけ上の回転速度の変化分（第３図（ａ）
の点線ｂで示す）は、検出器313により検出されるみか
け上の回転速度の変化分（第３図（ａ）の実線ａで示
す）を相殺する値となるので、遮光板311の回転中心と
回転軸315の中心との偏心分を相殺することができる。 上記した第２図の構成からなる速度検出器31により、
直接にモータ36の回転速度に比例した周波数を有する信
号を得ることはできないが、後で詳細に説明する位相同
期ループフィルタを使用した第１図に示した構成とする
ことにより、速度検出器31から検出された２つの信号a,
bを合成して、モータ36の回転速度に比例した周波数を
有する第３図（ｂ）に示す１つの信号ｃを得ることがで
きる。 なお、上記では速度検出器31として発光受光素子を用
いた光学式通過形の例で説明したが、これに代えて光学
式反射形または電磁形のもので構成してもよい。 第４図は、第１図に示した入力信号エッジ検出合成回
路32の具体的な回路例である。 この入力信号エッジ検出合成回路32は、第１図に示し
た速度検出器31に設けられた検出器313により検出され
た信号ａの立上がり部を検出して遅延するＤタイプのフ
リップフロップ41,42,43と、検出器314により検出され
た信号ｂの立上がり部を検出して遅延するＤタイプのフ
リップフロップ44,45,46と、上記の検出器313，314から
の２つの信号a,bが時間軸上で重ならないように合成す
るために上記のフリップフロップ41〜46にそれぞれ供給
されるクロック信号を分周するＤタイプのフリップフロ
ップ47と、アンドゲート48,49、オアゲート50から構成
されている。 続いて、上記の構成からなる入力信号エッジ検出合成
回路32の動作を、第５図に示した動作波形図に基づいて
説明する。 Ｄタイプのフリップフロップ41〜47のそれぞれのCK端
子には、第５図（Ａ）に示すクロック信号が供給され
る。フリップフロップ41のＤ端子には、検出器313によ
り検出された同図（Ｂ）に示すａ信号が入力信号として
入力され、このＱ端子からは同図（Ｃ）に示す遅延され
たa1信号が出力される。このa1信号はフリップフロップ
42のＤ端子に供給され、さらに遅延されてＱ端子より同
図（Ｄ）に示すa2信号として出力される。a2信号はフリ
ップフロップ43のＤ端子に供給され、ここでさらに遅延
されるとともに反転されて端子より同図（Ｅ）に示す
3信号が出力される。 また、検出器314により検出された同図（Ｉ）に示す
ｂ信号が入力信号としてフリップフロップ44のＤ端子に
入力され、このＱ端子からは同図（Ｊ）に示す遅延され
たb1信号が出力される。このb1信号はフリップフロップ
45のＤ端子に供給され、さらに遅延されてＱ端子より同
図（Ｋ）に示すb2信号として出力される。b2信号はフリ
ップフロップ46のＤ端子に供給され、ここでさらに遅延
されるとともに反転されて端子より同図（Ｌ）に示す
3信号が出力される。 フリップフロップ47は端子がＤ端子に接続されてお
り、CK端子にクロック信号が供給され、そのＱ端子から
は同図（Ｇ）に示すクロック信号の立上がり部で変化す
るSa信号が出力されるとともに、端子からはSa信号の
反転出力である同図（Ｎ）に示すSb信号が出力される。 アンドゲート48には、フリップフロップ41からのa1信
号とフリップフロップ43からの3信号とフリップフロ
ップ47からのSa信号が供給され、ここで上記３つの信号
（a1，3，Sa）の倫理積がとられる。a1信号と3信号
との論理積は同図（Ｆ）に示すようになり、これとSa信
号との論理積をとったアンドゲート48の出力からは、同
図（Ｈ）に示すa4信号が出力される。また、アンドゲー
ト49には、フリップフロップ44からのb1信号とフリップ
フロップ46からの3信号とフリップフロップ47からのs
b信号が供給され、ここで上記３つの信号（b1，3，
Sb）の論理積がとられる。b1信号と3信号との論理積
は同図（Ｍ）に示すようになり、これとSb信号との論理
積をとったアンドゲート49の出力からは、同図（Ｏ）に
示すb4信号が出力される。 上記したアンドゲート48からのa4信号と、アンドゲー
ト49からのb4信号とはオアゲート50に供給され、ここで
両信号の論理和がとられてその出力からは同図（Ｐ）に
示す出力信号が得られ、この信号が位相同期ループフィ
ルタ33に供給される。 上記したように、入力信号エッジ検出合成回路32で
は、速度検出器31に設けられた２つの検出器313，314に
よって検出された２つの信号a,bの立上がり部を検出
し、上記２つの信号a,bが時間軸上で重ならないように
合成している。 つぎに位相同期ループフィルタ33について説明する。 第６図は、ディジタル位相同期ループフィルタのブロ
ック構成図である。図において、11はアップ・ダウン動
作を行なうカウンタ、12は加算器13とラッチ14とにより
構成された積算器、15は分周器である。 上記アップ・ダウンカウンタ11は、UP（アップ）端子
に供給される位相同期ループフィルタの入力信号によっ
てカウントアップ動作を行ない、またDN（ダウン）端子
に供給される出力信号によってカウントダウン動作を行
なうことにより、上記入力信号と出力信号との位相差を
カウントし、そのカウント値を出力のＱ端子より積算器
12に供給する。積層器12は加算器13とラッチ14とにより
構成されており、ラッチ14のCK（クロック）端子に供給
されるクロック信号の周期で、加算器13のＢ端子に供給
されるアップ・ダウンカウンタ11からの上記したカウン
ト値を、ある定められた値を法として積算していく。ま
た、ラッチ14の出力がＱ端子より加算器13のＡ端子に供
給されており、上記した積算中に桁あふれが生じるごと
に加算器13のCY（キャリー）端子に桁あふれ信号を出力
し、これを分周器15に供給する。そして、分周器15は積
算器12からの桁あふれ信号を分周し、位相同期ループフ
ィルタの出力信号を生成する。 なお、上記の分周器15からの出力信号は、アップ・ダ
ウンカウンタ11のDN端子にフィードバックされる。 第７図は、第６図に示した位相同期ループフィルタの
さらに詳細な回路構成図である。以下、この回路の動作
を第８図に示す動作波形図に基づいて説明する。 入力信号エッジ検出部（Ａ）は、Ｄタイプのフリップ
フロップ21,22とアンドゲート23から構成され、フリッ
プフロップ21のＤ端子には第８図（Ａ）の（A2）に示す
入力信号が供給されるとともに、フリップフロップ21,2
2のそれぞれのCK端子には第８図（Ａ）の（A1）に示す
クロック信号が供給される。そして、フリップフロップ
21の出力のＱ端子からは第８図（Ａ）の（A3）に示すQ1
信号が出力され、このQ1信号がＤ端子に供給されるフリ
ップフロップ22の出力の端子からは、第８図（Ａ）の
（A4）に示す2信号が出力される。上記のフリップフ
ロップ21の出力であるQ1信号と、フリップフロップ22の
出力である2信号はそれぞれアンドゲート23に供給さ
れ、ここでQ1信号と2信号との論理積がとられ、該ア
ンドゲート23の出力からは第８図（Ａ）の（A5）に示す
カウントアップ信号（UP信号）が得られる。 上記のように、入力信号エッジ検出部（Ａ）では、入
力信号の立上がり部を検出することにより、入力信号の
一周期に対して１回のカウントアップ信号（UP信号）を
出力し、この信号をアップ・ダウンカウンタ部（Ｂ）に
供給している。 アップ・ダウンカウンタ部（Ｂ）は、入力段に介在さ
れたエクスクルージブオアゲート24と、アップ・ダウン
カウンタ25とから構成され、エクスクルーシブオアゲー
ト24の入力には上記したアンドゲート23からのカウント
アップ信号（UP信号）と、分周器28からのカウントダウ
ン信号（DN信号）が供給される。また、アップ・ダウン
カウンタ25のU/端子には上記したカウントアップ信号
（UP信号）が、イネーブル端子（EN端子）にはエクスク
ルーシブオアゲート24からの排他的論理和出力であるカ
ウントイネーブル信号（EN信号）が、CK端子には上記し
たクロック信号が供給される。 そして、このアップ・ダウンカウンタ部（Ｂ）では、
第８図（Ｂ）の（B2）に示すカウアントアップ信号（UP
信号）によってカウントアップするとともに、第８図
（Ｂ）の（B3）に示すカウントダウン信号（DN信号）に
よってカウントダウンすることにより、入力信号と出力
信号との位相差を検出している。エクスクルーシブオア
ゲート24の出力であるカウントイネーブル信号（EN信
号）は、第８図（Ｂ）の（B4）に示すようにカウントア
ップ信号（UP信号）またはカウントダウン信号（DN信
号）のいずれか一方が生じたときにのみ出力され、上記
両方の信号が同時に発生されたときには出力されないよ
うにしている。これは、カウントアップ動作とカウント
ダウン動作とを同時に１回行なうことは、カウント動作
を行なわないことと同じであるからである。また、上記
のアップ・ダウンカウンタ25の出力のQD〜QA端子から
は、第８図（Ｂ）の（B5）に示す出力信号（カウント
値）PD3〜PD0が出力され、積算器部（Ｃ）に供給され
る。なお、上記のPD3〜PD0はヘクサ（HEX）表示で示し
てある。 積算器部（Ｃ）は、加算器26とラッチ27とから構成さ
れ、この例では加算器26に４ビットの全加算器を使用し
ている。この積算器部（Ｃ）では、加算器26である定め
られた値（この例では16）を法として、第８図（Ｃ）の
（C2）に示すアップ・ダウンカウンタ25からのカウント
値PD3〜PD0とラッチ27よりの出力値Σ３′〜Σ０′を
積算し、第３図（Ｃ）の（C4）に示す和出力Σ３〜Σ０
をラッチ27に供給する。ラッチ27では、クロック信号に
基づいて上記の和出力Σ３〜Σ０を読込み、第８図
（Ｃ）の（C3）に示す出力Σ３′〜Σ０′をそれぞれ加
算器26のA4〜A1端子に供給する。なお、上記したPD3〜P
D0,Σ３〜Σ0,Σ３′〜Σ０′はそれぞれヘクサ（HEX）
表示で示してある。加算器26で上記した積算が行なわ
れ、桁あふれが生じると第８図（Ｃ）の（C5）に示す桁
あふれ信号（CY信号）をCY端子に出力し、これを分周器
28のEN端子に供給する。 上記の積算器部（Ｃ）に入力されるカウント値をPD、
積算器での法をN1とすると、上記した桁あふれ信号（CY
信号）は、該積算器に入力されるクロック信号のN1周期
中にPD回出力される。 すなわち、積算器に入力されるクロック信号の周波数
をfckとすると、桁あふれ信号（CY信号）の単位時間あ
たりの発生数（周波数）は、 で表わされ、カウント値に比例した周波数となることが
わかる。 分周器部（Ｄ）は、この例では４ビットのカウンタに
より構成され、分周器28はEN端子に供給される上記した
加算器26からの第８図（Ｄ）の（D2）に示す桁あふれ信
号（CY信号）を、この例では16分周してQD端子より第８
図（Ｄ）の（D6）に示す出力信号を発生する。また、分
周器28のQA端子には２分周出力、QB端子には４分周出
力、QC端子には８分周出力がそれぞれ発生されるが、こ
れらを第８図（Ｄ）の（D3）〜（D5）にそれぞれ示し
た。なお、分周器28のRcy端子から発生される第８図
（Ｄ）の（D7）に示す上記した出力信号の一周期に対し
て１回発生されるカウントダウン信号（DN信号）は、ア
ップ・ダウンカウンタ部（Ｂ）のエクスクルーシブオア
24の一方の入力端子にフィードバックされる。 この構成において、加算器13の法N1と分周器15の分周
比N2を共に16とし、クロック信号の周波数を100KHzとし
た場合は、ロック可能な入力信号の周波数範囲は約5.9H
zとなる結果が得られた。 次に、位相同期ループフィルタの他の実施例のブロッ
ク構成図を第９図に示す。 第４図に示す構成のものは第６図に示した構成からな
る位相同期ループを２つ設けた構成としたものである。
このように構成することによって伝達特性をこまやかに
設定することができ、位相同期をスムーズに行なうこと
ができる。 なお、第４図に示した入力信号エッジ検出合成回路32
を、例えば第７図に示した入力信号エッジ検出部（Ａ）
の代りにとりつければ、位相同期ループフィルタの出力
信号の周波数は信号a,bの周波数の平均値、すなわち、
第３図（ｂ）に示したような回転軸315の回転速度に正
しく比例した周波数となる。 また、位相同期ループフィルタの出力信号以外に、分
周器中のより小さい分周比の信号（例えば第７図に示し
た分周器28のQA，QB，QC出力）を利用すれば、速度検出
器からの信号の周波数を逓倍した信号を使用することが
でき、みかけ上速度検出器での分解能を向上させたのと
同じ効果が期待できるものである。 〔効果〕 以上説明したように、本発明によれば次の効果が得ら
れる。 モータの回転軸に対して対向する位置にそれぞれ回転
板の形状変化を検出する検出器を設け、２個の検出器の
出力が重なり合わないように合成し、合成出力を位相同
期フィルタで平均化して出力するようにしたので、正精
度の回転速度信号を得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す構成図、第２図は第１
図に示した速度検出器の構成例を示す斜視図、第３図は
第２図に示した速度検出器から得られる検出信号の回転
角に対する周波数特性を示す図、第４図は第１図に示し
た入力信号エッジ検出合成回路の具体的な回路構成図、
第５図は第４図に示した入力信号エッジ検出合成回路の
動作を説明するための動作波形図、第６図は位相同期ル
ープフィルタの構成図、第７図は第６図の具体的な回路
構成図、第８図は第７図に示した回路の動作を説明する
ための動作波形図、第９図は位相同期ループフィルタの
他の実施例を示すブロック構成図である。 31……速度検出器、311……遮光板、312……スリット、
313，314……検出器、32……入力信号エッジ検出合成回
路、33……位相同期ループフィルタ、11……アップ・ダ
ウンカウンタ（カウンタ）、12……積算器、15……分周
器。
図に示した速度検出器の構成例を示す斜視図、第３図は
第２図に示した速度検出器から得られる検出信号の回転
角に対する周波数特性を示す図、第４図は第１図に示し
た入力信号エッジ検出合成回路の具体的な回路構成図、
第５図は第４図に示した入力信号エッジ検出合成回路の
動作を説明するための動作波形図、第６図は位相同期ル
ープフィルタの構成図、第７図は第６図の具体的な回路
構成図、第８図は第７図に示した回路の動作を説明する
ための動作波形図、第９図は位相同期ループフィルタの
他の実施例を示すブロック構成図である。 31……速度検出器、311……遮光板、312……スリット、
313，314……検出器、32……入力信号エッジ検出合成回
路、33……位相同期ループフィルタ、11……アップ・ダ
ウンカウンタ（カウンタ）、12……積算器、15……分周
器。
Claims (1)
- (57)【特許請求の範囲】 １．モータの回転速度を制御する制御回路に入力する該
モータの回転速度に比例した信号を発生する回転速度信
号発生装置であって、 前記モータの回転軸に取付けられた周辺部に等間隔で形
状変化が設けられた円形の回転板と、 前記モータの回転軸に対して対向する位置に設けられ、
前記回転板の形状変化を検出する２個の検出器と、 前記２個の検出器より出力されるパルス状信号のエッジ
を検出し、かつ検出したエッジが重なり合わないように
合成する合成回路と、 前記合成回路の出力信号を平均化する位相同期ループフ
ィルタと、 を備えたことを特徴とする回転速度信号発生装置。 ２．前記位相同期ループフィルタを、 前記合成回路よりの出力信号および前記制御回路に出力
する信号が入力される毎にそれぞれカウント値をアップ
またはダウンさせて、そのカウント値を出力する１ビッ
ト以上のカウンタと、 クロック信号の周期で前記カウント値を定められた値を
法として以前に加算されている加算値に加算し、桁あふ
れが生じるごとに桁あふれ信号を出力する１ビット以上
の積算器と、 前記桁あふれ信号を分周して出力信号を生成する分周器
と、 で構成したことを特徴とする請求項１記載の回転速度信
号発生装置。 ３．前記分周器出力よりの出力信号の生成に代えて、 前記積算器よりの桁あふれ信号または桁あふれ信号を分
周した信号および出力信号が入力される毎にそれぞれカ
ウント値をアップまたはダウンさせる第２のカウンタ
と、 クロック信号の周期で上記第２のカウント値を定められ
た値を法として以前に加算されている加算値に加算し、
桁あふれが生じるごとに桁あふれ信号を前記分周器に出
力する第２の積算器と、 前記第２の積算器よりの桁あふれ信号または桁あふれ信
号を分周して前記出力信号を生成する第２の分周器と、 を備えたことを特徴とする請求項２記載の回転速度信号
発生装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301590A JP2724142B2 (ja) | 1986-12-19 | 1986-12-19 | 回転速度信号発生装置 |
| US07/133,640 US4816722A (en) | 1986-12-19 | 1987-12-16 | Digital phase-locked loop filter |
| DE19873743158 DE3743158A1 (de) | 1986-12-19 | 1987-12-19 | Digitales pll-filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301590A JP2724142B2 (ja) | 1986-12-19 | 1986-12-19 | 回転速度信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155824A JPS63155824A (ja) | 1988-06-29 |
| JP2724142B2 true JP2724142B2 (ja) | 1998-03-09 |
Family
ID=17898782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61301590A Expired - Lifetime JP2724142B2 (ja) | 1986-12-19 | 1986-12-19 | 回転速度信号発生装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4816722A (ja) |
| JP (1) | JP2724142B2 (ja) |
| DE (1) | DE3743158A1 (ja) |
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| US5293445A (en) * | 1992-05-29 | 1994-03-08 | Sgs-Thomson Microelecetronics, Inc. | AGC with non-linear gain for PLL circuits |
| FI97656C (fi) * | 1995-04-05 | 1997-01-27 | Nokia Telecommunications Oy | Linearisointikytkentä |
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| JPS5532139A (en) * | 1978-08-30 | 1980-03-06 | Sony Corp | Automatic correction circuit for residual error |
| US4272712A (en) * | 1979-04-10 | 1981-06-09 | Sigma Instruments, Inc. | Phase locked loop control system |
| US4355266A (en) * | 1980-07-31 | 1982-10-19 | Ampex Corporation | Eddy current servo system for controlling the rotation of disk packs |
| JPS58105630A (ja) * | 1981-12-17 | 1983-06-23 | Nec Corp | 位相同期回路 |
| JPS58108832A (ja) * | 1981-12-23 | 1983-06-29 | Toshiba Corp | 信号再生回路 |
| JPS58168333A (ja) * | 1982-03-29 | 1983-10-04 | Fujitsu Ltd | 位相同期ル−プ回路の位相比較方式 |
| JPS61154318A (ja) * | 1984-12-27 | 1986-07-14 | Nec Corp | 位相同期回路 |
-
1986
- 1986-12-19 JP JP61301590A patent/JP2724142B2/ja not_active Expired - Lifetime
-
1987
- 1987-12-16 US US07/133,640 patent/US4816722A/en not_active Expired - Lifetime
- 1987-12-19 DE DE19873743158 patent/DE3743158A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3743158A1 (de) | 1988-07-07 |
| JPS63155824A (ja) | 1988-06-29 |
| US4816722A (en) | 1989-03-28 |
| DE3743158C2 (ja) | 1991-07-18 |
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