JP4537125B2 - 光ディスク装置 - Google Patents

Description

本発明は、光ディスクから信号を再生する装置に関し、特に高速再生処理を好適に行う光ディスク装置に関する。

光ディスク媒体からの再生デジタル信号処理方式として、従来の２値化方式に対して、多ビットのデジタル信号に標本化し、パーシャルレスポンス方式と最尤復号方式（マキシマムライクリフッド）の一つであるビタビ復号器を組み合わせたＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）信号方式が提案されている。このＰＲＭＬ信号方式は、線記録方向の記録密度の増加に伴い、意図的に波形干渉を付加することにより、高域成分を必要としない再生系を実現し、波形干渉を考慮した確率計算により、再生データの品質を向上させる方式である。

媒体に記録されているデジタルデータのチャネルビット周波数に同期した再生クロックを用いて、ＰＲＭＬ信号処理を適用したデジタルデータ復調を行う場合、高倍速再生時には、再生クロックの周波数が高くなるため、その周波数に依存してデジタル回路の消費電力が増大してしまう。

そこで例えば特許文献１に示される方法は、ＰＲＭＬ信号方式を採用しつつ、消費電力の低減を目的として、チャネルビット周波数の半分の周波数のクロック（１／２クロック）により標本化して得られた再生信号に、欠落した時間の振幅方向のオフセット情報を補間しながら、オフセット補正制御を行う。また、欠落した時間の位相誤差情報を補間しながら、位相同期制御を行う。振幅方向のオフセット補正、及び位相同期がなされた再生信号に対し、パーシャルレスポンス適応等化を行うものである（位相誤差補間ハーフレート方式）。

特開２００３−３６６１２号公報（第４−５頁）

パーシャルレスポンス適応等化は、多値の信号の絶対値を取得しデータを再生するため、間引いたデータを補間して使うと、エラーレートが劣化する場合がある。すなわち、特許文献１に示されるハーフレート方式では、欠落した情報を補間するため、真のデータとの間に誤差が生じる場合がある。補間したデータに誤差がある場合、補間回路により正確に補間しな限り、再生信号の品質が低下することになる。

また特許文献１に示される位相誤差補間ハーフレート方式には、１／２以下のクロックへの対応は記載されていない。また、サンプリング定理によりハーフレートにより標本化した場合にデータを復調できるという原理に基づくため、光再生特性であるＭＴＦ（Ｍｕｔｕａｌ Ｔｒａｎｓ Ｆｕｎｃｔｉｏｎ）特性がチャネルビット周波数の１／４以下の帯域で分布している場合には採用が困難である。

一方ＰＲＭＬ信号処理方式をＬＳＩに組み込む場合には、アナログ部品であるＡＤ変換部とＤＡ変換部が必要になる。例えば１６倍速のＤＶＤ−ＲＡＭ方式を想定したとき、チャネルクロック周波数は４６６．８８ＭＨｚ（１倍速２９．１８ＭＨｚ）である。これに対応するＡＤ変換部は比較的実現可能であっても、ＤＡ変換部は実現が困難と予想される。

本発明の目的は、上記の課題を解決するため、光ディスク媒体に記録されたデータの高速再生時に、再生信号品質を低下させず、かつ消費電力の低減を図ることにある。

また本発明の目的は、ＬＳＩプロセスやアナログ部品の特性を考慮し、実現性の高い再生装置を提供することである。

本発明では上記課題を解決するため、光ディスクから再生した信号を再生チャネルクロックに基づいて標本化するアナログデジタル変換部と、アナログデジタル変換部によって標本化された再生信号を、ｎ（ｎは２以上の整数）系統のパラレル再生信号に変換するシリアルパラレル変換部と、再生チャネルクロックの１／ｎクロックを生成する１／ｎクロック生成部と、１／ｎクロックで動作しシリアルパラレル変換部により得られたパラレル再生信号と再生チャネルクロックの位相を比較する位相比較部とを備え、位相比較部からの位相誤差出力により再生チャネルクロックを制御する構成とした。

さらに本発明では、１／ｎクロックで動作し、アナログデジタル変換部により標本化された再生信号のオフセットを補正するオフセット補正部と、１／ｎクロックで動作し、位相比較部からの位相誤差出力を積分し平滑化するループフィルタ部と、を備える構成とした。

さらに本発明では、シリアルパラレル変換部が変換するパラレル再生信号の系統数ｎと、１／ｎクロック生成部が生成する１／ｎクロックのｎ値を選択する１／ｎクロック選択部を備える構成とした。

この構成により、シリアル信号をｎ系統のパラレル信号に変換し、信号処理のクロック周波数を１／ｎに下げることで消費電力は低下する。また、標本化の際データを間引かないので、基本的に間引きに伴う誤差が生じない。

光ディスク媒体に記録されたデータの高速再生時に、再生信号品質を低下させず、かつ信号処理時の消費電力の低減が可能となる。

以下、本発明について図面を用いて説明する。

図１は、本発明の光ディスク装置の第１の実施例を示すブロック図である。信号処理として、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）の位相同期ループを用いて、同期クロック信号と多値化された信号を抽出し、ＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）回路で信号再生する方式を採用している。

ここで、１はプリピット部とデータ部が交互に配置されたＤＶＤ−ＲＡＭ等の光ディスク、２はスピンドルモータ、３は光ヘッド（ＰＵ）、４はＩ／Ｖ変換部、５はウォブル信号処理部である。６はＲＦデータ処理部で、オートゲインコントロール（ＡＧＣ）部６１、ハイパスフィルタ（ＨＰＦ）部６２、イコライザ（ＥＱ）部６３を有する。７はアナログデジタル変換部（Ａ／Ｄ変換部）、８はチャネルビットレートの１／ｎクロック生成部、９は電流制御発振部（ＩＣＯ）、１０は１／ｎのクロックで動作するＰＬＬ部、１１は復調信号処理部である。ＰＬＬ部１０は、シリアルパラレル変換部１０１、オフセット補正部１０２、ワイドキャプチャ部１０３、位相比較部１０４、ループフィルタ部１０５、デジタルアナログ変換部（Ｄ／Ａ変換部）１０６を有する。１２は制御部で、１／ｎクロック選択部１２１を含み、１３はホスト装置である。

光ディスク１はスピンドルモータ２に保持されて回転しており、光ヘッド３は、情報の記録または再生を行うレーザ光を発光する半導体レーザと、半導体レーザからの光をディスク面上に光スポットとして形成する光学系と、光ディスク１からの反射光を用いて情報の再生および自動焦点およびトラック追跡などの光点制御を行うための光検出器とから構成され、光ディスク１上に情報の記録を行い、また光ディスク１上の情報の再生を行う。光ディスク装置は、パーソナルコンピュータ、ワークステーション等のホスト装置１３に接続されており、ホスト装置１３からの命令や情報データを、マイコン等から構成される制御部１２を通して情報の記録、再生およびシーク動作を実行する。

次に再生処理の動作を説明する。ホスト装置１３から、制御部１２に対して再生開始指示を行い、光ヘッド３からの信号を受け、Ｉ／Ｖ変換部４は、電流電圧変換した再生信号を、ウォブル処理部５及びＲＦデータ処理部６に出力する。

ウォブル信号処理部５では、ディスクの周期的に蛇行している記録案内溝（ウォブル）に対応したウォブル信号を抽出し、この信号に同期した２値化信号として、ウォブルクロックを出力する。

ＲＦデータ処理部６におけるオートゲインコントロール（ＡＧＣ）６１は、Ｉ／Ｖ変換部４からの信号の振幅を一定になるようにゲインコントロールする。ハイパスフィルタ（ＨＰＦ）６２は、再生信号に含まれている低周波のＤＣ変動を無くすために設けられている。ＤＶＤ−ＲＡＭの場合は、ヘッダー部のアドレスを再生するため、ヘッダー部のＤＣ変動を少なくする必要があり、ＨＰＦのカットオフ周波数を高く切り替えるカットオフ周波数（Ｆｃ）調整部が設けられている。カットオフ周波数は数ｋＨｚから数十ｋＨｚである。ディスク上の傷通過後のＤＣレベルが正常に復帰するカットオフ周波数に設定する。

イコライザ（ＥＱ）６３は、光学特性による高域成分の減衰を補正する。また、ＰＲＭＬ方式では、複数ビットへの影響の度合いは、ＰＲクラスにより決められた値に設定され、ビット相互の干渉の度合いが制御される。例えば、ＰＲ（１、２、２、１）を使用する場合には、ＰＲ（１、２、２、１）の周波数特性に近くなるようにイコライザ６３の特性を補正する。ＰＲ（１、２、２、１）を使い、８−１６変調されたＤＶＤデータの場合は、後述するＡ／Ｄ変換部により、サンプリングされた出力は、０、１、３、５、６の５値の中間値のみが取りうる値となる。詳細は後述する。

ＰＬＬ回路１０は、ＲＦデータ処理部６を経たＲＦ信号から、アドレスデータ、ユーザデータを再生するための再生クロックを生成する。ここでいう再生クロックとは、Ａ／Ｄ変換部７のデータをサンプリングするチャネルビットレートのクロック（ＣＫ）と、ＰＬＬ１０内のデジタル回路を動作させるチャネルビットレートの１／ｎクロック（１／ｎＣＫ）である。チャネルビットレートのクロック（ＣＫ）は、データをシリアルパラレル変換部１０１により、チャネルビットレートのシリアルデータから、ｎ個のパラレルデータに変換する際にも使用する。

再生信号は、Ａ／Ｄ変換部７にて多ビットのデジタル信号に標本化され、復調信号処理部１１にて、再生される。復調信号処理部１１は、パーシャルレスポンス方式と最尤復号方式（マキシマムライクリフッド）の一つであるビタビ復号器を組み合わせたＰＲＭＬ信号方式で再生される。

ＰＲＭＬ信号方式は、標本化された多ビットのデジタル信号値がビタビ復号で意味を持つため、再生クロックの位相と再生信号が有するクロック成分の位相とが同期することが重要となる。また、光ディスク上の傷やノイズ等の外乱により、ＰＬＬ部１０のロックがはずれることなく、安定して再生クロックを出力することが必要である。

ＲＦデータ処理部で傷を検出できなかった場合でも、傷を検出し（図示せず）、ＰＬＬ部１０のロックが外れないように、位相比較部１０４の出力を０にし、ループフィルタ１０５の積分器、オフセット補正部１０２の積分器の出力をホールドし、ＩＣＯ部９の発振周波数をホールドする。

再生クロックを生成するＰＬＬ回路１０は、ＤＡ変換部１０６により、デジタル値により発振器の周波数を制御するデジタルＰＬＬである。オフセット補正部１０２によりオフセット補正された信号は、位相比較部１０４によりゼロクロス点前後の位相誤差を抽出し、ループフィルタ１０５にてノイズを除去し、Ｄ／Ａ変換部１０６を介してＩＣＯ９を発振させる。ＩＣＯ９の出力により、Ａ／Ｄ変換部７の標本化クロック（ＣＫ）を生成し、また１／ｎクロック生成部８により、データ再生用クロック（１／ｎＣＫ）を生成する。なお、１／ｎクロック生成部８により生成したデータ再生用クロック（１／ｎＣＫ）は、図示するように外部にモニターすることでクロック周波数を確認することが可能である。

高周波のクロックを生成するための発振器をＬＳＩに内蔵する場合は、電流制御発振器（ＩＣＯ）９をＤ／Ａ変換部１０６とペアで使う。高周波でない場合は、電圧制御発振器（ＶＣＯ）でも良い。

ワイドキャプチャ１０３は、ＰＬＬ回路機能として、キャプチャーレンジとロックレンジの拡大を図った、いわゆるワイドキャプチャ機能を得るためのものである。ワイドキャプチャ１０３により、ウォブル処理部５で出力されたウォブルクロックとＰＬＬで生成されたチャネルクロック（ＣＫ）を比較する。高速動作する場合は、１／ｎクロック同士を比較しても良い。基準周波数であるウォブルクロックにチャネルクロック周波数を一致させるように制御を行い、ＰＬＬ１０を高速に周波数ロックさせる。周波数をロックさせた後に、位相比較部１０４にて位相ロックさせる。

Ａ／Ｄ変換部７は、チャネルクロック（ＣＫ）でデータをサンプリングする。Ａ／Ｄ変換部７は、チャネルビットレートで動作する高速仕様を満たすものである。シリアルパラレル変換部１０１は、サンプリングデータをシリアルデータから、ｎ個のパラレルデータに変換する。パラレルデータに変換後、ＰＬＬ構成要素を、チャネルビットレートの１／ｎクロック（１／ｎＣＫ）で動作させる。

チャネルビットレートの１／ｎクロックで動作させた場合、ｎの値（２以上の場合）により回路構成が変更となる構成要素は、ゼロクロス点の前後のデータが必要な位相比較部１０４と、チャネルクロック毎のデータが必要なオフセット補正部１０２である。位相比較部１０４とオフセット補正部１０２は、後で詳細に述べる。

一方、チャネルビットレートの１／ｎクロックで動作させた場合、ｎの値（２以上の場合）により回路構成の変更が必要ない構成要素は、積分動作を行うＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタを使用し、動作速度が遅いループフィルタ１０５等である。

本実施例では、１／ｎクロックで動作させるために、次の点に注意した。

１／ｎクロックで動作させるには、チャネルクロックで動作していたフリップフロップ（ＦＦ）がｎ個必要になる。ｎが大きくなると、ＰＬＬループの応答性が悪くなったり、最悪ロックしなくなる。そのため、最高動作周波数、Ａ／Ｄ変換部とＤ／Ａ変換部のビット数、ＩＣＯの周波数感度等からＰＬＬループの応答特性を考慮し、ｎの上限ｎ（ｍａｘ）を決め、上限値ｎにて動作できる回路構成とする。そして、ｎ以下で動作させたい場合には、ホスト装置１３を介し１／ｎクロック選択部１２１にて、ｎ以下の所望のｉを選択し、選択した１／ｉクロックで動作するＰＬＬ回路１０とした。

また、８−１６変調方式では、入力波形は３Ｔが最小幅であり、１／４チャネルクロックで動作させた場合、位相比較部１０４のゼロクロス点は２箇所となる。４個の位相比較部の出力を加算する場合に、桁上がりを考慮した。

本実施例によれば、高速再生する場合に、１／ｎクロックを使用するので、消費電力を低減することができる。また、標本化データを間引くことがないため、誤差が生じず、再生信号品質は低下しない。

現在、ＬＳＩに内蔵するＤ／Ａ変換部は、最高チャネルクロック（例えばＤＶＤ−ＲＡＭ×１６の場合）で動作させることは困難である。今後のＬＳＩプロセスの進化により、高速化が図られると予想される。本実施例によれば、このようなアナログ部品の進歩に対応する際、再度ＰＬＬの設計をやり直すことなく、アナログ部のみを差し替え、デジタル部が所望の１／ｎクロックで動作するように切り替えることができる。すなわち本実施例によれば、ＬＳＩプロセス、アナログ部品の特性が変わっても、回路構成を変更せずに用いることのできるＰＬＬ回路を提供できる。

以下、本実施例の各構成要素について、詳細に説明する。
（１）Ａ／Ｄ変換部７
まず、Ａ／Ｄ変換部７の入力波形について説明する。Ａ／Ｄ変換部７には、ＲＦデータ処理部６より、Ａ／Ｄ変換部７の入力レンジに合わせた信号が入力される。例えば、Ａ／Ｄ変換部７の標準入力は、入力レンジの１／２〜３／４程度とする。

図２（ａ）は、ＰＲ（１、２、２、１）波形３Ｔ〜７Ｔ信号を示す。ここで、例えば４Ｔ信号とは、ディスクに書かれたビット列が「００００１１１１００００１１１１・・・」を繰り返す信号である。この信号をＰＲ（１、２、２、１）を通したとき、「１１１１」の部分は、下記のように「１２２１」が順番に出力され、足された信号となる。すなわち、「０１２２１」、「００１２２１」、「０００１２２１」、「００００１２２１」の和となり、「０１３５６５３１０・・・」となる。このように「０、１、３、５、６」の５値のみが取りうる値となる。

復調信号処理部１１内のビタビ復号器には、このように等化された信号を入力する必要がある。等化は、ＲＦデータ処理部６のＥＱ６３でも良いし、復調信号処理部１１内で行っても良い。ＤＶＤ規格で採用される８−１６変調方式では、３Ｔから１４Ｔの信号が、アナログフロントエンド部（ＡＦＥ）からＡＤ変換部に入力される。図２（ａ）では、振幅の中心値は３である。この中心値３がＡ／Ｄ変換部出力の中心ゼロになるように、ＲＦデータ処理部６からＡ／Ｄ変換部７に差動入力される。

図２（ｂ）にＡ／Ｄ変換部（７ｂｉｔ）の標準出力振幅波形（４Ｔ信号を入力時）を示す。ＰＬＬによりチャネルクロック（ＣＫ）が生成され、Ａ／Ｄ変換部７は、チャネルクロックで再生データがサンプリングされる。サンプリングポイントは、図２（ａ）で示した「０、１、３、５、６」の間の値を取る。図２（ｂ）では、０〜６の中心ＤＣ３をＡ／Ｄ変換部出力の０（ゼロ）とし、３以上を（＋）、３以下を（−）の数値として、表現している。

図２（ａ）で示した「０、１、３、５、６」の間の値を取る理由は、後述する位相比較部１０４により、正負の切り替わり点前後の振幅差を０にするようにＤＰＬＬがクロックの位相を制御するためである。図中◎印が、再生データのチャネル周波数のクロック（チャネルクロックＣＫ）でサンプリングされたデータを示す。

Ａ／Ｄ変換部１０４の中心入力ＤＣ値は、出力では０となる。この０（ゼロ）中心にＡ／Ｄ変換部の入力レンジを考慮し、Ａ／Ｄ変換部への標準入力を決める。Ａ／Ｄ変換部が７ｂｉｔの場合は、Ａ／Ｄ出力は２の補数で表現すると、−６４〜＋６４までの値をとる。

図３は、本発明による光ディスク装置の一実施例を示すブロック図である（ｎ＝４の時、１／４クロックを使用）。図３は、ｎ＝４の時のシリアルパラレル変換部１０１を含んでいる。
（２）シリアルパラレル変換部１０１
Ｆ１〜Ｆ５、Ｄ１〜Ｄ５は、フリップフロップを示す。Ｐ１〜Ｐ４は、それぞれ位相比較部１０４を示す。チャネルクロック（ＣＫ）により、データをサンプルするＡ／Ｄ変換部７を介して、データをチャネルクロック毎にＦ１でラッチする。Ｆ１で得たデータを更にＦ２でラッチする。同様に、Ｆ３、Ｆ４、Ｆ５のデータをラッチする。

その後、Ｄ１〜Ｄ５を１／４クロック（１／４ＣＫ）でラッチすることで、Ｆ１〜Ｆ５出力のシリアルデータを５系統のパラレルデータに変換する。この（１）〜（５）の５系統のデータを４系統の位相比較部１０４に入力する。一方、（１）〜（４）の４系統のデータをオフセット補正部１０２に入力し、演算を行う。また、（１）〜（４）の４系統のデータは、ＰＲＭＬ回路に入力され、ＰＲＭＬ回路で２値データとして再生される。ループフィルタ１０５は、ｎ＝１の時と同じ回路構成で、クロックのみを１／４にし、動作させる。ループフィルタはＩＩＲフィルタを使用しており、積分動作は遅くても良い為、回路構成の変更は必要ない。Ｄ／Ａ変換部１０６も、動作仕様を満足するクロックで動作させる。

このような構成にすることで、消費電力を削減し、必要なデータを間引くことなく、ＰＬＬを動作させることができる。

次に、動作を説明する。図５は、ｎ＝４で、１／４クロックを使用した場合のシリアルパラレル変換時のデータとクロックの概要である。

上から順にチャネルクロック（ＣＫ）、チャネルクロック同期カウンタｃｋｃｎｔ［１：０］、１／４クロック、Ａ／Ｄ変換部出力である７ｂｉｔデータをチャネルクロックでラッチしたシリアルデータｘｄｔ０［６：０］、ｘｄｔ０［６：０］をチャネルクロックで更に一段ラッチしたデータｘｄｔ１［６：０］、ｘｄｔ１［６：０］をチャネルクロックで更に一段ラッチしたデータｘｄｔ２［６：０］等を示す。ｘｄｔ３［６：０］〜ｘｄｔ４［６：０］も同様である。

また、ｃｋｃｎｔ［１：０］＝３の時、ｘｄｔ０［６：０］〜ｘｄｔ４［６：０］を１／４クロックでラッチしたデータｘｄｔ０＿ｌａｔ［６：０］〜ｘｄｔ４＿ｌａｔ［６：０］を示す。

１／４クロックは、チャネルクロック同期カウンタから生成される。ｃｋｃｎｔ［１：０］＝３でラッチし、さらに１／４クロックでラッチする。このように構成することで、ＬＳＩ化する場合に、データのセットアップタイム、ホールドタイムに対して、余裕を持って設計できることになる。

データのシリアルパラレル変換は、チャネルクロックでラッチしたデータを必ず１／４クロックでラッチする必要がある。ＦＦ間のクロックスキュー（クロックばらつき）を、レイアウトツールで自動調整する。レイアウトで自動調整するためには、チャネルクロックが、高周波（ＤＶＤ−ＲＡＭ×１６倍速の４６６．８８ＭＨｚ、周期が２．１４ｎｓ）の場合は、１／４クロックとチャネルクロックのスキューを考慮した設計をしなければ、チャネルクロックでラッチされたデータ（７ｂｉｔ×５本）が、１／４クロックでラッチされず、ＰＬＬが正常動作しないことになる。

本構成によれば、１／４クロックの遅延が２周期（２Ｔ）以下であれば、クロックとデータの位相関係は問題なく、必ずシリアルパラレル変換を行うことができる。
（３）位相比較部１０４
図６（ａ）は、チャネルクロックで動作させる場合の位相比較部１０４を示す。Ａ／Ｄ変換部１０６の出力について、１クロック遅延させた符号ビットなしのデータＸ０と符号ビットＹ１との乗算結果から、符号ビットなしのデータＸ１と１クロック遅延させた符号ビットＹ０との乗算結果を減算する。これにより、位相誤差を振幅誤差として表すことができる（図６（ｂ））。

この演算を、チャネルクロック間で行なえれば良い。チャネルクロックが高速な場合は、チャネルクロック間で演算を行うことは困難である。

図２（ｂ）にＡ／Ｄ変換部７の４Ｔ信号出力を示し、位相比較部の動作を示す。位相が再生データよりも遅れている場合は、位相比較部出力は負になる。一方、位相が再生データよりも進んでいる場合は、位相比較部出力は正になる。

図７は、１／４クロックで動作させる場合の位相比較部を示す。図６（ａ）で示した位相比較部を４個並列に並べ、演算を１／４クロック間に行うようにしたものである。１／４クロックで動作させる場合は、チャネルクロックでラッチする前後のデータと符号を受け取り、１／４クロック間で演算を行う。

この構成では、チャネルクロックで標本化されたＡ／Ｄ変換部出力データを間引くことなく、位相比較部をＰ１〜Ｐ４を４個用いて並列処理し、４個のデータを加算し、ラッチしてループフィルタに出力する。

これにより、正確にゼロクロス点前後の位相誤差を出力することができ、ＰＬＬループを安定に動作させることができる。

（４）オフセット補正部１０２
次に、図３のオフセット補正部１０２について説明する。オフセット補正部１０２により、Ａ／Ｄ変換部に入力された信号は、ＤＳＶ（Ｄｉｇｉｔａｌ Ｓｕｍ Ｖａｌｕｅ）が０になるようにオフセット補正される。ＤＶＤ−ＲＡＭのデータは８−１６変調されており、連続する０あるいは１が３個以上１４個以下に規制されたデータを、理想的な装置で再生すると、再生信号のＤＣ平均値が、一定の範囲内で常に一定になる。このような信号をＤＣフリーの信号と呼ぶ。さらに具体的に述べると、ＤＣフリーとは、再生信号の中心値より大きい場合を（＋）、小さい場合を（−）とし、これらを一定期間足し合わせると、ＤＳＶが０になることである。

図８（ａ）は、チャネルクロックで動作させる場合の、オフセット補正部１０２の一例を示す。オフセット補正部１０２は、ＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタで構成される。出力信号が遅延回路（フリップフロップ）によって１クロック遅延し、入力信号と加算することによって処理される。オフセットが入力信号にない場合は、ＤＳＶは０となるため、ＩＩＲフィルタの出力は０となる。入力符号が（＋）であり続ければ、時間の経過と共に出力は増加する。入力符号が（−）であり続けば、時間の経過と共に出力は減少する。積分の速度は、入力の係数１／ｋで可変できる。

図８（ｂ）に、チャネルクロックで動作させる場合の、オフセット補正部１０２の他の例を示す。図８（ｂ）は、図８（ａ）のＡ／Ｄ出力の後にリミッタを追加したものである。最大最小振幅等、変動の大きな数値はオフセット補正出力に誤差を与えることがあるので、傷の後のオフセット補正以外は、（ｂ）を使用したほうが良い。

図８で示す演算が、チャネルクロック間で行なえるようにする。ｋの値は、２のべき乗の値を設定することになる。この値が大きい場合、演算ｂｉｔ数が増えることになり、チャネルクロックが高速な場合は、チャネルクロック間で演算を行うことは困難である。例えば、２のｋ乗の値を使う場合、Ａ／Ｄ変換部出力７ｂｉｔの場合、（７＋ｋ）ｂｉｔの演算を行うことになる。

図９は、１／４クロックで動作させる場合のオフセット補正部１０２の一例を示す。図８（ｂ）で示したオフセット補正回路のリミッタを４個並列に並べ、演算を１／４クロック間に行うようにしたものである。１／４クロックで動作させる場合は、チャネルクロックでラッチしたデータを受け取り、１／４クロック間で演算を行う。

この構成では、Ａ／Ｄ変換後のデータを間引くことなく、リミッタを４個用いて並列処理し、４個のデータを加算し、ラッチしてＩＩＲフィルタに出力する。ＩＩＲフィルタの出力である積分信号をＡ／Ｄ変換部の出力から減算し、次段の復調信号処理部１１及び位相比較部１０４に出力する。このようなオフセット補正回路を、デューティーフィードバックと呼ぶ。

おおまかなオフセット補正は、本回路（デューティーフィードバック）にて実現可能だが、細かいオフセットについては、別途位相比較部のゼロクロス点前後の信号を検出した補正、ジッタフィードバックが必要となる（図示せず）。ジッタ−フィードバックは、デューティーフィードバックと異なり、チャネルクロック毎のデータは必要ないため、１／４クロック毎にデータを積分する。

（５）ワイドキャプチャ１０３
次に、図３のワイドキャプチャ１０３について説明する。再生信号が有するクロック成分の周波数と、ＰＬＬによって生成される再生クロックの周波数が大きく異なっている場合、位相同期引き込みができない（ロックできない）ことや異なる周波数に擬似ロックする恐れがある。これを回避するために、ワイドキャプチャにより、ＰＬＬによって生成されるクロックを、再生信号が有するクロック成分の周波数に近づけ、周波数ロックした後、直ぐに位相ロックできるようにしている。

図１０は、本発明の光ディスク装置における１／ｎクロックで動作するワイドキャプチャの一例を示す。基準クロックカウンタにより、再生クロックカウンタのカウント開始を制御する（ｒｅｓｅｔ）。ワイドキャプチャ１０３は、ウォブルクロックの周波数とＩＣＯ９出力の再生チャネルクロック周波数を比較し、周波数誤差を出力する。基本的には、再生チャネルクロックがウォブルクロックと同じ周波数になるように、ＩＣＯ９を制御する。

ＰＬＬループ内が１／ｎクロックで動作している場合は、ワイドキャプチャも、１／ｎクロックで動作する。ウォブルクロック同期のワイドキャプチャの場合、ウォブル処理部５から出力されるウォブルクロックも１／ｎで連動して出力し、ワイドキャプチャ１０３に入力する。また、ウォブルクロックが、再生クロックの１／４で一定値の場合は、ワイドキャプチャ内のウォブルクロック側の分周比（１／ｍ）を可変することで、低周波でワイドキャプチャを動作させることができる。

ＤＶＤ−ＲＯＭ以外のウォブルを持つＤＶＤ−ＲＡＭ、ＤＶＤ±Ｒ／ＲＷといったメディアで使用できる。ウォブルを持たないＤＶＤ−ＲＯＭディスク等は、再生データに必ず含まれている固有の同期信号ＳＹＮＣを検出し、ＳＹＮＣ幅の大小により、再生クロックの周波数にロックさせるワイドキャプチャを使用する。ＳＹＮＣ信号とは、ＤＶＤの場合は、１４Ｔ幅の信号、ＣＤの場合は１１Ｔ＋１１Ｔの信号である。また、ＳＹＮＣの周期を検出し、再生クロックの周波数にロックさせるワイドキャプチャを使用する。このようなタイプのワイドキャプチャも、１／ｎクロックで周波数誤差を出力させても良い。

図４は、本発明の光ディスク装置の第３の実施例を示すブロック図である（ｎ＝２の時、１／２クロックを使用）。図３の構成と異なる点は、次の２点である。
１）位相比較部Ｐ３、Ｐ４の出力を０固定する。
２）オフセット補正部１０２の（３）、（４）の入力を０入力とする。

このように、１／４クロックを使った構成に、０固定にするスイッチを加えるだけで、１／２クロックを使用するＰＬＬを動作させることができる。（１）（２）のデータがＰＲＭＬ回路に入力され、ＰＲＭＬ回路で２値データとして再生される。（１）〜（４）のデータをＰＲＭＬ回路に入力し、１／３レートまたは１／４レート処理する復号を行っても良い。ＰＲＭＬ回路の方が、ＰＬＬ回路に比較し、１クロックで処理する論理計算が多い。ＰＬＬ回路が１／２レートで動作しても、ＰＲＭＬ回路は、１／２レートで動作しない場合もあるためである。

Ｄ／Ａ変換部１０６が１／２クロックで動作する場合は、本構成で使用をすることができる。１／４クロックを使用する場合よりもループ遅延が少ないため、より安定に動作する。

同様にｎ＝３の場合は、下記のようにスイッチにて設定することにより、１／３レートで動作する。
１）位相比較部Ｐ４の出力を０固定する。
２）オフセット補正部１０２の（４）の入力を０入力とする。
１／４クロックを使用する場合よりも、ループ遅延が少ないため、より安定に動作する。

以上の各実施例では、ｎが４以下の１／２レート、１／３レート、１／４レートのＰＬＬ回路について述べてきた。更に高速動作が必要な場合は、ｎ＝５以上でも高速なＡ／Ｄ変換部を用い、シリアルパラレル変換し、その後の回路を１／ｎで動作させることで同様な動作が可能である。

また、更に高速動作が必要な場合や、Ａ／Ｄ変換部がチャネルビットレートで動作しない場合は、Ａ／Ｄ変換部を２個、交互に使うことで実現できる。

図１１は、本発明の光ディスク装置の第４の実施例を示す。第１のＡ／Ｄ変換部７１の標本化クロックは、ハーフクロック（１／２ＣＫ）の立ち上がりエッジを使い、第２のＡ／Ｄ変換部７２の標本化クロックは、ハーフクロック（１／２ＣＫ）の立下りエッジを使う。すなわち、第１のアナログデジタル変換部の標本化クロックと第２のアナログデジタル変換部の標本化クロックとは、位相が１８０度ずれている。２つのハーフレートデータを、シリアルパラレル変換せずに直接ｎ＝２の１／２クロックで動作する位相比較部１０４に入力することで第３の実施例と同じように、動作させることができる。これにより、光ディスク媒体に記録されたデジタルデータの再生性能を向上させ、かつ、消費電力の低減が可能となり、ＬＳＩプロセス、アナログ部品の特性を考慮した回路構成が実現できる。

なお、以上の実施例では、ＤＶＤディスクを例に挙げ説明したが、本発明の適用範囲はＤＶＤ−ＲＡＭ、ＤＶＤ±Ｒ／ＲＷ、ＤＶＤ−ＲＯＭ等の装置に限られるものではなく、ＣＤ、ＡＯＤ、ｂｌｕ−ｒａｙディスク等の光ディスク装置においても、同様に適用することができる。

本発明の光ディスク装置の第１の実施例を示すブロック図。 Ａ／Ｄ変換部における入出力波形の一例を示す図。 本発明の光ディスク装置の第２の実施例（１／４クロック使用）を示す図。 本発明の光ディスク装置の第３の実施例（１／２クロック使用）を示す図。 シリアルパラレル変換部における動作説明図（１／４クロック使用）。 位相比較部の一例を示す図。 位相比較部の一例を示す図（１／４クロック使用）。 オフセット補正部の一例を示す図。 オフセット補正部の一例を示す図（１／４クロック使用）。 ワイドキャプチャの一例を示す図。 本発明の光ディスク装置の第４の実施例を示す図。

符号の説明

１…光ディスク、２…スピンドルモータ、３…光ヘッド、４…Ｉ／Ｖ変換部、５…ウォブル処理部、６…ＲＦデータ処理部、７…Ａ／Ｄ変換部、８…１／ｎクロック生成部、９…電流制御発振部（ＩＣＯ）、１０…１／ｎクロックで動作するＰＬＬ部、１１…復調信号処理部、１２…制御部、１３…ホスト装置、６１…オートゲインコントロール（ＡＧＣ）部、６２…ハイパスフィルタ（ＨＰＦ）部、６３…イコライザ（ＥＱ）部、１０１…シリアルパラレル変換部、１０２…オフセット補正部、１０３…ワイドキャプチャ部、１０４…位相比較部、１０５…ループフィルタ部、１０６…Ｄ／Ａ変換部、１２１…１／ｎクロック選択部。

Claims (5)

1. 光ディスクから信号を再生する光ディスク装置において、
   光ディスクから再生した信号を再生チャネルクロックに基づいて標本化するアナログデジタル変換部と、
   前記再生チャネルクロックの１／ｎクロックを生成する１／ｎクロック生成部と、
   前記１／ｎクロックで動作し、前記アナログデジタル変換部により標本化された再生信号のオフセットを補正するオフセット補正部と、
   前記アナログデジタル変換部によって標本化された再生信号を、ｎ（ｎは２以上の整数）系統のパラレル再生信号に変換するシリアルパラレル変換部と、
   前記１／ｎクロックで動作し、前記シリアルパラレル変換部により得られたパラレル再生信号と前記再生チャネルクロックの位相を比較する位相比較部と、
   前記１／ｎクロックで動作し、前記位相比較部からの位相誤差出力を積分し平滑化するループフィルタ部と、を備え、
   該ループフィルタ部からの出力により前記再生チャネルクロックを制御する光ディスク装置であって、
   前記シリアルパラレル変換部が変換するパラレル再生信号の系統数ｎと、前記１／ｎクロック生成部が生成する１／ｎクロックのｎ値を選択する１／ｎクロック選択部を備えることを特徴とする光ディスク装置。
2. 光ディスクから信号を再生する光ディスク装置において、
   光ディスクから再生した信号を再生チャネルクロックに基づいて標本化するアナログデジタル変換部と、
   前記再生チャネルクロックの１／ｎクロックを生成する１／ｎクロック生成部と、
   前記１／ｎクロックで動作し、前記アナログデジタル変換部により標本化された再生信号のオフセットを補正するオフセット補正部と、
   前記アナログデジタル変換部によって標本化された再生信号を、ｎ（ｎは２以上の整数）系統のパラレル再生信号に変換するシリアルパラレル変換部と、
   前記１／ｎクロックで動作し、前記シリアルパラレル変換部により得られたパラレル再生信号と前記再生チャネルクロックの位相を比較する位相比較部と、
   前記１／ｎクロックで動作し、前記位相比較部からの位相誤差出力を積分し平滑化するループフィルタ部と、を備え、
   該ループフィルタ部からの出力により前記再生チャネルクロックを制御する光ディスク装置であって、
   前記光ディスクの記録案内溝からウォブル信号を抽出し、該ウォブル信号に同期し周波数が１／ｎとなる１／ｎウォブルクロックを出力するウォブル信号処理部と、
   前記再生チャネルクロックの１／ｎクロックを、前記１／ｎウォブルクロックに周波数同期させるワイドキャプチャと、を備え、
   前記ループフィルタ部は、前記位相比較部からの位相誤差出力だけでなく、前記ワイドキャプチャの周波数誤差出力を積分し平滑化して出力し、前記再生チャネルクロックを制御することを特徴とする光ディスク装置。
3. 請求項２記載の光ディスク装置において、
   前記シリアルパラレル変換部が変換するパラレル再生信号の系統数ｎと、前記１／ｎクロック生成部が生成する１／ｎクロックのｎ値を選択する１／ｎクロック選択部を備え、
   前記１／ｎクロック選択部は、前記ウォブル信号処理部の出力する１／ｎウォブルクロックのｎ値を選択することを特徴とする光ディスク装置。
4. 光ディスクから信号を再生する光ディスク装置において、
   光ディスクから再生した信号を再生チャネルクロックに基づいて標本化するアナログデジタル変換部と、
   前記再生チャネルクロックの１／ｎクロックを生成する１／ｎクロック生成部と、
   前記１／ｎクロックで動作し、前記アナログデジタル変換部により標本化された再生信号のオフセットを補正するオフセット補正部と、
   前記アナログデジタル変換部によって標本化された再生信号を、ｎ（ｎは２以上の整数）系統のパラレル再生信号に変換するシリアルパラレル変換部と、
   前記１／ｎクロックで動作し、前記シリアルパラレル変換部により得られたパラレル再生信号と前記再生チャネルクロックの位相を比較する位相比較部と、
   前記１／ｎクロックで動作し、前記位相比較部からの位相誤差出力を積分し平滑化するループフィルタ部と、を備え、
   該ループフィルタ部からの出力により前記再生チャネルクロックを制御する光ディスク装置であって、
   前記位相比較部は、前記アナログデジタル変換部によって標本化された（ｎ＋１）個の再生信号に対して、隣接する再生信号の位相誤差を出力するｎ系統の位相比較手段を有し、
   前記オフセット補正部は、前記アナログデジタル変換部によって標本化されたｎ個の再生信号に対して、ｎ系統のオフセット補正手段を有することを特徴とする光ディスク装置。
5. 請求項４記載の光ディスク装置において、
   前記シリアルパラレル変換部が変換するパラレル再生信号の系統数ｎと、前記１／ｎクロック生成部が生成する１／ｎクロックのｎ値を選択する１／ｎクロック選択部を備え、
   前記１／ｎクロック選択部により、パラレル再生信号の系統数ｎが選択可能であって、さらに系統数ｉ（ｉはｎより小さい整数）を選択した場合、
   前記位相比較部のｎ系統の位相比較手段のうち、（ｎ−ｉ）系統の出力を０に固定し、
   前記オフセット補正部のｎ系統のオフセット補正手段のうち、（ｎ−ｉ）系統の出力を０に固定すること、
   を特徴とする光ディスク装置。

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