JP4495332B2

JP4495332B2 - Driver control signal generation circuit / IC test equipment

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Publication number: JP4495332B2
Application number: JP2000344833A
Authority: JP
Inventors: 茂牧島; 昌克須田; 宏幸梅木; 直良渡辺
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2000-02-03
Filing date: 2000-11-13
Publication date: 2010-07-07
Anticipated expiration: 2020-11-13
Also published as: JP2001289920A

Description

【０００１】
【発明の属する技術分野】
この発明は例えば半導体集積回路素子（以下ＩＣと称す）を試験するＩＣ試験装置に関し、特に被試験デバイスに試験パタ−ン信号を印加するドライバを高速動作させ、被試験デバイスを高速試験することを目的とするものである。
【０００２】
【従来の技術】
図８にＩＣ試験装置の概略の構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１と、パタ−ン発生器１２、タイミング発生器１３、波形フォ−マッタ１４、論理比較器１５、ドライバ１６、比較基準電圧源２２、デバイス電源２３、ドライバ制御信号生成回路２４等により構成される。
主制御器１１は一般にコンピュ−タシステムによって構成され、利用者が作成した試験プログラムに従って主にパタ−ン発生器１２とタイミング発生器１３を制御し、パタ−ン発生器１２から試験パタ−ンデ−タを発生させ、この試験パタ−ンデ−タを波形フォ−マッタ１４で実波形を持つ試験パタ−ン信号に変換し、この試験パタ−ン信号を論理振幅基準電圧源２１で設定した振幅値を持った波形に増幅するドライバ１６を通じて被試験デバイス１９に印加し記憶させる。
【０００３】
被試験デバイス１９から読み出した応答信号はアナログ比較器１７で比較基準電圧源２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１５でパタ−ン発生器１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不一致があるものと判定し、不良発生毎に不良解析メモリ１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００４】
被試験デバイス１９の端子が入力兼出力ピン（Ｉ／０ピン）であった場合、ドライバ１６の出力端子と、アナログ比較器１７の入力端子とが共通接続され、ドライバ１６が被試験デバイス１９に試験パタ−ン信号を供給した後、被試験デバイス１９が応答信号を出力するタイミングではドライバ１６は出力インピ−ダンスを高インピ−ダンスに制御し、被試験デバイス１９の負荷を軽減させて被試験デバイス１９の応答信号の波形品質の劣化を阻止し、アナログ比較器１７に可及的に波形品質の高い応答信号を入力させるようにしている。
【０００５】
このために従来より、ドライバ制御信号生成回路２４が設けられ、このドライバ制御信号生成回路２４に波形フォ−マッタ１４から波形発生制御信号が入力され、またタイミング発生器１３からタイミングの基準となるクロックを入力し、波形発生制御信号とタイミング信号により、ドライバ制御信号を生成している。
図９に従来のドライバ制御信号生成回路２４の構成を示す。この例では２個のアンドゲ−トＧ１、Ｇ２と１個のＳＲフリップフロップＳＲ−ＦＦとによってドライバ制御信号生成回路２４を構成した場合を示す。２個のアンドゲ−トＧ１とＧ２の各一方の入力端子にはタイミング発生器１３Ａと１３Ｂからドライバ制御信号ＤＲＥの立上りのタイミングと立下りのタイミングを規定するタイミングクロックＬＣＫとＴＣＫが入力される。
【０００６】
２個のアンドゲ−トＧ１とＧ２の各他方の入力端子には波形フォ−マッタ１４から波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔが入力される。これらは波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔが「１」論理のときアンドゲ−トＧ１又はＧ２が開の状態に制御され、この開の状態でタイミングクロックＬＣＫ又はＴＣＫが印加されることにより、ＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓ又はリセット入力端子Ｒにセットパルス又はリセットパルスが印加されてドライバ制御信号ＤＲＥが生成される。
【０００７】
波形フォ−マッタ１４は波形発生制御デ−タを記憶した波形メモリ１４Ａと、パタ−ン発生器１２から与えられるパタ−ンデ−タＤＲＥ１，ＤＲＥ２を選択するマルチプレクサＭＵＸと、波形モ−ドを設定するレジスタＲＧとによって構成される。
つまり、レジスタＲＧに設定するモ−ドの設定に応じて波形メモリ１４Ａから読み出される波形モ−ドが切替えられ、ドライバ制御信号ＤＲＥをＲＺ波形（ＲｅｔｒｕｎｔｏＺｅｒｏ）で発生させるか、又はＮＲＺ波形（ＮｏｎＲｅｔｒｕｎｔｏＺｅｒｏ）で発生させるかを選択できる構成とされている。
【０００８】
マルチプレクサＭＵＸはレジスタＲＧに設定されるセレクト信号ＳＥＬに従ってパタ−ン発生器１２から与えられるパタ−ンデ−タＤＲＥ１かＤＲＥ２の何れかを選択し、このパタ−ンデ−タＤＲＥ１かＤＲＥ２の何れかを波形メモリ１４Ａのアドレス入力端子に印加し、パタ−ンデ−タＤＲＥ１又はＤＲＥ２の各論理値に応じて波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔが読み出される。
図１０にパタ−ンデ−タＤＲＥ１かＤＲＥ２の何れかによって読み出される波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔの一例を示す。パタ−ンデ−タＤＲＥ１とＤＲＥ２はセレクト信号ＳＥＬによって何れか一方が選択されて波形メモリ１４Ａに印加される。つまり、セレクト信号ＳＥＬが「０」論理の場合はパタ−ンデ−タＤＲＥ１が選択されて波形メモリ１４Ａに印加される。またセレクト信号ＳＥＬが「１」論理の場合はパタ−ンデ−タＤＲＥ２が選択されて波形メモリ１４Ａに印加される。
【０００９】
ＲＺ波形モ−ドではパタ−ンデ−タＤＲＥ１が例えば０、１、０、１と変化すると、波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔは図１０に示すようにＤＲＥ−Ｌは０、１、０、１と変化し、ＤＲＥ−Ｔも０、１、０、１と変化する。これらの波形発生制御信号ＤＲＥ−ＴとＤＲＥ−Ｔがドライバ制御信号生成回路２４に印加されることによりドライバ１６のモ−ド切替端子には図１１Ｈに示すＲＺ波形が印加される。
つまり、図１１Ａはパタ−ンデ−タＤＲＥ１を示す。図１１ＢとＣはタイミング発生器１３Ａと１３Ｂから出力されるタイミングクロックＬＣＫとＴＣＫを示す。これらタイミングクロックＬＣＫとＴＣＫの発生タイミングｔ１とｔ２がタイミング発生器１３Ａと１３Ｂで設定され、テストサイクルＴの時間の範囲内でどのタイミングでドライバ制御信号ＤＲＥを立上げるか、また立下げるかを規定する。
【００１０】
ＲＺ波形モ−ドではパタ−ンデ−タＤＲＥ１が「０」論理のとき、波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔは共に「０」論理が出力され、パタ−ンデ−タＤＲＥ１が「１」論理のとき、波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔは共に「１」論理となるから（図１１ＤとＥ参照）パタ−ンデ−タＤＲＥ１が「１」論理のテストサイクルのときだけＳ−ＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓとリセット入力端子Ｒにアンドゲ−トＧ１とＧ２を通じてタイミングクロックＬＣＫとＴＣＫが印加され、Ｓ−ＲフリップフロップＳＲ−ＦＦは図１１Ｈに示すＲＺ波形のドライバ制御信号ＤＲＥを生成し、このドライバ制御信号ＤＲＥをドライバ１６のモ−ド切替端子に印加する。従って、このパタ−ンデ−タＤＲＥ１を用いたＲＺ波形モ−ドでは１テストサイクルおきにドライバ１６はハイインピ−ダンスモ−ドと、出力モ−ドとを繰返す。
【００１１】
図１２はパタ−ンデ−タとしてＤＲＥ２を用いた場合を示す。（図１０の下段参照）このパタ−ンデ−タＤＲＥ２を用いた場合にはドライバ制御信号ＤＲＥは図１２Ｈに示すように２テストサイクルずつハイインピ−ダンスモ−ドと出力モ−ドを繰返す。
図１３はＮＲＺ波形モ−ドの場合を示す。ＮＲＺ波形モ−ドでは図１０に示すように、波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔはパタ−ンデ−タＤＲＥ１が「０」のとき、ＤＲＥ−Ｌは「０」論理、ＤＲＥ−Ｔは「１」論理となり、パタ−ンデ−タＤＲＥ１が「１」のとき、ＤＲＥ−Ｌは「１」論理、ＤＲＥ−Ｔは「０」論理となる（図１３ＤとＥ参照）から、波形発生制御信号ＤＲＥ−Ｌが「１」論理のとき、ＳＲフリップフロップＳＲ−ＦＦのセット入力端子ＳにタイミングクロックＬＣＫが印加され、波形発生制御信号ＤＲＥ−Ｔが「１」論理のとき、ＳＲフリップＳＲ−ＦＦのリセット入力端子ＲにタイミングクロックＴＣＫが印加される。
【００１２】
従って、ＳＲフリップフロップＳＲ−ＦＦは図１３Ｈに示すＮＲＺ波形モ−ド（１テストサイクルの期間で０に戻らない）のドライバ制御信号ＤＲＥを生成する。
図１４はパタ−ンデ−タＤＲＥ２を用いた場合のＮＲＺ波形モ−ドの場合を示す。この場合にはドライバ１６は２テストサイクルに渡ってハイインピ−ダンスモ−ドと、出力モ−ドに維持され、それが繰返される。
以上説明したドライバ制御信号生成回路２４は簡素な構成のドライバ制御回路の例を示す。この簡素な構成のドライバ制御回路２４は構成が簡素であることから一部の機能が省略されている。
【００１３】
つまり、図１１乃至図１４に示したように、図９に示したドライバ制御信号生成回路２４はＲＺ波形モ−ドとＮＲＺ波形モ−ドのドライバ制御信号しか生成することができない。
最近の高速メモリ例えば（ＤｏｕｂｌｅＤａｔａＲａｔｅ方式）のメモリを試験するにはＩＯの切替を１テストサイクルの期間内で実現する必要がある。このためにはドライバ制御信号としてはＤＮＲＺ波形モ−ドの波形を生成しなければならない。
【００１４】
ＤＮＲＺ波形モ−ドのドライバ制御信号を発生させることができるドライバ制御信号生成回路は従来から存在する。図１５にその一例を示す。ＤＮＲＺ波形モ−ドのドライバ制御信号生成するために、図９に示したタイミング発生器の数をＮ個とすれば図１５ではタイミング発生器を１３Ａ、１３Ｂ、１３Ｃ、１３Ｄの２Ｎ個とし、各タイミングクロックＬＣＫ１、ＬＣＫ３とＴＣＫ１、ＴＣＫ３をそれぞれ２Ｎ個のアンドゲ−トＧ１〜Ｇ４の各一方の入力端子に供給する。
アンドゲ−トＧ１〜Ｇ４の各他方の入力端子には波形フォ−マッタ１４から波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３をそれぞれ供給する。
【００１５】
波形フォ−マッタ１４から出力される波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３の一例を図１６に示す。この図１６に示すように、ＲＺ波形モ−ド及びＮＲＺ波形モ−ドではアンドゲ−トＧ２とＧ３に与える波形発生制御信号ＤＲＥ−Ｌ３と、ＤＲＥ−Ｔ１は全て「０」論理とされ、アンドゲ−トＧ２とＧ３は全く使用されない。つまり図９に示した簡素な構成のドライバ制御信号生成回路２４と同等の動作を行う。
一方、高速試験を行う場合に用いるＤＮＲＺ波形モ−ドでは波形発生制御信号ＤＲＥ−Ｌ３とＤＲＥ−Ｔ１は、パタ−ンデ−タＤＲＥ１とＤＲＥ２が共に「０」論理の状態と、ＤＲＥ１が「０」でＤＲＥ２が「１」のときＤＲＥ−Ｌ３は「１」論理となる。また波形発生制御信号ＤＲＥ−Ｔ１はＤＲＥ１が「０」でＤＲＥ２が「１」のとき「１」論理を出力し、またＤＲＥ１とＤＲＥ２が共に「１」論理のとき「１」となる。
【００１６】
このように、波形発生制御信号ＤＲＥ−Ｌ３とＤＲＥ−Ｔ１が「１」論理の状態を採ることにより、アンドゲ−トＧ１とＧ４が出力するタイミングクロックＬＣＫ１とＴＣＫ３に加えてタイミングクロックＬＣＫ２とＴＣＫ１がＳＲフリップフロップＳＲ−ＦＦに出力されるためＤＮＲＺ波形モ−ドのドライバ制御信号を生成することができる。
図１７乃至図１８に高機能型のドライバ制御信号生成回路２４の動作の様子を示す。図１７はＲＺ波形モ−ドの動作状態を示す。この図１７乃至図１９に示す例ではパタ−ンデ−タＤＲＥ１とＤＲＥ２を１、０、１、０、１…と０、１、０、１、０…に設定した場合を示す。
【００１７】
図１８はＮＲＺ波形モ−ド、図１９にＤＮＲＺ波形モ−ドのドライバ制御信号ＤＲＥを生成する状態を示す。
ＤＮＲＺ波形モ−ドでは上述したように４個のアンドゲ−トＧ１〜Ｇ４が開閉動作し、各２個のアンドゲ−トＧ１とＧ３のアンド出力とＧ２とＧ４のアンド出力をそれぞれオアゲ−トＯＲ１とＯＲ２でオアゲ−トしてＳＲフリップフロップＳＲ−ＦＦにタイミングクロックＬＣＫ１、ＬＣＫ３とＴＣＫ１、ＴＣＫ３をそれぞれ供給する構造をとるから、アンドゲ−トＧ２とＧ３が存在しない場合と比較してＳＲフリップフロップＳＲ−ＦＦに印加するタイミングクロックの系統数Ｎを倍化することができ、この点でドライバ制御信号ＤＲＥを高速に切替制御できることになる。
【００１８】
【発明が解決しようとする課題】
上述したように、高速試験を可能とした高機能型のドライバ制御信号生成回路２４は４個のタイミング発生器を必要とし、また更に細かい部分を説明すればパタ−ンデ−タＤＲＥ１とＤＲＥ２を各ピン毎（ドライバ毎と同じ）に用意されている。このために試験装置の規模が大きい、高価な試験装置になってしまう欠点がある。
従って従来はコストを選ばずに高機能を要求する半導体メモリの開発用の試験装置等として用いられている。
【００１９】
この発明の目的はコストを掛けずに高機能型のドライバ制御信号生成回路と同等の動作を実現することができる簡易型の高機能ドライバ制御信号発生回路を提案するものである。
【００２０】
【課題を解決するための手段】
この発明の請求項１では、Ｎ個のタイミング発生器が出力する互いに位相差を持つＮ系統のタイミングクロックがＮ個のゲ−トの一方の入力端子に印加され、このＮ個のゲ−トが波形フォ−マッタから出力されるＮ系統の波形発生制御信号により開閉制御されて、ゲ−トの出力側に選択的に取り出したタイミングクロックによりＳＲフリップフロップをセット及びリセットして各種の波形モ−ドのドライバ制御信号を生成し、このドライバ制御信号によってドライバをハイインピ−ダンスモ−ドと出力モ−ドに切替制御するドライバ制御信号生成回路において、
Ｎ個のタイミング発生器の出力を２分岐することにより２・Ｎ系統のタイミングクロックを得ると共に、この２・Ｎ系統のタイミングクロックを２・Ｎ個のゲ−トの一方の入力端子に印加し、この２・Ｎ個のゲ−トを波形フォ−マッタから出力する２・Ｎ系統の波形発生制御信号により開閉制御する構成としたドライバ制御信号生成回路を提案する。
【００２１】
この発明の請求項２では、ＩＣ試験装置の動作順序を規定するクロックの立上り及び立下りのそれぞれのタイミングにおいてパルスを生成する一対のパルス化回路と、
この一対のパルス化回路から得られるパルス列の論理和をセット入力端子とリセット入力端子に供給してドライバを出力モ−ドとハイインピ−ダンスモ−ドに制御するドライバ制御信号を生成するＳＲフリップフロップと、
によって構成したドライバ制御信号生成回路を提案する。
【００２２】
この発明の請求項３では、被試験デバイスにドライバを通じて試験パタ−ン信号を印加し、被試験デバイスの応答信号を期待値と比較し、その比較結果に応じて被試験デバイスの良否を判定するＩＣ試験装置において、
ドライバの制御入力端子に請求項１又は２に記載したドライバ制御信号生成回路の何れか一方からドライバ制御信号を印加する構成としたＩＣ試験装置を提案する。
【００２３】
【作用】
この発明の請求項１で提案するドライバ制御信号生成回路によれば、少ない数のタイミング発生器によって多系統のタイミングクロックを生成し、この多系統のタイミングクロックを２・Ｎ個のゲ−トのよって選択的に取り出し、この取り出したタイミングクロックによりＳＲフリップフロップをセット及びリセットして各種の波形モ−ドのドライバ制御信号を生成するから、安価なコストで高機能型ドライバ制御信号生成回路と同等の機能を持つドライバ制御信号生成回路を構成することができる。
【００２４】
また、この発明の請求項２で提案するドライバ制御信号生成回路によれば単一の波形モ−ドしか発生させることはできない不都合があるものの、極めて簡素に高速試験を実施することができるドライバ制御信号生成回路を得ることができる。従って、単一の動作モ−ドでのみ被試験ＩＣを試験する場合に適用することにより低コストのＩＣ試験装置を提供することができる利点が得られる。
更に、この発明の請求項３で提案するＩＣ試験装置によれば請求項１又は請求項２の何れのドライバ制御信号生成回路を用いるにしても、全体として廉価なＩＣ試験装置を提供することができる利点が得られる。
【００２５】
【発明の実施の形態】
図１にこの発明の請求項１で提案するドライバ制御信号生成回路の実施例を示す。図９及び図１５と対応する部分には同一符号を付して示す。
この発明の特徴とする構成はＮ個のタイミング発生器の出力を２分岐することによって２・Ｎ系統のタイミングクロックを生成し、この２・Ｎ系統のタイミングクロックを波形フォ−マッタ１４から読み出される２・Ｎ系統の波形発生制御信号によって開閉制御されるゲ−トによって選択的に取り出し、この選択的に取り出したタイミングクロックをＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓとリセット入力端子Ｒに印加する構成とした点である。
【００２６】
つまり、この実施例では２台のタイミングクロック１３Ａ、１３Ｂの出力を２分岐して２×２＝４系統のタイミングクロックを生成する構成とした実施例を示す。タイミング発生器１３Ａから出力されるタイミングクロックＬＣＫは２分岐されてゲ−トＧ１とＧ２の各一方の入力端子に入力される。タイミング発生器１３Ｂから出力されるタイミングクロックＴＣＫも２分岐されてゲ−トＧ３とＧ４の各一方の入力端子に入力される。
ゲ−トＧ１の他方の入力端子には波形フォ−マッタ１４を構成する波形メモリ１４Ａから読み出される波形発生制御信号ＤＲＥ−Ｌ１を印加する。ゲ−トＧ２の他方の入力端子には波形メモリ１４Ａから読み出される波形発生制御信号ＤＲＥ−Ｌ３を印加する。ゲ−トＧ３の他方の入力端子には波形メモリ１４Ａから読み出される波形発生制御信号ＤＲＥ−Ｔ１を印加する。ゲ−トＧ４の他方の入力端子には波形メモリ１４Ａから読み出される波形発生制御信号ＤＲＥ−Ｔ３を印加する。
【００２７】
ゲ−トＧ１とＧ３から出力されるタイミングクロックはオアゲ−トＯＲ１を通じてＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓに印加する。ゲ−トＧ２とＧ４で選択して取り出したタイミングクロックはオアゲ−トＯＲ２を通じてＳＲフリップフロップＳＲ−ＦＦのリセット入力端子Ｒに印加する。
図２に波形メモリ１４Ａに記憶されている波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３の様子を示す。波形メモリ１４ＡはレジスタＲＧに設定されるモ−ド切替信号ＭＳによって読み出しの対象となる記憶領域が選択され、ＲＺ波形モ−ドと、ＮＲＺ波形モ−ドと、ＤＮＲＺ波形モ−ドの各波形モ−ドで用いる波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３の各論理値が読み出される。
【００２８】
ここで、ＲＺ波形モ−ド及びＮＲＺ波形モ−ドは例えば図１１及び図１３に示したと同様の動作によりＲＺ波形のドライバ制御信号及びＮＲＺ波形モ−ドのドライバ制御信号ＤＲＥを生成する。尚、レジスタＲＧに設定するセレクト信号ＳＥＬが「０」論理のとき図２に示す表の上段を読み出し対象とし、このときパタ−ンデ−タはＤＲＥ１の論理に従って読み出しが行われる。またセレクト信号ＳＥＬが「１」論理のとき図２に示す表の下段が読み出し領域とされる。
ＤＮＲＺ波形モ−ドではセレクト信号ＳＥＬに関係なく、パタ−ンデ−タＤＲＥ１とＤＲＥ２が波形メモリ１４Ａに与えられ、これらのパタ−ンデ−タＤＲＥ１とＤＲＥ２の２ビットの信号によってＤＮＲＺ波形モ−ドの記憶が読み出される。
【００２９】
ＲＺ波形モ−ド及びＮＲＺ波形モ−ドは図１１及び図１３に示したと同様の動作によりＲＺ波形モ−ド及びＮＲＺ波形モ−ドのドライバ制御信号ＤＲＥが生成される。これに対し、ＤＮＲＺ波形モ−ドではパタ−ンデ−タＤＲＥ１とＤＲＥ２の双方の論理値によりＤＮＲＺ波形モ−ドの記憶領域から波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３の各論理値が読み出される。
図３にＤＮＲＺ波形モ−ドの動作例を示す。図３Ａはパタ−ンデ−タＤＲＥ１とＤＲＥ２の設定例を示す。図３Ｂは図３Ａに示したパタ−ンデ−タＤＲＥ１とＤＲＥ２の設定例で得られる波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３の各論理波形を示す。図３Ｃはタイミング発生器１３Ａと１３Ｂから出力されるタイミングクロックの例を示す。
【００３０】
図３Ｄはゲ−トＧ１、Ｇ２、Ｇ３、Ｇ４で選択的に取り出されたタイミングクロック、図３ＥはＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓとリセット入力端子Ｒに供給されるタイミングクロックを示す。図３ＦはＳＲフリップフロップＳＲ−ＦＦから生成されるドライバ制御信号ＤＲＥの波形を示す。この図３Ｆに示すドライバ制御信号ＤＲＥはテストサイクルの周期内で「１」と「０」を繰返すことが可能であり、ドライバ１６の動作モ−ドを高速で切替制御することができることになる。
【００３１】
図４はこの発明の請求項２で提案するドライバ制御信号生成回路の構成を示す。この図４に示すドライバ制御信号生成回路は生成可能な波形モ−ドが単一のＤＮＲＺ波形モ−ドのみである。このＤＮＲＺ波形モ−ドでのみ試験を行うＩＣ試験装置として利用する場合には、構成が簡素であるために低コストで製造できる利点が得られる。
この発明の請求項２で提案するドライバ制御信号生成回路２４はクロックＣＬＫの立ち上がりのタイミングでパルスを発生する第１パルス化回路２４Ａと、クロックＣＬＫの立下りのタイミングでパルスを発生する第２パルス化回路２４Ｂを設け、これら第１パルス化回路２４Ａと第２パルス化回路２４Ｂで発生したパルスをオアゲ−トＯＲ１とＯＲ２で論理和し、この論理和したパルス列ＰＥをゲ−トＧ１とＧ２でドライバ制御信号ＤＲＥＯＮ／ＯＦＦの論理状態に応じて断続制御し、ドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦがＨ論理の期間は論理和したパルス列ＰＥをＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓに入力し、ドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦがＬ論理の期間では論理和したパルス列ＰＥをＳＲフリップフロップＳＲ−ＦＦのリセット端子Ｒに入力する。
【００３２】
この様子を図５に示す。図５ＡはクロックＣＬＫを図５Ｂはドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦを示す。第１パルス化回路２４Ａは図５Ｃに示すようにクロックＣＬＫの立上りのタイミングでパルスＰＣを出力し、第２パルス化回路２４Ｂは図５Ｄに示すようにクロックＣＬＫの立下りのタイミングでパルスＰＤを出力する。
これらのパルスはオアゲ−トＯＲ１とＯＲ２で論理和がとられ、図５Ｅに示すパルス列ＰＥを得る。論理和されたパルス列ＰＥはゲ−トＧ１とＧ２に供給される。ゲ−トＧ１はドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦがＨ論理のとき開に制御され、ゲ−トＧ１から図５Ｆに示すパルス列ＰＥ−１を出力し、このパルス列ＰＥ−１をＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓに入力する。
【００３３】
ゲ−トＧ２はドライバ制御信号ＤＲＥＯＮ／ＯＦＦがＬ理論のときに開に制御され、ゲ−トＧ２から図２Ｇに示すパルス列ＰＥ−２を出力し、このパルス列ＰＥ−２をＳＲフリップフロップＳＲ−ＦＦのリセット端子Ｒに入力する。ＳＲフリップフロップＳＲ−ＦＦのデ−タ入力端子ＤにはＨ論理に対応する直流電圧ＶＨを印加する。
このように構成することにより、ＳＲフリップフロップＳＲ−ＦＦはドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦがＨ論理に立上った直後にクロックＣＬＫが立上っても立下ってもゲ−トＧ１から必ずセット端子Ｓにパルス列ＰＥ−１（図５Ｆ）が供給され、デ−タ入力端子Ｄに供給されている電圧ＶＨを読み込んでドライバ制御信号ＤＲＥ（図５Ｈ）はＨ論理に立上る。
【００３４】
ドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦがＬ論理に立下るとゲ−トＧ２が開かれるから、その直後にクロックＣＬＫが立上るか立下るか何れでもＳＲフリップフロップＳＲ−ＦＦのリセット端子Ｒにはパルス列ＰＥ−２（図５Ｇ）が入力され、ＳＲフリップフロップＳＲ−ＦＦはリセットされドライバ制御信号ＤＲＥはＬ論理に立ち下る。
このように、この実施例によればクロックＣＬＫの立上りのタイミングでも立下りのタイミングでも何れのタイミングでもＳＲフリップフロップＳＲ−ＦＦをセットし、リセットすることができるから、ドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦのタイミングからクロックＣＬＫの半周期以上に大きく遅れることのないドライバ制御信号ＤＲＥを得ることができる。
【００３５】
然もこの実施例ではクロックＣＬＫの立上り及び立下り双方のタイミングにおいてＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓとリセット入力端子Ｒにパルスを与えたから、クロックＣＬＫの１周期の間でもＳＲフリップフロップＳＲ−ＦＦをセットし、リセットさせることができる。この結果、図６Ｂに示すように高速動作させるためにドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦの１周期ＴをクロックＣＬＫの１周期に近づけたとしても、ＳＲフリップフロップＳＲ−ＦＦにＨクロックＣＬＫの立ち上がりと立下りの何れのタイミングでもセット及びリセットすることができる。従って、図６に示す例ではクロックＣＬＫの半周期毎にドライバ１６を出力モ−ドと高インピ−ダンスモ−ドに切替えることができる。よってクロックＣＬＫの２倍の速度で動作するデバイスでも試験することができる利点が得られる。
【００３６】
図７に第１パルス化回路２４Ａの実施例を示す。この第１パルス化回路２４ＡはクロックＣＬＫの立ち上がりのタイミングでパルスを発生するように構成される。このため、この図７に示す例では第１パルス化回路２４Ａをアンドゲ−トＡＮＤと、インバ−タＩＮＶとによって構成した場合を示す。アンドゲ−トＡＮＤの一方の入力端子にクロックＤＬＫを直接供給し、アンドゲ−トＡＮＤの他方の入力端子にインバ−タＩＮＶを通じて極性反転させたクロックＣＬＫ／を入力する。
【００３７】
このように構成することによりアンドゲ−トＡＮＤの入力端子には直接与えられたクロックＣＬＫに対してインバ−タＩＮＶでわずかに遅延されて極性反転されたクロックＣＬＫ／が与えられるから、アンドゲ−トＡＮＤはインバ−タＩＮＶの遅延時間τに相当するパルス幅を持つパルスＰＥを出力する。
【００３８】
【発明の効果】
以上説明したように、この発明によれば高速で切替わるドライバ制御信号を生成することができるから、例えばＤｏｕｂｌｅＤａｔａＲａｔｅ方式で動作するメモリを試験することができる利点が得られる。特に請求項１で提案したドライバ制御信号生成回路によればＲＺ波形モ−ド、ＮＲＺ波形モ−ドに加えて高速動作が可能なＤＮＲＺ波形モ−ドの各種の波形モ−ドのドライバ制御信号を生成できる機能を持ちながら、２台のタイミング発生器１３Ａと１３Ｂで足りる構成としたから、コストの上昇を抑えながら高機能のＩＣ試験装置を構成することができる利点が得られる。
【００３９】
また、この発明の請求項２で提案したドライバ制御信号生成回路によれば発生可能な波形モ−ドは高速動作を行うＤＮＲＺ波形モ−ドのみであるが、単一機能に絞り込んだＩＣ試験装置を提供する場合に適用すれば、構成が簡素であることから廉価なＩＣ試験装置を提供できる利点が得られる。
【図面の簡単な説明】
【図１】この発明の請求項１で提案するドライバ制御信号生成回路の一実施例を説明するためのブロック図。
【図２】図１の動作を説明するための図。
【図３】図１の動作を説明するためのタイミングチャ−ト。
【図４】この発明の請求項２で提案するドライバ制御信号生成回路の一実施例を説明するためのブロック図。
【図５】図４の動作を説明するためのタイミングチャ−ト。
【図６】図５と同様のタイミングチャ−ト。
【図７】図４に使用したパルス化回路の一実施例を説明するためのブロック図。
【図８】ＩＣ試験装置の概要を説明するためのブロック図。
【図９】従来のドライバ制御信号生成回路を説明するためのブロック図。
【図１０】図９の動作を説明するための図。
【図１１】図９に示したドライバ制御信号生成回路でＲＺ波形モ−ドの波形を発生させる動作を説明するためのタイミングチャ−ト。
【図１２】図９に示した回路で他の波形モ−ドの発生動作を説明するためのタイミングチャ−ト。
【図１３】図９に示した回路でＮＲＺ波形モ−ドの波形を発生させる動作を説明するためのタイミングチャ−ト。
【図１４】図１３に示した波形発生モ−ドの更に他の例を説明するためのタイミングチャ−ト。
【図１５】従来のドライバ制御信号生成回路の他の例を説明するためのブロック図。
【図１６】図１５に示したドライバ制御信号生成回路の動作を説明するための図。
【図１７】図１５に示したドライバ制御信号生成回路により、ＲＺ波形モ−ドの波形を生成する動作を説明するためのタイミングチャ−ト。
【図１８】図１５に示したドライバ制御信号生成回路により、ＮＲＺ波形モ−ドの波形を生成する動作を説明するためのタイミングチャ−ト。
【図１９】図１５に示したドライバ制御信号生成回路により、高速のＤＮＲＺ波形モ−ドの波形を生成する動作を説明するためのタイミングチャ−ト。
【符号の説明】
１３、１３Ａ、１３Ｂタイミング発生器
１４波形フォ−マッタ
１４Ａ波形メモリ
１６ドライバ
１７電圧比較器
１９被試験デバイス
２４ドライバ制御信号生成回路
Ｇ１〜Ｇ４ゲ−ト
ＳＲ−ＦＦＳＲフリップフロップ
ＬＣＫ、ＴＣＫタイミングクロック[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an IC test apparatus for testing, for example, a semiconductor integrated circuit element (hereinafter referred to as an IC). In particular, the present invention relates to testing a device under test at high speed by operating a driver for applying a test pattern signal to the device under test. It is the purpose.
[0002]
[Prior art]
FIG. 8 shows a schematic configuration of the IC test apparatus. In the figure, TES indicates the entire IC test apparatus. The IC test apparatus TES includes a main controller 11, a pattern generator 12, a timing generator 13, a waveform formatter 14, a logic comparator 15, a driver 16, a comparison reference voltage source 22, a device power supply 23, and a driver control signal. The generation circuit 24 is configured.
The main controller 11 is generally constituted by a computer system, and mainly controls the pattern generator 12 and the timing generator 13 according to a test program created by the user. The pattern generator 12 controls the test pattern data. The test pattern data is converted into a test pattern signal having an actual waveform by the waveform formatter 14, and the test pattern signal is set by the logic amplitude reference voltage source 21. It is applied and stored in the device under test 19 through a driver 16 that amplifies the waveform having an amplitude value.
[0003]
The response signal read from the device under test 19 is compared with the reference voltage supplied from the comparison reference voltage source 22 by the analog comparator 17 and whether or not it has a predetermined logic level (H logic voltage, L logic voltage). The signal that has been determined to have a predetermined logic level is compared with the expected value output from the pattern generator 12 by the logic comparator 15, and if there is a mismatch with the expected value, the signal is read out. It is determined that there is a mismatch in the memory cell at the address, and a defective address is stored in the defect analysis memory 18 every time a defect occurs, and it is determined whether the defective cell can be repaired, for example, at the end of the test.
[0004]
When the terminal of the device under test 19 is an input / output pin (I / 0 pin), the output terminal of the driver 16 and the input terminal of the analog comparator 17 are connected in common, and the driver 16 is connected to the device under test 19. After supplying the test pattern signal, at the timing when the device under test 19 outputs a response signal, the driver 16 controls the output impedance to a high impedance, thereby reducing the load on the device under test 19 and testing the device under test. The deterioration of the waveform quality of the response signal of the device 19 is prevented, and the response signal having the highest waveform quality is input to the analog comparator 17 as much as possible.
[0005]
For this purpose, a driver control signal generation circuit 24 is conventionally provided. A waveform generation control signal is input from the waveform formatter 14 to the driver control signal generation circuit 24, and a clock which is a timing reference from the timing generator 13 is provided. And a driver control signal is generated based on the waveform generation control signal and the timing signal.
FIG. 9 shows a configuration of a conventional driver control signal generation circuit 24. In this example, the driver control signal generation circuit 24 is constituted by two AND gates G1 and G2 and one SR flip-flop SR-FF. Timing clocks LCK and TCK defining the rising timing and falling timing of the driver control signal DRE are input from the timing generators 13A and 13B to one input terminal of each of the two AND gates G1 and G2.
[0006]
Waveform generation control signals DRE-L and DRE-T are input from the waveform formatter 14 to the other input terminals of the two AND gates G1 and G2. When the waveform generation control signals DRE-L and DRE-T are “1” logic, the AND gate G1 or G2 is controlled to be in an open state, and the timing clock LCK or TCK is applied in this open state. The driver control signal DRE is generated by applying a set pulse or a reset pulse to the set input terminal S or the reset input terminal R of the SR flip-flop SR-FF.
[0007]
The waveform formatter 14 has a waveform memory 14A for storing waveform generation control data, a multiplexer MUX for selecting pattern data DRE1 and DRE2 given from the pattern generator 12, and a waveform mode. And a register RG to be set.
That is, the waveform mode read from the waveform memory 14A is switched in accordance with the setting of the mode set in the register RG, and the driver control signal DRE is generated as an RZ waveform (Rerun to Zero) or an NRZ waveform ( Non-Rerun to Zero) can be selected.
[0008]
The multiplexer MUX selects one of the pattern data DRE1 and DRE2 supplied from the pattern generator 12 in accordance with the select signal SEL set in the register RG, and selects either of the pattern data DRE1 or DRE2. Is applied to the address input terminal of the waveform memory 14A, and the waveform generation control signals DRE-L and DRE-T are read according to the logical values of the pattern data DRE1 or DRE2.
FIG. 10 shows an example of the waveform generation control signals DRE-L and DRE-T read by either the pattern data DRE1 or DRE2. Either one of the pattern data DRE1 and DRE2 is selected by the select signal SEL and applied to the waveform memory 14A. That is, when the select signal SEL is “0” logic, the pattern data DRE1 is selected and applied to the waveform memory 14A. When the select signal SEL is “1” logic, the pattern data DRE2 is selected and applied to the waveform memory 14A.
[0009]
In the RZ waveform mode, when the pattern data DRE1 changes to 0, 1, 0, 1, for example, the waveform generation control signals DRE-L and DRE-T are 0, as shown in FIG. It changes to 1, 0, 1 and DRE-T also changes to 0, 1, 0, 1. When these waveform generation control signals DRE-T and DRE-T are applied to the driver control signal generation circuit 24, the RZ waveform shown in FIG. 11H is applied to the mode switching terminal of the driver 16.
That is, FIG. 11A shows the pattern data DRE1. 11B and 11C show timing clocks LCK and TCK output from the timing generators 13A and 13B. The generation timings t1 and t2 of the timing clocks LCK and TCK are set by the timing generators 13A and 13B, and specify at what timing the driver control signal DRE is raised or lowered within the time range of the test cycle T. To do.
[0010]
In the RZ waveform mode, when the pattern data DRE1 is “0” logic, the waveform generation control signals DRE-L and DRE-T both output “0” logic, and the pattern data DRE1 is When the logic is “1”, the waveform generation control signals DRE-L and DRE-T are both “1” logic (see FIGS. 11D and 11E), and the pattern data DRE1 is “1” logic test cycle. Only when the timing clocks LCK and TCK are applied to the set input terminal S and the reset input terminal R of the SR flip-flop SR-FF through the AND gates G1 and G2, the SR flip-flop SR-FF is shown in FIG. 11H. A driver control signal DRE having an RZ waveform is generated, and this driver control signal DRE is applied to the mode switching terminal of the driver 16. Therefore, in the RZ waveform mode using the pattern data DRE1, the driver 16 repeats the high impedance mode and the output mode every other test cycle.
[0011]
FIG. 12 shows a case where DRE2 is used as the pattern data. When the pattern data DRE2 is used, the driver control signal DRE repeats the high impedance mode and the output mode every two test cycles as shown in FIG. 12H.
FIG. 13 shows the case of the NRZ waveform mode. In the NRZ waveform mode, as shown in FIG. 10, when the pattern data DRE1 is “0”, the waveform generation control signals DRE-L and DRE-T are “0” logic, DRE− T becomes “1” logic, and when the pattern data DRE1 is “1”, DRE-L becomes “1” logic and DRE-T becomes “0” logic (see FIGS. 13D and E). When the waveform generation control signal DRE-L is “1” logic, the timing clock LCK is applied to the set input terminal S of the SR flip-flop SR-FF, and when the waveform generation control signal DRE-T is “1” logic, SR The timing clock TCK is applied to the reset input terminal R of the flip SR-FF.
[0012]
Therefore, the SR flip-flop SR-FF generates the driver control signal DRE having the NRZ waveform mode (which does not return to 0 in the period of one test cycle) shown in FIG. 13H.
FIG. 14 shows the case of the NRZ waveform mode when the pattern data DRE2 is used. In this case, the driver 16 is maintained in the high impedance mode and the output mode for two test cycles, and this is repeated.
The driver control signal generation circuit 24 described above shows an example of a driver control circuit having a simple configuration. Since the driver control circuit 24 having a simple configuration has a simple configuration, some functions are omitted.
[0013]
That is, as shown in FIGS. 11 to 14, the driver control signal generation circuit 24 shown in FIG. 9 can generate only the driver control signals of the RZ waveform mode and the NRZ waveform mode.
In order to test a recent high-speed memory, for example, a (Double Data Rate system) memory, it is necessary to realize switching of IO within a period of one test cycle. For this purpose, a DNRZ waveform mode waveform must be generated as a driver control signal.
[0014]
Conventionally, there has been a driver control signal generation circuit capable of generating a driver control signal in the DNRZ waveform mode. An example is shown in FIG. In order to generate the driver control signal in the DNRZ waveform mode, if the number of timing generators shown in FIG. 9 is N, the number of timing generators in FIG. 15 is 2N of 13A, 13B, 13C, and 13D. Timing clocks LCK1 and LCK3 and TCK1 and TCK3 are supplied to one input terminal of each of 2N AND gates G1 to G4.
Waveform generation control signals DRE-L1, DRE-L3, DRE-T1, and DRE-T3 are supplied from the waveform formatter 14 to the other input terminals of the AND gates G1 to G4, respectively.
[0015]
An example of the waveform generation control signals DRE-L1, DRE-L3, DRE-T1, and DRE-T3 output from the waveform formatter 14 is shown in FIG. As shown in FIG. 16, in the RZ waveform mode and the NRZ waveform mode, the waveform generation control signals DRE-L3 and DRE-T1 given to the AND gates G2 and G3 are all set to "0" logic. -G2 and G3 are not used at all. That is, an operation equivalent to that of the driver control signal generation circuit 24 having a simple configuration shown in FIG. 9 is performed.
On the other hand, in the DNRZ waveform mode used for the high-speed test, the waveform generation control signals DRE-L3 and DRE-T1 are both in the state that the pattern data DRE1 and DRE2 are in the “0” logic state, and DRE1 is “ When DRE2 is “1” and DRE2 is “1”, DRE-L3 becomes “1” logic. The waveform generation control signal DRE-T1 outputs “1” logic when DRE1 is “0” and DRE2 is “1”, and becomes “1” when both DRE1 and DRE2 are “1” logic.
[0016]
In this way, when the waveform generation control signals DRE-L3 and DRE-T1 are in the logic “1” state, the timing clocks LCK2 and TCK1 are added to the timing clocks LCK1 and TCK3 output from the AND gates G1 and G4. Since it is output to the SR flip-flop SR-FF, a driver control signal in the DNRZ waveform mode can be generated.
17 to 18 show the operation of the high-function driver control signal generation circuit 24. FIG. FIG. 17 shows the operating state of the RZ waveform mode. The example shown in FIGS. 17 to 19 shows a case where the pattern data DRE1 and DRE2 are set to 1, 0, 1, 0, 1 and 0, 1, 0, 1, 0,.
[0017]
FIG. 18 shows a state in which the driver control signal DRE is generated in the NRZ waveform mode, and FIG. 19 shows the DNRZ waveform mode.
In the DNRZ waveform mode, the four AND gates G1 to G4 open and close as described above, and the AND outputs of the two AND gates G1 and G3 and the AND outputs of G2 and G4 are respectively OR gate OR1. And OR2, and the SR flip-flop SR-FF is supplied with timing clocks LCK1, LCK3, TCK1, and TCK3, respectively, so that the SR flip-flop is compared with the case where the AND gates G2 and G3 do not exist. The number N of timing clocks applied to the SR-FF can be doubled. In this respect, the driver control signal DRE can be switched at high speed.
[0018]
[Problems to be solved by the invention]
As described above, the high-function type driver control signal generation circuit 24 that enables high-speed testing requires four timing generators. To explain more detailed parts, the pattern data DRE1 and DRE2 are used. It is prepared for each pin (same as for each driver). For this reason, there exists a fault which will become an expensive test apparatus with a large scale of a test apparatus.
Therefore, it is conventionally used as a test apparatus for developing a semiconductor memory that requires high functionality regardless of cost.
[0019]
An object of the present invention is to propose a simple high-performance driver control signal generation circuit capable of realizing an operation equivalent to that of a high-performance driver control signal generation circuit without incurring costs.
[0020]
[Means for Solving the Problems]
According to the first aspect of the present invention, N timing clocks output from the N timing generators and having a phase difference from each other are applied to one input terminal of the N gates. Are controlled by N waveform generation control signals output from the waveform formatter, and the SR flip-flop is set and reset by a timing clock selectively taken out to the gate output side to set various waveform models. A driver control signal generation circuit for generating a driver control signal for a driver and switching the driver between a high impedance mode and an output mode according to the driver control signal;
By dividing the output of the N timing generators into two, 2 · N timing clocks are obtained, and this 2 · N timing clock is applied to one input terminal of the 2 · N gates. A driver control signal generation circuit is proposed in which the 2 · N gates are controlled to open and close by 2 · N system waveform generation control signals output from the waveform formatter.
[0021]
According to a second aspect of the present invention, a pair of pulsing circuits that generate a pulse at each timing of rising and falling of a clock that defines the operation sequence of the IC test apparatus;
An SR flip-flop for supplying a logical sum of pulse trains obtained from the pair of pulsing circuits to a set input terminal and a reset input terminal to generate a driver control signal for controlling the driver in an output mode and a high impedance mode; ,
A driver control signal generation circuit configured by the following is proposed.
[0022]
According to a third aspect of the present invention, a test pattern signal is applied to the device under test through a driver, the response signal of the device under test is compared with an expected value, and the quality of the device under test is determined according to the comparison result. In IC test equipment,
An IC test apparatus configured to apply a driver control signal from any one of the driver control signal generation circuits according to claim 1 to a control input terminal of the driver is proposed.
[0023]
[Action]
According to the driver control signal generation circuit proposed in claim 1 of the present invention, a multi-system timing clock is generated by a small number of timing generators, and the multi-system timing clock is supplied to 2 · N gates. Therefore, it is selectively extracted, and the SR flip-flop is set and reset by this extracted timing clock to generate driver control signals of various waveform modes, so it is equivalent to a high-functional driver control signal generation circuit at low cost A driver control signal generation circuit having the above functions can be configured.
[0024]
Further, according to the driver control signal generation circuit proposed in claim 2 of the present invention, there is a disadvantage that only a single waveform mode can be generated, but the driver control capable of performing a high-speed test very simply is possible. A signal generation circuit can be obtained. Therefore, it is possible to provide an advantage that a low-cost IC test apparatus can be provided by applying to a case where an IC under test is tested only in a single operation mode.
Furthermore, according to the IC test apparatus proposed in claim 3 of the present invention, it is possible to provide an inexpensive IC test apparatus as a whole even if the driver control signal generation circuit of claim 1 or 2 is used. Benefits that can be obtained.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows an embodiment of a driver control signal generation circuit proposed in claim 1 of the present invention. Portions corresponding to those in FIGS. 9 and 15 are denoted by the same reference numerals.
The configuration which is a feature of the present invention generates 2 · N system timing clocks by bifurcating the outputs of N timing generators, and the 2 · N system timing clocks are read from the waveform formatter 14. The gate is selectively extracted by a gate that is controlled to open and close by 2 · N system waveform generation control signals, and the selectively extracted timing clock is applied to the set input terminal S and the reset input terminal R of the SR flip-flop SR-FF. It is the point made into the structure to do.
[0026]
That is, this embodiment shows an embodiment in which the output of two timing clocks 13A and 13B is branched into two to generate 2 × 2 = 4 timing clocks. The timing clock LCK output from the timing generator 13A is branched into two and input to one input terminal of each of the gates G1 and G2. The timing clock TCK output from the timing generator 13B is also branched into two and input to one of the input terminals of the gates G3 and G4.
A waveform generation control signal DRE-L1 read from the waveform memory 14A constituting the waveform formatter 14 is applied to the other input terminal of the gate G1. A waveform generation control signal DRE-L3 read from the waveform memory 14A is applied to the other input terminal of the gate G2. A waveform generation control signal DRE-T1 read from the waveform memory 14A is applied to the other input terminal of the gate G3. A waveform generation control signal DRE-T3 read from the waveform memory 14A is applied to the other input terminal of the gate G4.
[0027]
Timing clocks output from the gates G1 and G3 are applied to the set input terminal S of the SR flip-flop SR-FF through the OR gate OR1. The timing clock selected and taken out by the gates G2 and G4 is applied to the reset input terminal R of the SR flip-flop SR-FF through the OR gate OR2.
FIG. 2 shows the state of the waveform generation control signals DRE-L1, DRE-L3, DRE-T1, and DRE-T3 stored in the waveform memory 14A. In the waveform memory 14A, a storage area to be read is selected by a mode switching signal MS set in the register RG, and each waveform of the RZ waveform mode, the NRZ waveform mode, and the DNRZ waveform mode is selected. The logical values of the waveform generation control signals DRE-L1, DRE-L3, DRE-T1, and DRE-T3 used in the mode are read out.
[0028]
Here, in the RZ waveform mode and the NRZ waveform mode, for example, the driver control signal having the RZ waveform and the driver control signal DRE having the NRZ waveform mode are generated by the same operation as shown in FIGS. When the select signal SEL set in the register RG is “0” logic, the upper part of the table shown in FIG. 2 is read, and at this time, the pattern data is read according to the logic of DRE1. When the select signal SEL is "1" logic, the lower part of the table shown in FIG.
In the DNRZ waveform mode, the pattern data DRE1 and DRE2 are given to the waveform memory 14A regardless of the select signal SEL, and the DNRZ waveform mode is generated by the 2-bit signal of these pattern data DRE1 and DRE2. The stored memory is read.
[0029]
In the RZ waveform mode and the NRZ waveform mode, the driver control signal DRE for the RZ waveform mode and the NRZ waveform mode is generated by the same operation as shown in FIGS. On the other hand, in the DNRZ waveform mode, the waveform generation control signals DRE-L1, DRE-L3, DRE-T1, DREZ from the storage area of the DNRZ waveform mode according to the logical values of the pattern data DRE1 and DRE2. Each logical value of DRE-T3 is read.
FIG. 3 shows an operation example of the DNRZ waveform mode. FIG. 3A shows a setting example of the pattern data DRE1 and DRE2. FIG. 3B shows respective logic waveforms of the waveform generation control signals DRE-L1, DRE-L3, DRE-T1, and DRE-T3 obtained in the setting example of the pattern data DRE1 and DRE2 shown in FIG. 3A. FIG. 3C shows an example of timing clocks output from the timing generators 13A and 13B.
[0030]
3D shows a timing clock selectively taken out by the gates G1, G2, G3 and G4, and FIG. 3E shows a timing clock supplied to the set input terminal S and the reset input terminal R of the SR flip-flop SR-FF. . FIG. 3F shows the waveform of the driver control signal DRE generated from the SR flip-flop SR-FF. The driver control signal DRE shown in FIG. 3F can repeat “1” and “0” within the cycle of the test cycle, and the operation mode of the driver 16 can be switched at high speed.
[0031]
FIG. 4 shows the configuration of a driver control signal generation circuit proposed in claim 2 of the present invention. The driver control signal generation circuit shown in FIG. 4 has only a single DNRZ waveform mode that can be generated. When used as an IC test apparatus for testing only in this DNRZ waveform mode, the configuration is simple, so that an advantage that it can be manufactured at a low cost is obtained.
The driver control signal generation circuit 24 proposed in claim 2 of the present invention includes a first pulse generating circuit 24A that generates a pulse at the rising timing of the clock CLK, and a second pulse that generates a pulse at the falling timing of the clock CLK. , And OR of the pulses generated by the first pulse circuit 24A and the second pulse circuit 24B is performed by OR gates OR1 and OR2, and this logical sum pulse train PE is formed by gates G1 and G2. Intermittent control is performed according to the logic state of the driver control signal DREON / OFF, and the pulse train PE that is logically summed is input to the set input terminal S of the SR flip-flop SR-FF during the period when the driver on / off control signal DREON / OFF is H logic. During the period when the driver on / off control signal DReon / OFF is L logic, The input to the reset terminal R of R flip-flop SR-FF.
[0032]
This is shown in FIG. 5A shows the clock CLK, and FIG. 5B shows the driver on / off control signal DReon / OFF. The first pulsing circuit 24A outputs a pulse PC at the rising timing of the clock CLK as shown in FIG. 5C, and the second pulsing circuit 24B outputs the pulse PD at the falling timing of the clock CLK as shown in FIG. 5D. Output.
These pulses are ORed with the OR gates OR1 and OR2 to obtain a pulse train PE shown in FIG. 5E. The ORed pulse train PE is supplied to the gates G1 and G2. The gate G1 is controlled to open when the driver on / off control signal DREON / OFF is H logic, and outputs the pulse train PE-1 shown in FIG. 5F from the gate G1, and this pulse train PE-1 is output to the SR flip-flop. Input to the set input terminal S of the SR-FF.
[0033]
The gate G2 is controlled to open when the driver control signal DREON / OFF is L theory, and the pulse train PE-2 shown in FIG. 2G is output from the gate G2, and this pulse train PE-2 is output to the SR flip-flop SR- Input to the reset terminal R of the FF. A DC voltage VH corresponding to H logic is applied to the data input terminal D of the SR flip-flop SR-FF.
With this configuration, the SR flip-flop SR-FF has the gate G1 regardless of whether the clock CLK rises or falls immediately after the driver on / off control signal DREON / OFF rises to H logic. Therefore, the pulse train PE-1 (FIG. 5F) is always supplied to the set terminal S, the voltage VH supplied to the data input terminal D is read, and the driver control signal DRE (FIG. 5H) rises to H logic.
[0034]
Since the gate G2 is opened when the driver on / off control signal DREON / OFF falls to L logic, the clock CLK rises or falls immediately after that at the reset terminal R of the SR flip-flop SR-FF. The pulse train PE-2 (FIG. 5G) is input, the SR flip-flop SR-FF is reset, and the driver control signal DRE falls to L logic.
As described above, according to this embodiment, the SR flip-flop SR-FF can be set and reset at any timing of the rising edge or the falling edge of the clock CLK. It is possible to obtain the driver control signal DRE that is not greatly delayed from the / OFF timing by more than a half cycle of the clock CLK.
[0035]
In this embodiment, however, pulses are applied to the set input terminal S and the reset input terminal R of the SR flip-flop SR-FF at both the rising and falling timings of the clock CLK. SR-FF can be set and reset. As a result, as shown in FIG. 6B, even if one cycle T of the driver on / off control signal DREON / OFF is brought close to one cycle of the clock CLK in order to operate at high speed, the SR flip-flop SR-FF receives the H clock CLK. It can be set and reset at any timing of rising and falling. Therefore, in the example shown in FIG. 6, the driver 16 can be switched between the output mode and the high impedance mode every half cycle of the clock CLK. Therefore, there is an advantage that even a device operating at twice the speed of the clock CLK can be tested.
[0036]
FIG. 7 shows an embodiment of the first pulsing circuit 24A. The first pulsing circuit 24A is configured to generate a pulse at the rising timing of the clock CLK. For this reason, the example shown in FIG. 7 shows a case where the first pulsing circuit 24A is constituted by an AND gate AND and an inverter INV. The clock DLK is directly supplied to one input terminal of the AND gate AND, and the clock CLK / whose polarity is inverted through the inverter INV is input to the other input terminal of the AND gate AND.
[0037]
With this configuration, the AND gate AND input terminal is supplied with the clock CLK / whose polarity is inverted by being slightly delayed by the inverter INV with respect to the directly applied clock CLK. The AND outputs a pulse PE having a pulse width corresponding to the delay time τ of the inverter INV.
[0038]
【The invention's effect】
As described above, according to the present invention, it is possible to generate a driver control signal that is switched at high speed, so that it is possible to obtain an advantage of testing a memory that operates, for example, in the Double Data Rate system. In particular, according to the driver control signal generation circuit proposed in claim 1, in addition to the RZ waveform mode and the NRZ waveform mode, the driver control signals for various waveform modes of the DNRZ waveform mode capable of high-speed operation. Since the two timing generators 13A and 13B suffice while having a function capable of generating a high-performance IC, there is an advantage that a high-function IC test apparatus can be configured while suppressing an increase in cost.
[0039]
According to the driver control signal generation circuit proposed in claim 2 of the present invention, the only waveform mode that can be generated is the DNRZ waveform mode that operates at high speed. If it is applied to the case of providing a low-cost IC test apparatus, an inexpensive IC test apparatus can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram for explaining an embodiment of a driver control signal generation circuit proposed in claim 1 of the present invention;
FIG. 2 is a diagram for explaining the operation of FIG. 1;
FIG. 3 is a timing chart for explaining the operation of FIG. 1;
FIG. 4 is a block diagram for explaining an embodiment of a driver control signal generation circuit proposed in claim 2 of the present invention;
FIG. 5 is a timing chart for explaining the operation of FIG. 4;
6 is a timing chart similar to FIG.
7 is a block diagram for explaining an embodiment of the pulsing circuit used in FIG. 4;
FIG. 8 is a block diagram for explaining the outline of the IC test apparatus.
FIG. 9 is a block diagram for explaining a conventional driver control signal generation circuit;
10 is a diagram for explaining the operation of FIG. 9;
11 is a timing chart for explaining an operation of generating a waveform of an RZ waveform mode in the driver control signal generation circuit shown in FIG. 9;
12 is a timing chart for explaining the operation of generating another waveform mode in the circuit shown in FIG. 9;
13 is a timing chart for explaining an operation of generating a waveform of NRZ waveform mode in the circuit shown in FIG. 9;
14 is a timing chart for explaining still another example of the waveform generation mode shown in FIG.
FIG. 15 is a block diagram for explaining another example of a conventional driver control signal generation circuit;
16 is a diagram for explaining the operation of the driver control signal generation circuit shown in FIG. 15;
FIG. 17 is a timing chart for explaining an operation of generating an RZ waveform mode waveform by the driver control signal generation circuit shown in FIG. 15;
FIG. 18 is a timing chart for explaining the operation of generating the NRZ waveform mode waveform by the driver control signal generation circuit shown in FIG. 15;
FIG. 19 is a timing chart for explaining an operation of generating a high-speed DNRZ waveform mode waveform by the driver control signal generation circuit shown in FIG. 15;
[Explanation of symbols]
13, 13A, 13B Timing generator
14 Waveform formatter
14A waveform memory
16 drivers
17 Voltage comparator
19 Device under test
24 Driver control signal generation circuit
G1 to G4 gate
SR-FF SR flip-flop
LCK, TCK Timing clock

Claims

A pair of pulsing circuits that generate pulses at the rising and falling timings of the input reference clock; and
Each of the pulse trains obtained from the pair of pulsing circuits is input, and two OR circuits for outputting the logical sum thereof;
A first AND circuit to which an output of one of the OR circuits and a driver on / off control signal are input;
A second AND circuit to which an output of the other OR circuit and an inverted signal of the driver on / off control signal are input;
The output of the first AND circuit is input to a set input terminal, and the output of the second AND circuit is input to a reset input terminal to generate a driver control signal that controls the driver in an output mode and a high impedance mode. SR flip-flop,
A driver control signal generation circuit comprising:

In an IC test apparatus that applies a test pattern signal to a device under test through a driver, compares the response signal of the device under test with an expected value, and determines pass / fail of the device under test according to the comparison result.
An IC test apparatus, wherein a driver control signal is applied from any one of the driver control signal generation circuits according to claim 1 to a control input terminal of the driver.