JP3240630B2 - IC tester - Google Patents
IC testerInfo
- Publication number
- JP3240630B2 JP3240630B2 JP18283791A JP18283791A JP3240630B2 JP 3240630 B2 JP3240630 B2 JP 3240630B2 JP 18283791 A JP18283791 A JP 18283791A JP 18283791 A JP18283791 A JP 18283791A JP 3240630 B2 JP3240630 B2 JP 3240630B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- address
- pattern
- unit
- pin electronics
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、ICテスタに関し、特
にそのパターン発生器の制御に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an IC tester, and more particularly to control of a pattern generator.
【0002】[0002]
【従来の技術】従来のICテスタは、被試験IC(以下
DUTという)に電源電圧や信号を印加し、DUTから
の出力信号を期待値と比較することにより、DUTの電
気的特性をテストするものである。特にICの機能やA
C特性をテストする際は、ICの動作をコンピュータで
論理シミュレーションして得たテストパタンとよばれる
データを用いてテストする。2. Description of the Related Art A conventional IC tester tests the electrical characteristics of a DUT by applying a power supply voltage or a signal to an IC under test (hereinafter referred to as a DUT) and comparing an output signal from the DUT with an expected value. Things. Especially IC functions and A
When testing the C characteristic, the operation of the IC is tested using data called a test pattern obtained by performing a logical simulation on a computer.
【0003】ICの高集積化、高機能化に伴いテストに
用いるテストパタン容量は長大化し、ICテスタ内部の
実行用テストパタンメモリ(以下、テストパタンメモリ
という。)容量より大きいことがある。この場合、一つ
のテストパタン容量は、パタンメモリ容量以下でなくて
はならず、テストパタンメモリ容量より大きいテストパ
タンメモリ容量より小さい複数のテストパタンに分割
し、テストに用いる。[0003] As ICs become more highly integrated and more sophisticated, the test pattern capacity used for testing becomes longer and may be larger than the capacity of an execution test pattern memory (hereinafter referred to as a test pattern memory) inside an IC tester. In this case, one test pattern capacity must be equal to or smaller than the pattern memory capacity, and is divided into a plurality of test patterns smaller than the test pattern memory capacity that are larger than the test pattern memory capacity and used for the test.
【0004】また、テストパタンを作成する際、IC内
部の機能ブロック毎に作成する為に、一つのICで複数
のテストパタンを有することになり、これ等複数テスト
パタンを用いてテストすることがある。特にマイクロプ
ロセッサICは、その傾向が顕著である。When a test pattern is created, a single IC has a plurality of test patterns in order to create each functional block inside the IC, so that a test can be performed using the plurality of test patterns. is there. In particular, the tendency is remarkable in the microprocessor IC.
【0005】図3を参照し、これ等複数テストパタンを
用いてICをテストする場合について説明する。図3
(a)は従来のICテスタの一例のパタン発生機構のブ
ロック図である。図3(b)はA,B,Cの3つのテス
トパタンを用いてテストプログラムの例であり、図3
(c)は図3(b)のテストプログラム内の区間Pにお
けるICテスタ内部の処理動作を経時的に示したもので
ある。Referring to FIG. 3, a description will be given of a case in which an IC is tested using such a plurality of test patterns. FIG.
(A) is a block diagram of a pattern generation mechanism of an example of a conventional IC tester. FIG. 3B shows an example of a test program using three test patterns A, B, and C.
(C) shows the processing operation inside the IC tester in the section P in the test program of FIG. 3 (b) with time.
【0006】図3(a)中の1aは制御部、2aはアド
レス制御部、3aはアドレス発生部、7はパタンメモリ
部、13はタイミング発生部、9はフォーマット部、1
0はDUT12と接続しているピンエレクトロニクス部
である。図3(b)のテストプログラム内の命令文で
「POWER ON」「POWEROFF」は、それぞ
れICテスタ20bからDUT12に電源電圧を印加,
遮断を意味し、また、「TEST ”A”」「TEST
”B”」「TEST ”C”」はそれぞれテストパタ
ンA,B,Cを用いてテストすることを意味する。In FIG. 3A, 1a is a control unit, 2a is an address control unit, 3a is an address generation unit, 7 is a pattern memory unit, 13 is a timing generation unit, 9 is a format unit,
0 is a pin electronics section connected to the DUT 12. The "POWER ON" and "POWER OFF" command statements in the test program shown in FIG. 3B apply the power supply voltage from the IC tester 20b to the DUT 12, respectively.
"TEST" A "" and "TEST"
“B” and “TEST“ C ”” mean that testing is performed using test patterns A, B, and C, respectively.
【0007】このテストプログラムでは、ICテスタ2
0b内部の制御部1aは「POWER ON」の命令で
所定の電源電圧をDUTに印加する。次に制御部1aは
「TEST ”A”」の命令で、ピンエレクトロニクス
部10内部のドライバ及びコンパレータの電圧レベルを
設定(以下DCレベルと略す。)し、ピンエレクトロニ
クス部10とDUT12との信号経路のリレーを閉じて
電気的に接続させる。また、制御部1aはアドレス制御
部2aに対し、パタンメモリ7内のテストパタンAの先
頭アドレスデータをアドレス発生部3aに送出する。In this test program, the IC tester 2
The control unit 1a inside 0b applies a predetermined power supply voltage to the DUT in response to a "POWER ON" command. Next, the control unit 1a sets a voltage level of a driver and a comparator inside the pin electronics unit 10 (hereinafter, abbreviated as a DC level) by a command of “TEST“ A ””, and a signal path between the pin electronics unit 10 and the DUT 12. Close the relay and make an electrical connection. Further, the control unit 1a sends the head address data of the test pattern A in the pattern memory 7 to the address generation unit 3a to the address control unit 2a.
【0008】アドレス発生部3aは、タイミング発生部
13のクロックをもとに、アドレスデータを発生し、パ
タンメモリ部7に送出する。パタンメモリ部7は、アド
レス発生部3aが発生するアドレスデータに対応したパ
タンメモリ部7に書き込まれたデータをフォーマット部
9に送出する。フォーマット部9は、パタンメモリ部7
のデータを所定の波形に形成し、ピンエレクトロニクス
部10を介してDUT12に印加する。[0008] The address generator 3 a generates address data based on the clock of the timing generator 13 and sends it to the pattern memory 7. The pattern memory unit 7 sends out the data written in the pattern memory unit 7 corresponding to the address data generated by the address generation unit 3a to the format unit 9. The format unit 9 includes a pattern memory unit 7
Is formed into a predetermined waveform, and is applied to the DUT 12 via the pin electronics unit 10.
【0009】制御部1aは、テストパタンAの実行終了
後、上述のリレーを開放させる。次に制御部1aは、テ
ストプログラムの「TEST ”B”」「TEST ”
C”」の命令に対し、「TEST ”A”」と同様な処
理をテストパタンB,Cについて行う。この一連の処理
を経時的に示したのが図3(c)である。After the execution of the test pattern A is completed, the control section 1a opens the above-mentioned relay. Next, the control unit 1a executes “TEST“ B ”” and “TEST” of the test program.
The same processing as “TEST“ A ”” is performed on the test patterns B and C for the instruction “C” ”. FIG. 3C shows this series of processing over time.
【0010】[0010]
【発明が解決しようとする課題】上述した従来のICテ
スタは、制御部の制御のもとでテストパタンを用いてD
UTをテストする毎に、ピンエレクトロニクス部のDC
レベルを設定し、ピンエレクトロニクス部とDUTへの
信号経路のリレー開閉を行い、また、アドレス制御部に
対しテストパタンメモリ部内に格納されたテストパタン
の先頭アドレスデータを設定する為に、複数テストパタ
ンを用いて、DCレベルを変更せず、連続テストを実行
する場合、それ等テスト回数分の設定処理を要しテスト
時間が長くなるという欠点があった。The above-described conventional IC tester uses a test pattern under the control of a control unit.
Each time the UT is tested, the DC of the pin electronics section
In order to set the level, open and close the relay of the signal path to the pin electronics section and the DUT, and set the top address data of the test pattern stored in the test pattern memory section to the address control section, a plurality of test patterns When the continuous test is executed without changing the DC level using the method, there is a drawback that the setting process for the number of tests is required and the test time becomes long.
【0011】本発明の目的はテスト時間の短いICテス
タを提供することにある。An object of the present invention is to provide an IC tester with a short test time.
【0012】[0012]
【課題を解決するための手段】本発明の構成は、パタン
メモリ部に記憶した複数テストパタン読み出してピンエ
レクトロニクス部に接続された被試験ICの試験を行な
うICテスタにおいて、前記ピンエレクトロニクス部の
ドライバ及びコンパレータの電圧レベルを再設定しない
で前記複数テストパタンによる連続テストする場合は、
テストパタン終了後の前記ピンエレクトロニクス部の電
圧の再設定と前記被試験ICへの信号経路のリレーの開
閉を禁止する手段を有する制御部と、テストすべき前記
テストパタンの発生を制御する複数のアドレス制御部
と、これらアドレス制御部に対応して接続され実行する
アドレスを発生する複数のアドレス発生部と、これら複
数のアドレス発生部と前記パタンメモリ部との間の接続
を切換える切換え部とを有し、前記複数のアドレス発生
部の出力を順次切換えることにより、前記複数テストパ
タンが連続して試験されるようにしたことを特徴とす
る。 Means for Solving the Problems The constitution of the present invention comprises a pattern
Read multiple test patterns stored in the memory
Tests the IC under test connected to the electronics
In the case of performing a continuous test using the plurality of test patterns without resetting the voltage levels of the driver and the comparator of the pin electronics unit in the IC tester ,
A control unit having means for prohibiting the opening and closing of the relay signal path to resetting said IC to be tested of the pin electronics section of the voltage after test Topatan completion, the plurality of controlling the generation of the test pattern to be tested Address control units, and are connected and executed corresponding to these address control units
It includes a plurality of address generator for generating an address, and a switching unit switching the connection between the pattern memory section and these multiple <br/> number of address generator, the plurality of address generators
By sequentially switching the outputs of the
To be tested continuously.
You.
【0013】[0013]
【実施例】次に、本発明について図面を参照して説明す
る。図1(a)は本発明の第1の実施例のパタン発生機
構のブロック図である。図1(b)は複数テストパタン
による連続テスト時のICテスタ内部の処理動作のタイ
ム図である。図1(a)中の1はICテスタ20内の制
御部、3は主アドレス発生部、4は副アドレス制御部、
5は副アドレス発生部、6は切換え部、7はパタンメモ
リ部、8はタイミング発生部、9はフォーマット部、1
0はDUTに接続しているピンエレクトロニクス部であ
る。Next, the present invention will be described with reference to the drawings. FIG. 1A is a block diagram of a pattern generating mechanism according to a first embodiment of the present invention. FIG. 1B is a time chart of a processing operation inside the IC tester at the time of a continuous test using a plurality of test patterns. 1A is a control unit in the IC tester 20, 3 is a main address generation unit, 4 is a sub address control unit,
5 is a sub-address generation unit, 6 is a switching unit, 7 is a pattern memory unit, 8 is a timing generation unit, 9 is a format unit, 1
0 is a pin electronics section connected to the DUT.
【0014】前述の図3(b)のテストプログラムを実
行する場合、ICテスタ20内部の制御部1は、主パタ
ンアドレス制御部2及び副パタンアドレス制御部4に対
し、予め実行するテストパタンA,Bのテストパタンメ
モリ部7の先頭アドレスデータをそれぞれ割り振って設
定して送出する。When the test program shown in FIG. 3B is executed, the control unit 1 in the IC tester 20 sends a test pattern A to the main pattern address control unit 2 and the sub pattern address control unit 4 in advance. , B of the test pattern memory unit 7 are allocated and set, and transmitted.
【0015】また、制御部1はピンエレクトロニクス1
0内部のDCレベルを設定し、ピンエレクトロニクス部
10とDUT12との信号経路のリレーを閉じて電気的
に接続させる。主アドレス制御部2は、制御部1の制御
のもとでテストパタンAの走行を制御する。副アドレス
制御部4は、テストパタンA実行終了する迄待機する。The control unit 1 includes a pin electronics 1
Then, the DC level inside 0 is set, and the relay of the signal path between the pin electronics unit 10 and the DUT 12 is closed to be electrically connected. The main address control unit 2 controls the traveling of the test pattern A under the control of the control unit 1. The sub address control unit 4 waits until the execution of the test pattern A is completed.
【0016】制御部1は、テストパタンA実行終了後、
ピンエレクトロニクス部10とDUT12間リレーの開
閉処理は行わせず、直ちに副アドレス制御部4に対し、
テストパタンBによるテストを指示し、切換え部6に対
し、副アドレス発生部5のアドレスデータをパタンメモ
リ部7に送出するように切換え制御を行う。After the execution of the test pattern A, the control unit 1
The relay between the pin electronics unit 10 and the DUT 12 is not opened or closed.
A test by a test pattern B is instructed, and switching control is performed on the switching unit 6 so that the address data of the sub address generating unit 5 is transmitted to the pattern memory unit 7.
【0017】副アドレス制御部4は、副アドレス発生部
5を制御しテストパタンBを発生させる。制御部1は、
テストパタンB実行中に主アドレス制御部2に対し、次
に実行するテストパタンCのパタンメモリ部7の先頭ア
ドレスデータを設定し、テストパタンB実行終了迄、パ
タン発生処理を待機させる。The sub address controller 4 controls the sub address generator 5 to generate a test pattern B. The control unit 1
During the execution of the test pattern B, the start address data of the pattern memory unit 7 of the test pattern C to be executed next is set in the main address control unit 2 and the pattern generation processing is waited until the execution of the test pattern B is completed.
【0018】制御部1は、テストパタンB実行終了後、
ピンエレクトロニクス部6のCレベルの再設定及び経路
のリレーの開閉処理は行わず、直ちに主アドレス制御部
2に対し、テストパタンCによるテストを指示し、切換
え部6に対しアドレス発生部3のアドレスデータをパタ
ンメモリ部7に送出するように切換え制御を行う。After the execution of the test pattern B, the control unit 1
The reset of the C level of the pin electronics unit 6 and the opening / closing of the relay of the path are not performed, but the test is immediately instructed to the main address control unit 2 by the test pattern C. Switching control is performed so that data is transmitted to the pattern memory unit 7.
【0019】主アドレス制御部2は、主アドレス発生部
3を制御しテストパタンCを発生させる。制御部1は、
テストパタンC実行終了後、ピンエレクトロニクス部1
0とDUT12間のリレーを遮断させて、複数テストパ
タンによる連続テストを終了させる。The main address controller 2 controls the main address generator 3 to generate a test pattern C. The control unit 1
After execution of test pattern C, pin electronics section 1
The relay between 0 and the DUT 12 is cut off to end the continuous test using the plurality of test patterns.
【0020】図2は本発明の第2の実施例で、フォーマ
ット9とピンエレクトロニクス部10との間にデータ保
持部11を有している。テストに使用する全テストパタ
ン容量が、テストパタンメモリ容量より大きい場合、全
テストパタンをテストパタンメモリに格納出来ない為
に、テストパタンメモリ以外のバッファ用メモリに格納
し、実行するテストパタンをバッファメモリよりテスト
パタンメモリに読み込んで実行させる。FIG. 2 shows a second embodiment of the present invention, in which a data holding unit 11 is provided between a format 9 and a pin electronics unit 10. If the total test pattern capacity used for testing is larger than the test pattern memory capacity, all test patterns cannot be stored in the test pattern memory, so the test pattern to be executed is stored in a buffer memory other than the test pattern memory, and the test pattern to be executed is buffered. The test pattern memory is read from the memory and executed.
【0021】この読み込み時間中、テストパタン実行間
でDUTへの信号が変化、不定にならないようにする為
に、データ保持部11で直前に印加したテストパタンデ
ータを保持させる。During the reading time, the data holding unit 11 holds the test pattern data applied immediately before in order to prevent the signal to the DUT from changing or becoming indefinite during execution of the test pattern.
【0022】[0022]
【発明の効果】本発明のICテスタは、ピンエレクトロ
ニクス部のDCレベルを変更せずに複数テストパタンに
よる連続テストを実行する場合に、制御部の制御によ
り、テストパタン終了後のピンエレクトロニクス部のD
Cレベルの設定とピンエレクトロニクス部とDUTへの
信号経路のリレーの開閉処理を禁止し、かつ複数のパタ
ンアドレス制御部に対し、予め実行するテストパタンの
テストパタンの先頭アドレスデータを割り振って設定
し、交互にテストパタン発生制御させるので、テストパ
タン終了後のピンエレクトロニクス部のDCレベルの設
定,ピンエレクトロニクス部とDUTへの信号経路のリ
レーの開閉処理及び次に実行するテストパタンのアドレ
ス制定処理を省略させてテスト時間を低減することがで
きる。According to the IC tester of the present invention, when a continuous test using a plurality of test patterns is executed without changing the DC level of the pin electronics section, the control of the control section controls the pin electronics section after the end of the test pattern. D
The setting of the C level, the opening / closing of the relay of the signal path to the pin electronics unit and the DUT are prohibited, and the leading address data of the test pattern of the test pattern to be executed in advance is assigned to a plurality of pattern address control units. Since the test pattern generation is controlled alternately, the setting of the DC level of the pin electronics section after the test pattern is completed, the opening / closing processing of the relay of the signal path to the pin electronics section and the DUT, and the address setting processing of the test pattern to be executed next are performed. By omitting it, the test time can be reduced.
【図1】(a),(b)は本発明の第1の実施例のブロ
ック図および動作を説明するためのタイムチャートであ
る。FIGS. 1A and 1B are a block diagram and a time chart for explaining an operation of a first embodiment of the present invention.
【図2】本発明の第2の実施例のブロック図である。FIG. 2 is a block diagram of a second embodiment of the present invention.
【図3】(a)〜(c)はそれぞれ従来のICテスタの
一例のブロック図,動作を説明するためのテストプログ
ラムの部分図およびタイムチャートである。FIGS. 3A to 3C are a block diagram of an example of a conventional IC tester, a partial diagram of a test program for explaining the operation, and a time chart, respectively.
1 制御部 2 主アドレス制御部 3 主アドレス発生部 4 副アドレスカウンタ部 5 副アドレス発生部 6 切換え部 7 パタンメモリ部 8 タイミング発生部 9 フォーマット部 10 ピンエレクトロニクス部 11 データ保持部 12 DUT 20 ICテスタ Reference Signs List 1 control section 2 main address control section 3 main address generation section 4 sub address counter section 5 sub address generation section 6 switching section 7 pattern memory section 8 timing generation section 9 format section 10 pin electronics section 11 data holding section 12 DUT 20 IC tester
Claims (1)
タン読み出してピンエレクトロニクス部に接続された被
試験ICの試験を行なうICテスタにおいて、前記ピン
エレクトロニクス部のドライバ及びコンパレータの電圧
レベルを再設定しないで前記複数テストパタンによる連
続テストする場合は、テストパタン終了後の前記ピンエ
レクトロニクス部の電圧の再設定と前記被試験ICへの
信号経路のリレーの開閉を禁止する手段を有する制御部
と、テストすべき前記テストパタンの発生を制御する複
数のアドレス制御部と、これらアドレス制御部に対応し
て接続され実行するアドレスを発生する複数のアドレス
発生部と、これら複数のアドレス発生部と前記パタンメ
モリ部との間の接続を切換える切換え部とを有し、前記
複数のアドレス発生部の出力を順次切換えることによ
り、前記複数テストパタンが連続して試験されるように
したことを特徴とするICテスタ。 A plurality of test patterns stored in a pattern memory unit;
Button and read out the object connected to the pin electronics section.
In IC tester for testing of the test IC, re the case of not reconfigure the pin electronics section the driver and the comparator voltage level of testing continuous by the plurality test pattern, the pin electronics of the voltage after test Topatan completion A control unit having means for prohibiting setting and opening / closing of a relay in a signal path to the IC under test
When a plurality of address controller for controlling the generation of the test pattern to be tested, corresponding to these address control unit
Generating a connected address to be executed Te has a plurality of address generator, and a switching unit switching the connection between these and the plurality of address generator and the pattern memory section, wherein
By sequentially switching the outputs of a plurality of address generators
So that the plurality of test patterns are continuously tested.
IC tester, characterized in that the.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18283791A JP3240630B2 (en) | 1991-07-24 | 1991-07-24 | IC tester |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18283791A JP3240630B2 (en) | 1991-07-24 | 1991-07-24 | IC tester |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0529408A JPH0529408A (en) | 1993-02-05 |
JP3240630B2 true JP3240630B2 (en) | 2001-12-17 |
Family
ID=16125331
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18283791A Expired - Fee Related JP3240630B2 (en) | 1991-07-24 | 1991-07-24 | IC tester |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3240630B2 (en) |
-
1991
- 1991-07-24 JP JP18283791A patent/JP3240630B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0529408A (en) | 1993-02-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0491290A2 (en) | IC Tester | |
JPH0434110B2 (en) | ||
KR20010082313A (en) | System for testing real and simulated versions of an integrated circuit | |
US6119257A (en) | Semiconductor device testing apparatus capable of high speed test operation | |
JP3871384B2 (en) | Defect analysis memory for semiconductor memory test equipment | |
JPH06194414A (en) | Testing apparatus and method of function of ic | |
US7366967B2 (en) | Methods of testing semiconductor memory devices in a variable CAS latency environment and related semiconductor test devices | |
JP3240630B2 (en) | IC tester | |
JPH10319095A (en) | Semiconductor testing device | |
JP2921291B2 (en) | AC measurement voltage application circuit synchronized with pattern signal generator | |
JP4490714B2 (en) | Switch control device, semiconductor test device, and generation program | |
JP3102600B2 (en) | IC tester | |
JPH10339768A (en) | Method for executing test program of semiconductor-testing device | |
JP2653648B2 (en) | LSI test pattern generator | |
JP2903890B2 (en) | IC tester | |
JPH0530225B2 (en) | ||
JP2000105272A (en) | Ic testing device | |
JP2962552B2 (en) | IC test equipment | |
JP4495332B2 (en) | Driver control signal generation circuit / IC test equipment | |
JPH0769394B2 (en) | Logic circuit tester | |
JP2903351B2 (en) | Waveform generator | |
JP2720761B2 (en) | Semiconductor integrated circuit test equipment | |
JPH0776784B2 (en) | Test pattern generator | |
JPH1186591A (en) | Match strobe setting method and timing generator using this method | |
JP2003256493A (en) | Tester simulation apparatus and tester simulation method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010918 |
|
LAPS | Cancellation because of no payment of annual fees |