[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4117917B2 - パワートランジスタの電流監視回路の動作を試験する回路配置 - Google Patents

パワートランジスタの電流監視回路の動作を試験する回路配置 Download PDF

Info

Publication number
JP4117917B2
JP4117917B2 JP23124696A JP23124696A JP4117917B2 JP 4117917 B2 JP4117917 B2 JP 4117917B2 JP 23124696 A JP23124696 A JP 23124696A JP 23124696 A JP23124696 A JP 23124696A JP 4117917 B2 JP4117917 B2 JP 4117917B2
Authority
JP
Japan
Prior art keywords
transistor
current
circuit
transistors
power transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP23124696A
Other languages
English (en)
Other versions
JPH09222458A (ja
Inventor
スクーネス ケビン
ベイヤー エーリッヒ
Original Assignee
テキサス インスツルメンツ ドイチェランド ゲゼルシャフト ミット ベシュレンクテル ハフツング
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テキサス インスツルメンツ ドイチェランド ゲゼルシャフト ミット ベシュレンクテル ハフツング filed Critical テキサス インスツルメンツ ドイチェランド ゲゼルシャフト ミット ベシュレンクテル ハフツング
Publication of JPH09222458A publication Critical patent/JPH09222458A/ja
Application granted granted Critical
Publication of JP4117917B2 publication Critical patent/JP4117917B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16566Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
    • G01R19/16571Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 comparing AC or DC current with one threshold, e.g. load current, over-current, surge current or fault current
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/12Modifications for increasing the maximum permissible switched current
    • H03K17/122Modifications for increasing the maximum permissible switched current in field-effect transistor switches
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K2217/00Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0027Measuring means of, e.g. currents through or voltages across the switch

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【0001】
【発明の属する技術分野】
この発明は、パワートランジスタの電流監視回路の動作を試験する回路配置に関するもので、パワートランジスタは並列に接続された数個の単一トランジスタから成り、各トランジスタにはパワートランジスタに与える全電流の一部が流れ、単一トランジスタの1つを流れる電流に比例する監視信号を電流監視回路に与え、この信号が所定のしきい値を超えると電流監視回路は警報信号を出す。
【0002】
【従来の技術】
テキサス・インスツルメンツ社は、TRICO106という型名の上記の種類の集積回路を製作し販売している。これには、モータを流れる電流を制御するパワートランジスタを内蔵している。モータを流れる電流を監視するために電流監視回路を用いている。監視回路は比較器を備え、パワートランジスタを流れる電流すなわちモータを流れる電流が、所定の値を超えると必ず監視信号を出す。この回路内のこの集積回路、特に電流監視機能を監視するのは、これを完成してモータに高電流を実際に流して初めて可能になる。しかし半導体集積回路を製作する場合、製作のできるだけ初期の段階に、好ましくはボンディングや接触を行う前に、回路の少なくとも一部の動作をチェックすることが望ましい。このチェックには試験プローブを用い、これを半導体集積回路の、後の段階で接触させるボンド接触面に当て、試験中にこの接触面を通して電流と制御信号を与える。上に述べた既知の回路の場合は、試験プローブを用いてパワートランジスタの電流監視回路をチェックすることができない。その理由は試験プローブを用いると、接触面が小さいので1A以上の電流を与えることができないからである。
【0003】
【発明が解決しようとする課題】
したがってこの発明の目的は、パワートランジスタの電流監視回路の動作を、ボンディングや接触を行う前でも半導体集積回路内でチェックすることができる、上記の回路配置を作ることである。
【0004】
【課題を解決するための手段】
この問題を解決するための、上記の回路配置の特徴は、単一トランジスタ群を、並列に接続された少数の単一トランジスタを含むグループと並列に接続された多数の単一トランジスタを含むグループに分割して互いに独立に駆動できるようにし、監視信号を与える単一トランジスタを前記少数のグループに属させ、また制御回路を設けることにより、チェックモードでは前記2つのグループ内の単一トランジスタの数に関して減少させた電流だけをパワートランジスタに与え、単一トランジスタの前記大きいグループをオフの状態にすることである。
【0005】
この発明の回路配置の機能を用いる際に、あるチェックモードでは電流監視回路には完成した回路の通常の動作の場合と全く同じ電流が流れるので、チェックモードと通常の動作では、監視回路の動作は同じである。これが可能なのは、チェックモードでもパワートランジスタを流れる電流はかなり小さいので、普通の試験プローブと手持ちの試験装置を用いてチェックすることができるからである。この発明の別の展開の利点はサブクレームに示す。
【0006】
【発明の実施の形態】
【実施例】
図1に示す回路配置はパワートランジスタを備える。以下に詳細に説明するように、このパワートランジスタは並列に接続された多数の個々の単一トランジスタから成るが、説明の都合上ここでは3個の単一トランジスタT,T,Tだけで構成する。トランジスタTの活生面はトランジスタTの活生面より数倍大きく、またトランジスタTの活生面はトランジスタTの活生面より数倍大きい。
【0007】
また図1の回路配置は、入力NとTを持つ制御回路STを備える。制御回路内には入力Tの信号に従って開状態と閉状態に切り替わるスイッチがあり、このスイッチにより、制御回路の入力Nに入る制御信号を、線GL1を通してトランジスタTとTのゲート端子だけに送り(スイッチSWが開状態のとき)、または更に線GL2を通して3個のトランジスタT,T,T全てのゲート端子に同時に送る(スイッチSWが閉状態のとき)ことができる。
【0008】
この回路配置により、たとえば端子Aに接続する負荷(図示せず)を流れる電流Iを、制御回路STの入力Nに与える信号を用いてオンまたはオフに切り替えることができる。このスイッチSWは以下に詳細に述べる動作モードを行うためだけに用いられる。
【0009】
図に示すように、抵抗RをトランジスタTのソース線に挿入してトランジスタTのソース端子の接合部に接続する。抵抗Rは比較器Kの一方の入力に接続され、比較器Kの他方の入力は基準電圧Vrefを受ける。この回路配置では、抵抗Rの電圧降下が基準電圧Vrefを超える(それは同時にトランジスタTと抵抗Rを流れる電流は所定のしきい値より高くなることを意味する)と、比較器は必ず警報信号をその出力Bに出す。
【0010】
すでに述べたように、通常の動作では制御回路ST内のスイッチSWは入力Tへの対応する信号により閉じているので、3個のトランジスタT,T,Tは並列に接続されている。制御回路STの入力Nに信号が入ると3個のトランジスタは導通し、端子Aに接続する負荷(図示せず)を通って、電流Iがトランジスタを経て接地に流れる。負荷電流の大部分、すなわち電流I1NとI2N、は2個のトランジスタTとTを流れ、電流のごく一部ISNがトランジスタTを流れる。それは、Tの活生面が他の2個のトランジスタTとTの活生面よりかなり小さいからである。トランジスタTは電流センサとしてだけ働き、これにより比較器Kは、流れる電流ISNが所定のしきい値を超えると警報信号を出す。各トランジスタは並列に接続されているので、トランジスタTを流れる電流は他の2個のトランジスタを流れる電流に常に比例し、したがってパワートランジスタを流れる全電流に関する情報を、Tを流れる電流から得ることができる。
【0011】
上に説明した回路配置を半導体集積回路の構成部分として製作する際に、トランジスタTと抵抗Rと比較器Kから成る電流監視回路が、トランジスタTと抵抗Rを流れる電流が所望のしきい値になると警報信号を実際に出すかどうかを、製作のできるだけ早い段階でチェックできることが望ましい。集積回路のボンディングと接触がまだ終わっていない場合は、集積回路のボンディング面に試験プローブを置き、対応する電流と電圧を与えてチェックを行うしかない。与える電流は1A以下の値に制限しなければならない。それは、電流が1Aより大きいと試験プローブおよび/またはボンド接触面で誤動作を起こすからである。図1に示す回路配置を用いると、端子Aに与える電流が、回路配置が正常に動作しているときにパワートランジスタに流れる電流よりかなり小さいときでも、電流監視回路の動作を試験することができる。
【0012】
チェックを行うには、制御回路STの入力Tに制御信号を与えてスイッチSWを開状態にする。こうするとトランジスタTは非導通になるので、Tには電流が流れなくなる。ここでトランジスタT,T,Tの活生面の比を90:9:1と仮定する。試験プローブを経て端子Aに与える電流を減少させて、全ての活生面の和とトランジスタTとTの活生面の和との比になるようにすると、すなわち一般に次式になるようにすると、
【数1】
Figure 0004117917
ただし、FはトランジスタTの活生面
はトランジスタTの活生面
はトランジスタTの活生面
は通常の動作中に流れる電流
はチェック動作中に流れる電流
電流センサとして働くトランジスタTを流れる電流ISTの大きさは、通常の動作中に流れる電流ISNと同じである。トランジスタTを流れる電流I1N、I1Tも、両動作モードで同じである。
【0013】
端子Aに与える電流を少し変えることにより、トランジスタTを流れる電流が所定のしきい値を超えたときに警報信号が比較器Kの出力Bに出るか、またはしきい値に達しなければ警報が出ないかを試験することができる。
【0014】
チェックモードでは、図1にトランジスタTで示すパワートランジスタの一部も活生化される。トランジスタTにより、比較器でのチェックの精度が向上する。それは、パワートランジスタへの影響はチェック工程に含まれているからである。この影響の詳細について、図2を用いて説明する。
【0015】
図2において、パワートランジスタは大きさが等しい多数の単一トランジスタT、T1.1からT1.9、T2.1.1からT2.9,9、から成る。各トランジスタのソース端子とドレン端子は、それぞれ共通のソース線Sと共通のドレン線Dに接続する。図2に太線で示す第1グループの単一トランジスタT1.1からT1.9のゲート端子は共通のゲート線GL1に接続し、第2グループの単一トランジスタT2.2.1からT2.9,9のゲート端子は共通のゲート線GL2に接続する。対応する線は図1にも示されている。
【0016】
パワートランジスタは、実際は等しい活生面を持つ例えば100個の単一トランジスタから成り、これを分割して、たとえば90個の単一トランジスタを並列に接続して図1にTで示すトランジスタとし、10個の単一トランジスタを並列に接続してグループ化し、その中の9個を図1に示すトランジスタTとし、1個を電流センサ用トランジスタTとする。
【0017】
図2に略図で示すように、小グループを形成する単一トランジスタT1.1からT1.9は、できればパワートランジスタが形成される半導体基板の表面上にトランジスタを均一に分配したものにする。このようにすれば、単一トランジスタの活生ゾーンのドーピングに関しても、これらの単一トランジスタの大きさに関しても、ばらつきを最もよく補償することができる。
【0018】
具体的に、通常の動作でパワートランジスタを流れる電流Iが10Aであれば、各単一トランジスタを流れる電流IはIの100分の1、すなわち100mAである。比較器Kは基準電圧Vrefを受け、トランジスタTを流れる電流ISTが100mAを超えると必ず警報信号を出すようにする。図1で説明したように比較器Kをチェックする場合は、単一トランジスタの大きいグループT2は制御回路STにより非導通にされる。従って1Aの電流が試験プローブから与えるとこの電流はそれぞれ100mAに分割され、チェックモードで導通しているトランジスタを流れる。試験する回路の試験プローブに問題が生じないようにするためには1Aに減少させた電流を試験プローブを介して与えなければならないが、このようにすれば、通常の動作中と同じ電流値ISTで比較器Kの応答をチェックすることができる。
【0019】
ここに説明した回路配置は多数の単一DMOS電界効果トランジスタから成るパワートランジスタを備えるが、他の種類のトランジスタを用いて製作することもできる。
【0020】
以上の説明に関して更に以下の項を開示する。
1. パワートランジスタの電流監視回路の動作を試験する回路配置であって、前記パワートランジスタは並列に接続された数個の単一トランジスタから成り、各トランジスタには前記パワートランジスタに与える全電流の一部が流れ、前記単一トランジスタの1つを流れる電流に比例する監視信号を電流監視回路に与え、この監視信号が所定のしきい値を超えると前記電流監視回路は警報信号を出すものであって、前記単一トランジスタ群は、並列に接続された少数の単一トランジスタ(T1.1−T1.9)を含むグループと並列に接続された多数の単一トランジスタ(T2.1,1−T2.9,9)を含むグループに分割されて互いに独立に駆動され、前記監視信号を与える単一トランジスタ(T)は前記小グループに属し、更に、制御回路(ST)を設けることにより、監視モードでは前記2つのグループ内の単一トランジスタの数に関して減少させた電流(I)だけをパワートランジスタ(T,T,T)に与え、単一トランジスタの前記大きいグループをオフの状態にするようにした、回路配置。
【0021】
2. 前記パワートランジスタの単一トランジスタは半導体基板の表面上に形成し、また前記両グループの単一トランジスタを前記パワートランジスタが形成されている表面上に均一に分配することを特徴とする、第1項記載の回路配置。
【0022】
3. 前記電流監視回路は比較器(K)を備え、前記比較器(K)は、第1入力に前記単一トランジスタの1つを流れる電流に比例する監視信号を受け、第2入力に基準信号(Vref)を受けて、前記監視信号と前記基準信号とを比べて警報信号を出すことを特徴とする、第1項または第2項記載の回路配置。
【0023】
4. 前記単一トランジスタのリード線に抵抗(R)を挿入し、これを用いて監視信号を出すこと、及び、前記監視信号はこの抵抗での電圧降下であることを特徴とする、前記各項の1つに記載の回路配置。
【0024】
5. この発明は、パワートランジスタの電流監視回路の動作を試験する回路配置に関する。前記パワートランジスタは並列に接続された同じ大きさの数個の単一トランジスタから成り、各トランジスタには前記パワートランジスタに与える全電流の一部が流れる。前記単一トランジスタ群の1つを流れる電流に比例する監視信号を電流監視回路に与え、この監視信号が所定のしきい値を超えると電流監視回路は警報信号を出す。前記単一トランジスタを、並列に接続された少数の単一トランジスタ(T1.1−T1.9)を含むグループと並列に接続された多数の単一トランジスタ(T2.1,1 2.9,9)を含むグループに分割して互いに独立に駆動できるようにする。ただし前記監視信号を与える単一トランジスタ(T)は前記小グループに属している。制御回路(ST)を設けることにより、監視モードでは前記2つのグループ内の単一トランジスタの数に関して減少させた電流だけをパワートランジスタ(T,T,T)に与え、単一トランジスタの前記大きいグループをオフの状態にする。
【図面の簡単な説明】
この発明の実例を、以下の図を参照して詳細に説明する。
【図1】この発明を実施する好ましい形態の、回路配置の簡単な回路図。
【図2】図1の回路配置の、パワートランジスタの詳細を示す回路図。
【符号の説明】
ST 制御回路
電流センサ用トランジスタ
,T 単一トランジスタから成るトランジスタグループ
抵抗
K 比較器

Claims (1)

  1. パワートランジスタの電流監視回路の動作を試験する回路配置であって、該回路配置は、
    該パワートランジスタと、
    制御回路(ST)とを備え、
    前記パワートランジスタは並列に接続された数個の単一トランジスタから成り、各トランジスタには前記パワートランジスタに与える全電流の一部が流れ、前記単一トランジスタの1つを流れる電流に比例する監視信号を前記電流監視回路に与え、この監視信号が所定のしきい値を超えると前記電流監視回路は警報信号を出すものであって、
    前記単一トランジスタ群は、並列に接続された少数の単一トランジスタ(T1.1−T1.9)を含む小さいグループと並列に接続された多数の単一トランジスタ(T2.1,1−T2.9,9)を含む大きいグループに分割され、前記小さいグループの各単一トランジスタの制御電極には駆動信号(N)が与えられ、前記大きいグループの各単一トランジスタの制御電極には前記制御回路(ST)を介して前記駆動信号(N)が与えられ、それにより前記大きいグループの単一トランジスタは前記小さいグループの単一トランジスタとは互いに独立に駆動され、
    前記監視信号を与える単一トランジスタ(T)は前記小さいグループに属し、
    更に、監視モードでは前記2つのグループ内の単一トランジスタの数に関して減少させた電流(I)だけをパワートランジスタ(T,T,T)に与え、前記制御回路(ST)は単一トランジスタの前記大きいグループ(Tへの前記駆動信号(N)を遮断してオフの状態にすることを特徴とする回路配置。
JP23124696A 1995-07-27 1996-07-29 パワートランジスタの電流監視回路の動作を試験する回路配置 Expired - Fee Related JP4117917B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19527487A DE19527487C1 (de) 1995-07-27 1995-07-27 Schaltungsanordnung zum Prüfen der Funktionsfähigkeit einer Stromüberwachungsschaltung für einen Leistungstransistor
DE19527487.3 1995-07-27

Publications (2)

Publication Number Publication Date
JPH09222458A JPH09222458A (ja) 1997-08-26
JP4117917B2 true JP4117917B2 (ja) 2008-07-16

Family

ID=7767947

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23124696A Expired - Fee Related JP4117917B2 (ja) 1995-07-27 1996-07-29 パワートランジスタの電流監視回路の動作を試験する回路配置

Country Status (3)

Country Link
US (1) US5892450A (ja)
JP (1) JP4117917B2 (ja)
DE (1) DE19527487C1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3702577B2 (ja) * 1997-04-04 2005-10-05 株式会社デンソー 乗員保護装置の故障診断装置
GB9800925D0 (en) * 1998-01-17 1998-03-11 Lucas Ind Plc Power switching circuit for use in a power distribution system
US6690178B2 (en) * 2001-10-26 2004-02-10 Rockwell Automation Technologies, Inc. On-board microelectromechanical system (MEMS) sensing device for power semiconductors
US20050128003A1 (en) * 2002-03-19 2005-06-16 Infineon Technologies Ag Transistor assembly
EP1873917A1 (en) * 2006-06-30 2008-01-02 Infineon Technologies Austria AG Circuit arrangment with at least two semiconductor switches
KR100949993B1 (ko) 2009-09-24 2010-03-26 주식회사 합동전자 트랜지스터의 통전 검사 장치
US11362587B2 (en) 2017-08-15 2022-06-14 Texas Instruments Incorporated Hysteretic pulse modulation for charge balance of multi-level power converters
US10439494B2 (en) 2017-08-15 2019-10-08 Texas Instruments Incorporated Inductor current sensing and regulation for power converter
US10355609B2 (en) 2017-08-15 2019-07-16 Texas Instruments Incorporated Voltage step-down technique for deriving gate-charge using multi-level core architecture

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3702469A (en) * 1971-09-03 1972-11-07 Gte Automatic Electric Lab Inc Alarm circuit for indicating failure in redundant power supplies
JPS57124909A (en) * 1981-01-27 1982-08-04 Toshiba Corp Output transistor protection circuit
JPH07248342A (ja) * 1994-03-11 1995-09-26 Nippon Motorola Ltd 過電流検出回路

Also Published As

Publication number Publication date
DE19527487C1 (de) 1997-02-27
JPH09222458A (ja) 1997-08-26
US5892450A (en) 1999-04-06

Similar Documents

Publication Publication Date Title
US5313158A (en) Test system integrated on a substrate and a method for using such a test system
JP4117917B2 (ja) パワートランジスタの電流監視回路の動作を試験する回路配置
JPH1139898A (ja) 半導体装置
KR100485462B1 (ko) 집적회로검사방법
JPH0224474B2 (ja)
US6297659B1 (en) Test system for testing semiconductor device
JPH06258384A (ja) 集積回路試験用電流測定装置および集積回路
US6489799B1 (en) Integrated circuit device having process parameter measuring circuit
WO2020217925A1 (ja) 半導体集積回路装置および半導体集積回路装置の検査方法
JP2002122638A (ja) 半導体装置及びそのテスト方法
CN113933673A (zh) 测试结构、方法与电子设备
US5412337A (en) Semiconductor device providing reliable conduction test of all terminals
JPH0354841A (ja) BiCMOS半導体装置
JPH02170464A (ja) 特性試験用共通パッドを有する半導体集積素子
JP2000214225A (ja) 半導体装置
JP3236072B2 (ja) テスト回路およびテスト方法
JP3157733B2 (ja) 集積回路内蔵大電力モノリシック半導体装置の検査方法
JPH0538887U (ja) 半導体デバイスの信頼性評価用テストパターン
JPH10213616A (ja) 液晶駆動用集積回路およびそのテスト方法
JP3093559B2 (ja) 半導体集積回路装置の試験装置および試験方法
JPH07326645A (ja) 半導体集積回路およびその測定方法
US7940059B2 (en) Method for testing H-bridge
JPH0613441A (ja) 半導体集積回路装置の検査測定方法
JP2021141204A (ja) 半導体集積回路装置および半導体集積回路装置の検査方法
JPH08274614A (ja) 半導体集積回路およびその試験方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061121

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070221

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070521

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080318

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080422

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110502

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110502

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120502

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130502

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees