JP4053241B2 - 半導体装置の製造方法 - Google Patents
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Description
技術分野
本発明は、半導体装置およびその製造技術に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する半導体装置に適用して有効な技術に関するものである。
背景技術
ＤＲＡＭのメモリセルは、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個のメモリセル選択用ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とこれに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成されている。メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主としてゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成されている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、その延在方向に隣接する２個のメモリセル選択用ＭＩＳＦＥＴによって共有されるソース、ドレインの一方と電気的に接続されている。情報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続されている。
特開平７−７０８４号公報は、ビット線の上部に情報蓄積用容量素子を配置するキャパシタ・オーバー・ビットライン（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造のＤＲＡＭを開示している。この公報に記載されたＤＲＡＭは、メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃｓ）の減少を補うために、ビット線の上部に配置した情報蓄積用容量素子の下部電極（蓄積電極）を円筒状に加工することによってその表面積を増やし、その上部に容量絶縁膜と上部電極（プレート電極）とを形成している。また、容量絶縁膜としては、シリコン酸化膜とシリコン窒化膜との積層絶縁膜が用いられる。
ところが、ＤＲＡＭの高集積化および微細化の進展により下部電極の表面積が縮小され、シリコン酸化膜とシリコン窒化膜との積層絶縁膜からなる容量絶縁膜では、十分な蓄積電荷量を確保することが困難となる。一方、十分な蓄積電荷量を確保するための容量絶縁膜の膜厚の縮小は、上部電極および下部電極間のリーク電流の増加を招き、ＤＲＡＭのリフレッシュ特性（信頼性）が劣化する。そこで、リーク電流を抑制するに十分な膜厚においても必要な蓄積電荷量を確保する手段が必要となり、様々な方法が提案されている。
その一つは、高誘電体または強誘電体材料を容量絶縁膜に用い、シリコン酸化膜に換算した場合の実効的な容量絶縁膜の膜厚を薄くし、十分な容量値を確保する方法である。その代表的な絶縁膜としては酸化タンタル膜がある。酸化タンタル膜を容量絶縁膜に用いる技術は、たとえば、Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９３ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｍａｋｕｈａｒｉ ｐｐ８５３−８５５、同文献ｐｐ８６２−８６４、あるいは、第４３回応用物理学関係連合公演会予稿集７２８頁等に記載されている。
なお、酸化タンタル膜は一般に有機タンタルガスを用いたＣＶＤ法により形成されるため、高温度での堆積は困難である。このため、アズデポの状態での酸化タンタル膜はアモルファス状態であり、高誘電率の容量絶縁膜を得るためには熱処理を施してこれを結晶化する必要がある。一方、高温での熱処理を避けるために、４００℃程度の酸化雰囲気における熱処理あるいはプラズマ処理により酸化タンタル膜を改質する方法が提案されている。
ところが、熱処理あるいはプラズマ処理により改質された酸化タンタル膜は結晶化されず、アモルファス状態にある。これを容量絶縁膜に用いる場合には、高い誘電率を得ることができず、また、情報蓄積用容量素子を形成した後の配線とその下層の配線または基板との接続部の導通を促すための熱処理（たとえば４００℃〜６００℃）等により、結晶化されていない酸化タンタル膜の膜質が劣化し、たとえば容量絶縁膜のリーク電流の増大等、ＤＲＡＭの信頼性を損なう恐れがある。
一方、アモルファス状態の酸化タンタル膜を結晶化するには、その下地がシリコンまたはその酸化物あるいは窒化物等である場合には、７５０℃以上の熱処理が必要となる。結晶化された酸化タンタル膜では、その形成後の熱処理による酸化タンタル膜の劣化は問題とはならないが、ＤＲＡＭがＣＯＢ構造を有する場合には以下のような問題を生じる。
すなわち、ＣＯＢ構造のＤＲＡＭにおいては情報蓄積用容量素子の形成前にビット線およびビット線と同層に形成される周辺回路の第１層配線とが形成される。この周辺回路領域における第１層配線と半導体基板との接続部分には、接続抵抗を低減するための金属シリサイド膜が形成されるのが一般的である。このような構造のＤＲＡＭにおいて前記した７５０℃以上の熱処理を行えば、前記接続部の金属シリサイド膜が熱処理により影響を受けて接続抵抗が大きくなり、顕著な場合には金属シリサイド膜が破壊されるという問題がある。
また、酸化タンタル膜を結晶化する場合もしくはしない場合の何れの場合であっても、酸化タンタル膜の酸素雰囲気における処理が必要となる。このような酸化処理により下地基板が酸化され、以下のような問題を生じる。すなわち、下地である下部電極がシリコンである場合には、シリコン酸化膜が下部電極と酸化タンタル膜との間に形成され、シリコン酸化膜いう低誘電率の絶縁膜により容量絶縁膜の膜厚が実効的に増加され、十分な容量値を確保できなくなる。また、下地である下部電極が窒化チタン、タングステン等の金属である場合には、その酸化物が絶縁膜である場合には前記同様の容量絶縁膜の膜厚増加が発生し、その酸化物が導電性物質である場合であっても、その金属の酸化物の生成により体積膨張が生じ、酸化タンタル膜に加わるストレスにより酸化タンタル膜のリーク電流が増加するという問題が生じる。
本発明の目的は、高い耐熱性と信頼性とを有し、蓄積電荷量を増大できる容量絶縁膜を提供することにある。
また、本発明の目的は、配線接続部の金属シリサイド膜を劣化させることなく、低温度の熱処理により酸化タンタル膜を結晶化する技術を提供することにある。
また、本発明の目的は、酸化タンタル膜を結晶化する際に下地基板の酸化を抑制する技術を提供することにある。
また、本発明の目的は、周辺回路領域の接続部での接続抵抗の増加を抑制するとともに、高い誘電率の容量絶縁膜を構成し、高集積化、高性能化および高信頼性化に適したＤＲＡＭの技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体装置は、半導体からなる基板または半導体層をその表面に有する基板と、基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴと、メモリセル選択用ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域に電気的に接続された第１電極、第１電極に対向して形成された第２電極および第１、第２電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置であって、第１電極は、特定の面方位に配向した、金属またはその酸化物もしくは窒化物の結晶膜を含むものである。
このような半導体装置によれば、第１電極の表面が特定の面方位に配向した金属またはその酸化物もしくは窒化物の結晶膜で構成されるため、この結晶膜上に形成される容量絶縁膜には、アズデポ状態で結晶が含まれる非晶質膜が形成される。このため、容量絶縁膜を構成する非晶質膜を熱処理により結晶化する際の熱処理温度を低くして、それ以前に形成された部材の熱劣化を抑制できる。
（２）また、本発明の半導体装置は、半導体からなる基板または半導体層をその表面に有する基板と、基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴと、メモリセル選択用ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域に電気的に接続された第１電極、第１電極に対向して形成された第２電極および第１、第２電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置であって、第１電極が金属酸化膜を含み、金属酸化膜の表面には凹凸が形成されているものである。
このような半導体装置によれば、第１電極表面の面積を増加して情報蓄積用容量素子の蓄積電荷量を増加できる。
なお、この第１電極の金属酸化膜の表面には、特定の面方位に配向した結晶を含む金属膜を形成することができる。これにより前記（１）と同様に、容量絶縁膜を構成する非晶質膜を熱処理により結晶化する際の熱処理温度を低くして、それ以前に形成された部材の熱劣化を抑制できる。
なお、前記（１）および（２）の半導体装置において、第１電極に含まれる金属元素は、ルテニウム（Ｒｕ）、タングステン（Ｗ）、イリジウム（Ｉｒ）または白金（Ｐｔ）とすることができる。
また、容量絶縁膜は、結晶構造を有する金属酸化膜とすることができ、この金属酸化膜としては多結晶の酸化タンタル膜を例示できる。
また、金属酸化膜または酸化タンタル膜の結晶は、第１電極に含まれる結晶と同じ面方位に配向しているものとすることができ、第１電極に含まれる結晶および容量絶縁膜に含まれる結晶は、ともに六方晶系の結晶構造を有し、かつ、（００２）面に配向しているものとすることができる。
また、前記（１）および（２）の半導体装置において、第２電極は、金属または金属化合物とすることができ、第２電極としては、窒化チタン（ＴｉＮ）膜、酸化ルテニウム（ＲｕＯ）膜、ルテニウム（Ｒｕ）膜またはタングステン（Ｗ）膜を例示できる。
また、前記（１）および（２）の半導体装置において、第１電極と容量絶縁膜との界面には、第１電極に含まれる金属元素の酸化膜が形成され、酸化膜は、導電性を有するものとすることができる。この第１電極に含まれる金属元素の酸化膜としては、酸化ルテニウム（ＲｕＯ）膜、酸化イリジウム（ＩｒＯ）膜を例示できる。
また、前記（１）および（２）の半導体装置において、第１電極と半導体領域とを接続するプラグは、金属または金属化合物で構成でき、プラグと第１電極との間には反応防止膜が形成できる。
また、前記（１）および（２）の半導体装置において、情報蓄積用容量素子の下層に形成された配線と基板の主面とを接続する接続部は、金属または金属化合物で構成され、接続部の基板の主面には、金属のシリサイド膜が形成されているものとすることができる。
（３）本発明の半導体装置の製造方法は、半導体からなる基板または半導体層をその表面に有する基板と、基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴと、メモリセル選択用ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域に電気的に接続された第１電極、第１電極に対向して形成された第２電極および第１、第２電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置の製造方法であって、（ａ）スパッタ法またはＣＶＤ法により、導電性の金属膜またはその酸化膜もしくは窒化膜を堆積し、金属膜またはその酸化膜もしくは窒化膜を加工して第１電極を形成する工程、（ｂ）ＣＶＤ法により、絶縁性の金属酸化膜を第１電極上に堆積する工程、（ｃ）金属酸化膜に７００℃以下の熱処理を施し、金属酸化物の結晶を成長させ、容量絶縁膜を形成する工程、を含むものである。
なお、（ａ）工程で堆積される金属膜またはその酸化膜もしくは窒化膜に含まれる金属元素は、ルテニウム（Ｒｕ）、タングステン（Ｗ）、イリジウム（Ｉｒ）または白金（Ｐｔ）とすることができる。
また、（ａ）工程で堆積される金属膜またはその酸化膜もしくは窒化膜のスパッタ法またはＣＶＤ法による成膜速度は、２００ｎｍ／ｍｉｎ以下とすることができる。
また、（ａ）工程で堆積される金属膜またはその酸化膜もしくは窒化膜は、特定の面方位に配向した結晶を含むことができる。この面方位は、（００２）とすることができる。
（４）本発明の半導体装置の製造方法は、半導体からなる基板または半導体層をその表面に有する基板と、基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴと、メモリセル選択用ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域に電気的に接続された第１電極、第１電極に対向して形成された第２電極および第１、第２電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置の製造方法であって、（ｄ）導電性の金属膜を堆積および加工した後、金属膜を酸化して凹凸を形成し、または、導電性の金属膜を堆積し、これを酸化して凹凸を形成した後、金属膜を加工して、第１電極を形成する工程、（ｅ）ＣＶＤ法により、絶縁性の金属酸化膜を第１電極上に堆積する工程、（ｆ）金属酸化膜に７００℃以下の熱処理を施し、金属酸化物の結晶を成長させ、容量絶縁膜を形成する工程、を含むものである。
なお、（ｄ）工程で堆積される金属膜は、ルテニウム（Ｒｕ）膜、タングステン（Ｗ）膜、イリジウム（Ｉｒ）膜または白金（Ｐｔ）膜とすることができる。
また、（ｄ）工程の酸化による凹凸の形成処理は、７００℃以下の酸化性雰囲気における熱処理、または、５００℃以下の酸化性雰囲気におけるプラズマ処理で形成でき、その酸化性雰囲気を構成するガスは、酸素（Ｏ２）、一酸化二窒素（Ｎ２Ｏ）または一酸化窒素（ＮＯ）とすることができる。
また、第１電極の形成は、金属膜の一部を酸化し、その酸化された領域と酸化されない領域とのエッチング速度の相違を利用して、酸化されない領域の一部または全部をエッチングにより除去して行うことができる。
また、（ｅ）工程の前に、第１電極に含まれる金属と同一の金属膜を、ＣＶＤ法により選択的に第１電極の表面に形成することができ、その金属膜は、特定の面方位に配向した結晶を含むものとすることができる。この面方位は、（００２）とすることができる。
なお、前記（３）および（４）の製造方法において、（ｂ）または（ｅ）工程で堆積される金属酸化膜は、酸化タンタル膜とすることができる。この酸化タンタル膜は、ペンタエトキシタンタルガスを原料ガスとし、４５０℃〜５００℃の温度範囲で行われるＣＶＤ法により堆積でき、また、この酸化タンタル膜は、アズデポ状態において、非晶質酸化タンタル膜中に酸化タンタル結晶が含まれたものとすることができる。
また、前記（３）および（４）の製造方法において、（ｃ）または（ｆ）工程における熱処理は、酸素（Ｏ２）雰囲気における処理温度が７００℃以下の第１の条件、オゾン（Ｏ３）雰囲気における処理温度が６００℃以下の第２の条件、一酸化二窒素（Ｎ２Ｏ）雰囲気における処理温度が６００℃〜６５０℃の第３の条件、非酸化性の雰囲気における処理温度が７００℃以下の第１処理の後、少なくともオゾンを含む雰囲気における処理温度が６００℃以下の第２処理を行う第４の条件、少なくともオゾンを含む雰囲気における処理温度が６００℃以下の第２処理の後、非酸化性の雰囲気における処理温度が７００℃以下の第１処理を行う第５の条件、の何れかの条件で行うことができる。
この熱処理により、下地結晶の面方位に沿って、酸化タンタル膜の結晶を成長させることができる。
また、前記（３）および（４）の製造方法において、（ａ）または（ｄ）工程の前に、メモリセル選択用ＭＩＳＦＥＴを覆う絶縁膜上に形成される配線と基板の主面とを接続する接続部を形成する工程を有し、その工程では、接続部を構成する複数の金属膜が積層して形成され、積層膜のうち基板に接触する金属膜を構成する金属元素と、基板を構成するシリコンとの熱処理による反応により、接続部の基板主面に金属シリサイド膜を形成することができる。
さらに、本願の発明を列記して説明すれば以下の通りである。
１．主面を有する半導体基板と、前記半導体基板の主面に形成されたゲート電極と、前記ゲート電極の両端に形成されたソース、ドレイン領域とを有する第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴ上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１絶縁膜の表面を露出するような開孔を有する第２絶縁膜と、前記開孔の側壁及び前記開孔内の前記第１絶縁膜表面上に形成され、前記第１ＭＩＳＦＥＴのソース又はドレイン領域の一方に電気的に接続された第１電極と、前記第１電極表面に形成された誘電体膜と、前記誘電体膜の表面に形成された第２電極とからなる容量素子とを有し、前記第１電極は、（００２）面に配向した金属膜からなる半導体装置である。
２．前記項１において、前記第１電極はルテニウムからなる。
３．前記項２において、前記誘電体膜は（００２）面に配向した酸化タンタル膜からなる。
４．前記項３において、さらに前記半導体基板の主面に形成されたゲート電極と、前記ゲート電極の両端に形成されたソース、ドレイン領域とを有する第２ＭＩＳＦＥＴと、前記ソース、ドレイン領域の表面に形成された高融点金属膜のシリサイド層とを有し、前記シリサイド層は、前記第１絶縁膜の下に形成されている。
５．（ａ）半導体基板の主面上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜上に、前記第１絶縁膜よりも膜厚が大である第２絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜の表面を露出するような開孔を、前記第２絶縁膜に形成する工程と、（ｄ）前記開孔の側壁、及び前記開孔内の前記第１絶縁膜の表面に（００２）面に配向したルテニウム膜を形成する工程と、（ｅ）前記ルテニウム膜上に酸化タンタル膜を堆積する工程と、（ｆ）前記酸化タンタル膜に熱処理を施す工程と、（ｇ）前記酸化タンタル膜上に金属膜を形成する工程とを有する半導体装置の製造方法。
６．前記項５において、前記熱処理温度は７００度以下である。
７．（ａ）半導体基板の主面に、ゲート電極及びソース、ドレイン領域を有する第１及び第２ＭＩＳＦＥＴを形成する工程と、（ｂ）前記第２ＭＩＳＦＥＴのソース、ドレイン領域の表面に高融点金属シリサイド層を形成する工程と、
（ｃ）前記第１、第２ＭＩＳＦＥＴ上に第１絶縁膜を形成する工程と、（ｄ）前記第１絶縁膜上に、前記第１絶縁膜よりも膜厚が大である第２絶縁膜を形成する工程と、（ｅ）前記第１ＭＩＳＦＥＴ上に位置し、前記第１絶縁膜の表面を露出するような開孔を、前記第２絶縁膜に形成する工程と、（ｆ）前記開孔の側壁、及び前記開孔内の前記第１絶縁膜の表面に（００２）面に配向した第１金属膜を形成する工程と、（ｇ）前記第１金属膜上に誘電体膜を堆積する工程と、（ｈ）前記誘電体膜に熱処理を施す工程と、（ｉ）前記誘電体膜上に第２金属膜を形成する工程とを有する半導体装置の製造方法。
８．前記項７において、前記第１金属膜は、ルテニウムからなる。
９．前記項８において、前記誘電体膜は、（００２）配向の酸化タンタルからなる。
１０．前記項９において、前記第２電極は、ルテニウムからなる。
１１．前記項８において、前記熱処理は、７００度以下である。
１２．（ａ）半導体基板の主面に、ゲート電極及びソース、ドレイン領域を有する第１及び第２ＭＩＳＦＥＴを形成する工程と、（ｂ）前記第２ＭＩＳＦＥＴのソース、ドレイン領域の表面に高融点金属シリサイド層を形成する工程と、（ｃ）前記第１、第２ＭＩＳＦＥＴ上に第１絶縁膜を形成する工程と、（ｄ）前記第１絶縁膜上に、（００２）面に配向した第１金属膜を形成する工程と、（ｅ）前記第１金属膜上に誘電体膜を堆積する工程と、（ｆ）前記誘電体膜に熱処理を施す工程と、（ｇ）前記誘電体膜上に第２金属膜を形成する工程とを有する半導体装置の製造方法。
１３．前記項１２において、前記第１金属膜は、ルテニウムからなる。
１４．前記項１２において、前記第２電極は、ルテニウムからなる。
１５．前記項１３において、前記誘電体膜は、（００２）配向の酸化タンタルからなる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）高い耐熱性と信頼性とを有し、蓄積電荷量を増大できる容量絶縁膜を提供できる。
（２）配線接続部の金属シリサイド膜を劣化させることなく、低温度の熱処理により酸化タンタル膜を結晶化できる。
（３）酸化タンタル膜を結晶化する際に下地基板の酸化を抑制できる。
（４）周辺回路領域の接続部での接続抵抗の増加を抑制するとともに、高い誘電率の容量絶縁膜を構成し、高集積化、高性能化および高信頼性化に適したＤＲＡＭを提供できる。
（５）情報蓄積用容量素子の下部電極の表面できを増加し、蓄積電荷量を増加できる。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための企図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、実施の形態１のＤＲＡＭを形成した半導体チップの全体平面図である。図示のように、単結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）およびＹ方向（半導体チップ１Ａの短辺方向）に沿って多数のメモリアレイＭＡＲＹがマトリクス状に配置されている。Ｘ方向に沿って互いに隣接するメモリアレイＭＡＲＹの間にはセンスアンプＳＡが配置されている。半導体チップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。
図２は、実施の形態１のＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線ＷＬ（ＷＬ０、ＷＬ１、ＷＬｎ…）と複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセル（ＭＣ）により構成されている。１ビットの情報を記憶する１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬの一端は、ワードドライバＷＤに接続され、ビット線ＢＬの一端は、センスアンプＳＡに接続されている。
次に、本実施の形態のＤＲＡＭの製造方法を図面を用いて工程順に説明する。図３〜図２５は、実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
まず、図３に示すように、素子分離領域および不純物が導入されたウェル領域を形成する。
ｐ型で比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板１を用意し、たとえば８５０℃程度でウェット酸化して形成した膜厚１０ｎｍ程度の薄いシリコン酸化膜（図示せず）およびたとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成した膜厚１４０ｎｍ程度のシリコン窒化膜（図示せず）を半導体基板１上に堆積する。ここでは単結晶シリコンの半導体基板１を例示するが、表面に単結晶シリコン層を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、あるいは、表面に多結晶シリコン膜を有するガラス、セラミックス等の誘電体基板であってもよい。
次に、フォトレジスト膜（図示せず）をマスクにして、溝５が形成される領域の前記シリコン窒化膜およびシリコン酸化膜をパターニングし、このシリコン窒化膜をマスクとして半導体基板１をドライエッチングすることにより、素子分離領域の半導体基板１に深さ３００〜４００ｎｍ程度の溝５を形成する。
次に、前記フォトレジスト膜を除去した後、前記のエッチングによって溝５の内壁に生じたダメージ層を除去するために、たとえば８５０〜９００℃程度のウェット酸化による薄い（膜厚１０ｎｍ程度の）シリコン酸化膜６を溝５の内壁に形成し、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積されたシリコン酸化膜（図示せず）を３００〜４００ｎｍ程度の膜厚で堆積する。このシリコン酸化膜は、１０００℃程度でドライ酸化によりシンタリング（焼き締め）を行なってもよい。
次に、このシリコン酸化膜をＣＭＰ法により研磨して溝５以外の領域のシリコン酸化膜を除去し、溝５の内部にシリコン酸化膜７を残して素子分離領域を形成する。なお、このＣＭＰ法による研磨の前に、溝５の領域にシリコン窒化膜を形成して、溝５領域のシリコン酸化膜が過剰に深く研磨されるディッシングを防止することができる。
次に、半導体基板１の表面に残存しているシリコン酸化膜およびシリコン窒化膜をたとえば熱リン酸を用いたウェットエッチングで除去した後、メモリセルを形成する領域（メモリアレイ）の半導体基板１にｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてｎ型半導体領域１０を形成し、メモリアレイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてｎ型ウエル１２を形成する。また、このイオン打ち込みに続いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物、たとえばＢＦ２（フッ化ホウ素）をｐ型ウエル１１およびｎ型ウエル１２にイオン打ち込みする。ｎ型半導体領域１０は、入出力回路などから半導体基板１を通じてメモリアレイのｐ型ウエル１１にノイズが侵入するのを防止するために形成される。
次に、半導体基板１の表面をたとえばＨＦ（フッ酸）系の洗浄液を使って洗浄した後、半導体基板１を８５０℃程度でウェット酸化してｐ型ウエル１１およびｎ型ウエル１２の各表面に膜厚７ｎｍ程度の清浄なゲート酸化膜１３を形成する。特に限定はされないが、上記ゲート酸化膜１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰囲気中またはＮ２Ｏ（亜酸化窒素）雰囲気中で熱処理することによって、ゲート酸化膜１３と半導体基板１との界面に窒素を偏析させてもよい（酸窒化処理）。ゲート酸化膜１３が７ｎｍ程度まで薄くなると、半導体基板１との熱膨張係数差に起因して両者の界面に生じる歪みが顕在化し、ホットキャリアの発生を誘発する。半導体基板１との界面に偏析した窒素はこの歪みを緩和するので、上記の酸窒化処理は、極めて薄いゲート酸化膜１３の信頼性を向上できる。
次に、図４に示すように、ゲート酸化膜１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦＥＴの一部を構成し、活性領域以外の領域ではワード線ＷＬとして使用される。このゲート電極１４Ａ（ワード線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧を一定値以上に確保できる許容範囲内の最小寸法（たとえば０．２４μｍ程度）で構成される。また、隣接するゲート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォトリソグラフィの解像限界で決まる最小寸法（たとえば０．２２μｍ）で構成される。ゲート電極１４Ｂおよびゲート電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃは、たとえばＰ（リン）などのｎ型不純物がドープされた膜厚７０ｎｍ程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上部に膜厚５０ｎｍ程度のＷＮ（タングステンナイトライド）膜と膜厚１００ｎｍ程度のＷ膜とをスパッタリング法で堆積し、さらにその上部に膜厚１５０ｎｍ程度のシリコン窒化膜１５をＣＶＤ法で堆積した後、フォトレジスト膜１６をマスクにしてこれらの膜をパターニングすることにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイトライド）膜などを使用することもできる。
ゲート電極１４Ａ（ワード線ＷＬ）の一部を低抵抗の金属（Ｗ）で構成した場合には、そのシート抵抗を２〜２．５Ω／□程度にまで低減できるので、ワード線遅延を低減することができる。また、ゲート電極１４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくともワード線遅延を低減できるので、メモリセルの上部に形成される配線層の数を１層減らすことができる。
次に、フォトレジスト膜１６を除去した後、フッ酸などのエッチング液を使って、半導体基板１の表面に残ったドライエッチング残渣やフォトレジスト残渣などを除去する。このウェットエッチングを行うと、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３が削られると同時に、ゲート側壁下部のゲート酸化膜１３も等方的にエッチングされてアンダーカットが生じるため、そのままではゲート酸化膜１３の耐圧が低下する。そこで、半導体基板１を９００℃程度でウェット酸化することによって、削れたゲート酸化膜１３の膜質を改善する。
次に、図５に示すように、ｎ型ウエル１２にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてゲート電極１４Ｃの両側のｎ型ウエル１２にｐ−型半導体領域１７を形成する。また、ｐ型ウエル１１にｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてゲート電極１４Ｂの両側のｐ型ウエル１１にｎ−型半導体領域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル１１にｎ型半導体領域１９を形成する。これにより、メモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。
次に、図６に示すように、半導体基板１上にＣＶＤ法で膜厚５０〜１００ｎｍ程度のシリコン窒化膜２０を堆積した後、メモリアレイのシリコン窒化膜２０をフォトレジスト膜２１で覆い、周辺回路のシリコン窒化膜２０を異方性エッチングすることにより、ゲート電極１４Ｂ、１４Ｃの側壁にサイドウォールスペーサ２０ａを形成する。このエッチングは、ゲート酸化膜１３や素子分離溝５に埋め込まれたシリコン酸化膜７の削れ量を最少とするために、シリコン酸化膜に対するシリコン窒化膜２０のエッチングレートが大きくなるようなエッチングガスを使用して行う。また、ゲート電極１４Ｂ、１４Ｃ上のシリコン窒化膜１５の削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめるようにする。
次に、フォトレジスト膜２１を除去した後、図７に示すように、周辺回路領域のｎ型ウエル１２にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてｐチャネル型ＭＩＳＦＥＴのｐ＋型半導体領域２２（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウエル１１にｎ型不純物、たとえばＡｓ（ヒ素）をイオン打ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ＋型半導体領域２３（ソース、ドレイン）を形成する。これにより、周辺回路領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を備えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
次に、図８に示すように、半導体基板１上に膜厚３００ｎｍ程度のＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜２４をスピン塗布した後、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締め）する。また、ＳＯＧ膜２４の上部に膜厚６００ｎｍ程度のシリコン酸化膜２５を堆積した後、このシリコン酸化膜２５をＣＭＰ法で研磨してその表面を平坦化する。さらに、シリコン酸化膜２５の上部に膜厚１００ｎｍ程度のシリコン酸化膜２６を堆積する。このシリコン酸化膜２６は、ＣＭＰ法で研磨されたときに生じた前記シリコン酸化膜２５の表面の微細な傷を補修するために堆積する。シリコン酸化膜２５、２６は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。シリコン酸化膜２６に代えてＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜などを堆積してもよい。
このように、本実施の形態では、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの上部にリフロー性が高いＳＯＧ膜２４を塗布し、さらにその上部に堆積したシリコン酸化膜２５をＣＭＰ法で平坦化する。これにより、ゲート電極１４Ａ（ワード線ＷＬ）同士の微細な隙間のギャップフィル性が向上すると共に、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の平坦化を実現することができる。
次に、図９に示すように、フォトレジスト膜２７をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイン）の上部のシリコン酸化膜２６、２５およびＳＯＧ膜２４を除去する。このエッチングは、シリコン窒化膜２０に対するシリコン酸化膜２６、２５およびＳＯＧ膜２４のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域１９や素子分離溝５の上部を覆っているシリコン窒化膜２０が完全には除去されないようにする。続いて、上記フォトレジスト膜２７をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイン）の上部のシリコン窒化膜２０とゲート酸化膜１３とを除去することにより、ｎ型半導体領域１９（ソース、ドレイン）の一方の上部にコンタクトホール２８を形成し、他方の上部にコンタクトホール２９を形成する。このエッチングは、シリコン酸化膜（ゲート酸化膜１３および素子分離溝５内のシリコン酸化膜７）に対するシリコン窒化膜１５のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域１９や素子分離溝５が深く削れないようにする。また、このエッチングは、シリコン窒化膜２０が異方的にエッチングされるような条件で行い、ゲート電極１４Ａ（ワード線ＷＬ）の側壁にシリコン窒化膜２０が残るようにする。これにより、フォトリソグラフィの解像限界以下の微細な径を有するコンタクトホール２８、２９がゲート電極１４Ａ（ワード線ＷＬ）に対して自己整合で形成される。コンタクトホール２８、２９をゲート電極１４Ａ（ワード線ＷＬ）に対して自己整合で形成するには、あらかじめシリコン窒化膜２０を異方性エッチングしてゲート電極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい。
なお、図９におけるシリコン酸化膜２６およびレジスト膜２７の表面は、図１８に示すような周辺回路領域におけるシリコン酸化膜２５表面に沿って落ち込み（段差）形状を成している。図９はその形状を省略している。
次に、フォトレジスト膜２７を除去した後、フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、コンタクトホール２８、２９の底部に露出した基板表面のドライエッチング残渣やフォトレジスト残渣などを除去する。その際、コンタクトホール２８、２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝されるが、ＳＯＧ膜２４は、前述した８００℃程度のシンタリングによってフッ酸系のエッチング液に対するエッチングレートが低減されているので、このウェットエッチング処理によってコンタクトホール２８、２９の側壁が大きくアンダーカットされることはない。これにより、次の工程でコンタクトホール２８、２９の内部に埋め込まれるプラグ同士のショートを確実に防止することができる。
次に、図１０に示すように、コンタクトホール２８、２９の内部にプラグ３０を形成する。プラグ３０は、シリコン酸化膜２６の上部にｎ型不純物（たとえばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール２８、２９の内部に残すことにより形成する。
次に、図１１に示すように、シリコン酸化膜２６の上部に膜厚２００ｎｍ程度のシリコン酸化膜３１を堆積した後、半導体基板１を８００℃程度で熱処理する。シリコン酸化膜３１は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。この熱処理によって、プラグ３０を構成する多結晶シリコン膜中のｎ型不純物がコンタクトホール２８、２９の底部からメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化される。
次に、図１２に示すように、フォトレジスト膜３２をマスクにしたドライエッチングで前記コンタクトホール２８の上部のシリコン酸化膜３１を除去してプラグ３０の表面を露出させる。次に、フォトレジスト膜３２を除去した後、図１３に示すように、フォトレジスト膜３３をマスクにしたドライエッチングで周辺回路領域のシリコン酸化膜３１、２６、２５、ＳＯＧ膜２４およびゲート酸化膜１３を除去することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ＋型半導体領域２３（ソース、ドレイン）の上部にコンタクトホール３４、３５を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ＋型半導体領域２２（ソース、ドレイン）の上部にコンタクトホール３６、３７を形成する。
次に、フォトレジスト膜３３を除去した後、図１４に示すように、シリコン酸化膜３１の上部にビット線ＢＬおよび周辺回路の第１層配線３８、３９を形成する。ビット線ＢＬおよび第１層配線３８、３９を形成するには、まずシリコン酸化膜３１の上部に膜厚５０ｎｍ程度のＴｉ膜をスパッタリング法で堆積し、半導体基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の上部に膜厚５０ｎｍ程度のＴｉＮ膜をスパッタリング法で堆積し、さらにその上部に膜厚１５０ｎｍ程度のＷ膜と膜厚２００ｎｍ程度のシリコン窒化膜４０とをＣＶＤ法で堆積した後、フォトレジスト膜４１をマスクにしてこれらの膜をパターニングする。
シリコン酸化膜３１の上部にＴｉ膜を堆積した後、半導体基板１を８００℃程度で熱処理することにより、Ｔｉ膜と下地Ｓｉとが反応し、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ＋型半導体領域２３（ソース、ドレイン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ＋型半導体領域２２（ソース、ドレイン）の表面とプラグ３０の表面とに低抵抗のＴｉＳｉ２（チタンシリサイド）層４２が形成される。これにより、ｎ＋型半導体領域２３、ｐ＋型半導体領域２２およびプラグ３０に接続される配線（ビット線ＢＬ、第１層配線３８、３９）のコンタクト抵抗を低減することができる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシート抵抗を２Ω／□以下にまで低減できるので、情報の読み出し速度および書き込み速度を向上させることができると共に、ビット線ＢＬと周辺回路の第１層配線３８、３９とを一つの工程で同時に形成することができるので、ＤＲＡＭの製造工程を短縮することができる。さらに、周辺回路の第１層配線（３８、３９）をビット線ＢＬと同層の配線で構成した場合には、第１層配線をメモリセルの上層のＡｌ配線で構成する場合に比べて周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線とを接続するコンタクトホール（３４〜３７）のアスペクト比が低減されるため、第１層配線の接続信頼性が向上する。
ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減して情報の読み出し速度および書き込み速度を向上させるために、その間隔がその幅よりも長くなるように形成する。ビット線ＢＬの間隔はたとえば０．２４μｍ程度とし、その幅はたとえば０．２２μｍ程度とする。
なお、ＴｉＳｉ２層４２は、熱処理による劣化が生じる可能性があるが、その熱処理として後に説明する情報蓄積用容量素子の容量絶縁膜の形成工程が考えられる。しかしながら、後に説明するように、本実施の形態においては容量絶縁膜の形成工程が低温化されるため、ＴｉＳｉ２層４２が熱処理により劣化し、接続抵抗の上昇等の不具合を生じることはない。
次に、フォトレジスト膜４１を除去した後、図１５に示すように、ビット線ＢＬの側壁と第１層配線３８、３９の側壁とにサイドウォールスペーサ４３を形成する。サイドウォールスペーサ４３は、ビット線ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法でシリコン窒化膜を堆積した後、このシリコン窒化膜を異方性エッチングして形成する。
次に、図１６に示すように、ビット線ＢＬおよび第１層配線３８、３９の上部に膜厚３００ｎｍ程度のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜４４をシンタリング（焼き締め）する。ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフロー性が高く、微細な配線間のギャップフィル性に優れているので、フォトリソグラフィの解像限界程度まで微細化されたビット線ＢＬ同士の隙間を良好に埋め込むことができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要とされる高温、長時間の熱処理を行わなくとも高いリフロー性が得られるため、ビット線ＢＬの下層に形成されたメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ドレインに含まれる不純物の熱拡散を抑制して浅接合化を図ることができる。さらに、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメタル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモリセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能化を実現することができる。また、ビット線ＢＬおよび第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ膜の劣化を抑制して配線抵抗の低減を図ることができる。
次に、ＳＯＧ膜４４の上部に膜厚６００ｎｍ程度のシリコン酸化膜４５を堆積した後、このシリコン酸化膜４５をＣＭＰ法で研磨してその表面を平坦化する。シリコン酸化膜４５は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
このように、本実施の形態では、ビット線ＢＬおよび第１層配線３８、３９の上部に成膜直後でも平坦性が良好なＳＯＧ膜４４を塗布し、さらにその上部に堆積したシリコン酸化膜４５をＣＭＰ法で平坦化する。これにより、ビット線ＢＬ同士の微細な隙間のギャップフィル性が向上すると共に、ビット線ＢＬおよび第１層配線３８、３９の上部の絶縁膜の平坦化を実現することができる。また、高温・長時間の熱処理を行わないため、メモリセルおよび周辺回路を構成するＭＩＳＦＥＴの特性劣化を防止して高性能化を実現することができると共に、ビット線ＢＬおよび第１層配線３８、３９の低抵抗化を図ることができる。
次に、シリコン酸化膜４５の上部に膜厚１００ｎｍ程度のシリコン酸化膜４６を堆積する。このシリコン酸化膜４６は、ＣＭＰ法で研磨されたときに生じた前記シリコン酸化膜４５の表面の微細な傷を補修するために堆積する。シリコン酸化膜４６は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
次に、図１７に示すように、フォトレジスト膜４７をマスクにしたドライエッチングでコンタクトホール２９の上部のシリコン酸化膜４６、４５、ＳＯＧ膜４４およびシリコン酸化膜３１を除去してプラグ３０の表面に達するスルーホール４８を形成する。このエッチングは、シリコン酸化膜４６、４５、３１およびＳＯＧ膜４４に対するシリコン窒化膜のエッチングレートが小さくなるような条件で行い、スルーホール４８とビット線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬの上部のシリコン窒化膜４０やサイドウォールスペーサ４３が深く削れないようにする。これにより、スルーホール４８がビット線ＢＬに対して自己整合で形成される。
次に、フォトレジスト膜４７を除去した後、フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、スルーホール４８の底部に露出したプラグ３０の表面のドライエッチング残渣やフォトレジスト残渣などを除去する。その際、スルーホール４８の側壁に露出したＳＯＧ膜４４もエッチング液に曝されるが、ＳＯＧ膜４４は、前記８００℃程度のシンタリングによってフッ酸系のエッチング液に対するエッチングレートが低減されているので、このウェットエッチング処理によってスルーホール４８の側壁が大きくアンダーカットされることはない。これにより、次の工程でスルーホール４８の内部に埋め込まれるプラグとビット線ＢＬとのショートを確実に防止することができる。また、プラグとビット線ＢＬとを十分に離間させることができるので、ビット線ＢＬの寄生容量の増加を抑制することができる。
次に、図１８に示すように、スルーホール４８の内部にプラグ４９を形成する。プラグ４９は、金属化合物たとえば窒化チタン膜からなる。プラグ４９は、後に説明する反応防止膜５０の形成の際の反応防止膜５０とプラグ３０との反応を抑制することができる。これにより、プラグ３０とプラグ４９との間に、導通を阻害する物質、たとえばシリコン酸化物の形成を抑制して、情報蓄積用容量素子とメモリセル選択用ＭＩＳＦＥＴＱｓとの接続を良好に維持することができる。プラグ４９は、シリコン酸化膜４６の上部に、たとえば窒化チタン膜をスパッタ法あるいはＣＶＤ法により堆積し、これをエッチバックしてスルーホール４８の内部に残すことにより形成する。エッチバックはＣＭＰ法により窒化チタン膜を研磨して行ってもよい。
次に、図１９に示すように、プラグ４９およびシリコン酸化膜４６の上部に反応防止膜５０およびルテニウム（Ｒｕ）膜５１を堆積する。反応防止膜５０としては酸化ルテニウム膜を例示できる。ルテニウム膜５１は後に下部電極となるものである。反応防止膜５０の膜厚は数ｎｍ〜５０ｎｍ程度とすることができる。また、ルテニウム膜５１の膜厚は、たとえば０．５μｍとすることができる。ただし、この０．５μｍという値は、後に説明する下部電極の高さを規定するものであり、下部電極の面積すなわち確保しようとする容量値により調整することができる。反応防止膜５０は、スパッタ法あるいはＣＶＤ法により形成することができる。
ルテニウム膜５１は、ルテニウムをターゲットとするスパッタ法により堆積することができる。スパッタの条件を例示すれば以下の通りである。すなわち、ターゲット電極のサイズを直径２００ｍｍ、スパッタ時のプラズマ投入電力を９００Ｗ、スパッタ時の基板温度を３００℃、スパッタプラズマガスをアルゴン（Ａｒ）、ガス圧力を０．５Ｐａとすることができる。このような条件の場合、スパッタされるルテニウム膜のスパッタレート（成膜速度）は、約１４０ｎｍ／ｍｉｎとなる。
上記のようにルテニウム膜５１は、約１４０ｎｍ／ｍｉｎという比較的遅いスパッタレートで形成されるため、特定の面方位、たとえば（００２）面に配向した結晶構造を有する。このように特定の面方位（００２）面に配向しているため、次に説明する酸化タンタル膜の堆積時（アズデポ状態）において、すでに酸化タンタルの結晶が形成されるようになる。これは一種のヘテロエピタキシャル成長が発生していると考えることができる。このようなエピタキシャル成長による酸化タンタル結晶は、酸化タンタル膜の熱処理温度を低くすることが可能となる。
なお、ルテニウム膜５１の成膜速度が約１４０ｎｍ／ｍｉｎとなる例を示したが、上記成膜条件を調整し、成膜速度が２００ｎｍ／ｍｉｎ以下となるような条件であればよい。
また、ルテニウム膜５１には、スパッタ法を例示しているが、ＣＶＤ法により形成してもよい。この場合、ＣＶＤ法に用いるガスとしては、有機ルテニウムガス、たとえば、ビスエチルシクロペンタジエニルルテニウム（Ｒｕ（Ｃ２Ｈ５Ｃ５Ｈ４）２）、ビスシクロペンタジエニルルテニウム（ルテノセン）（Ｒｕ（Ｃ５Ｈ５）２）、ビスメチルシクロペンタジエニルルテニウム（Ｒｕ（ＣＨ３Ｃ５Ｈ４）２）、トリスジメチルヘプタンジオナートルテニウム（Ｒｕ（Ｃ９Ｈ１５Ｏ２）３）、トリストリメチルヘプタンジオナートルテニウム（Ｒｕ（Ｃ１０Ｈ１７Ｏ２）３）、トリスジピバロイルメタナートルテニウム（Ｒｕ（Ｃ１１Ｈ１９Ｏ２）３を例示でき、これらのガスを含浸したセラミックスを通過したキャリアガス（窒素、アルゴン等）を反応室に導入し、熱分解を利用して成膜できる。
また、ここではルテニウムの金属結晶膜を例示しているが、タングステン、イリジウムまたは白金等の特定の面方位に配向を有する金属膜でもよく、また、これらの酸化物、窒化物であっても、特定の面方位に配向を有する結晶構造を有する限りルテニウム膜５１に代えることができる。
次に、図２０に示すように、ルテニウム膜５１上にフォトレジスト膜５２を形成し、このフォトレジスト膜５２をマスクとしてルテニウム膜５１および反応防止膜５０をたとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いてエッチングし、除去する。このようにして反応防止膜５３およびルテニウム膜５１からなる下部電極５４を形成する。反応防止膜５３は、後に説明する容量絶縁膜の酸化性雰囲気での熱処理の際の酸素の侵入を阻止する作用を有する。
次に、フォトレジスト膜５２を除去した後、図２１に示すように、半導体基板１の全面に膜厚１０ｎｍ程度の酸化タンタル膜５５を堆積する。酸化タンタル膜５５の堆積は、たとえばペンタエトキシタンタル（Ｔａ（Ｃ２Ｈ５Ｏ）５）を含むガスを原料ガスとし、４５０℃〜５００℃の減圧状態（たとえば４００ｍＴｏｒｒ）における熱ＣＶＤ法により形成できる。
このように、酸化タンタル膜５５を熱ＣＶＤ法により堆積することにより、ステップカバレッジに優れた酸化タンタル膜５５とすることができる。また、前記ＣＶＤ法を４５０℃〜５００℃という比較的高い温度で行うため、酸化タンタル膜５５中の不純物たとえば炭素化合物の量を少なくすることができ、次に説明する酸化タンタル膜５５の結晶化温度を低くできる。
なお、この段階で形成された酸化タンタル膜５５は、図２２（ａ）に示すように酸化タンタル結晶５５ａを含むアモルファス薄膜である。このように、アズデポ状態で酸化タンタル結晶５５ａが形成されているのは、下部電極５４であるルテニウム膜５１が特定の面方位に配向している結晶を含むために一種のエピタキシャル成長をするためと考えられることは前記の通りである。このアズデポ状態での酸化タンタル結晶５５ａの存在により、次に説明する酸化タンタル膜５５の熱処理温度が低くても良好な多結晶の酸化タンタル膜５６を得ることができる。
なお、酸化タンタル膜５５の形成には、Ｔａ（Ｃ２Ｈ５）５等のペンタアルキルタンタルガスと酸素との混合ガスを原料ガスに用いてもよい。
次に、酸化タンタル膜５５に熱処理を施し、多結晶酸化タンタル膜５６を形成する（図２２（ｂ））。酸化タンタル膜５５の熱処理は、７００℃以下の温度条件、たとえば、酸素（Ｏ２）雰囲気における処理温度が７００℃以下の第１の条件、オゾン（Ｏ３）雰囲気における処理温度が６００℃以下の第２の条件、一酸化二窒素（Ｎ２Ｏ）雰囲気における処理温度が６００℃〜６５０℃の第３の条件、非酸化性の雰囲気における処理温度が７００℃以下の第１処理の後、少なくともオゾンを含む雰囲気における処理温度が６００℃以下の第２処理を行う第４の条件、少なくともオゾンを含む雰囲気における処理温度が６００℃以下の第２処理の後、非酸化性の雰囲気における処理温度が７００℃以下の第１処理を行う第５の条件で行う。
上記の通り、酸化タンタル膜５５の熱処理は、酸化雰囲気における熱処理で、酸化タンタル膜５５の結晶化と酸素処理を一度に行う方法（第１〜第３に方法）と、酸化タンタル膜５５をまず結晶化した後に酸素処理を施す２段階の方法と前記段階を逆にして行う方法（第４および第５の方法）の２つがある。酸素処理は、結晶化により発生する多結晶酸化タンタル膜５６の酸素欠陥に酸素を補充する手段である。なお、酸素雰囲気を構成する酸化ガスの酸化性の強さにより、必要な熱処理温度が相違する。つまり、酸素よりは一酸化二窒素の方が処理温度は低くでき、一酸化二窒素よりもオゾンの方が処理温度を低くできる。以下の実施の形態では、オゾンを用いた例を説明する。
オゾンを用いて結晶化を行う場合には、前記したとおり６００℃以下の温度で熱処理を行うことができるが、本発明者らの検討によれば、５００℃の熱処理で十分に結晶化が可能であり、また酸素欠陥の回復できる。このように低い温度での熱処理が可能なのは、オゾンを用いることに加えて、前記の通り下部電極５４に含まれるルテニウム膜が特定の面方位（００２）に配向した結晶からなり、その表面に形成された酸化タンタル膜５５に酸化タンタル結晶５５ａが含まれるためであることはいうまでもない。
このように、アモルファス状態を含む酸化タンタル膜５５を結晶化して多結晶酸化タンタル膜５６を形成するため、誘電率の高い容量絶縁膜を構成して情報蓄積用容量素子の蓄積電荷量を増加できる。これによりＤＲＡＭの微細化に対応した情報蓄積用容量素子を構成できる。
また、このように低い温度で酸化タンタル膜５５を結晶化し、多結晶酸化タンタル膜５６を形成できるため、前記ＴｉＳｉ２層４２の熱劣化を抑制することが可能となる。
また、低い温度での多結晶酸化タンタル膜５６の形成が可能であるため、下部電極５４であるルテニウムの酸化を抑制することが可能となる。すなわち、仮に酸化タンタル膜５５を堆積した後の下部電極５４の表面に酸化膜が形成された場合には、この酸化膜の体積膨張に起因する多結晶酸化タンタル膜５６のストレスが発生し、このストレスによるリーク電流を生じる可能性があるが、本実施の形態の場合にはこのような酸化膜は形成されず、リーク電流を生じる恐れもない。また、仮に下部電極５４を多結晶シリコン膜で構成した場合には、酸化タンタル膜５５の結晶化処理の際に多結晶シリコン膜の表面にシリコン酸化膜が形成され、これが実質的な容量絶縁膜の一部を構成し、情報蓄積用容量素子の蓄積電荷量を低減する恐れがあるが、本実施の形態の場合には、下部電極５４と多結晶酸化タンタル膜５６との界面には酸化膜が形成され難いため、蓄積電荷量の低減を抑制できる。
なお、酸化タンタル膜５５の形成前に、下部電極５４の表面に下部電極５４を構成する金属たとえばルテニウムの酸化膜をあらかじめ形成することができる。下部電極５４がイリジウムで構成される場合には、酸化膜として酸化イリジウムを形成できる。これら酸化ルテニウムあるいは酸化イリジウムの薄膜は、スパッタ法、ＣＶＤ法、あるいは酸化処理により形成できる。このように酸化ルテニウム膜をあらかじめ下部電極５４上に形成しておくことにより、酸化タンタル膜５５の結晶化処理の際に、下部電極５４があらかじめ酸化されている状態になっているため、それ以上の酸化が抑制され、結晶化された後の多結晶酸化タンタル膜５６に不要なストレスが発生せず、リーク電流を低減できる。なお、酸化ルテニウムは導電性であるため、実質的な容量絶縁膜の膜厚の増加にはならず、情報蓄積用容量素子の蓄積電荷量の低減は生じない。
また、本実施の形態においては、前記したとおり、酸化ルテニウム膜からなる反応防止膜５３が形成されているため、本然処理工程において酸素が酸化タンタル膜５５および下部電極５４を通過してプラグ４９に達することはなく、また、下部電極５４を構成するルテニウムとプラグ４９を構成する窒素あるいはチタンとの反応を抑制できる。この結果、プラグ４９と下部電極５４との接続抵抗を低く維持しプラグ４９と下部電極５４との電気的な接続の信頼性を向上することができる。
なお、この熱処理工程で形成される多結晶酸化タンタル膜５６の結晶構造は、下地である下部電極５４を構成するルテニウムの結晶構造を反映する。すなわち、ルテニウム膜の結晶構造と同様に特定の面方位に配向を有する酸化タンタル結晶で多結晶酸化タンタル膜５６が構成される。たとえばその面方位は、下部電極５４を構成するルテニウムの結晶の面方位と同じ（００２）面に配向する。本実施の形態では、下部電極５４を構成するルテニウムの結晶と多結晶酸化タンタル膜５６の結晶とはともに六方晶系の結晶構造であり、（００２）面に配向している。
次に、多結晶酸化タンタル膜５６上に窒化チタン膜を堆積し、図２３に示すように前記窒化チタン膜上にフォトレジスト膜５７を形成し、このフォトレジスト膜５７をマスクとして前記窒化チタン膜および多結晶酸化タンタル膜５６をエッチングして容量絶縁膜５８および上部電極５９を形成する。窒化チタン膜の堆積にはたとえばＣＶＤ法を用いることができる。このようにしてルテニウムからなる下部電極５４、多結晶の酸化タンタル膜からなる容量絶縁膜５８および窒化チタンからなる上部電極５９で構成される情報蓄積用容量素子Ｃを形成する。これにより、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
なお、上部電極５９を構成する材料としては、窒化チタン膜に代えて、酸化ルテニウム膜、ルテニウム膜、あるいはタングステン膜とすることができる。
次に、フォトレジスト膜５７を除去した後、図２４に示すように、情報蓄積用容量素子Ｃの上部に膜厚４０ｎｍ程度のシリコン酸化膜６０を堆積する。シリコン酸化膜６０は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。さらにＳＯＧ膜６１を塗布してメモリセルの形成された領域を平坦化すると同時に、周辺回路領域との段差を緩和する。本実施の形態のＤＲＡＭでは、容量絶縁膜５８に誘電率の高い多結晶酸化タンタル膜を用いるため、下部電極５４の高さを特に高く形成する必要はない。このため、ＳＯＧ膜６１のみでメモリセル領域と周辺回路領域との段差を緩和することが可能である。この結果、前記段差を解消するための複雑な工程を採用することなく、プロセスを単純化することができる。
次に、図２５に示すように、フォトレジスト膜をマスクにしたドライエッチングで周辺回路の第１層配線３８の上部のＳＯＧ膜６１、シリコン酸化膜６０、５３、シリコン酸化膜４６、シリコン酸化膜４５、ＳＯＧ膜４４およびシリコン窒化膜４０を除去することにより、スルーホール６２を形成する。また、同様に上部電極５９の上部のＳＯＧ膜６１、シリコン酸化膜６０を除去することにより、スルーホール６３を形成する。その後、スルーホール６２、６３の内部にプラグ６４を形成し、続いてＳＯＧ膜６１の上部に第２層配線６５を形成する。プラグ６４は、ＳＯＧ膜６１の上部にスパッタリング法で膜厚１００ｎｍ程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法で膜厚５００ｎｍ程度のＷ膜を堆積した後、これらの膜をエッチバックしてスルーホール６２、６３の内部に残すことにより形成する。第２層配線６５は、ＳＯＧ膜６１の上部にスパッタリング法で膜厚５０ｎｍ程度のＴｉＮ膜、膜厚５００ｎｍ程度のＡｌ（アルミニウム）膜、膜厚５０ｎｍ程度のＴｉ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして形成する。
その後、層間絶縁膜を介して第３層配線を形成し、その上部にシリコン酸化膜とシリコン窒化膜とで構成されたパッシベーション膜を堆積するが、その図示は省略する。以上の工程により、本実施の形態のＤＲＡＭが略完成する。
なお、第３層配線およびそれに接続するプラグは第２層配線の場合と同様に形成することができ、層間絶縁膜は、たとえば膜厚３００ｎｍ程度のシリコン酸化膜、膜厚４００ｎｍ程度のＳＯＧ膜および膜厚３００ｎｍ程度のシリコン酸化膜で構成できる。シリコン酸化膜は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積できる。
本実施の形態によれば、下部電極５４を構成するルテニウム膜を特定の面方位たとえば（００２）面に配向を有する結晶で構成するため、酸化タンタル膜５５を低温で結晶化することができ、ＴｉＳｉ２層４２の熱劣化を抑制するとともに、下部電極５４表面の酸化を抑制することができる。これによりビット線ＢＬおよび周辺回路領域の配線３８、３９の接続抵抗を低く維持し、また、情報蓄積用容量素子Ｃの蓄積電荷量を増加するとともにその信頼性を高く維持することができる。
なお、図２６に、本実施の形態にルテニウム膜５１からなる下部電極５４上に酸化タンタル膜５５を堆積し、その熱処理温度を変化させた場合の酸化タンタル膜のＸ線回折データを示す。熱処理しないアズデポ状態においても、酸化タンタル膜に結晶酸化タンタルのピークが見られ、７００℃以下の熱処理により、良好な酸化タンタル結晶が形成されていることがわかる。また、下地であるルテニウムの（００２）面のピークが支配的であり、また、多結晶酸化タンタル膜のピークも（００２）面が支配的である。このことから、ルテニウム膜と多結晶酸化タンタル膜とはともに（００２）面に配向していることがわかる。
（実施の形態２）
図２７〜図３１は、実施の形態２のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
本実施の形態のＤＲＡＭは、その回路構成および平面構成において図１および図２に示したものと同様である。また、情報蓄積用容量素子Ｃの構造において相違するところを除き、実施の形態１の断面とも同様である。したがって、以下の説明ではその相違する部分についてのみ説明し、同様な部分の説明は省略する。
本実施の形態２のＤＲＡＭの製造方法は、実施の形態１における図１８までの工程と同様である。その後、図２７に示すように、絶縁膜６６を形成し、プラグ４９が露出するように絶縁膜６６に溝６７を形成する。絶縁膜６６は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で形成する。また、溝６７はフォトレジスト膜をマスクとしたエッチングにより加工する。
次に、図２８に示すように、反応防止膜６８およびルテニウム膜６９を順次堆積する。反応防止膜６８およびルテニウム膜６９は実施の形態１と同様に堆積できる。
次に、図２９に示すように、半導体基板１の全面に絶縁膜７０を堆積する。絶縁膜７０は、溝６７への埋め込み性および絶縁膜６６とのエッチング選択性を考慮してＳＯＧ膜とすることが好ましい。
次に、図３０に示すように、絶縁膜７０および溝６７の領域を除く絶縁膜６６上の反応防止膜６８およびルテニウム膜６９を除去する。これらの除去にはエッチバック法あるいはＣＭＰ法を用いることができる。溝６７の内部に残存する絶縁膜７０はウェットエッチングにより除去することが可能である。このようにして反応防止膜６８およびルテニウム膜６９からなる下部電極７１が形成される。
次に、図３１に示すように、半導体基板１の全面に酸化タンタル膜７２を堆積する。酸化タンタル膜７２の堆積は、実施の形態１と同様に行う。
さらに、実施の形態１と同様に、酸化タンタル膜７２に熱処理を施してこれを結晶化し、多結晶酸化タンタル膜７３を形成する。この後の工程は、実施の形態１とほぼ同様である。
本実施の形態２のＤＲＡＭによれば、実施の形態１で説明した効果に加えて、下部電極７１を上方に開口を有する円筒形状とすることができ、その表面積を増加して情報蓄積用容量素子Ｃの蓄積電荷量を増加できる。また、周辺回路領域に絶縁膜６６が形成されているため、メモリセル領域と周辺回路領域との段差の発生を防止し、第２層配線の断線、あるいはフォトリソグラフィにおける加工マージンを向上できる。
（実施の形態３）
図３２〜図３９は、実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。図３２〜図３９では、情報蓄積用容量素子の領域についてのみ示しているが、その他の部材は実施の形態１と同様である。
本実施の形態３のＤＲＡＭは情報蓄積用容量素子Ｃの領域を除き、実施の形態１と同様である。以下情報蓄積用容量素子Ｃの部分についてのみ説明する。
本実施の形態３のＤＲＡＭの製造方法は、実施の形態１における図２０までの工程と同様である。この状態の情報蓄積用容量素子の領域についてのみ示した断面図を図３２に示す。図３２では、シリコン酸化膜４６のスルーホール４８に形成されたプラグ４９上に反応防止膜５０およびルテニウム膜５１が加工された状態を示している。
次に、図３３に示すように、たとえば窒素ガスで希釈した一酸化二窒素（Ｎ２Ｏ）ガス雰囲気中、７００℃、１０ｍｉｎの熱処理を施し、ルテニウム膜５１を酸化することで表面に凹凸を有する酸化ルテニウム膜７４を形成する。この酸化ルテニウム膜７４の凹凸の大きさは、窒素ガスと一酸化二窒素（Ｎ２Ｏ）ガスの比率および熱処理温度により制御することができる。また、このとき酸化ルテニウム膜７４の内部は十分に酸化されず、ルテニウム膜５１が残っている。なお、この酸化処理の際に、反応防止膜５０は、プラグ４９の酸化反応を防止する機能を有する。
次に、図３４に示すように、半導体基板１の全面にＳＯＧ膜７５を形成する。ＳＯＧ膜７５はその自己流動性により十分に平坦化される。
次に、図３５に示すように、ＣＭＰ法を用いて、十分に酸化ルテニウム膜７４の表面が露出されるまでＳＯＧ膜７５を研磨する。
酸化ルテニウム膜７４が基板表面に露出された後、図３６に示すように、酸化ルテニウム膜７４内のルテニウム膜５１が表面に露出するまでＣＭＰ法による研磨をさらに行い、ルテニウム膜５１の表面を露出させる。
ルテニウム膜５１が表面に露出した後、図３７に示すように、ウェットエッチングにより選択的にルテニウム膜５１のみを除去する。このウェットエッチングは、ルテニウム膜５１と酸化ルテニウム膜７４とのエッチング速度の相違を利用する。このようにして、上方に開口を有するとともにその表面に凹凸を有する酸化ルテニウム膜７４からなる下部電極７６を得る。
なお、この後、実施の形態１で説明したと同様なＣＶＤ法により、金属ルテニウム膜を下部電極７６の表面に選択的に形成してもよい。このような金属ルテニウム膜は特定の面方位に配向を有するものであり、実施の形態１で説明したと同様に酸化タンタル膜の結晶化温度を低減できる効果を有する。
次に、図３８に示すように、ＣＶＤ法を用い、１０ｎｍ程度の膜厚の酸化タンタル膜７７を堆積する。この酸化タンタル膜７７は、実施の形態１と同様に堆積でき、酸化タンタル結晶を含んだアモルファス膜である。
さらに、実施の形態１と同様に、Ｏ３雰囲気中、５００℃の熱処理を行い、酸化タンタル膜７７を結晶化して、多結晶酸化タンタル膜７８を形成する。
次に、図３９に示すように、上部電極となるルテニウム膜７９をＣＶＤ法で形成する。このようにして情報蓄積用容量素子Ｃを形成できる。その後の工程は実施の形態１と同様である。
本実施の形態によれば、下部電極７６を上方に開口を有する筒型に形成し、さらに下部電極７６を構成する酸化ルテニウム膜の表面に凹凸を有するので、情報蓄積用容量素子Ｃの蓄積電荷量を大きくできる。また、酸化タンタル膜７７の結晶化を低温で行えるため、ＣＯＢ構造のＤＲＡＭにおいて問題となるビット線ＢＬあるいは配線のコンタクト部のバリアメタル層（ＴｉＳｉ２膜４２）の破壊あるいは劣化を防止することができることはいうまでもない。
（実施の形態４）
図４０〜図４５は、実施の形態４のＤＲＡＭの製造方法の一例を工程順に示した断面図である。図４０〜図４５では、情報蓄積用容量素子の領域についてのみ示しているが、その他の部材は実施の形態１と同様である。
本実施の形態４のＤＲＡＭは情報蓄積用容量素子Ｃの領域を除き、実施の形態１と同様である。以下情報蓄積用容量素子Ｃの部分についてのみ説明する。
本実施の形態４のＤＲＡＭの製造方法は、実施の形態１における図１９までの工程と同様である。
次に、実施の形態１の図１９におけるルテニウム膜５１に、図４０に示すように、たとえば活性酸素雰囲気である５００℃、２００Ｗ、３ｍｉｎのＯ２プラズマ処理を施し、ルテニウム膜５１の表面に凹凸を有する酸化ルテニウム膜８０を形成する。さらに酸化ルテニウム膜８０の表面に２層目のルテニウム膜８１を形成する。この２層目のルテニウム膜８１の形成は実施の形態１と同様に行える。なお、ルテニウム膜５１の酸化処理によりルテニウム膜５１の全てが酸化されるわけではなく、酸化ルテニウム膜８０の下層には未反応のルテニウム膜５１が残っている。
次に、図４１に示すように、２層目のルテニウム膜８１に、たとえば活性酸素雰囲気である５００℃、２００Ｗ、３ｍｉｎのＯ２プラズマ処理を施し、ルテニウム膜８１の表面に凹凸を有する酸化ルテニウム膜８２を形成する。このようにして、反応防止層５０、ルテニウム膜５１、酸化ルテニウム膜８０、ルテニウム膜８１、酸化ルテニウム膜８２からなる積層膜を形成する。なお、前記酸化雰囲気はＯ２プラズマに限られず、オゾン雰囲気での酸化処理であってもよい。また、前記プラズマの条件を調整することにより、酸化ルテニウム膜８０、８２の厚さを調整できることはいうまでもない。
次に、図４２に示すように、フォトレジスト膜をマスクとして、反応防止層５０、ルテニウム膜５１、酸化ルテニウム膜８０、ルテニウム膜８１、酸化ルテニウム膜８２からなる積層膜をエッチングする。
次に、図４３に示すように、ルテニウム膜５１、８１の一部を残すようにウェットエッチングを行う。このウェットエッチングは、酸化ルテニウム膜８０、８２がエッチングされにくい条件で行う。このエッチング時間を調整することにより、図４３に示すような中心部分にのみルテニウム膜５１、８１が残存したフィン型の下部電極が形成される。なお、エッチングされない酸化ルテニウム膜８０、８２の上面には凹凸が形成されているため、フィン型であることに加えて、凹凸による下部電極の表面積の増大を図ることができ、情報蓄積用容量素子Ｃの蓄積電荷量を増加できる。
なお、実施の形態３と同様に、下部電極の上面にＣＶＤ法により金属のルテニウム膜を形成してもよい。
次に、図４４に示すように、実施の形態１と同様に、酸化タンタル膜８３を形成する。この酸化タンタル膜８３は、実施の形態１と同様、酸化タンタル結晶を含むアモルファス膜である。さらに、実施の形態１と同様に、酸化タンタル膜８３を熱処理により結晶化し、多結晶酸化タンタル膜８４を形成する。この時の熱処理温度が低くできることは実施の形態１と同様である。
次に、図４５に示すように、上部電極とルテニウム膜８５をＣＶＤ法で形成する。なお、上部電極は、窒化チタン、タングステン、酸化ルテニウム等で構成してもよい。
本実施の形態によれば、フィン型の下部電極とその下部電極を構成する酸化ルテニウム膜８０、８２の表面に凹凸を有しているので実質な蓄積電荷量を大きくできる。また、酸化ルテニウム膜８０、８２の凹凸の形成を酸素プラズマを用いて低温で形成できるため、および、酸化タンタル膜８３の結晶化を低温で行えるため、ＣＯＢ構造のＤＲＡＭにおいて問題となるビット線ＢＬあるいは配線のコンタクト部のバリアメタル層（ＴｉＳｉ２膜４２）の破壊あるいは劣化を防止することができることはいうまでもない。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
たとえば、実施の形態２において、図４６に示すように、ルテニウム膜からなる下部電極７１の表面に酸化処理を施し、酸化ルテニウム膜８６を形成してもよい。この場合、酸化ルテニウム膜８６の表面には凹凸が形成され、下部電極の表面積を増加して蓄積電荷量を増加できる。なお、下部電極７１の表面の酸化処理は、実施の形態３および４と同様に行える。
産業上の利用可能性
以上のように、本発明の半導体装置およびその製造方法は、ＤＲＡＭの情報蓄積用容量素子の高信頼性化、高集積化に適用して有効なものであり、産業上の利用可能性を有するものである。
【図面の簡単な説明】
図１は実施の形態１のＤＲＡＭを形成した半導体チップの全体平面図である。
図２は実施の形態１のＤＲＡＭの等価回路図である。
図３〜図２５は実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
図２６は実施の形態１のＤＲＡＭの多結晶酸化タンタル膜のＸ線回折データを示したグラフである。
図２７〜図３１は実施の形態２のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
図３２〜図３９は実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
図４０〜図４５は実施の形態４のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
図４６は実施の形態２の他のＤＲＡＭの製造方法の一例を示した断面図である。
本発明は、半導体装置およびその製造技術に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する半導体装置に適用して有効な技術に関するものである。
背景技術
ＤＲＡＭのメモリセルは、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個のメモリセル選択用ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とこれに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成されている。メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主としてゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成されている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、その延在方向に隣接する２個のメモリセル選択用ＭＩＳＦＥＴによって共有されるソース、ドレインの一方と電気的に接続されている。情報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続されている。
特開平７−７０８４号公報は、ビット線の上部に情報蓄積用容量素子を配置するキャパシタ・オーバー・ビットライン（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造のＤＲＡＭを開示している。この公報に記載されたＤＲＡＭは、メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃｓ）の減少を補うために、ビット線の上部に配置した情報蓄積用容量素子の下部電極（蓄積電極）を円筒状に加工することによってその表面積を増やし、その上部に容量絶縁膜と上部電極（プレート電極）とを形成している。また、容量絶縁膜としては、シリコン酸化膜とシリコン窒化膜との積層絶縁膜が用いられる。
ところが、ＤＲＡＭの高集積化および微細化の進展により下部電極の表面積が縮小され、シリコン酸化膜とシリコン窒化膜との積層絶縁膜からなる容量絶縁膜では、十分な蓄積電荷量を確保することが困難となる。一方、十分な蓄積電荷量を確保するための容量絶縁膜の膜厚の縮小は、上部電極および下部電極間のリーク電流の増加を招き、ＤＲＡＭのリフレッシュ特性（信頼性）が劣化する。そこで、リーク電流を抑制するに十分な膜厚においても必要な蓄積電荷量を確保する手段が必要となり、様々な方法が提案されている。
その一つは、高誘電体または強誘電体材料を容量絶縁膜に用い、シリコン酸化膜に換算した場合の実効的な容量絶縁膜の膜厚を薄くし、十分な容量値を確保する方法である。その代表的な絶縁膜としては酸化タンタル膜がある。酸化タンタル膜を容量絶縁膜に用いる技術は、たとえば、Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９３ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｍａｋｕｈａｒｉ ｐｐ８５３−８５５、同文献ｐｐ８６２−８６４、あるいは、第４３回応用物理学関係連合公演会予稿集７２８頁等に記載されている。
なお、酸化タンタル膜は一般に有機タンタルガスを用いたＣＶＤ法により形成されるため、高温度での堆積は困難である。このため、アズデポの状態での酸化タンタル膜はアモルファス状態であり、高誘電率の容量絶縁膜を得るためには熱処理を施してこれを結晶化する必要がある。一方、高温での熱処理を避けるために、４００℃程度の酸化雰囲気における熱処理あるいはプラズマ処理により酸化タンタル膜を改質する方法が提案されている。
ところが、熱処理あるいはプラズマ処理により改質された酸化タンタル膜は結晶化されず、アモルファス状態にある。これを容量絶縁膜に用いる場合には、高い誘電率を得ることができず、また、情報蓄積用容量素子を形成した後の配線とその下層の配線または基板との接続部の導通を促すための熱処理（たとえば４００℃〜６００℃）等により、結晶化されていない酸化タンタル膜の膜質が劣化し、たとえば容量絶縁膜のリーク電流の増大等、ＤＲＡＭの信頼性を損なう恐れがある。
一方、アモルファス状態の酸化タンタル膜を結晶化するには、その下地がシリコンまたはその酸化物あるいは窒化物等である場合には、７５０℃以上の熱処理が必要となる。結晶化された酸化タンタル膜では、その形成後の熱処理による酸化タンタル膜の劣化は問題とはならないが、ＤＲＡＭがＣＯＢ構造を有する場合には以下のような問題を生じる。
すなわち、ＣＯＢ構造のＤＲＡＭにおいては情報蓄積用容量素子の形成前にビット線およびビット線と同層に形成される周辺回路の第１層配線とが形成される。この周辺回路領域における第１層配線と半導体基板との接続部分には、接続抵抗を低減するための金属シリサイド膜が形成されるのが一般的である。このような構造のＤＲＡＭにおいて前記した７５０℃以上の熱処理を行えば、前記接続部の金属シリサイド膜が熱処理により影響を受けて接続抵抗が大きくなり、顕著な場合には金属シリサイド膜が破壊されるという問題がある。
また、酸化タンタル膜を結晶化する場合もしくはしない場合の何れの場合であっても、酸化タンタル膜の酸素雰囲気における処理が必要となる。このような酸化処理により下地基板が酸化され、以下のような問題を生じる。すなわち、下地である下部電極がシリコンである場合には、シリコン酸化膜が下部電極と酸化タンタル膜との間に形成され、シリコン酸化膜いう低誘電率の絶縁膜により容量絶縁膜の膜厚が実効的に増加され、十分な容量値を確保できなくなる。また、下地である下部電極が窒化チタン、タングステン等の金属である場合には、その酸化物が絶縁膜である場合には前記同様の容量絶縁膜の膜厚増加が発生し、その酸化物が導電性物質である場合であっても、その金属の酸化物の生成により体積膨張が生じ、酸化タンタル膜に加わるストレスにより酸化タンタル膜のリーク電流が増加するという問題が生じる。
本発明の目的は、高い耐熱性と信頼性とを有し、蓄積電荷量を増大できる容量絶縁膜を提供することにある。
また、本発明の目的は、配線接続部の金属シリサイド膜を劣化させることなく、低温度の熱処理により酸化タンタル膜を結晶化する技術を提供することにある。
また、本発明の目的は、酸化タンタル膜を結晶化する際に下地基板の酸化を抑制する技術を提供することにある。
また、本発明の目的は、周辺回路領域の接続部での接続抵抗の増加を抑制するとともに、高い誘電率の容量絶縁膜を構成し、高集積化、高性能化および高信頼性化に適したＤＲＡＭの技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体装置は、半導体からなる基板または半導体層をその表面に有する基板と、基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴと、メモリセル選択用ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域に電気的に接続された第１電極、第１電極に対向して形成された第２電極および第１、第２電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置であって、第１電極は、特定の面方位に配向した、金属またはその酸化物もしくは窒化物の結晶膜を含むものである。
このような半導体装置によれば、第１電極の表面が特定の面方位に配向した金属またはその酸化物もしくは窒化物の結晶膜で構成されるため、この結晶膜上に形成される容量絶縁膜には、アズデポ状態で結晶が含まれる非晶質膜が形成される。このため、容量絶縁膜を構成する非晶質膜を熱処理により結晶化する際の熱処理温度を低くして、それ以前に形成された部材の熱劣化を抑制できる。
（２）また、本発明の半導体装置は、半導体からなる基板または半導体層をその表面に有する基板と、基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴと、メモリセル選択用ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域に電気的に接続された第１電極、第１電極に対向して形成された第２電極および第１、第２電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置であって、第１電極が金属酸化膜を含み、金属酸化膜の表面には凹凸が形成されているものである。
このような半導体装置によれば、第１電極表面の面積を増加して情報蓄積用容量素子の蓄積電荷量を増加できる。
なお、この第１電極の金属酸化膜の表面には、特定の面方位に配向した結晶を含む金属膜を形成することができる。これにより前記（１）と同様に、容量絶縁膜を構成する非晶質膜を熱処理により結晶化する際の熱処理温度を低くして、それ以前に形成された部材の熱劣化を抑制できる。
なお、前記（１）および（２）の半導体装置において、第１電極に含まれる金属元素は、ルテニウム（Ｒｕ）、タングステン（Ｗ）、イリジウム（Ｉｒ）または白金（Ｐｔ）とすることができる。
また、容量絶縁膜は、結晶構造を有する金属酸化膜とすることができ、この金属酸化膜としては多結晶の酸化タンタル膜を例示できる。
また、金属酸化膜または酸化タンタル膜の結晶は、第１電極に含まれる結晶と同じ面方位に配向しているものとすることができ、第１電極に含まれる結晶および容量絶縁膜に含まれる結晶は、ともに六方晶系の結晶構造を有し、かつ、（００２）面に配向しているものとすることができる。
また、前記（１）および（２）の半導体装置において、第２電極は、金属または金属化合物とすることができ、第２電極としては、窒化チタン（ＴｉＮ）膜、酸化ルテニウム（ＲｕＯ）膜、ルテニウム（Ｒｕ）膜またはタングステン（Ｗ）膜を例示できる。
また、前記（１）および（２）の半導体装置において、第１電極と容量絶縁膜との界面には、第１電極に含まれる金属元素の酸化膜が形成され、酸化膜は、導電性を有するものとすることができる。この第１電極に含まれる金属元素の酸化膜としては、酸化ルテニウム（ＲｕＯ）膜、酸化イリジウム（ＩｒＯ）膜を例示できる。
また、前記（１）および（２）の半導体装置において、第１電極と半導体領域とを接続するプラグは、金属または金属化合物で構成でき、プラグと第１電極との間には反応防止膜が形成できる。
また、前記（１）および（２）の半導体装置において、情報蓄積用容量素子の下層に形成された配線と基板の主面とを接続する接続部は、金属または金属化合物で構成され、接続部の基板の主面には、金属のシリサイド膜が形成されているものとすることができる。
（３）本発明の半導体装置の製造方法は、半導体からなる基板または半導体層をその表面に有する基板と、基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴと、メモリセル選択用ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域に電気的に接続された第１電極、第１電極に対向して形成された第２電極および第１、第２電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置の製造方法であって、（ａ）スパッタ法またはＣＶＤ法により、導電性の金属膜またはその酸化膜もしくは窒化膜を堆積し、金属膜またはその酸化膜もしくは窒化膜を加工して第１電極を形成する工程、（ｂ）ＣＶＤ法により、絶縁性の金属酸化膜を第１電極上に堆積する工程、（ｃ）金属酸化膜に７００℃以下の熱処理を施し、金属酸化物の結晶を成長させ、容量絶縁膜を形成する工程、を含むものである。
なお、（ａ）工程で堆積される金属膜またはその酸化膜もしくは窒化膜に含まれる金属元素は、ルテニウム（Ｒｕ）、タングステン（Ｗ）、イリジウム（Ｉｒ）または白金（Ｐｔ）とすることができる。
また、（ａ）工程で堆積される金属膜またはその酸化膜もしくは窒化膜のスパッタ法またはＣＶＤ法による成膜速度は、２００ｎｍ／ｍｉｎ以下とすることができる。
また、（ａ）工程で堆積される金属膜またはその酸化膜もしくは窒化膜は、特定の面方位に配向した結晶を含むことができる。この面方位は、（００２）とすることができる。
（４）本発明の半導体装置の製造方法は、半導体からなる基板または半導体層をその表面に有する基板と、基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴと、メモリセル選択用ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域に電気的に接続された第１電極、第１電極に対向して形成された第２電極および第１、第２電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置の製造方法であって、（ｄ）導電性の金属膜を堆積および加工した後、金属膜を酸化して凹凸を形成し、または、導電性の金属膜を堆積し、これを酸化して凹凸を形成した後、金属膜を加工して、第１電極を形成する工程、（ｅ）ＣＶＤ法により、絶縁性の金属酸化膜を第１電極上に堆積する工程、（ｆ）金属酸化膜に７００℃以下の熱処理を施し、金属酸化物の結晶を成長させ、容量絶縁膜を形成する工程、を含むものである。
なお、（ｄ）工程で堆積される金属膜は、ルテニウム（Ｒｕ）膜、タングステン（Ｗ）膜、イリジウム（Ｉｒ）膜または白金（Ｐｔ）膜とすることができる。
また、（ｄ）工程の酸化による凹凸の形成処理は、７００℃以下の酸化性雰囲気における熱処理、または、５００℃以下の酸化性雰囲気におけるプラズマ処理で形成でき、その酸化性雰囲気を構成するガスは、酸素（Ｏ２）、一酸化二窒素（Ｎ２Ｏ）または一酸化窒素（ＮＯ）とすることができる。
また、第１電極の形成は、金属膜の一部を酸化し、その酸化された領域と酸化されない領域とのエッチング速度の相違を利用して、酸化されない領域の一部または全部をエッチングにより除去して行うことができる。
また、（ｅ）工程の前に、第１電極に含まれる金属と同一の金属膜を、ＣＶＤ法により選択的に第１電極の表面に形成することができ、その金属膜は、特定の面方位に配向した結晶を含むものとすることができる。この面方位は、（００２）とすることができる。
なお、前記（３）および（４）の製造方法において、（ｂ）または（ｅ）工程で堆積される金属酸化膜は、酸化タンタル膜とすることができる。この酸化タンタル膜は、ペンタエトキシタンタルガスを原料ガスとし、４５０℃〜５００℃の温度範囲で行われるＣＶＤ法により堆積でき、また、この酸化タンタル膜は、アズデポ状態において、非晶質酸化タンタル膜中に酸化タンタル結晶が含まれたものとすることができる。
また、前記（３）および（４）の製造方法において、（ｃ）または（ｆ）工程における熱処理は、酸素（Ｏ２）雰囲気における処理温度が７００℃以下の第１の条件、オゾン（Ｏ３）雰囲気における処理温度が６００℃以下の第２の条件、一酸化二窒素（Ｎ２Ｏ）雰囲気における処理温度が６００℃〜６５０℃の第３の条件、非酸化性の雰囲気における処理温度が７００℃以下の第１処理の後、少なくともオゾンを含む雰囲気における処理温度が６００℃以下の第２処理を行う第４の条件、少なくともオゾンを含む雰囲気における処理温度が６００℃以下の第２処理の後、非酸化性の雰囲気における処理温度が７００℃以下の第１処理を行う第５の条件、の何れかの条件で行うことができる。
この熱処理により、下地結晶の面方位に沿って、酸化タンタル膜の結晶を成長させることができる。
また、前記（３）および（４）の製造方法において、（ａ）または（ｄ）工程の前に、メモリセル選択用ＭＩＳＦＥＴを覆う絶縁膜上に形成される配線と基板の主面とを接続する接続部を形成する工程を有し、その工程では、接続部を構成する複数の金属膜が積層して形成され、積層膜のうち基板に接触する金属膜を構成する金属元素と、基板を構成するシリコンとの熱処理による反応により、接続部の基板主面に金属シリサイド膜を形成することができる。
さらに、本願の発明を列記して説明すれば以下の通りである。
１．主面を有する半導体基板と、前記半導体基板の主面に形成されたゲート電極と、前記ゲート電極の両端に形成されたソース、ドレイン領域とを有する第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴ上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１絶縁膜の表面を露出するような開孔を有する第２絶縁膜と、前記開孔の側壁及び前記開孔内の前記第１絶縁膜表面上に形成され、前記第１ＭＩＳＦＥＴのソース又はドレイン領域の一方に電気的に接続された第１電極と、前記第１電極表面に形成された誘電体膜と、前記誘電体膜の表面に形成された第２電極とからなる容量素子とを有し、前記第１電極は、（００２）面に配向した金属膜からなる半導体装置である。
２．前記項１において、前記第１電極はルテニウムからなる。
３．前記項２において、前記誘電体膜は（００２）面に配向した酸化タンタル膜からなる。
４．前記項３において、さらに前記半導体基板の主面に形成されたゲート電極と、前記ゲート電極の両端に形成されたソース、ドレイン領域とを有する第２ＭＩＳＦＥＴと、前記ソース、ドレイン領域の表面に形成された高融点金属膜のシリサイド層とを有し、前記シリサイド層は、前記第１絶縁膜の下に形成されている。
５．（ａ）半導体基板の主面上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜上に、前記第１絶縁膜よりも膜厚が大である第２絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜の表面を露出するような開孔を、前記第２絶縁膜に形成する工程と、（ｄ）前記開孔の側壁、及び前記開孔内の前記第１絶縁膜の表面に（００２）面に配向したルテニウム膜を形成する工程と、（ｅ）前記ルテニウム膜上に酸化タンタル膜を堆積する工程と、（ｆ）前記酸化タンタル膜に熱処理を施す工程と、（ｇ）前記酸化タンタル膜上に金属膜を形成する工程とを有する半導体装置の製造方法。
６．前記項５において、前記熱処理温度は７００度以下である。
７．（ａ）半導体基板の主面に、ゲート電極及びソース、ドレイン領域を有する第１及び第２ＭＩＳＦＥＴを形成する工程と、（ｂ）前記第２ＭＩＳＦＥＴのソース、ドレイン領域の表面に高融点金属シリサイド層を形成する工程と、
（ｃ）前記第１、第２ＭＩＳＦＥＴ上に第１絶縁膜を形成する工程と、（ｄ）前記第１絶縁膜上に、前記第１絶縁膜よりも膜厚が大である第２絶縁膜を形成する工程と、（ｅ）前記第１ＭＩＳＦＥＴ上に位置し、前記第１絶縁膜の表面を露出するような開孔を、前記第２絶縁膜に形成する工程と、（ｆ）前記開孔の側壁、及び前記開孔内の前記第１絶縁膜の表面に（００２）面に配向した第１金属膜を形成する工程と、（ｇ）前記第１金属膜上に誘電体膜を堆積する工程と、（ｈ）前記誘電体膜に熱処理を施す工程と、（ｉ）前記誘電体膜上に第２金属膜を形成する工程とを有する半導体装置の製造方法。
８．前記項７において、前記第１金属膜は、ルテニウムからなる。
９．前記項８において、前記誘電体膜は、（００２）配向の酸化タンタルからなる。
１０．前記項９において、前記第２電極は、ルテニウムからなる。
１１．前記項８において、前記熱処理は、７００度以下である。
１２．（ａ）半導体基板の主面に、ゲート電極及びソース、ドレイン領域を有する第１及び第２ＭＩＳＦＥＴを形成する工程と、（ｂ）前記第２ＭＩＳＦＥＴのソース、ドレイン領域の表面に高融点金属シリサイド層を形成する工程と、（ｃ）前記第１、第２ＭＩＳＦＥＴ上に第１絶縁膜を形成する工程と、（ｄ）前記第１絶縁膜上に、（００２）面に配向した第１金属膜を形成する工程と、（ｅ）前記第１金属膜上に誘電体膜を堆積する工程と、（ｆ）前記誘電体膜に熱処理を施す工程と、（ｇ）前記誘電体膜上に第２金属膜を形成する工程とを有する半導体装置の製造方法。
１３．前記項１２において、前記第１金属膜は、ルテニウムからなる。
１４．前記項１２において、前記第２電極は、ルテニウムからなる。
１５．前記項１３において、前記誘電体膜は、（００２）配向の酸化タンタルからなる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）高い耐熱性と信頼性とを有し、蓄積電荷量を増大できる容量絶縁膜を提供できる。
（２）配線接続部の金属シリサイド膜を劣化させることなく、低温度の熱処理により酸化タンタル膜を結晶化できる。
（３）酸化タンタル膜を結晶化する際に下地基板の酸化を抑制できる。
（４）周辺回路領域の接続部での接続抵抗の増加を抑制するとともに、高い誘電率の容量絶縁膜を構成し、高集積化、高性能化および高信頼性化に適したＤＲＡＭを提供できる。
（５）情報蓄積用容量素子の下部電極の表面できを増加し、蓄積電荷量を増加できる。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための企図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、実施の形態１のＤＲＡＭを形成した半導体チップの全体平面図である。図示のように、単結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）およびＹ方向（半導体チップ１Ａの短辺方向）に沿って多数のメモリアレイＭＡＲＹがマトリクス状に配置されている。Ｘ方向に沿って互いに隣接するメモリアレイＭＡＲＹの間にはセンスアンプＳＡが配置されている。半導体チップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。
図２は、実施の形態１のＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線ＷＬ（ＷＬ０、ＷＬ１、ＷＬｎ…）と複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセル（ＭＣ）により構成されている。１ビットの情報を記憶する１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬの一端は、ワードドライバＷＤに接続され、ビット線ＢＬの一端は、センスアンプＳＡに接続されている。
次に、本実施の形態のＤＲＡＭの製造方法を図面を用いて工程順に説明する。図３〜図２５は、実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
まず、図３に示すように、素子分離領域および不純物が導入されたウェル領域を形成する。
ｐ型で比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板１を用意し、たとえば８５０℃程度でウェット酸化して形成した膜厚１０ｎｍ程度の薄いシリコン酸化膜（図示せず）およびたとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成した膜厚１４０ｎｍ程度のシリコン窒化膜（図示せず）を半導体基板１上に堆積する。ここでは単結晶シリコンの半導体基板１を例示するが、表面に単結晶シリコン層を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、あるいは、表面に多結晶シリコン膜を有するガラス、セラミックス等の誘電体基板であってもよい。
次に、フォトレジスト膜（図示せず）をマスクにして、溝５が形成される領域の前記シリコン窒化膜およびシリコン酸化膜をパターニングし、このシリコン窒化膜をマスクとして半導体基板１をドライエッチングすることにより、素子分離領域の半導体基板１に深さ３００〜４００ｎｍ程度の溝５を形成する。
次に、前記フォトレジスト膜を除去した後、前記のエッチングによって溝５の内壁に生じたダメージ層を除去するために、たとえば８５０〜９００℃程度のウェット酸化による薄い（膜厚１０ｎｍ程度の）シリコン酸化膜６を溝５の内壁に形成し、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積されたシリコン酸化膜（図示せず）を３００〜４００ｎｍ程度の膜厚で堆積する。このシリコン酸化膜は、１０００℃程度でドライ酸化によりシンタリング（焼き締め）を行なってもよい。
次に、このシリコン酸化膜をＣＭＰ法により研磨して溝５以外の領域のシリコン酸化膜を除去し、溝５の内部にシリコン酸化膜７を残して素子分離領域を形成する。なお、このＣＭＰ法による研磨の前に、溝５の領域にシリコン窒化膜を形成して、溝５領域のシリコン酸化膜が過剰に深く研磨されるディッシングを防止することができる。
次に、半導体基板１の表面に残存しているシリコン酸化膜およびシリコン窒化膜をたとえば熱リン酸を用いたウェットエッチングで除去した後、メモリセルを形成する領域（メモリアレイ）の半導体基板１にｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてｎ型半導体領域１０を形成し、メモリアレイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてｎ型ウエル１２を形成する。また、このイオン打ち込みに続いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物、たとえばＢＦ２（フッ化ホウ素）をｐ型ウエル１１およびｎ型ウエル１２にイオン打ち込みする。ｎ型半導体領域１０は、入出力回路などから半導体基板１を通じてメモリアレイのｐ型ウエル１１にノイズが侵入するのを防止するために形成される。
次に、半導体基板１の表面をたとえばＨＦ（フッ酸）系の洗浄液を使って洗浄した後、半導体基板１を８５０℃程度でウェット酸化してｐ型ウエル１１およびｎ型ウエル１２の各表面に膜厚７ｎｍ程度の清浄なゲート酸化膜１３を形成する。特に限定はされないが、上記ゲート酸化膜１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰囲気中またはＮ２Ｏ（亜酸化窒素）雰囲気中で熱処理することによって、ゲート酸化膜１３と半導体基板１との界面に窒素を偏析させてもよい（酸窒化処理）。ゲート酸化膜１３が７ｎｍ程度まで薄くなると、半導体基板１との熱膨張係数差に起因して両者の界面に生じる歪みが顕在化し、ホットキャリアの発生を誘発する。半導体基板１との界面に偏析した窒素はこの歪みを緩和するので、上記の酸窒化処理は、極めて薄いゲート酸化膜１３の信頼性を向上できる。
次に、図４に示すように、ゲート酸化膜１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦＥＴの一部を構成し、活性領域以外の領域ではワード線ＷＬとして使用される。このゲート電極１４Ａ（ワード線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧を一定値以上に確保できる許容範囲内の最小寸法（たとえば０．２４μｍ程度）で構成される。また、隣接するゲート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォトリソグラフィの解像限界で決まる最小寸法（たとえば０．２２μｍ）で構成される。ゲート電極１４Ｂおよびゲート電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃは、たとえばＰ（リン）などのｎ型不純物がドープされた膜厚７０ｎｍ程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上部に膜厚５０ｎｍ程度のＷＮ（タングステンナイトライド）膜と膜厚１００ｎｍ程度のＷ膜とをスパッタリング法で堆積し、さらにその上部に膜厚１５０ｎｍ程度のシリコン窒化膜１５をＣＶＤ法で堆積した後、フォトレジスト膜１６をマスクにしてこれらの膜をパターニングすることにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイトライド）膜などを使用することもできる。
ゲート電極１４Ａ（ワード線ＷＬ）の一部を低抵抗の金属（Ｗ）で構成した場合には、そのシート抵抗を２〜２．５Ω／□程度にまで低減できるので、ワード線遅延を低減することができる。また、ゲート電極１４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくともワード線遅延を低減できるので、メモリセルの上部に形成される配線層の数を１層減らすことができる。
次に、フォトレジスト膜１６を除去した後、フッ酸などのエッチング液を使って、半導体基板１の表面に残ったドライエッチング残渣やフォトレジスト残渣などを除去する。このウェットエッチングを行うと、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３が削られると同時に、ゲート側壁下部のゲート酸化膜１３も等方的にエッチングされてアンダーカットが生じるため、そのままではゲート酸化膜１３の耐圧が低下する。そこで、半導体基板１を９００℃程度でウェット酸化することによって、削れたゲート酸化膜１３の膜質を改善する。
次に、図５に示すように、ｎ型ウエル１２にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてゲート電極１４Ｃの両側のｎ型ウエル１２にｐ−型半導体領域１７を形成する。また、ｐ型ウエル１１にｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてゲート電極１４Ｂの両側のｐ型ウエル１１にｎ−型半導体領域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル１１にｎ型半導体領域１９を形成する。これにより、メモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。
次に、図６に示すように、半導体基板１上にＣＶＤ法で膜厚５０〜１００ｎｍ程度のシリコン窒化膜２０を堆積した後、メモリアレイのシリコン窒化膜２０をフォトレジスト膜２１で覆い、周辺回路のシリコン窒化膜２０を異方性エッチングすることにより、ゲート電極１４Ｂ、１４Ｃの側壁にサイドウォールスペーサ２０ａを形成する。このエッチングは、ゲート酸化膜１３や素子分離溝５に埋め込まれたシリコン酸化膜７の削れ量を最少とするために、シリコン酸化膜に対するシリコン窒化膜２０のエッチングレートが大きくなるようなエッチングガスを使用して行う。また、ゲート電極１４Ｂ、１４Ｃ上のシリコン窒化膜１５の削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめるようにする。
次に、フォトレジスト膜２１を除去した後、図７に示すように、周辺回路領域のｎ型ウエル１２にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてｐチャネル型ＭＩＳＦＥＴのｐ＋型半導体領域２２（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウエル１１にｎ型不純物、たとえばＡｓ（ヒ素）をイオン打ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ＋型半導体領域２３（ソース、ドレイン）を形成する。これにより、周辺回路領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を備えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
次に、図８に示すように、半導体基板１上に膜厚３００ｎｍ程度のＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜２４をスピン塗布した後、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締め）する。また、ＳＯＧ膜２４の上部に膜厚６００ｎｍ程度のシリコン酸化膜２５を堆積した後、このシリコン酸化膜２５をＣＭＰ法で研磨してその表面を平坦化する。さらに、シリコン酸化膜２５の上部に膜厚１００ｎｍ程度のシリコン酸化膜２６を堆積する。このシリコン酸化膜２６は、ＣＭＰ法で研磨されたときに生じた前記シリコン酸化膜２５の表面の微細な傷を補修するために堆積する。シリコン酸化膜２５、２６は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。シリコン酸化膜２６に代えてＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜などを堆積してもよい。
このように、本実施の形態では、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの上部にリフロー性が高いＳＯＧ膜２４を塗布し、さらにその上部に堆積したシリコン酸化膜２５をＣＭＰ法で平坦化する。これにより、ゲート電極１４Ａ（ワード線ＷＬ）同士の微細な隙間のギャップフィル性が向上すると共に、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の平坦化を実現することができる。
次に、図９に示すように、フォトレジスト膜２７をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイン）の上部のシリコン酸化膜２６、２５およびＳＯＧ膜２４を除去する。このエッチングは、シリコン窒化膜２０に対するシリコン酸化膜２６、２５およびＳＯＧ膜２４のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域１９や素子分離溝５の上部を覆っているシリコン窒化膜２０が完全には除去されないようにする。続いて、上記フォトレジスト膜２７をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイン）の上部のシリコン窒化膜２０とゲート酸化膜１３とを除去することにより、ｎ型半導体領域１９（ソース、ドレイン）の一方の上部にコンタクトホール２８を形成し、他方の上部にコンタクトホール２９を形成する。このエッチングは、シリコン酸化膜（ゲート酸化膜１３および素子分離溝５内のシリコン酸化膜７）に対するシリコン窒化膜１５のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域１９や素子分離溝５が深く削れないようにする。また、このエッチングは、シリコン窒化膜２０が異方的にエッチングされるような条件で行い、ゲート電極１４Ａ（ワード線ＷＬ）の側壁にシリコン窒化膜２０が残るようにする。これにより、フォトリソグラフィの解像限界以下の微細な径を有するコンタクトホール２８、２９がゲート電極１４Ａ（ワード線ＷＬ）に対して自己整合で形成される。コンタクトホール２８、２９をゲート電極１４Ａ（ワード線ＷＬ）に対して自己整合で形成するには、あらかじめシリコン窒化膜２０を異方性エッチングしてゲート電極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい。
なお、図９におけるシリコン酸化膜２６およびレジスト膜２７の表面は、図１８に示すような周辺回路領域におけるシリコン酸化膜２５表面に沿って落ち込み（段差）形状を成している。図９はその形状を省略している。
次に、フォトレジスト膜２７を除去した後、フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、コンタクトホール２８、２９の底部に露出した基板表面のドライエッチング残渣やフォトレジスト残渣などを除去する。その際、コンタクトホール２８、２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝されるが、ＳＯＧ膜２４は、前述した８００℃程度のシンタリングによってフッ酸系のエッチング液に対するエッチングレートが低減されているので、このウェットエッチング処理によってコンタクトホール２８、２９の側壁が大きくアンダーカットされることはない。これにより、次の工程でコンタクトホール２８、２９の内部に埋め込まれるプラグ同士のショートを確実に防止することができる。
次に、図１０に示すように、コンタクトホール２８、２９の内部にプラグ３０を形成する。プラグ３０は、シリコン酸化膜２６の上部にｎ型不純物（たとえばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール２８、２９の内部に残すことにより形成する。
次に、図１１に示すように、シリコン酸化膜２６の上部に膜厚２００ｎｍ程度のシリコン酸化膜３１を堆積した後、半導体基板１を８００℃程度で熱処理する。シリコン酸化膜３１は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。この熱処理によって、プラグ３０を構成する多結晶シリコン膜中のｎ型不純物がコンタクトホール２８、２９の底部からメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化される。
次に、図１２に示すように、フォトレジスト膜３２をマスクにしたドライエッチングで前記コンタクトホール２８の上部のシリコン酸化膜３１を除去してプラグ３０の表面を露出させる。次に、フォトレジスト膜３２を除去した後、図１３に示すように、フォトレジスト膜３３をマスクにしたドライエッチングで周辺回路領域のシリコン酸化膜３１、２６、２５、ＳＯＧ膜２４およびゲート酸化膜１３を除去することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ＋型半導体領域２３（ソース、ドレイン）の上部にコンタクトホール３４、３５を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ＋型半導体領域２２（ソース、ドレイン）の上部にコンタクトホール３６、３７を形成する。
次に、フォトレジスト膜３３を除去した後、図１４に示すように、シリコン酸化膜３１の上部にビット線ＢＬおよび周辺回路の第１層配線３８、３９を形成する。ビット線ＢＬおよび第１層配線３８、３９を形成するには、まずシリコン酸化膜３１の上部に膜厚５０ｎｍ程度のＴｉ膜をスパッタリング法で堆積し、半導体基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の上部に膜厚５０ｎｍ程度のＴｉＮ膜をスパッタリング法で堆積し、さらにその上部に膜厚１５０ｎｍ程度のＷ膜と膜厚２００ｎｍ程度のシリコン窒化膜４０とをＣＶＤ法で堆積した後、フォトレジスト膜４１をマスクにしてこれらの膜をパターニングする。
シリコン酸化膜３１の上部にＴｉ膜を堆積した後、半導体基板１を８００℃程度で熱処理することにより、Ｔｉ膜と下地Ｓｉとが反応し、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ＋型半導体領域２３（ソース、ドレイン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ＋型半導体領域２２（ソース、ドレイン）の表面とプラグ３０の表面とに低抵抗のＴｉＳｉ２（チタンシリサイド）層４２が形成される。これにより、ｎ＋型半導体領域２３、ｐ＋型半導体領域２２およびプラグ３０に接続される配線（ビット線ＢＬ、第１層配線３８、３９）のコンタクト抵抗を低減することができる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシート抵抗を２Ω／□以下にまで低減できるので、情報の読み出し速度および書き込み速度を向上させることができると共に、ビット線ＢＬと周辺回路の第１層配線３８、３９とを一つの工程で同時に形成することができるので、ＤＲＡＭの製造工程を短縮することができる。さらに、周辺回路の第１層配線（３８、３９）をビット線ＢＬと同層の配線で構成した場合には、第１層配線をメモリセルの上層のＡｌ配線で構成する場合に比べて周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線とを接続するコンタクトホール（３４〜３７）のアスペクト比が低減されるため、第１層配線の接続信頼性が向上する。
ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減して情報の読み出し速度および書き込み速度を向上させるために、その間隔がその幅よりも長くなるように形成する。ビット線ＢＬの間隔はたとえば０．２４μｍ程度とし、その幅はたとえば０．２２μｍ程度とする。
なお、ＴｉＳｉ２層４２は、熱処理による劣化が生じる可能性があるが、その熱処理として後に説明する情報蓄積用容量素子の容量絶縁膜の形成工程が考えられる。しかしながら、後に説明するように、本実施の形態においては容量絶縁膜の形成工程が低温化されるため、ＴｉＳｉ２層４２が熱処理により劣化し、接続抵抗の上昇等の不具合を生じることはない。
次に、フォトレジスト膜４１を除去した後、図１５に示すように、ビット線ＢＬの側壁と第１層配線３８、３９の側壁とにサイドウォールスペーサ４３を形成する。サイドウォールスペーサ４３は、ビット線ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法でシリコン窒化膜を堆積した後、このシリコン窒化膜を異方性エッチングして形成する。
次に、図１６に示すように、ビット線ＢＬおよび第１層配線３８、３９の上部に膜厚３００ｎｍ程度のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜４４をシンタリング（焼き締め）する。ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフロー性が高く、微細な配線間のギャップフィル性に優れているので、フォトリソグラフィの解像限界程度まで微細化されたビット線ＢＬ同士の隙間を良好に埋め込むことができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要とされる高温、長時間の熱処理を行わなくとも高いリフロー性が得られるため、ビット線ＢＬの下層に形成されたメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ドレインに含まれる不純物の熱拡散を抑制して浅接合化を図ることができる。さらに、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメタル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモリセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能化を実現することができる。また、ビット線ＢＬおよび第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ膜の劣化を抑制して配線抵抗の低減を図ることができる。
次に、ＳＯＧ膜４４の上部に膜厚６００ｎｍ程度のシリコン酸化膜４５を堆積した後、このシリコン酸化膜４５をＣＭＰ法で研磨してその表面を平坦化する。シリコン酸化膜４５は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
このように、本実施の形態では、ビット線ＢＬおよび第１層配線３８、３９の上部に成膜直後でも平坦性が良好なＳＯＧ膜４４を塗布し、さらにその上部に堆積したシリコン酸化膜４５をＣＭＰ法で平坦化する。これにより、ビット線ＢＬ同士の微細な隙間のギャップフィル性が向上すると共に、ビット線ＢＬおよび第１層配線３８、３９の上部の絶縁膜の平坦化を実現することができる。また、高温・長時間の熱処理を行わないため、メモリセルおよび周辺回路を構成するＭＩＳＦＥＴの特性劣化を防止して高性能化を実現することができると共に、ビット線ＢＬおよび第１層配線３８、３９の低抵抗化を図ることができる。
次に、シリコン酸化膜４５の上部に膜厚１００ｎｍ程度のシリコン酸化膜４６を堆積する。このシリコン酸化膜４６は、ＣＭＰ法で研磨されたときに生じた前記シリコン酸化膜４５の表面の微細な傷を補修するために堆積する。シリコン酸化膜４６は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
次に、図１７に示すように、フォトレジスト膜４７をマスクにしたドライエッチングでコンタクトホール２９の上部のシリコン酸化膜４６、４５、ＳＯＧ膜４４およびシリコン酸化膜３１を除去してプラグ３０の表面に達するスルーホール４８を形成する。このエッチングは、シリコン酸化膜４６、４５、３１およびＳＯＧ膜４４に対するシリコン窒化膜のエッチングレートが小さくなるような条件で行い、スルーホール４８とビット線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬの上部のシリコン窒化膜４０やサイドウォールスペーサ４３が深く削れないようにする。これにより、スルーホール４８がビット線ＢＬに対して自己整合で形成される。
次に、フォトレジスト膜４７を除去した後、フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、スルーホール４８の底部に露出したプラグ３０の表面のドライエッチング残渣やフォトレジスト残渣などを除去する。その際、スルーホール４８の側壁に露出したＳＯＧ膜４４もエッチング液に曝されるが、ＳＯＧ膜４４は、前記８００℃程度のシンタリングによってフッ酸系のエッチング液に対するエッチングレートが低減されているので、このウェットエッチング処理によってスルーホール４８の側壁が大きくアンダーカットされることはない。これにより、次の工程でスルーホール４８の内部に埋め込まれるプラグとビット線ＢＬとのショートを確実に防止することができる。また、プラグとビット線ＢＬとを十分に離間させることができるので、ビット線ＢＬの寄生容量の増加を抑制することができる。
次に、図１８に示すように、スルーホール４８の内部にプラグ４９を形成する。プラグ４９は、金属化合物たとえば窒化チタン膜からなる。プラグ４９は、後に説明する反応防止膜５０の形成の際の反応防止膜５０とプラグ３０との反応を抑制することができる。これにより、プラグ３０とプラグ４９との間に、導通を阻害する物質、たとえばシリコン酸化物の形成を抑制して、情報蓄積用容量素子とメモリセル選択用ＭＩＳＦＥＴＱｓとの接続を良好に維持することができる。プラグ４９は、シリコン酸化膜４６の上部に、たとえば窒化チタン膜をスパッタ法あるいはＣＶＤ法により堆積し、これをエッチバックしてスルーホール４８の内部に残すことにより形成する。エッチバックはＣＭＰ法により窒化チタン膜を研磨して行ってもよい。
次に、図１９に示すように、プラグ４９およびシリコン酸化膜４６の上部に反応防止膜５０およびルテニウム（Ｒｕ）膜５１を堆積する。反応防止膜５０としては酸化ルテニウム膜を例示できる。ルテニウム膜５１は後に下部電極となるものである。反応防止膜５０の膜厚は数ｎｍ〜５０ｎｍ程度とすることができる。また、ルテニウム膜５１の膜厚は、たとえば０．５μｍとすることができる。ただし、この０．５μｍという値は、後に説明する下部電極の高さを規定するものであり、下部電極の面積すなわち確保しようとする容量値により調整することができる。反応防止膜５０は、スパッタ法あるいはＣＶＤ法により形成することができる。
ルテニウム膜５１は、ルテニウムをターゲットとするスパッタ法により堆積することができる。スパッタの条件を例示すれば以下の通りである。すなわち、ターゲット電極のサイズを直径２００ｍｍ、スパッタ時のプラズマ投入電力を９００Ｗ、スパッタ時の基板温度を３００℃、スパッタプラズマガスをアルゴン（Ａｒ）、ガス圧力を０．５Ｐａとすることができる。このような条件の場合、スパッタされるルテニウム膜のスパッタレート（成膜速度）は、約１４０ｎｍ／ｍｉｎとなる。
上記のようにルテニウム膜５１は、約１４０ｎｍ／ｍｉｎという比較的遅いスパッタレートで形成されるため、特定の面方位、たとえば（００２）面に配向した結晶構造を有する。このように特定の面方位（００２）面に配向しているため、次に説明する酸化タンタル膜の堆積時（アズデポ状態）において、すでに酸化タンタルの結晶が形成されるようになる。これは一種のヘテロエピタキシャル成長が発生していると考えることができる。このようなエピタキシャル成長による酸化タンタル結晶は、酸化タンタル膜の熱処理温度を低くすることが可能となる。
なお、ルテニウム膜５１の成膜速度が約１４０ｎｍ／ｍｉｎとなる例を示したが、上記成膜条件を調整し、成膜速度が２００ｎｍ／ｍｉｎ以下となるような条件であればよい。
また、ルテニウム膜５１には、スパッタ法を例示しているが、ＣＶＤ法により形成してもよい。この場合、ＣＶＤ法に用いるガスとしては、有機ルテニウムガス、たとえば、ビスエチルシクロペンタジエニルルテニウム（Ｒｕ（Ｃ２Ｈ５Ｃ５Ｈ４）２）、ビスシクロペンタジエニルルテニウム（ルテノセン）（Ｒｕ（Ｃ５Ｈ５）２）、ビスメチルシクロペンタジエニルルテニウム（Ｒｕ（ＣＨ３Ｃ５Ｈ４）２）、トリスジメチルヘプタンジオナートルテニウム（Ｒｕ（Ｃ９Ｈ１５Ｏ２）３）、トリストリメチルヘプタンジオナートルテニウム（Ｒｕ（Ｃ１０Ｈ１７Ｏ２）３）、トリスジピバロイルメタナートルテニウム（Ｒｕ（Ｃ１１Ｈ１９Ｏ２）３を例示でき、これらのガスを含浸したセラミックスを通過したキャリアガス（窒素、アルゴン等）を反応室に導入し、熱分解を利用して成膜できる。
また、ここではルテニウムの金属結晶膜を例示しているが、タングステン、イリジウムまたは白金等の特定の面方位に配向を有する金属膜でもよく、また、これらの酸化物、窒化物であっても、特定の面方位に配向を有する結晶構造を有する限りルテニウム膜５１に代えることができる。
次に、図２０に示すように、ルテニウム膜５１上にフォトレジスト膜５２を形成し、このフォトレジスト膜５２をマスクとしてルテニウム膜５１および反応防止膜５０をたとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いてエッチングし、除去する。このようにして反応防止膜５３およびルテニウム膜５１からなる下部電極５４を形成する。反応防止膜５３は、後に説明する容量絶縁膜の酸化性雰囲気での熱処理の際の酸素の侵入を阻止する作用を有する。
次に、フォトレジスト膜５２を除去した後、図２１に示すように、半導体基板１の全面に膜厚１０ｎｍ程度の酸化タンタル膜５５を堆積する。酸化タンタル膜５５の堆積は、たとえばペンタエトキシタンタル（Ｔａ（Ｃ２Ｈ５Ｏ）５）を含むガスを原料ガスとし、４５０℃〜５００℃の減圧状態（たとえば４００ｍＴｏｒｒ）における熱ＣＶＤ法により形成できる。
このように、酸化タンタル膜５５を熱ＣＶＤ法により堆積することにより、ステップカバレッジに優れた酸化タンタル膜５５とすることができる。また、前記ＣＶＤ法を４５０℃〜５００℃という比較的高い温度で行うため、酸化タンタル膜５５中の不純物たとえば炭素化合物の量を少なくすることができ、次に説明する酸化タンタル膜５５の結晶化温度を低くできる。
なお、この段階で形成された酸化タンタル膜５５は、図２２（ａ）に示すように酸化タンタル結晶５５ａを含むアモルファス薄膜である。このように、アズデポ状態で酸化タンタル結晶５５ａが形成されているのは、下部電極５４であるルテニウム膜５１が特定の面方位に配向している結晶を含むために一種のエピタキシャル成長をするためと考えられることは前記の通りである。このアズデポ状態での酸化タンタル結晶５５ａの存在により、次に説明する酸化タンタル膜５５の熱処理温度が低くても良好な多結晶の酸化タンタル膜５６を得ることができる。
なお、酸化タンタル膜５５の形成には、Ｔａ（Ｃ２Ｈ５）５等のペンタアルキルタンタルガスと酸素との混合ガスを原料ガスに用いてもよい。
次に、酸化タンタル膜５５に熱処理を施し、多結晶酸化タンタル膜５６を形成する（図２２（ｂ））。酸化タンタル膜５５の熱処理は、７００℃以下の温度条件、たとえば、酸素（Ｏ２）雰囲気における処理温度が７００℃以下の第１の条件、オゾン（Ｏ３）雰囲気における処理温度が６００℃以下の第２の条件、一酸化二窒素（Ｎ２Ｏ）雰囲気における処理温度が６００℃〜６５０℃の第３の条件、非酸化性の雰囲気における処理温度が７００℃以下の第１処理の後、少なくともオゾンを含む雰囲気における処理温度が６００℃以下の第２処理を行う第４の条件、少なくともオゾンを含む雰囲気における処理温度が６００℃以下の第２処理の後、非酸化性の雰囲気における処理温度が７００℃以下の第１処理を行う第５の条件で行う。
上記の通り、酸化タンタル膜５５の熱処理は、酸化雰囲気における熱処理で、酸化タンタル膜５５の結晶化と酸素処理を一度に行う方法（第１〜第３に方法）と、酸化タンタル膜５５をまず結晶化した後に酸素処理を施す２段階の方法と前記段階を逆にして行う方法（第４および第５の方法）の２つがある。酸素処理は、結晶化により発生する多結晶酸化タンタル膜５６の酸素欠陥に酸素を補充する手段である。なお、酸素雰囲気を構成する酸化ガスの酸化性の強さにより、必要な熱処理温度が相違する。つまり、酸素よりは一酸化二窒素の方が処理温度は低くでき、一酸化二窒素よりもオゾンの方が処理温度を低くできる。以下の実施の形態では、オゾンを用いた例を説明する。
オゾンを用いて結晶化を行う場合には、前記したとおり６００℃以下の温度で熱処理を行うことができるが、本発明者らの検討によれば、５００℃の熱処理で十分に結晶化が可能であり、また酸素欠陥の回復できる。このように低い温度での熱処理が可能なのは、オゾンを用いることに加えて、前記の通り下部電極５４に含まれるルテニウム膜が特定の面方位（００２）に配向した結晶からなり、その表面に形成された酸化タンタル膜５５に酸化タンタル結晶５５ａが含まれるためであることはいうまでもない。
このように、アモルファス状態を含む酸化タンタル膜５５を結晶化して多結晶酸化タンタル膜５６を形成するため、誘電率の高い容量絶縁膜を構成して情報蓄積用容量素子の蓄積電荷量を増加できる。これによりＤＲＡＭの微細化に対応した情報蓄積用容量素子を構成できる。
また、このように低い温度で酸化タンタル膜５５を結晶化し、多結晶酸化タンタル膜５６を形成できるため、前記ＴｉＳｉ２層４２の熱劣化を抑制することが可能となる。
また、低い温度での多結晶酸化タンタル膜５６の形成が可能であるため、下部電極５４であるルテニウムの酸化を抑制することが可能となる。すなわち、仮に酸化タンタル膜５５を堆積した後の下部電極５４の表面に酸化膜が形成された場合には、この酸化膜の体積膨張に起因する多結晶酸化タンタル膜５６のストレスが発生し、このストレスによるリーク電流を生じる可能性があるが、本実施の形態の場合にはこのような酸化膜は形成されず、リーク電流を生じる恐れもない。また、仮に下部電極５４を多結晶シリコン膜で構成した場合には、酸化タンタル膜５５の結晶化処理の際に多結晶シリコン膜の表面にシリコン酸化膜が形成され、これが実質的な容量絶縁膜の一部を構成し、情報蓄積用容量素子の蓄積電荷量を低減する恐れがあるが、本実施の形態の場合には、下部電極５４と多結晶酸化タンタル膜５６との界面には酸化膜が形成され難いため、蓄積電荷量の低減を抑制できる。
なお、酸化タンタル膜５５の形成前に、下部電極５４の表面に下部電極５４を構成する金属たとえばルテニウムの酸化膜をあらかじめ形成することができる。下部電極５４がイリジウムで構成される場合には、酸化膜として酸化イリジウムを形成できる。これら酸化ルテニウムあるいは酸化イリジウムの薄膜は、スパッタ法、ＣＶＤ法、あるいは酸化処理により形成できる。このように酸化ルテニウム膜をあらかじめ下部電極５４上に形成しておくことにより、酸化タンタル膜５５の結晶化処理の際に、下部電極５４があらかじめ酸化されている状態になっているため、それ以上の酸化が抑制され、結晶化された後の多結晶酸化タンタル膜５６に不要なストレスが発生せず、リーク電流を低減できる。なお、酸化ルテニウムは導電性であるため、実質的な容量絶縁膜の膜厚の増加にはならず、情報蓄積用容量素子の蓄積電荷量の低減は生じない。
また、本実施の形態においては、前記したとおり、酸化ルテニウム膜からなる反応防止膜５３が形成されているため、本然処理工程において酸素が酸化タンタル膜５５および下部電極５４を通過してプラグ４９に達することはなく、また、下部電極５４を構成するルテニウムとプラグ４９を構成する窒素あるいはチタンとの反応を抑制できる。この結果、プラグ４９と下部電極５４との接続抵抗を低く維持しプラグ４９と下部電極５４との電気的な接続の信頼性を向上することができる。
なお、この熱処理工程で形成される多結晶酸化タンタル膜５６の結晶構造は、下地である下部電極５４を構成するルテニウムの結晶構造を反映する。すなわち、ルテニウム膜の結晶構造と同様に特定の面方位に配向を有する酸化タンタル結晶で多結晶酸化タンタル膜５６が構成される。たとえばその面方位は、下部電極５４を構成するルテニウムの結晶の面方位と同じ（００２）面に配向する。本実施の形態では、下部電極５４を構成するルテニウムの結晶と多結晶酸化タンタル膜５６の結晶とはともに六方晶系の結晶構造であり、（００２）面に配向している。
次に、多結晶酸化タンタル膜５６上に窒化チタン膜を堆積し、図２３に示すように前記窒化チタン膜上にフォトレジスト膜５７を形成し、このフォトレジスト膜５７をマスクとして前記窒化チタン膜および多結晶酸化タンタル膜５６をエッチングして容量絶縁膜５８および上部電極５９を形成する。窒化チタン膜の堆積にはたとえばＣＶＤ法を用いることができる。このようにしてルテニウムからなる下部電極５４、多結晶の酸化タンタル膜からなる容量絶縁膜５８および窒化チタンからなる上部電極５９で構成される情報蓄積用容量素子Ｃを形成する。これにより、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
なお、上部電極５９を構成する材料としては、窒化チタン膜に代えて、酸化ルテニウム膜、ルテニウム膜、あるいはタングステン膜とすることができる。
次に、フォトレジスト膜５７を除去した後、図２４に示すように、情報蓄積用容量素子Ｃの上部に膜厚４０ｎｍ程度のシリコン酸化膜６０を堆積する。シリコン酸化膜６０は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。さらにＳＯＧ膜６１を塗布してメモリセルの形成された領域を平坦化すると同時に、周辺回路領域との段差を緩和する。本実施の形態のＤＲＡＭでは、容量絶縁膜５８に誘電率の高い多結晶酸化タンタル膜を用いるため、下部電極５４の高さを特に高く形成する必要はない。このため、ＳＯＧ膜６１のみでメモリセル領域と周辺回路領域との段差を緩和することが可能である。この結果、前記段差を解消するための複雑な工程を採用することなく、プロセスを単純化することができる。
次に、図２５に示すように、フォトレジスト膜をマスクにしたドライエッチングで周辺回路の第１層配線３８の上部のＳＯＧ膜６１、シリコン酸化膜６０、５３、シリコン酸化膜４６、シリコン酸化膜４５、ＳＯＧ膜４４およびシリコン窒化膜４０を除去することにより、スルーホール６２を形成する。また、同様に上部電極５９の上部のＳＯＧ膜６１、シリコン酸化膜６０を除去することにより、スルーホール６３を形成する。その後、スルーホール６２、６３の内部にプラグ６４を形成し、続いてＳＯＧ膜６１の上部に第２層配線６５を形成する。プラグ６４は、ＳＯＧ膜６１の上部にスパッタリング法で膜厚１００ｎｍ程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法で膜厚５００ｎｍ程度のＷ膜を堆積した後、これらの膜をエッチバックしてスルーホール６２、６３の内部に残すことにより形成する。第２層配線６５は、ＳＯＧ膜６１の上部にスパッタリング法で膜厚５０ｎｍ程度のＴｉＮ膜、膜厚５００ｎｍ程度のＡｌ（アルミニウム）膜、膜厚５０ｎｍ程度のＴｉ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして形成する。
その後、層間絶縁膜を介して第３層配線を形成し、その上部にシリコン酸化膜とシリコン窒化膜とで構成されたパッシベーション膜を堆積するが、その図示は省略する。以上の工程により、本実施の形態のＤＲＡＭが略完成する。
なお、第３層配線およびそれに接続するプラグは第２層配線の場合と同様に形成することができ、層間絶縁膜は、たとえば膜厚３００ｎｍ程度のシリコン酸化膜、膜厚４００ｎｍ程度のＳＯＧ膜および膜厚３００ｎｍ程度のシリコン酸化膜で構成できる。シリコン酸化膜は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積できる。
本実施の形態によれば、下部電極５４を構成するルテニウム膜を特定の面方位たとえば（００２）面に配向を有する結晶で構成するため、酸化タンタル膜５５を低温で結晶化することができ、ＴｉＳｉ２層４２の熱劣化を抑制するとともに、下部電極５４表面の酸化を抑制することができる。これによりビット線ＢＬおよび周辺回路領域の配線３８、３９の接続抵抗を低く維持し、また、情報蓄積用容量素子Ｃの蓄積電荷量を増加するとともにその信頼性を高く維持することができる。
なお、図２６に、本実施の形態にルテニウム膜５１からなる下部電極５４上に酸化タンタル膜５５を堆積し、その熱処理温度を変化させた場合の酸化タンタル膜のＸ線回折データを示す。熱処理しないアズデポ状態においても、酸化タンタル膜に結晶酸化タンタルのピークが見られ、７００℃以下の熱処理により、良好な酸化タンタル結晶が形成されていることがわかる。また、下地であるルテニウムの（００２）面のピークが支配的であり、また、多結晶酸化タンタル膜のピークも（００２）面が支配的である。このことから、ルテニウム膜と多結晶酸化タンタル膜とはともに（００２）面に配向していることがわかる。
（実施の形態２）
図２７〜図３１は、実施の形態２のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
本実施の形態のＤＲＡＭは、その回路構成および平面構成において図１および図２に示したものと同様である。また、情報蓄積用容量素子Ｃの構造において相違するところを除き、実施の形態１の断面とも同様である。したがって、以下の説明ではその相違する部分についてのみ説明し、同様な部分の説明は省略する。
本実施の形態２のＤＲＡＭの製造方法は、実施の形態１における図１８までの工程と同様である。その後、図２７に示すように、絶縁膜６６を形成し、プラグ４９が露出するように絶縁膜６６に溝６７を形成する。絶縁膜６６は、たとえばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で形成する。また、溝６７はフォトレジスト膜をマスクとしたエッチングにより加工する。
次に、図２８に示すように、反応防止膜６８およびルテニウム膜６９を順次堆積する。反応防止膜６８およびルテニウム膜６９は実施の形態１と同様に堆積できる。
次に、図２９に示すように、半導体基板１の全面に絶縁膜７０を堆積する。絶縁膜７０は、溝６７への埋め込み性および絶縁膜６６とのエッチング選択性を考慮してＳＯＧ膜とすることが好ましい。
次に、図３０に示すように、絶縁膜７０および溝６７の領域を除く絶縁膜６６上の反応防止膜６８およびルテニウム膜６９を除去する。これらの除去にはエッチバック法あるいはＣＭＰ法を用いることができる。溝６７の内部に残存する絶縁膜７０はウェットエッチングにより除去することが可能である。このようにして反応防止膜６８およびルテニウム膜６９からなる下部電極７１が形成される。
次に、図３１に示すように、半導体基板１の全面に酸化タンタル膜７２を堆積する。酸化タンタル膜７２の堆積は、実施の形態１と同様に行う。
さらに、実施の形態１と同様に、酸化タンタル膜７２に熱処理を施してこれを結晶化し、多結晶酸化タンタル膜７３を形成する。この後の工程は、実施の形態１とほぼ同様である。
本実施の形態２のＤＲＡＭによれば、実施の形態１で説明した効果に加えて、下部電極７１を上方に開口を有する円筒形状とすることができ、その表面積を増加して情報蓄積用容量素子Ｃの蓄積電荷量を増加できる。また、周辺回路領域に絶縁膜６６が形成されているため、メモリセル領域と周辺回路領域との段差の発生を防止し、第２層配線の断線、あるいはフォトリソグラフィにおける加工マージンを向上できる。
（実施の形態３）
図３２〜図３９は、実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。図３２〜図３９では、情報蓄積用容量素子の領域についてのみ示しているが、その他の部材は実施の形態１と同様である。
本実施の形態３のＤＲＡＭは情報蓄積用容量素子Ｃの領域を除き、実施の形態１と同様である。以下情報蓄積用容量素子Ｃの部分についてのみ説明する。
本実施の形態３のＤＲＡＭの製造方法は、実施の形態１における図２０までの工程と同様である。この状態の情報蓄積用容量素子の領域についてのみ示した断面図を図３２に示す。図３２では、シリコン酸化膜４６のスルーホール４８に形成されたプラグ４９上に反応防止膜５０およびルテニウム膜５１が加工された状態を示している。
次に、図３３に示すように、たとえば窒素ガスで希釈した一酸化二窒素（Ｎ２Ｏ）ガス雰囲気中、７００℃、１０ｍｉｎの熱処理を施し、ルテニウム膜５１を酸化することで表面に凹凸を有する酸化ルテニウム膜７４を形成する。この酸化ルテニウム膜７４の凹凸の大きさは、窒素ガスと一酸化二窒素（Ｎ２Ｏ）ガスの比率および熱処理温度により制御することができる。また、このとき酸化ルテニウム膜７４の内部は十分に酸化されず、ルテニウム膜５１が残っている。なお、この酸化処理の際に、反応防止膜５０は、プラグ４９の酸化反応を防止する機能を有する。
次に、図３４に示すように、半導体基板１の全面にＳＯＧ膜７５を形成する。ＳＯＧ膜７５はその自己流動性により十分に平坦化される。
次に、図３５に示すように、ＣＭＰ法を用いて、十分に酸化ルテニウム膜７４の表面が露出されるまでＳＯＧ膜７５を研磨する。
酸化ルテニウム膜７４が基板表面に露出された後、図３６に示すように、酸化ルテニウム膜７４内のルテニウム膜５１が表面に露出するまでＣＭＰ法による研磨をさらに行い、ルテニウム膜５１の表面を露出させる。
ルテニウム膜５１が表面に露出した後、図３７に示すように、ウェットエッチングにより選択的にルテニウム膜５１のみを除去する。このウェットエッチングは、ルテニウム膜５１と酸化ルテニウム膜７４とのエッチング速度の相違を利用する。このようにして、上方に開口を有するとともにその表面に凹凸を有する酸化ルテニウム膜７４からなる下部電極７６を得る。
なお、この後、実施の形態１で説明したと同様なＣＶＤ法により、金属ルテニウム膜を下部電極７６の表面に選択的に形成してもよい。このような金属ルテニウム膜は特定の面方位に配向を有するものであり、実施の形態１で説明したと同様に酸化タンタル膜の結晶化温度を低減できる効果を有する。
次に、図３８に示すように、ＣＶＤ法を用い、１０ｎｍ程度の膜厚の酸化タンタル膜７７を堆積する。この酸化タンタル膜７７は、実施の形態１と同様に堆積でき、酸化タンタル結晶を含んだアモルファス膜である。
さらに、実施の形態１と同様に、Ｏ３雰囲気中、５００℃の熱処理を行い、酸化タンタル膜７７を結晶化して、多結晶酸化タンタル膜７８を形成する。
次に、図３９に示すように、上部電極となるルテニウム膜７９をＣＶＤ法で形成する。このようにして情報蓄積用容量素子Ｃを形成できる。その後の工程は実施の形態１と同様である。
本実施の形態によれば、下部電極７６を上方に開口を有する筒型に形成し、さらに下部電極７６を構成する酸化ルテニウム膜の表面に凹凸を有するので、情報蓄積用容量素子Ｃの蓄積電荷量を大きくできる。また、酸化タンタル膜７７の結晶化を低温で行えるため、ＣＯＢ構造のＤＲＡＭにおいて問題となるビット線ＢＬあるいは配線のコンタクト部のバリアメタル層（ＴｉＳｉ２膜４２）の破壊あるいは劣化を防止することができることはいうまでもない。
（実施の形態４）
図４０〜図４５は、実施の形態４のＤＲＡＭの製造方法の一例を工程順に示した断面図である。図４０〜図４５では、情報蓄積用容量素子の領域についてのみ示しているが、その他の部材は実施の形態１と同様である。
本実施の形態４のＤＲＡＭは情報蓄積用容量素子Ｃの領域を除き、実施の形態１と同様である。以下情報蓄積用容量素子Ｃの部分についてのみ説明する。
本実施の形態４のＤＲＡＭの製造方法は、実施の形態１における図１９までの工程と同様である。
次に、実施の形態１の図１９におけるルテニウム膜５１に、図４０に示すように、たとえば活性酸素雰囲気である５００℃、２００Ｗ、３ｍｉｎのＯ２プラズマ処理を施し、ルテニウム膜５１の表面に凹凸を有する酸化ルテニウム膜８０を形成する。さらに酸化ルテニウム膜８０の表面に２層目のルテニウム膜８１を形成する。この２層目のルテニウム膜８１の形成は実施の形態１と同様に行える。なお、ルテニウム膜５１の酸化処理によりルテニウム膜５１の全てが酸化されるわけではなく、酸化ルテニウム膜８０の下層には未反応のルテニウム膜５１が残っている。
次に、図４１に示すように、２層目のルテニウム膜８１に、たとえば活性酸素雰囲気である５００℃、２００Ｗ、３ｍｉｎのＯ２プラズマ処理を施し、ルテニウム膜８１の表面に凹凸を有する酸化ルテニウム膜８２を形成する。このようにして、反応防止層５０、ルテニウム膜５１、酸化ルテニウム膜８０、ルテニウム膜８１、酸化ルテニウム膜８２からなる積層膜を形成する。なお、前記酸化雰囲気はＯ２プラズマに限られず、オゾン雰囲気での酸化処理であってもよい。また、前記プラズマの条件を調整することにより、酸化ルテニウム膜８０、８２の厚さを調整できることはいうまでもない。
次に、図４２に示すように、フォトレジスト膜をマスクとして、反応防止層５０、ルテニウム膜５１、酸化ルテニウム膜８０、ルテニウム膜８１、酸化ルテニウム膜８２からなる積層膜をエッチングする。
次に、図４３に示すように、ルテニウム膜５１、８１の一部を残すようにウェットエッチングを行う。このウェットエッチングは、酸化ルテニウム膜８０、８２がエッチングされにくい条件で行う。このエッチング時間を調整することにより、図４３に示すような中心部分にのみルテニウム膜５１、８１が残存したフィン型の下部電極が形成される。なお、エッチングされない酸化ルテニウム膜８０、８２の上面には凹凸が形成されているため、フィン型であることに加えて、凹凸による下部電極の表面積の増大を図ることができ、情報蓄積用容量素子Ｃの蓄積電荷量を増加できる。
なお、実施の形態３と同様に、下部電極の上面にＣＶＤ法により金属のルテニウム膜を形成してもよい。
次に、図４４に示すように、実施の形態１と同様に、酸化タンタル膜８３を形成する。この酸化タンタル膜８３は、実施の形態１と同様、酸化タンタル結晶を含むアモルファス膜である。さらに、実施の形態１と同様に、酸化タンタル膜８３を熱処理により結晶化し、多結晶酸化タンタル膜８４を形成する。この時の熱処理温度が低くできることは実施の形態１と同様である。
次に、図４５に示すように、上部電極とルテニウム膜８５をＣＶＤ法で形成する。なお、上部電極は、窒化チタン、タングステン、酸化ルテニウム等で構成してもよい。
本実施の形態によれば、フィン型の下部電極とその下部電極を構成する酸化ルテニウム膜８０、８２の表面に凹凸を有しているので実質な蓄積電荷量を大きくできる。また、酸化ルテニウム膜８０、８２の凹凸の形成を酸素プラズマを用いて低温で形成できるため、および、酸化タンタル膜８３の結晶化を低温で行えるため、ＣＯＢ構造のＤＲＡＭにおいて問題となるビット線ＢＬあるいは配線のコンタクト部のバリアメタル層（ＴｉＳｉ２膜４２）の破壊あるいは劣化を防止することができることはいうまでもない。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
たとえば、実施の形態２において、図４６に示すように、ルテニウム膜からなる下部電極７１の表面に酸化処理を施し、酸化ルテニウム膜８６を形成してもよい。この場合、酸化ルテニウム膜８６の表面には凹凸が形成され、下部電極の表面積を増加して蓄積電荷量を増加できる。なお、下部電極７１の表面の酸化処理は、実施の形態３および４と同様に行える。
産業上の利用可能性
以上のように、本発明の半導体装置およびその製造方法は、ＤＲＡＭの情報蓄積用容量素子の高信頼性化、高集積化に適用して有効なものであり、産業上の利用可能性を有するものである。
【図面の簡単な説明】
図１は実施の形態１のＤＲＡＭを形成した半導体チップの全体平面図である。
図２は実施の形態１のＤＲＡＭの等価回路図である。
図３〜図２５は実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
図２６は実施の形態１のＤＲＡＭの多結晶酸化タンタル膜のＸ線回折データを示したグラフである。
図２７〜図３１は実施の形態２のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
図３２〜図３９は実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
図４０〜図４５は実施の形態４のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
図４６は実施の形態２の他のＤＲＡＭの製造方法の一例を示した断面図である。
Claims (13)
- 半導体からなる基板または半導体層をその表面に有する基板と、前記基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域に電気的に接続された第１電極、前記第１電極に対向して形成された第２電極および前記第１、第２電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置の製造方法であって、
（ａ）（００２）面に配向したルテニウム膜を堆積および加工した後、前記ルテニウム膜を酸化して酸化ルテニウム膜からなる凹凸を前記ルテニウム膜表面に形成し、または、（００２）面に配向したルテニウム膜を堆積し、これを酸化して酸化ルテニウム膜からなる凹凸を前記ルテニウム膜表面に形成した後、酸化ルテニウム膜とルテニウム膜とのエッチング速度の相違を利用して、前記酸化されないルテニウム膜の一部または全部をエッチングにより除去することにより前記ルテニウム膜と前記酸化ルテニウム膜を加工して、前記第１電極を形成する工程、
（ｂ）前記容量絶縁膜となる酸化タンタル膜を、４５０℃〜５００℃の温度範囲で行われるＣＶＤ法により、アズデポ状態において、非晶質酸化タンタル膜中に酸化タンタル結晶が含まれた状態で、前記第１電極上に堆積する工程、
（ｃ）前記酸化タンタル膜に７００℃以下の熱処理を施し、前記酸化タンタル膜を多結晶化させ、前記容量絶縁膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法であって、
前記（ａ）工程の酸化による凹凸の形成処理は、７００℃以下の酸化性雰囲気における熱処理、または、５００℃以下の酸化性雰囲気におけるプラズマ処理であることを特徴とする半導体装置の製造方法。 - 請求項２記載の半導体装置の製造方法であって、
前記酸化性雰囲気を構成するガスは、酸素（Ｏ２）、一酸化二窒素（Ｎ２Ｏ）または一酸化窒素（ＮＯ）であることを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法であって、
前記（ｂ）工程の前に、前記第１電極に含まれる金属と同一の金属膜を、ＣＶＤ法により選択的に前記第１電極の表面に形成することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法であって、
前記酸化タンタル膜は、ペンタエトキシタンタルガスを原料ガスとし、４５０℃〜５００℃の温度範囲で行われるＣＶＤ法により堆積されることを特徴とする半導体装置の製造方法。 - 請求項１〜５の何れか一項に記載の半導体装置の製造方法であって、
前記（ｃ）工程における熱処理は、
酸素（Ｏ２）雰囲気における処理温度が７００℃以下の第１の条件、
オゾン（Ｏ３）雰囲気における処理温度が６００℃以下の第２の条件、
一酸化二窒素（Ｎ２Ｏ）雰囲気における処理温度が６００℃〜６５０℃の第３の条件、
非酸化性の雰囲気における処理温度が７００℃以下の第１処理の後、少なくともオゾンを含む雰囲気における処理温度が６００℃以下の第２処理を行う第４の条件、
少なくともオゾンを含む雰囲気における処理温度が６００℃以下の第２処理の後、非酸化性の雰囲気における処理温度が７００℃以下の第１処理を行う第５の条件、
の何れかの条件で行われることを特徴とする半導体装置の製造方法。 - 請求項６記載の半導体装置の製造方法であって、
前記熱処理により、下地結晶の面方位に沿って、前記酸化タンタル膜の結晶が成長することを特徴とする半導体装置の製造方法。 - 請求項１〜６の何れか一項に記載の半導体装置の製造方法であって、
前記（ａ）工程の前に、前記メモリセル選択用ＭＩＳＦＥＴを覆う絶縁膜上に形成される配線と前記基板の主面とを接続する接続部を形成する工程を有し、前記工程では、前記接続部を構成する複数の金属膜が積層して形成され、前記積層された金属膜のうち前記基板に接触する金属膜を構成する金属元素と、前記基板を構成するシリコンとの熱処理による反応により、前記接続部の前記基板主面に金属シリサイド膜が形成されることを特徴とする半導体装置の製造方法。 - （ａ）半導体基板の主面に、ゲート電極及びソース、ドレイン領域を有する第１及び第２ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記第２ＭＩＳＦＥＴのソース、ドレイン領域の表面に高融点金属シリサイド層を形成する工程と、
（ｃ）前記第１、第２ＭＩＳＦＥＴ上に第１絶縁膜を形成する工程と、
（ｄ）前記第１絶縁膜上に、前記第１絶縁膜よりも膜厚が大である第２絶縁膜を形成する工程と、
（ｅ）前記第１ＭＩＳＦＥＴ上に位置し、前記第１絶縁膜の表面を露出するような開孔を、前記第２絶縁膜に形成する工程と、
（ｆ）前記開孔の側壁、及び前記開孔内の前記第１絶縁膜の表面に、（００２）面に配向したルテニウム膜を形成し下部電極を形成する工程と、
（ｇ）酸化タンタル膜を、４５０℃〜５００℃の温度範囲で行われるＣＶＤ法により、アズデポ状態において、非晶質酸化タンタル膜中に酸化タンタル結晶が含まれた状態で、前記ルテニウム膜上に堆積する工程と、
（ｈ）前記酸化タンタル膜に７００℃以下の熱処理を施し多結晶化した酸化タンタル膜を形成する工程と、
（ｉ）前記多結晶化した酸化タンタル膜上に第２金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項９記載の半導体装置の製造方法であって、
前記酸化タンタル膜は、ペンタエトキシタンタルガスを原料ガスとし、４５０℃〜５００℃の温度範囲で行われるＣＶＤ法により堆積されることを特徴とする半導体装置の製造方法。 - 請求項９記載の半導体装置の製造方法であって、
前記（ｈ）工程における熱処理は、
酸素（Ｏ２）雰囲気における処理温度が７００℃以下の第１の条件、
オゾン（Ｏ３）雰囲気における処理温度が６００℃以下の第２の条件、
一酸化二窒素（Ｎ２Ｏ）雰囲気における処理温度が６００℃〜６５０℃の第３の条件、
非酸化性の雰囲気における処理温度が７００℃以下の第１処理の後、少なくともオゾンを含む雰囲気における処理温度が６００℃以下の第２処理を行う第４の条件、
少なくともオゾンを含む雰囲気における処理温度が６００℃以下の第２処理の後、非酸化性の雰囲気における処理温度が７００℃以下の第１処理を行う第５の条件、
の何れかの条件で行われることを特徴とする半導体装置の製造方法。 - 請求項９において、前記酸化タンタル膜は、（００２）配向の酸化タンタルからなることを特徴とする半導体装置の製造方法。
- 請求項９において、前記第２金属膜は、ルテニウムからなることを特徴とする半導体装置の製造方法。
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