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DE102008047591B4 - Verfahren zum Herstellen einer Halbleitervorrichtung mit reduzierter Dicke - Google Patents

Verfahren zum Herstellen einer Halbleitervorrichtung mit reduzierter Dicke Download PDF

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DE102008047591B4
DE102008047591B4 DE102008047591.2A DE102008047591A DE102008047591B4 DE 102008047591 B4 DE102008047591 B4 DE 102008047591B4 DE 102008047591 A DE102008047591 A DE 102008047591A DE 102008047591 B4 DE102008047591 B4 DE 102008047591B4
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Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung mit folgenden Schritten:
Vorbereiten eines Halbleitersubstrats (1; 100; 200), das eine erste und eine zweite aktive Region (3a, 3b; 103a, 103b; 203a, 203b) hat;
Bilden eines ersten Transistors (CT1, CT2; CT3, CT4; CT5, CT6) in der ersten aktiven Region (3a; 103a; 203a), wobei der erste Transistor (CT1, CT2; CT3, CT4; CT5, CT6) eine erste Gatestruktur (24; 124; 224) und erste Störstellenregionen (18a, 18b; 118a, 118b; 218a, 218b) aufweist;
Bilden eines zweiten Transistors (PT1; PT2) in der zweiten aktiven Region (3b; 103b; 203b), wobei der zweite Transistor (PT1; PT2) eine zweite Gatestruktur (40; 140) und zweite Störstellenregionen (48; 148) aufweist; und
Bilden einer ersten leitfähigen Struktur (39a; 139a) an dem ersten Transistor (CT1, CT2; CT3, CT4; CT5, CT6), wobei mindestens ein Teil der ersten leitfähigen Struktur (39a; 139a) in einer gleichen Entfernung von einer oberen Oberfläche des Halbleitersubstrats (1; 100; 200) wie mindestens ein Teil der zweiten Gatestruktur (40; 140) angeordnet ist und bei dem das Bilden des ersten und des zweiten Transistors (CT1, CT2, PT1; CT3, CT4, PT2; CT5, CT6) und der ersten leitfähigen Struktur (39a; 139a) folgende Schritte aufweist:
Bilden der ersten Störstellenregionen (18a, 18b; 118a, 118b; 218a, 218b) in der ersten aktiven Region (3a; 103a; 203a);
Bilden eines Gategrabens (15; 115; 215), der die erste aktive Region (3a; 103a; 203a) kreuzt;
Bilden der ersten Gatestruktur (24; 124; 224), die mindestens einen Teil des Gategrabens (15; 115; 215) füllt;
Bilden einer leitfähigen Gatestruktur (9a; 109a; 211) an der zweiten aktiven Region (3b; 103b; 203b);
Bilden einer isolierenden Pufferstruktur (36; 136; 209a) an der ersten aktiven Region (3a; 103a; 203a);
Bilden einer ersten leitfähigen Schicht (38), die die isolierende Pufferstruktur (36; 136; 209a) und die leitfähige Gatestruktur (9a; 109a; 211) bedeckt; und
Strukturieren der ersten leitfähigen Schicht (38) an der isolierenden Pufferstruktur (36; 136; 209a) und der leitfähigen Gatestruktur (9a; 109a; 211) und der ersten leitfähigen Schicht (38), die auf der zweiten aktiven Region (3b; 103b; 203b) aufeinanderfolgend gestapelt sind, so dass die erste leitfähige Struktur (39a; 139a) an der isolierenden Pufferstruktur (36; 136; 209a) gebildet wird und eine erste Gateelektrode (9g; 109g) und eine zweite Gateelektrode (39g; 139g), die aufeinanderfolgend gestapelt sind, an der zweiten aktiven Region (3b; 103b; 203b) gebildet werden und
bei dem das Bilden der isolierenden Pufferstruktur (36; 136; 209a) nach dem Bilden der leitfähigen Gatestruktur (9a; 109a; 211) auftritt und
Bilden einer ersten isolierenden Zwischenschicht (51; 151) an dem Substrat, das die erste leitfähige Struktur (39a; 139a) hat;
Bilden eines Zellenkontaktaufbaus (60; 160a), der konfiguriert ist, um durch die erste isolierende Zwischenschicht (51; 151) zu gehen, und mit einer der ersten Störstellenregionen (18a, 18b; 118a, 118b; 218a, 218b) elektrisch verbunden ist; und
Bilden eines Datenspeicherelements (97; 197) an dem Zellenkontaktaufbau (60; 160a) und
Bilden einer zweiten isolierenden Zwischenschicht (63) an der ersten isolierenden Zwischenschicht (51);
Bilden eines zweiten Kontaktaufbaus (72b), der konfiguriert ist, um durch die erste und die zweite isolierende Zwischenschicht (51, 63) zu gehen, und mit einer der zweiten Störstellenregionen (148) elektrisch verbunden ist; und
Bilden einer zweiten leitfähigen Struktur (75) an der zweiten isolierenden Zwischenschicht (63), und
wobei der Zellenkontaktaufbau (60; 160a) und der zweite Kontaktaufbau (72b) obere Oberflächen haben, die auf voneinander unterschiedlichen Niveaus angeordnet sind.

Description

  • HINTERGRUND DER ERFINDUNG
  • GEBIET DER ERFINDUNG
  • Exemplarische Ausführungsbeispiele beziehen sich auf eine Halbleitervorrichtung, auf ein elektronisches Erzeugnis, das dieselbe einsetzt, und auf Verfahren zum Herstellen derselben. Genauer gesagt beziehen sich exemplarische Ausführungsbeispiele auf eine Halbleitervorrichtung mit einer reduzierten Dicke, ein elektronisches Erzeugnis, das dieselbe einsetzt, und Verfahren zum Herstellen derselben. Beansprucht ist hierbei lediglich das Verfahren.
  • BESCHREIBUNG DER VERWANDTEN TECHNIK
  • In der letzten Zeit sind, um einem Bedarf an kleineren Halbleiterchips, die für elektronische Erzeugnisse verwendet werden und einen niedrigeren Leitungsverbrauch erfordern, zu begegnen, zunehmend Forschungen hinsichtlich eines Reduzierens der Größe eines Elements, das einen Bestandteil der Halbleiterchips bildet, durchgeführt worden.
  • Die JP H07- 66 297 A offenbart eine Speichervorrichtung mit einem DRAM-Speicherzellenarray, das als ein 6FxF-Array ausgebildet ist und einen Peripherieschaltkreis enthält. Die Wortleitungen des Speicherzellenarrays sind als vergrabene Wortleitungen ausgebildet und die Bitleitungen enthalten Bitleitungskontakte und sind als Bitleitungsschichtstapel ausgebildet. Die umlaufende Gateelektrode ist aus einem umlaufenden Gatestapel gebildet, der einen Schichtstapel enthält, der identisch zu dem Bitleitungsstapel ist.
  • Die JP H07- 66 297 A offenbart einen Transistor vom Konkavtyp mit vergrabener Elektrode, bei dem die Gateelektrode eines Peripherieschaltkreises aus der gleichen Verdrahtungsschicht gebildet ist wie die Bitleitung einer Speicherzelle.
  • US 2003/0162357 A1 offenbart eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben mit DRAM-Speicherzellen, die auf einer Hauptoberfläche eines Halbleitersubstrats ausgebildet sind mit einer unteren Elektrode, einer Kapazitätsisolierungsschicht und einer oberen Elektrode. Die untere Elektrode ist aus einer Rutheniumschicht gebildet, die entlang einer speziellen Ebene, z.B. der (002)Ebene orientiert ist, und der Kapazitätsisolationsfilm ist als polykristalliner Tantalfilm ausgebildet.
  • Die US 6 287 971 B1 offenbart ein Verfahren zum Ausbilden eines Zellkondensators in einer DRAM-Vorrichtung. Um die Zerstörung von Kontaktstöpseln aufgrund einer Fehlausrichtung, beispielsweise durch eine Abscheidemaske zur Ausbildung von Kontaktstöpseln, schlägt die US 6 287 971 B1 ein zweistufiges Verfahren zum Ausbilden von Kontaktstöpseln vor, bei dem Kontaktlöcher in einem ersten Schritt gefüllt werden, über diese dann eine strukturierte Ätzstoppschicht abgeschieden wird, um diese in einem zweiten Schritt mit zweiten Kontakten zu füllen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ausführungsbeispiele sind auf Verfahren zum Herstellen einer Halleitervorrichtung gerichtet, die im Wesentlichen einen oder mehrere der Nachteile der verwandten Technik überwinden.
  • Es ist daher ein Merkmal eines Teilaspektes, einen Halbleitervorrichtungsaufbau mit einer reduzierten Dicke zu schaffen.
  • Es ist ein weiteres Merkmal eines Teilaspektes, ein elektronisches Erzeugnis zu schaffen, das einen Halbleitervorrichtungsaufbau mit einer reduzierten Dicke aufweist.
  • Es ist ein Merkmal eines exemplarischen Ausführungsbeispiels, ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einer reduzierten Dicke zu schaffen.
  • Mindestens ein Teilaspekt des Vorhergehenden, sowie weitere Merkmale und Vorteile, können durch Vorsehen einer Halbleitervorrichtung, die ein Halbleitersubstrat mit einer ersten und einer zweiten aktiven Region aufweist, realisiert werden. Ein erster Transistor in der ersten aktiven Region des Halbleitersubstrats ist vorgesehen. Der erste Transistor weist erste Störstellenregionen und eine erste Gatestruktur auf. Ein zweiter Transistor in der zweiten aktiven Region des Halbleitersubstrats ist vorgesehen. Der zweite Transistor weist zweite Störstellenregionen und eine zweite Gatestruktur auf. Eine erste leitfähige Struktur ist an dem ersten Transistor gebildet. Mindestens ein Teil der ersten leitfähigen Struktur ist in einer gleichen Entfernung über einer oberen Oberfläche des Halbleitersubstrats wie mindestens ein Teil der zweiten Gatestruktur angeordnet.
  • Der erste Transistor kann die leitfähige erste Gatestruktur, die in einem Gategraben vorgesehen ist, der die erste aktive Region kreuzt, die ersten Störstellenregionen, die in der ersten aktiven Region auf beiden Seiten der ersten Gatestruktur vorgesehen sind, und eine erste dielektrische Gateschicht, die zwischen der ersten Gatestruktur und dem Gategraben vorgesehen ist, aufweisen.
  • Eine isolierende erste Gatedeckstruktur, die den Gategraben zusammen mit der ersten Gatestruktur füllt, kann ferner aufgewiesen sein. Die erste Gatedeckstruktur kann einen Vorsprung haben, der sich höher als die erste aktive Region über der oberen Oberfläche des Substrats befindet.
  • Ein erster Kontaktaufbau, der konfiguriert ist, um eine der ersten Störstellenregionen mit der ersten leitfähigen Struktur elektrisch zu verbinden, kann ferner aufgewiesen sein.
  • Der zweite Transistor kann die zweite Gatestruktur, die die zweite aktive Region kreuzt, eine zweite dielektrische Gateschicht, die zwischen der zweiten Gatestruktur und der aktiven Region vorgesehen ist, und zweite Störstellenregionen, die in der zweiten aktiven Region auf beiden Seiten der zweiten Gatestruktur vorgesehen sind, aufweisen. Hier kann die zweite Gatestruktur eine erste Gateelektrode und eine zweite Gateelektrode aufweisen, die aufeinanderfolgend gestapelt sind, und die zweite Gateelektrode kann auf dem im Wesentlichen gleichen Niveau wie die erste leitfähige Struktur angeordnet sein.
  • Die Halbleitervorrichtung kann ferner einen Zellenkontaktaufbau, der mit einer der ersten Störstellenregionen elektrisch verbunden ist, und ein Datenspeicherelement, das an dem Zellenkontaktaufbau vorgesehen ist, aufweisen.
  • Das Datenspeicherelement kann auf einem höheren Niveau als die erste leitfähige Struktur angeordnet sein.
  • Eine leitfähige Pufferstruktur, die zwischen dem Zellenkontaktaufbau und dem Datenspeicherelement vorgesehen ist, kann ferner aufgewiesen sein.
  • Das Datenspeicherelement kann entweder eine Datenspeichermaterialschicht eines flüchtigen Speichers oder eine Datenspeichermaterialschicht eines nichtflüchtigen Speichers aufweisen.
  • Eine zweite leitfähige Struktur, die auf einem höheren Niveau als die erste leitfähige Struktur angeordnet ist, und ein zweiter Kontaktaufbau, der konfiguriert ist, um eine der zweiten Störstellenregionen mit der zweiten leitfähigen Struktur elektrisch zu verbinden, können ferner aufgewiesen sein.
  • Der Zellenkontaktaufbau und der zweite Kontaktaufbau können obere Oberflächen haben, die auf unterschiedlichen Niveaus angeordnet sind. Alternativ können der Zellenkontaktaufbau und der zweite Kontaktaufbau obere Oberflächen haben, die auf dem im Wesentlichen gleichen Niveau angeordnet sind.
  • Ein Verbindungsaufbau, der konfiguriert ist, um die erste und die zweite leitfähige Struktur elektrisch zu verbinden, kann ferner aufgewiesen sein.
  • Gemäß einem weiteren Teilaspekt ist ein elektronisches Erzeugnis geschaffen, das einen Halbleiterchip aufweist. Der Halbleiterchip des elektronischen Erzeugnisses weist ein Halbleitersubstrat mit einer Zellenarrayregion und einer peripheren Schaltungsregion auf. Ein Zellentransistor an dem Halbleitersubstrat der Zellenarrayregion, der erste Störstellenregionen und eine erste Gatestruktur aufweist, kann vorgesehen sein. Ein peripherer Transistor an dem Halbleitersubstrat der peripheren Schaltungsregion, der zweite Störstellenregionen und eine erste periphere Gateelektrode und eine zweite periphere Gateelektrode, die auf dem Substrat zwischen den zweiten Störstellenregionen aufeinanderfolgend gestapelt sind, aufweist, ist vorgesehen. Eine Zellenbitleitung an dem Zellentransistor der Zellenarrayregion, der mindestens einen Teil bei einer gleichen Entfernung von einer oberen Oberfläche des Halbleitersubstrats wie mindestens ein Teil der zweiten peripheren Gateelektrode hat, kann vorgesehen sein.
  • Gemäß einem exemplarischen Ausführungsbeispiel ist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die fähig ist, eine reduzierte Dicke zu haben, geschaffen. Das Verfahren weist ein Vorbereiten eines Halbleitersubstrats, das eine erste und eine zweite aktive Region hat, ein Bilden eines ersten Transistors in der ersten aktiven Region, der eine erste Gatestruktur und erste Störstellenregionen aufweist, ein Bilden eines zweiten Transistors, der eine zweite Gatestruktur und zweite Störstellenregionen aufweist, in der zweiten aktiven Region und ein Bilden einer ersten leitfähigen Struktur an dem ersten Transistor auf. Mindestens ein Teil der ersten leitfähigen Struktur ist in einer gleichen Entfernung von einer oberen Oberfläche des Halbleitersubstrats wie mindestens ein Teil der zweiten Gatestruktur angeordnet. Die erste leitfähige Struktur kann gebildet werden, während der zweite Transistor gebildet wird.
  • Das Bilden des ersten und des zweiten Transistors und der ersten leitfähigen Struktur kann ein Bilden der ersten Störstellenregionen in der ersten aktiven Region, ein Bilden eines Gategrabens, der die erste aktive Region kreuzt, ein Bilden der ersten Gatestruktur, die mindestens einen Teil des Gategrabens füllt, ein Bilden einer leitfähigen Gatestruktur in der zweiten aktiven Region, ein Bilden einer isolierenden Pufferstruktur an der ersten aktiven Region, ein Bilden einer ersten leitfähigen Schicht, die die isolierende Pufferstruktur und die leitfähige Gatestruktur bedeckt, und ein Strukturieren der ersten leitfähigen Schicht an der isolierenden Pufferstruktur und der leitfähigen Gatestruktur und der ersten leitfähigen Schicht, die auf der zweiten aktiven Region aufeinanderfolgend gestapelt sind, aufweisen, so dass die erste leitfähige Struktur an der isolierenden Pufferstruktur gebildet werden kann, und eine erste Gateelektrode und eine zweite Gateelektrode, die aufeinanderfolgend gestapelt sind, an der zweiten aktiven Region gebildet werden können.
  • Nach einem Bilden der ersten Gatestruktur kann ferner ein Bilden einer ersten Gatedeckstruktur an der ersten Gatestruktur, um den Gategraben zusammen mit der ersten Gatestruktur zu füllen, aufgewiesen sein. Die erste Gatedeckstruktur kann einen Vorsprung auf einem höheren Niveau als die erste aktive Region haben.
  • Die isolierende Pufferstruktur kann gebildet werden, nachdem die leitfähige Gatestruktur gebildet wurde. Alternativ kann die leitfähige Gatestruktur gebildet werden, nachdem die isolierende Pufferstruktur gebildet wurde.
  • Vor dem Bilden der ersten leitfähigen Struktur kann ferner ein Bilden eines ersten Kontaktaufbaus, der konfiguriert ist, um durch die isolierende Pufferstruktur zu gehen, und mit einer der ersten Störstellenregionen elektrisch verbunden ist, aufgewiesen sein. Der erste Kontaktaufbau kann mit der ersten leitfähigen Struktur elektrisch verbunden sein.
  • Ferner können ein Bilden einer ersten isolierenden Zwischenschicht an dem Substrat, das die erste leitfähige Struktur hat, ein Bilden eines Zellenkontaktaufbaus, der konfiguriert ist, um durch die erste isolierende Zwischenschicht zu gehen, und mit einer der ersten Störstellenregionen elektrisch verbunden ist, und ein Bilden eines Datenspeicherelements an dem Zellenkontaktaufbau aufgewiesen sein.
  • Während des Bildens des Zellenkontaktaufbaus können ferner ein Bilden eines peripheren Kontaktaufbaus, der konfiguriert ist, um durch die erste isolierende Zwischenschicht zu gehen, und mit einer der zweiten Störstellenregionen elektrisch verbunden ist, und ein Bilden einer zweiten leitfähigen Struktur, die mit dem peripheren Kontaktaufbau an der ersten isolierenden Zwischenschicht elektrisch verbunden ist, aufgewiesen sein.
  • Während des Bildens der zweiten leitfähigen Struktur kann ferner ein Bilden einer Pufferstruktur, die mit dem Zellenkontaktaufbau an der ersten isolierenden Zwischenschicht elektrisch verbunden ist, aufgewiesen sein.
  • Unterdessen können ferner ein Bilden einer zweiten isolierenden Zwischenschicht an der ersten isolierenden Zwischenschicht, ein Bilden eines zweiten Kontaktaufbaus, der konfiguriert ist, um durch die erste und die zweite isolierende Zwischenschicht zu gehen, und mit einer der zweiten Störstellenregionen elektrisch verbunden ist, und ein Bilden einer zweiten leitfähigen Struktur an der zweiten isolierenden Zwischenschicht aufgewiesen sein.
  • Gemäß noch einem weiteren Teilaspekt ist ein Verfahren zum Herstellen einer Halbleitervorrichtung geschaffen. Das Verfahren weist ein Vorbereiten eines Halbleitersubstrats, das eine erste und eine zweite Region hat, auf. Eine isolierende Struktur wird an dem Halbleitersubstrat der ersten Region gebildet. Eine leitfähige Struktur wird an dem Halbleitersubstrat der zweiten Region gebildet. Eine leitfähige Schicht, die die leitfähige Struktur und die isolierende Struktur bedeckt, wird gebildet. Die leitfähige Schicht und die leitfähige Struktur werden strukturiert, so dass an der isolierenden Struktur eine Zwischenverbindung gebildet wird und eine erste Gateelektrode und eine zweite Gateelektrode, die aufeinanderfolgend gestapelt sind, an dem Halbleitersubstrat der zweiten Region gebildet werden.
  • Figurenliste
  • Das Vorhergehende sowie weitere Merkmale und Vorteile werden durch ein detailliertes Beschreiben exemplarischer Ausführungsbeispiele unter Bezugnahme auf die beigefügten Zeichnungen offensichtlicher, in denen:
    • 1 eine Querschnittsansicht einer Halbleitervorrichtung darstellt;
    • 2 eine Querschnittsansicht einer Halbleitervorrichtung darstellt;
    • 3 eine Draufsicht einer Halbleitervorrichtung darstellt;
    • 4A bis 12B Querschnittsansichten aufeinanderfolgender Stadien eines Verfahrens zum Herstellen einer Halbleitervorrichtung darstellen;
    • 13A bis 17B Querschnittsansichten aufeinanderfolgender Stadien eines Verfahrens zum Herstellen einer Halbleitervorrichtung darstellen;
    • 18A, 18B und 19 Querschnittsansichten aufeinanderfolgender Stadien eines Verfahrens zum Herstellen einer Halbleitervorrichtung darstellen; und
    • 20 ein schematisches Diagramm eines Halbleiterchips und eines elektronischen Erzeugnisses darstellt.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Exemplarische Ausführungsbeispiele werden nun im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen vollständiger beschrieben.
  • In den Zeichnungsfiguren können die Abmessungen von Schichten und Regionen für eine Klarheit der Darstellung übertrieben sein. Es versteht sich ebenfalls von selbst, dass, wenn auf eine Schicht oder ein Element als „an“ einer anderen Schicht oder einem Substrat Bezug genommen ist, sich dieselben direkt an der anderen Schicht oder dem Substrat befinden können, oder dass dazwischenliegende Schichten ebenfalls vorhanden sein können. Ferner versteht sich von selbst, dass, wenn auf eine Schicht als „unter“ einer anderen Schicht Bezug genommen ist, dieselbe direkt unter der Schicht sein kann, oder eine oder mehrere dazwischenliegende Schichten ebenfalls vorhanden sein können. Zusätzlich versteht sich von selbst, dass wenn auf eine Schicht als „zwischen“ zwei Schichten Bezug genommen ist, dieselbe die einzige Schicht zwischen den zwei Schichten sein kann, oder eine oder mehrere dazwischenliegende Schichten ebenfalls vorhanden sein können. Gleiche Bezugsziffern beziehen sich überall auf gleiche Elemente.
  • Wie hierin verwendet, sind die Ausdrücke „mindestens eines“, „eines oder mehrere“ und „und/oder“ offene Ausdrücke, die sowohl eine verbindende als auch eine trennende Funktion haben können. Beispielsweise weist jeder der Ausdrücke „mindestens eines von A, B und C“, „mindestens eines von A, B oder C“, „eines oder mehrere von A, B und C“, „eines oder mehrere von A, B oder C“ und „A, B und/oder C“ die folgenden Bedeutungen auf: A allein; B allein; C allein; sowohl A als auch B zusammen; sowohl A als auch C zusammen; sowohl B als auch C zusammen; und alle drei von A, B und C zusammen. Ferner sind diese Ausdrücke offen, sofern nicht durch ihre Kombination mit dem Ausdruck „bestehend aus“ ausdrücklich das Gegenteil angezeigt wird. Zum Beispiel kann der Ausdruck „mindestens eines von A, B und C“ ebenfalls ein ntes Glied aufweisen, wobei n größer als 3 ist, wohingegen der Ausdruck „mindestens ein ausgewähltes aus der Gruppe, die aus A, B und C besteht“ dies nicht aufweisen kann.
  • Wie hierin verwendet, sind die Ausdrücke „ein“ und „eine“ offene Ausdrücke, die in Verbindung mit einzelnen Gegenständen oder mit mehreren Gegenständen verwendet sein können.
  • Eine Halbleitervorrichtung gemäß einem Beispiel wird im Folgenden unter Bezugnahme auf 1 detaillierter beschrieben. 1 stellt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einem exemplarischen Ausführungsbeispiel dar.
  • Bezug nehmend auf 1 kann eine Halbleitervorrichtung ein Halbleitersubstrat 500, einen ersten und einen zweiten Transistor AT1 und AT2 an dem Halbleitersubstrat 500, und eine erste leitfähige Struktur 539a, die an dem ersten Transistor AT1 positioniert ist, um mindestens einen Abschnitt auf einer im Wesentlichen gleichen Höhe, z. B. über einer oberen Oberfläche 500a des Halbleitersubstrats 500, entlang einer ersten Richtung, d. h. der y-Achse, wie einen Abschnitt einer zweiten Gatestruktur 540 des zweiten Transistors AT2 zu haben.
  • Das Halbleitersubstrat 500 kann eine erste Region A1, eine zweite Region A2 und eine Zwischenregion B haben. Das Halbleitersubstrat 500 kann ein Halbleiterwafer sein, der ein Halbleitermaterial, wie Silizium, aufweist. Die erste Region A1 kann eine Speicherzellenarrayregion sein, und die zweite Region A2 kann eine periphere Schaltungsregion sein. Die Zwischenregion B kann einer vorbestimmten Region zwischen einer ersten Vorrichtung, z. B. einem Zellentransistor, an der ersten Region A1 und einer zweiten Vorrichtung, z. B. einem peripheren Transistor, an der zweiten Region A2 entsprechen. Es sei bemerkt, dass sich, während die Zwischenregion B in 1 als eine unabhängige Region zwischen der ersten Region A1 und der zweiten Region A2 dargestellt ist, andere Konfigurationen der Zwischenregion B innerhalb des Schutzbereichs der vorliegenden Erfindung befinden, z. B. kann die Zwischenregion B in einer Speicherzellenarrayregion, wie der ersten Region A1, angeordnet sein, oder sie kann in einer peripheren Schaltungsregion, wie der zweiten Region A2, angeordnet sein.
  • Eine Trennregion 503s, die eine erste und eine zweite aktive Region 503a und 503b definiert, kann in dem Halbleitersubstrat 500 vorgesehen sein. Die Trennregion 503s kann eine Grabentrennschicht sein. Die Trennregion 503s kann die erste aktive Region 503a, z. B. eine aktive Zellenregion, in der ersten Region A1 definieren, und sie kann die zweite aktive Region 503b, z. B. eine aktive periphere Region, in der zweiten Region A2 definieren.
  • Der erste Transistor AT1 kann in der ersten aktiven Region 503a vorgesehen sein. Der erste Transistor AT1 kann erste Störstellenregionen 518a und 518b in der ersten aktiven Region 503a, eine erste Kanalregion zwischen den ersten Störstellenregionen 518a und 518b, eine erste dielektrische Gateschicht 521 und eine erste Gatestruktur 524 aufweisen. Der erste Transistor AT1 kann einen Vertiefungskanal haben, so dass die erste dielektrische Gateschicht 521 und die erste Gatestruktur 524 in einem Gategraben 515 in der ersten Kanalregion aufeinanderfolgend gestapelt sein können. Die erste Gatestruktur 524 kann eine Zellengateelektrode sein.
  • Genauer gesagt kann ein Gategraben 515 in dem Halbleitersubstrat 500 gebildet sein. Der Gategraben 515 kann entlang einer ersten Richtung, z. B. entlang der y-Achse, eine vorbestimmte Tiefe von einer oberen Oberfläche 500a des Halbleitersubstrats 500 in einer Abwärtsrichtung haben und kann die erste aktive Region 503a kreuzen. Der Gategraben 515 kann sich hin zu der Trennregion 503s erstrecken. Die erste Gatestruktur 524 kann in dem Gategraben 515 vorgesehen sein, so dass die erste Gatestruktur 524 die erste aktive Region 503a kreuzen kann und sich hin zu der Trennregion 503s erstrecken kann.
  • Beispielsweise kann die erste Gatestruktur 524 den Gategraben 515 teilweise füllen, so dass eine erste Gatedeckstruktur 527 einen verbleibenden Abschnitt des Gategrabens 515 füllen kann. Mit anderen Worten können, wie in 1 dargestellt, die erste Gatestruktur 524 und die erste Gatedeckstruktur 527 in dem Gategraben 515 aufeinanderfolgend aufeinander gestapelt sein, so dass eine obere Oberfläche der ersten Gatedeckstruktur 527 im Wesentlichen ausgeglichen, d. h. koplanar, mit der oberen Oberfläche 500a des Halbleitersubstrats 500 sein kann. Die erste Gatedeckstruktur 527 kann aus einer Schicht eines isolierenden Materials gebildet sein.
  • Die erste dielektrische Gateschicht 521 kann zwischen einer Innenwand des Gategrabens 515 und der ersten Gatestruktur 524 angeordnet sein, z. B. kann sich die erste dielektrische Gateschicht 521 an einer gesamten Innenwand des Gategrabens 515 befinden. Die ersten Störstellenregionen 518a und 518b können in oberen Regionen der ersten aktiven Region 503a auf beiden Seiten des Gategrabens 515 vorgesehen sein, d. h. die erste Gatedeckstruktur 527 in dem Gategraben 515 kann sich zwischen den ersten Störstellenregionen 518a und 518b befinden und obere Oberflächen der ersten Störstellenregionen 518a und 518b können im Wesentlichen ausgeglichen mit der oberen Oberfläche 500a des Halbleitersubstrats 500 sein.
  • Der zweite Transistor AT2 kann in der zweiten aktiven Region 503b vorgesehen sein. Der zweite Transistor AT2 kann zweite Störstellenregionen 548a und 548b in der zweiten aktiven Region 503b, eine zweite Kanalregion zwischen den zweiten Störstellenregionen 548a und 548b, eine zweite dielektrische Gateschicht 506a und eine zweite Gatestruktur 540 aufweisen. Die zweite dielektrische Gateschicht 506a und die zweite Gatestruktur 540 können auf der zweiten Kanalregion aufeinanderfolgend gestapelt sein. Die zweite Gatestruktur 540 kann eine untere Gateelektrode 509g und eine obere Gateelektrode 539g aufweisen, die aufeinanderfolgend gestapelt sein können. Eine zweite Trenn-Gatedeckstruktur 542g kann an der zweiten Gatestruktur 540 vorgesehen sein.
  • Die untere Gateelektrode 509g und die obere Gateelektrode 539g können aus einem im Wesentlichen gleichen Material oder aus unterschiedlichen Materialien gebildet sein. Beispielsweise kann die obere Gateelektrode 539g aus einem leitfähigen Material mit einer höheren Leitfähigkeit als die untere Gateelektrode 509g gebildet sein, z. B. kann die untere Gateelektrode 509g eine Schicht aus dotiertem Polysilizium aufweisen und die obere Gateelektrode 539g eine Metallmaterialschicht, wie eine Wolframschicht, aufweisen. Unter Berücksichtigung einer Charakteristik eines ohmschen Kontakts zwischen einer Polysiliziumschicht und einer Metallmaterialschicht kann eine Metallsilizidschicht zwischen der oberen Gateelektrode 539g und der unteren Gateelektrode 509g angeordnet sein. Bei einem anderen Beispiel können die obere Gateelektrode 539g und die untere Gateelektrode 509g aus einem im Wesentlichen gleichen leitfähigen Material gebildet sein.
  • Die erste leitfähige Struktur 539a kann an dem ersten Transistor ATI mit einer isolierenden Pufferstruktur 536 zwischen denselben vorgesehen sein. Die isolierende Pufferstruktur 536 kann an der ersten Region A1 und der Zwischenregion B des Halbleitersubstrats 500 vorgesehen sein, um den ersten Transistor ATI und die erste Gatedeckstruktur 527 zu bedecken. Die erste leitfähige Struktur 539a kann ein linearer Aufbau sein, z. B. in Form einer Linie, der an der isolierenden Pufferstruktur 536 vorgesehen ist. Die erste leitfähige Struktur 539a kann als eine Zellenbitleitung definiert sein. Mindestens ein Teil der ersten leitfähigen Struktur 539a kann auf einer im Wesentlichen gleichen Höhe entlang der ersten Richtung, z. B. der y-Achse, wie mindestens ein Teil der zweiten Gatestruktur 540 angeordnet sein. Beispielsweise kann mindestens ein Teil der ersten leitfähigen Struktur 539a auf einem im Wesentlichen gleichen Niveau, d. h. einer Höhe über der oberen Oberfläche 500a des Halbleitersubstrats 500 entlang der y-Achse, wie mindestens ein Teil der oberen Gateelektrode 539g angeordnet sein. Bei einem anderen Beispiel kann eine untere Oberfläche der ersten leitfähigen Struktur 539a im Wesentlichen koplanar entlang der xz-Ebene mit einer unteren Oberfläche der oberen Gateelektrode 539g sein, so dass eine Entfernung von jeder der unteren Oberflächen der ersten leitfähigen Struktur 539a und der oberen Gateelektrode 539g zu beispielsweise der oberen Oberfläche 500a des Halbleitersubstrats 500 im Wesentlichen gleich sein kann. Die erste leitfähige Struktur 539a kann ein im Wesentlichen gleiches leitfähiges Material wie die obere Gateelektrode 539g aufweisen und durch einen im Wesentlichen gleichen Prozess wie dieselbe gebildet sein.
  • Ein erster Kontaktaufbau 538p kann eine Region 518a der ersten Störstellenregionen 518a und 518b mit der ersten leitfähigen Struktur 539a elektrisch verbinden. Der erste Kontaktaufbau 538p kann durch die isolierende Pufferstruktur 536 gehen.
  • Eine erste isolierende Deckstruktur 542a kann an der ersten leitfähigen Struktur 539a vorgesehen sein. Ein erster isolierender Abstandshalter 545a kann an Seitenwänden der ersten leitfähigen Struktur 539a und der ersten isolierenden Deckstruktur 542a vorgesehen sein. Ein zweiter isolierender Abstandshalter 545g kann an Seitenwänden der zweiten Gatestruktur 540 und der zweiten Gatedeckstruktur 542b vorgesehen sein. Der erste und der zweite isolierende Abstandshalter 545a und 545g können eine im Wesentlichen gleiche Schicht eines isolierenden Materials aufweisen, die durch den gleichen Prozess gebildet wird.
  • Eine erste isolierende Zwischenschicht 551, die die gesamten Oberflächen der ersten und der zweiten Region A1 und A2 und der Zwischenregion B des Halbleitersubstrats 500 bedeckt, kann vorgesehen sein. Die erste isolierende Zwischenschicht 551 kann eine planarisierte obere Oberfläche haben, die entlang der ersten Richtung, z. B. der y-Achse, auf einem höheren Niveau als obere Oberflächen der ersten isolierenden Deckstruktur 542a und der zweiten Gatedeckstruktur 542g angeordnet ist. Alternativ kann die erste isolierende Zwischenschicht 551 eine planarisierte obere Oberfläche haben, die auf einem im Wesentlichen gleichen Niveau wie obere Oberflächen der ersten isolierenden Deckstruktur 542a und der zweiten Gatedeckstruktur 542g angeordnet ist, wie in 1 dargestellt ist. Eine zweite isolierende Zwischenschicht 584 kann an der ersten isolierenden Zwischenschicht 551 vorgesehen sein.
  • Eine zweite leitfähige Struktur 575 kann an der zweiten isolierenden Zwischenschicht 584 vorgesehen sein. Die zweite leitfähige Struktur 575 kann mit der ersten leitfähigen Struktur 539a über einen leitfähigen Verbindungsaufbau 572a elektrisch verbunden sein. Der Verbindungsaufbau 572a kann zwischen der ersten und der zweiten leitfähigen Struktur 539a und 575 angeordnet sein und kann aufeinanderfolgend durch die zweite isolierende Zwischenschicht 584 und die erste isolierende Deckstruktur 542a gehen, wie in 1 dargestellt ist.
  • Ein zweiter Kontaktaufbau 572b, der zwischen einer Region 548a der zweiten Störstellenregionen 548a und 548b und der zweiten leitfähigen Struktur 575 angeordnet ist, kann die Region 548a des zweiten Transistors AT2 mit der zweiten leitfähigen Struktur 575 elektrisch verbinden. Der zweite Kontaktaufbau 572b kann einen unteren Kontaktaufbau 571a, der durch die erste isolierende Zwischenschicht 551 geht, und einen oberen Kontaktaufbau 571b, der durch die zweite isolierende Zwischenschicht 584 geht, aufweisen. Der untere Kontaktaufbau 571a und der obere Kontaktaufbau 571b können aus leitfähigen Materialschichten gebildet sein, die durch voneinander unterschiedliche Prozesse gebildet werden. Alternativ können der untere Kontaktaufbau 571a und der obere Kontaktaufbau 571b aus einer im Wesentlichen gleichen Materialschicht gebildet sein, die durch einen im Wesentlichen gleichen Prozess gebildet wird.
  • Die Halbleitervorrichtung kann ferner ein Datenspeicherelement 597 an dem Halbleitersubstrat 500 aufweisen. Das Datenspeicherelement 597 kann eine erste und eine zweite Elektrode und eine Datenspeichermaterialschicht, die zwischen der ersten und der zweiten Elektrode vorgesehen ist, aufweisen. Das Datenspeicherelement 597 kann über einer Region 518b der ersten Störstellenregionen 518a und 518b des ersten Transistors AT1 angeordnet sein und mit der Region 518b über einen Zellenkontaktaufbau 560 elektrisch verbunden sein, wie in 1 dargestellt ist. Der Zellenkontaktaufbau 560 kann durch die isolierende Pufferstruktur 536 und durch die erste isolierende Zwischenschicht 551 gehen. Das heißt, der erste Transistor AT1 kann über den ersten Kontaktaufbau 538p und eine erste Störstellenregion 518a mit der ersten leitfähigen Struktur 539a und über den Zellenkontaktaufbau 560 und die andere erste Störstellenregion 518b mit dem Datenspeicherelement 597 elektrisch verbunden sein.
  • Das Datenspeicherelement 597 kann eine Datenspeichermaterialschicht eines flüchtigen Speichers, wie eines DRAM, beispielsweise eine dielektrische Schicht eines Kondensators, aufweisen, ist jedoch nicht darauf begrenzt. Beispielsweise kann das Datenspeicherelement 597 eine ferroelektrische Materialschicht eines FeRAM oder eine Datenspeichermaterialschicht eines nichtflüchtigen Speichers, z. B. eine Phasenänderungsmaterialschicht eines PRAM, aufweisen. Das Datenspeicherelement 597 kann auf einem höheren Niveau als die erste leitfähige Struktur 539a positioniert sein, wie in 1 dargestellt ist, so dass entlang der y-Achse eine Entfernung von einer unteren Oberfläche des Datenspeicherelements 597 von der oberen Oberfläche 500a des Halbleitersubstrats 500 größer als eine Entfernung von einer oberen Oberfläche der ersten leitfähigen Struktur 539a von der oberen Oberfläche 500a des Halbleitersubstrats 500 sein kann. Mindestens ein Teil des Datenspeicherelements 597 kann auf einem im Wesentlichen gleichen Niveau wie die zweite leitfähige Struktur 575 oder auf einem niedrigeren Niveau als dieselbe angeordnet sein. Beispielsweise kann, wie weiter in 1 dargestellt ist, ein unterer Abschnitt des Datenspeicherelements 597 durch die zweite isolierende Zwischenschicht 584 gehen.
  • Eine Anordnung des Datenspeicherelements 597, der ersten leitfähigen Struktur 539a und der oberen Gateelektrode 539g wie im Vorhergehenden beschrieben kann eine Entfernung zwischen dem Datenspeicherelement 597 und dem ersten Transistor AT1 entlang der ersten Richtung, z. B. der y-Achse, minimieren, so dass eine gesamte Dicke der Halbleitervorrichtung gemessen entlang der ersten Richtung reduziert werden kann. Mit anderen Worten können, da die erste leitfähige Struktur 539a zwischen dem Datenspeicherelement 597 und dem ersten Transistor AT1, d. h. die Zellenbitleitung, auf einem im Wesentlichen gleichen Niveau wie die obere Gateelektrode 539g einer peripheren Schaltungsregion, d. h. der zweite Transistor AT2, angeordnet sein kann, sowohl eine Entfernung zwischen der ersten leitfähigen Struktur 539a und der ersten aktiven Region 503a als auch eine Entfernung zwischen dem Datenspeicherelement 597 und der ersten aktiven Region 503a minimiert werden. Demgemäß kann die gesamte Dicke der Halbleitervorrichtung minimiert werden, und ein Prozessspielraum zum Bilden des Zellenkontaktaufbaus 560 zwischen dem Datenspeicherelement 597 und der ersten aktiven Region 503a kann erhöht werden.
  • Eine Halbleitervorrichtung gemäß einem anderen exemplarischen Ausführungsbeispiel wird im Folgenden unter Bezugnahme auf 2 beschrieben. Bezug nehmend auf 2 kann eine Halbleitervorrichtung im Wesentlichen gleiche Elemente wie die Halbleitervorrichtung, die im Vorhergehenden unter Bezugnahme auf 1 beschrieben wurde, aufweisen. Im Wesentlichen gleiche Elemente werden als Elemente, die Elementen, die im Vorhergehenden beschrieben wurden, „entsprechen“, angezeigt, und die detaillierte Beschreibung derselben wird nicht wiederholt.
  • Bezug nehmend auf 2 kann eine Halbleitervorrichtung ein Halbleitersubstrat 600, das eine erste und eine zweite Region D1 und D2 und eine Zwischenregion E hat, und eine erste und eine zweite aktive Region 603a und 603b, die durch eine Trennregion 603s definiert sind, aufweisen. Das Halbleitersubstrat 600 mit den Regionen D1, D2 und E und den aktiven Regionen 603a und 603b, die durch die Trennregion 603s definiert sind, kann im Wesentlichen das gleiche wie das Halbleitersubstrat 500 mit den Region A1, A2 und B und den aktiven Regionen 503a und 503b, die durch die Trennregion 503s definiert sind, die jeweils im Vorhergehenden unter Bezugnahme auf 1 beschrieben wurden, sein.
  • Wie weiter in 2 dargestellt, kann die Halbleitervorrichtung einen ersten und einen zweiten Transistor DT1 und DT2 an dem Halbleitersubstrat 600 aufweisen. Der erste Transistor DT1 kann erste Störstellenregionen 618a und 618b, eine erste dielektrische Gateschicht 621 und eine erste Gatestruktur 624 aufweisen, die jeweils den ersten Störstellenregionen 518a und 518b, der ersten dielektrischen Gateschicht 521 und der ersten Gatestruktur 524 von 1 entsprechen. Die erste Gatestruktur 624 kann in einem Gategraben 615, der dem Gategraben 515 von 1 entspricht, vorgesehen sein. Der erste Transistor DT1 kann ferner eine erste Gatedeckstruktur 627 an der ersten Gatestruktur 624 in dem Gategraben 615 aufweisen. Die erste Gatedeckstruktur 627 kann sich über eine obere Oberfläche 600a des Halbleitersubstrats 600 erstrecken, d. h. kann eine obere Oberfläche haben, die auf einem höheren Niveau als eine obere Oberfläche der ersten aktiven Region 603a angeordnet ist. Die erste Gatedeckstruktur 627 kann aus einem isolierenden Material gebildet sein.
  • Der zweite Transistor DT2 kann zweite Störstellenregionen 648a und 648b, eine zweite dielektrische Gateschicht 606a und eine zweite Gatestruktur 640 aufweisen, die jeweils den zweiten Störstellenregionen 548a und 548b, der zweiten dielektrischen Gateschicht 506a und der zweiten Gatestruktur 540 von 1 entsprechen. Die zweite Gatestruktur 640 kann eine untere Gateelektrode 609g und eine obere Gateelektrode 639g, die aufeinanderfolgend gestapelt sind, aufweisen. Eine zweite Gatedeckstruktur 642g und ein zweiter isolierender Abstandshalter 645g, die jeweils der zweiten Gatedeckstruktur 542g und einem zweiten isolierenden Abstandshalter 545g von 1 entsprechen, können an dem Halbleitersubstrat 600 der zweiten Region D2 vorgesehen sein.
  • Eine isolierende Pufferstruktur 636, die die Trennregion 603s und die ersten Störstellenregionen 618a und 618b bedeckt, kann an der ersten Region D1 und der Zwischenregion E des Halbleitersubstrats 600 vorgesehen sein. Die isolierende Pufferstruktur 636 kann aus einem isolierenden Material mit einer Ätzselektivität hinsichtlich der ersten Gatedeckstruktur 627 gebildet sein. Wenn beispielsweise die erste Gatedeckstruktur 627 eine Siliziumnitridschicht aufweist, kann die isolierende Pufferstruktur 636 eine Siliziumoxidschicht aufweisen.
  • Wie weiter in 2 dargestellt, kann die Halbleitervorrichtung eine erste leitfähige Struktur 639a, eine erste isolierende Deckstruktur 642a, einen ersten isolierenden Abstandshalter 645a und einen ersten Kontaktaufbau 638p aufweisen, die jeweils der ersten leitfähigen Struktur 539a, der ersten isolierenden Deckstruktur 542a, dem ersten isolierenden Abstandshalter 545a und dem ersten Kontaktaufbau 538p, die im Vorhergehenden unter Bezugnahme auf 1 beschrieben wurden, entsprechen. Eine erste isolierende Zwischenschicht 651, die der ersten isolierenden Zwischenschicht 551 von 1 entspricht, kann an der ersten und der zweiten Region D1 und D2 und der Zwischenregion E des Halbleitersubstrats 600 vorgesehen sein.
  • Ein Zellenkontaktaufbau 660, der durch die erste isolierende Zwischenschicht 651 und die isolierende Pufferstruktur 636 geht und mit einer Region 618b der ersten Störstellenregionen 618a und 618b elektrisch verbunden ist, kann vorgesehen sein. Ein Abschnitt der ersten Gatedeckstruktur 627, der über die ersten Störstellenregionen 618a und 618b vorspringt, kann zwischen dem Zellenkontaktaufbau 660 und dem ersten Kontaktaufbau 638p angeordnet sein, wie in 2 dargestellt ist. Daher kann der Vorsprung der ersten Gatedeckstruktur 627 ein Kurzschließen zwischen dem Zellenkontaktaufbau 660 und dem ersten Kontaktaufbau 638p verhindern. Abschnitte der ersten dielektrischen Gateschicht 621 können zwischen der ersten Gatedeckstruktur 627 und sowohl dem Zellenkontaktaufbau 660 als auch dem ersten Kontaktaufbau 638p angeordnet sein.
  • Ein zweiter Kontaktaufbau 672b, der durch die erste isolierende Zwischenschicht 651 geht und mit einer Region 648a der ersten Störstellenregionen 648a und 648b elektrisch verbunden ist, kann vorgesehen sein. Der zweite Kontaktaufbau 672b kann auf dem im Wesentlichen gleichen Niveau wie der Zellenkontaktaufbau 660 vorgesehen sein, z. B. können entlang der xz-Ebene obere Oberflächen des zweiten Kontaktaufbaus 672b und des Zellenkontaktaufbaus 660 im Wesentlichen koplanar sein und untere Oberflächen des zweiten Kontaktaufbaus 672b und des Zellenkontaktaufbaus 660 im Wesentlichen koplanar sein. Der zweite Kontaktaufbau 672b und der Zellenkontaktaufbau 660 können ein im Wesentlichen gleiches leitfähiges Material aufweisen.
  • Wie weiter in 2 dargestellt, kann die Halbleitervorrichtung ferner eine leitfähige Pufferstruktur 675b und eine zweite leitfähige Struktur 675a an der ersten isolierenden Zwischenschicht 651 aufweisen. Die leitfähige Pufferstruktur 675b kann den Zellenkontaktaufbau 660 bedecken, und die zweite leitfähige Struktur 675a kann den zweiten Kontaktaufbau 672b bedecken. Die leitfähige Pufferstruktur 675b und die zweite leitfähige Struktur 675a können entlang der x-Achse voneinander beabstandet sein und können auf einem im Wesentlichen gleichen Niveau angeordnet sein, z. B. können untere Oberflächen der leitfähigen Pufferstruktur 675b und der zweiten leitfähigen Struktur 675a entlang der xz-Ebene im Wesentlichen koplanar sein. Die leitfähige Pufferstruktur 675b und die zweite leitfähige Struktur 675a können aus einem im Wesentlichen gleichen Material gebildet sein.
  • Ein Verbindungsaufbau 672a kann durch die erste isolierende Deckstruktur 642a angeordnet sein, um die erste und die zweite leitfähige Struktur 639a und 675a zu verbinden. Beispielsweise können die erste leitfähige Struktur 639a, der Verbindungsaufbau 672a und die zweite leitfähige Struktur 675a aufeinanderfolgend gestapelt sein, so dass der Verbindungsaufbau 672a zwischen der ersten und der zweiten leitfähigen Struktur 639a und 675a angeordnet sein kann und die erste und die zweite leitfähige Struktur 639a und 675a elektrisch verbinden kann.
  • Eine zweite isolierende Zwischenschicht 684 kann an der ersten isolierenden Zwischenschicht 651 angeordnet sein, um Seitenwände der leitfähigen Pufferstruktur 675b und der zweiten leitfähigen Struktur 675a zu umgeben. Beispielsweise können obere Oberflächen der zweiten isolierenden Zwischenschicht 684, der leitfähigen Pufferstruktur 675b und der zweiten leitfähigen Struktur 675a in der xz-Ebene im Wesentlichen koplanar sein.
  • Wie weiter in 2 dargestellt, kann die Halbleitervorrichtung ferner ein Datenspeicherelement 697 an der leitfähigen Pufferstruktur 675b aufweisen. Demgemäß kann das Datenspeicherelement 697 auf einem höheren Niveau als die zweite leitfähige Struktur 675a positioniert sein, d. h., eine untere Oberfläche des Datenspeicherelements 697 kann von der oberen Oberfläche 600a des Halbleitersubstrats 600 weiter entfernt sein als eine obere Oberfläche der zweiten leitfähigen Struktur 675a. Das Datenspeicherelement 697 kann dem Datenspeicherelement 597 von 1 hinsichtlich eines Typs und von Komponenten entsprechen.
  • Verfahren zum Herstellen einer Halbleitervorrichtung werden im Folgen unter Bezugnahme auf 3-19 beschrieben. 3 stellt eine Draufsicht einer Halbleitervorrichtung dar, 4A-12B stellen Querschnittsansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung dar, 13A-17B stellen Querschnittsansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung dar, und 18A-19 stellen Querschnittsansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung dar.
  • Es sei bemerkt, dass 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A aufeinanderfolgende Querschnittsansichten entlang der Linie I-I' von 3 darstellen, und 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B, 18B und 19 Querschnittsansichten entlang der Linie II-II' von 3 darstellen. In 3 bis 19 stellt das Bezugszeichen C eine erste Region dar, das Bezugszeichen M stellt eine Zwischenregion dar, und das Bezugszeichen P stellt eine zweite Region dar.
  • Als Erstes wird im Folgenden unter Bezugnahme auf 3 und 4A-12B ein Verfahren zum Herstellen einer Halbleitervorrichtung beschrieben.
  • Bezug nehmend auf 3 und 4A-4B kann eine Halbleitervorrichtung ein Halbleitersubstrat 1 mit einer ersten und einer zweiten Region C und P und einer Zwischenregion M und eine erste und eine zweite aktive Region 3a und 3b, die durch eine Trennregion 3s definiert werden, aufweisen. Das Halbleitersubstrat 1 mit den Regionen C, P und M und den aktiven Regionen 3a und 3b, die durch die Trennregion 3s definiert werden, kann dem Halbleitersubstrat 500 mit den Regionen A1, A2 und B und den aktiven Regionen 503a und 503b, die durch die Trennregion 503s definiert werden, die jeweils im Vorhergehenden unter Bezugnahme auf 1 beschrieben wurden, entsprechen.
  • Eine vorläufige Störstellenregion (nicht gezeigt), die im Vergleich zu der Region C des Halbleitersubstrats 1 einen unterschiedlichen Leitfähigkeitstyp hat, kann in der ersten aktiven Region 3a gebildet werden. Wenn beispielsweise die erste aktive Region 3a von einem P-Typ ist, können in die erste aktive Region 3a Störstellenionen implantiert werden, so dass eine vorläufige Störstellenregion (nicht gezeigt) eines N-Typs in einer oberen Region der ersten aktiven Region 3a gebildet werden kann.
  • Eine dielektrische Schicht 6 und eine leitfähige Gateschicht 9, die aufeinanderfolgend gestapelt werden können, können an dem Halbleitersubstrat 1 gebildet werden. Die dielektrische Schicht kann gebildet werden, um mindestens entweder eine Siliziumoxidschicht oder ein Hoch-K-Dielektrikum aufzuweisen. Hier kann das Hoch-K-Dielektrikum ein dielektrisches Material mit einer höheren dielektrischen Konstante als eine Siliziumoxidschicht aufweisen. Die leitfähige Gateschicht 9 kann aus einer Schicht eines leitfähigen Materials, beispielsweise einer Polysiliziumschicht, gebildet werden.
  • Die leitfähige Gateschicht 9 und die dielektrische Schicht 6 an der ersten Region C können strukturiert werden, um vorbestimmte Abschnitte der ersten aktiven Region 3a und der Trennregion 3s freizulegen. Dann können die freigelegten Abschnitte der ersten aktiven Region 3a und der Trennregion 3s geätzt werden, um einen Gategraben 15 zu bilden. Der Gategraben 15 kann gebildet werden, um die erste aktive Region 3a zu kreuzen und sich hin zu der Trennregion 3s zu erstrecken. Der Gategraben 15 kann eine schmalere Linienbreite als eine Auflösungsgrenze eines Lithografieprozesses haben.
  • Der Gategraben 15 kann gebildet werden, um die erste aktive Region 3a in der vorläufigen Störstellenregion zu kreuzen. Daher kann die vorläufige Störstellenregion in Zellenstörstellenregionen geteilt werden, die durch den Gategraben 15 voneinander beabstandet sind, d. h., der Gategraben 15 kann Zellen-Source/Drain-Regionen 18a und 18b definieren. Beispielsweise kann die vorläufige Störstellenregion durch ein Paar von Gategräben 15 in drei Zellenstörstellenregionen 18a und 18b geteilt werden. Wenn drei Zellenstörstellenregionen gebildet werden, kann eine Störstellenregion, die zwischen dem Paar von Gategräben 15 angeordnet ist, als eine erste Zellenstörstellenregion 18a definiert werden, und die verbleibenden Störstellenregionen können als zweite Störstellenregionen 18b definiert werden.
  • Bezug nehmend auf 3, 5A-5B kann eine dielektrische Zellengateschicht 21 an der Halbleitervorrichtung, die den Zellengategraben 15 hat, gebildet werden. Die dielektrische Zellengateschicht 21 kann gebildet werden, um eine Innenwand des Zellengategrabens 15 in der ersten aktiven Region 3a zu bedecken. Die dielektrische Zellengateschicht 21 kann gebildet werden, um mindestens entweder eine Siliziumoxidschicht oder eine dielektrische Hoch-K-Schicht aufzuweisen.
  • Eine Zellengatestruktur 24 kann an der dielektrischen Zellengateschicht 21 in dem Zellengategraben 15 gebildet werden. Die Zellengatestruktur 24 kann mindestens einen Teil des Gategrabens 15 füllen. Beispielsweise kann die Zellengatestruktur 24 den Gategraben 15 teilweise füllen, so dass eine obere Oberfläche der ersten aktiven Region 3a entlang der y-Achse höher als eine obere Oberfläche der Zellengatestruktur 24 sein kann, d. h. die obere Oberfläche der ersten aktiven Region 3a von einer Unterseite des Gategrabens 15 weiter entfernt sein kann als die obere Oberfläche der Zellengatestruktur 24. Die Zellengatestruktur 24 bei einem Abschnitt, der die aktive Zellenregion 3a kreuzt, kann als eine Zellengateelektrode definiert werden. Die Zellengatestruktur 24 kann gebildet werden, um mindestens entweder eine Metallschicht, eine Metallnitridschicht, eine Metallsilizidschicht oder eine Polysiliziumschicht aufzuweisen. Die Zellen-Source/Drain-Regionen 18, die dielektrische Zellengateschicht 21 und die Zellengatestruktur 24 können Zellentransistoren CT1 und CT2 bilden. Das heißt, die Zellentransistoren CT1 und CT2 können Arraytransistoren mit einem vergrabenen Kanal (englisch: buried channel array transistors; BCAT) sein.
  • Eine Zellengatedeckstruktur 27, die einen verbleibenden Abschnitt des Gategrabens 15 füllt, kann gebildet werden. Die Zellengatedeckstruktur 27 kann an der Zellengatestruktur 24 gebildet werden, um mindestens entweder eine Siliziumoxidschicht, eine Siliziumnitridschicht oder eine Siliziumoxinitridschicht aufzuweisen.
  • Eine Maskenstruktur 30 kann an der leitfähigen Gateschicht 9 in der zweiten Region P gebildet werden, so dass ein Abschnitt der leitfähigen Gateschicht 9 in der ersten Region C und der Zwischenregion M durch die Maskenstruktur 30 freigelegt werden kann. Die Maskenstruktur 30 kann eine Fotoresiststruktur sein. Alternativ kann die Maskenstruktur 30 aus einer isolierenden Schicht, z. B. einer Siliziumoxidschicht oder einer Siliziumnitridschicht, gebildet werden.
  • Bezug nehmend auf 3 und 6A-6B kann die leitfähige Gateschicht 9 in der ersten Region C und der Zwischenregion M unter Verwendung der Maskenstruktur 30 als einer Ätzmaske geätzt werden, um eine leitfähige Gatestruktur 9a in der zweiten Region P zu bilden. Es sei bemerkt, dass bei anderen Ausführungsbeispielen, z. B. einem exemplarischen Ausführungsbeispiel, das ein unterschiedliches Verfahren zum Herstellen der ersten Störstellenregionen 18a und 18b als das im Vorhergehenden beschriebene Verfahren aufweist, die leitfähige Gatestruktur 9a verwendet werden kann, um an dem Substrat 1 einen Ionenimplantationsprozess durchzuführen, um erste Störstellenbereiche, d. h. Zellen-Source/Drain-Regionen 18a und 18b, in der aktiven Zellenregion 3a zu bilden. Es sei ferner bemerkt, dass, während die erste Region C, die Zwischenregion M und die zweite Region P geätzt werden, ein Teil der dielektrischen Schicht 6, die dielektrische Zellengateschicht 21 und die Zellengatedeckstruktur 27 geätzt werden können.
  • Wenn die leitfähige Gatestruktur 9a gebildet worden ist, kann die Maskenstruktur 30 entfernt werden. Eine Stoppschicht 33 kann an einem Abschnitt des Halbleitersubstrats 1, von dem die Maskenstruktur 30 entfernt wurde, gebildet werden. Die Stoppschicht 33 kann aus einem isolierenden Material mit einer Ätzselektivität hinsichtlich der Trennregion 3s gebildet werden. Wenn beispielsweise die Trennregion 3s aus einer Siliziumoxidschicht gebildet wird, kann die Stoppschicht 33 aus einer Siliziumnitridschicht gebildet werden. Die Stoppschicht 33 kann konform gebildet werden. Die Stoppschicht 33 kann die Trennregion 3s und die Zellentransistoren CT1 und CT2 der ersten Region C bedecken und kann die leitfähige Gatestruktur 9a in der zweiten Region P bedecken.
  • Eine isolierende Pufferschicht (nicht gezeigt) kann an der Stoppschicht 33 gebildet werden. Die isolierende Pufferschicht kann aus einer Materialschicht mit einer Ätzselektivität hinsichtlich der Stoppschicht 33 gebildet werden. Wenn beispielsweise die Stoppschicht 33 aus einer Siliziumnitridschicht gebildet wird, kann die isolierende Pufferschicht aus einer Siliziumoxidschicht gebildet werden. Die isolierende Pufferschicht kann planarisiert werden, um eine obere Oberfläche der Stoppschicht 33 in der M-Region und eine obere Oberfläche der leitfähigen Gatestruktur 9a in der zweiten Region P freizulegen, so dass eine planarisierte isolierende Pufferstruktur 36 an der Stoppschicht 33 in der ersten Region C gebildet werden kann.
  • Bezug nehmend auf 3 und 7A bis 7B kann eine isolierende Deckschicht 37 an der isolierenden Pufferstruktur 36 gebildet werden. Die isolierende Deckschicht 37 kann aus einem isolierenden Material, wie einer Siliziumoxidschicht oder einer Siliziumnitridschicht, gebildet werden. Die isolierende Deckschicht 37, die isolierende Pufferstruktur 36 und die Stoppschicht 33 können strukturiert werden, um ein Bitleitungskontaktloch 36a, das die erste Störstellenregion 18a freilegt, zu bilden. Beispielsweise kann das Bitleitungskontaktloch 36a gebildet werden, um die erste Zellenstörstellenregion 18a, die von den Zellentransistoren CT1 und CT2 gemeinsam verwendet wird, freizulegen.
  • Eine erste leitfähige Schicht 38 kann an dem Halbleitersubstrat 1, das das Bitleitungskontaktloch 36a hat, gebildet werden. Die erste leitfähige Schicht 38 kann gebildet werden, um mindestens entweder eine Metallschicht, eine Metallnitridschicht, eine Metallsilizidschicht oder eine Polysiliziumschicht aufzuweisen. Beispielsweise kann die erste leitfähige Schicht 38 gebildet werden, um eine Ti-Schicht, eine TiN-Schicht und eine W-Schicht, die aufeinanderfolgend gestapelt sind, aufzuweisen. Hier kann die W-Schicht das Bitleitungskontaktloch 36a füllen, und die Ti- und die TiN-Schicht, die aufeinanderfolgend gestapelt sind, können zwischen einer Innenwand des Bitleitungskontaktlochs 36a und der W-Schicht angeordnet sein, um als eine Diffusionsbarrierenschicht zu funktionieren.
  • Ein Abschnitt der ersten leitfähigen Schicht 38, der in Kontakt mit der ersten Störstellenregion 18a ist, kann aus einem Metallsilizid gebildet werden. Beispielsweise kann eine Metallsilizidschicht an der ersten Störstellenregion 18a gebildet werden, und eine Metallmaterialschicht kann das Bitleitungskontaktloch 36a füllen, um die erste leitfähige Schicht 38 zu bilden. Bei einem anderen Beispiel können eine erste und eine zweite Metallschicht in dem Bitleitungskontaktloch 36a aufeinanderfolgend abgeschieden werden, gefolgt von einem Glühprozess der Metallschichten, so dass ein Metall der ersten Metallschicht mit dem Silizium der ersten Störstellenregion 18a reagieren kann, um eine Metallsilizidschicht zwischen der ersten leitfähigen Schicht 38 und der ersten Störstellenregion 18a zu bilden..
  • Bezug nehmend auf 3 und 8A-8B kann die erste leitfähige Schicht 38 verarbeitet werden, um einen ersten Kontaktaufbau, d. h. einen Bitleitungskontaktaufbau 38p, in dem Bitleitungskontaktloch 36a zu bilden. Beispielsweise kann die erste leitfähige Schicht 38 planarisiert werden, z. B. durch ein chemisch-mechanisches Polieren (CMP), um die Stoppschicht 33 in der zweiten Region P freizulegen, gefolgt von einem Ätzen der Stoppschicht 33. Bei einem anderen Beispiel kann die erste leitfähige Schicht 38 planarisiert werden, um die leitfähige Gatestruktur 9a in der zweiten Region P freizulegen. Die Deckschicht 37 kann während des Planarisierungsprozesses entfernt werden.
  • Als Nächstes kann eine zweite leitfähige Schicht 39, die den Bitleitungskontaktaufbau 38p und die freigelegte leitfähige Gatestruktur 9a bedeckt, gebildet werden. Die zweite leitfähige Schicht 39 kann gebildet werden, um mindestens entweder eine Metallschicht, eine Metallnitridschicht, eine Metallsilizidschicht oder eine Polysiliziumschicht aufzuweisen. Bei einem exemplarischen Ausführungsbeispiel kann die zweite leitfähige Schicht 39 gebildet werden, um ein zu der leitfähigen Gatestruktur 9a unterschiedliches leitfähiges Material aufzuweisen. Die zweite leitfähige Schicht 39 kann gebildet werden, um eine leitfähige Materialschicht mit einer höheren elektrischen Leitfähigkeit als die leitfähige Gatestruktur 9a aufzuweisen. Beispielsweise kann die leitfähige Gatestruktur 9a aus einer dotierten Polysiliziumschicht gebildet werden, und die zweite leitfähige Schicht 39 kann gebildet werden, um eine Metallmaterialschicht, wie eine Wolframschicht, aufzuweisen. Hier kann unter Berücksichtigung einer Charakteristik eines ohmschen Kontakts zwischen einer Metallmaterialschicht, wie einer Wolframschicht, und der leitfähigen Gatestruktur 9a ein Abschnitt der zweiten leitfähigen Schicht 39, der in Kontakt mit der leitfähigen Gatestruktur 9a ist, aus einer Metallsilizidschicht gebildet werden. Bei einem anderen exemplarischen Ausführungsbeispiel können die leitfähige Gatestruktur 9a und die zweite leitfähige Schicht 39 aus einer im Wesentlichen gleichen Schicht eines leitfähigen Materials gebildet werden.
  • Bei einigen Teilaspekten kann, nachdem die isolierende Pufferstruktur 36 von 7A und 7B gebildet wurde, oder während die isolierende Pufferstruktur 36 gebildet wird, ein Prozess zum Freilegen der leitfähigen Gatestruktur 9a in der zweiten Region P durchgeführt werden. Beispielsweise kann die isolierende Pufferschicht 36 planarisiert werden, um die leitfähige Gatestruktur 9a freizulegen, so dass die Stoppschicht 33 in der zweiten Region P während des Planarisierungsprozesses entfernt werden kann. Bei einem anderen Beispiel kann, nachdem die isolierende Pufferschicht 36 unter Verwendung der Stoppschicht 33 als einer Planarisierungsstoppschicht 33 in der zweiten Region P planarisiert wurde, die Stoppschicht 33 in der zweiten Region P geätzt werden, so dass die isolierende Pufferstruktur 36 und die Stoppschicht 33 strukturiert werden können, um das Bitleitungskontaktloch 36a zu bilden, das die erste Störstellenregion 18a freilegt. Eine leitfähige Schicht, die das Bitleitungskontaktloch 36a füllt und die isolierende Pufferstruktur 36 und die leitfähige Gatestruktur 9a bedeckt, z. B. eine leitfähige Schicht aus dem gleichen Material wie die erste leitfähige Schicht 38, kann gebildet werden. Demgemäß können die zweite leitfähige Schicht 39 und der Bitleitungskontaktaufbau 38p gebildet werden, um die Schicht aus dem gleichen Material, die durch den gleichen Prozess gebildet wird, aufzuweisen.
  • Bezug nehmend auf 3 und 9A-9B kann eine Maskenschicht an der zweiten leitfähigen Schicht 39 gebildet werden. Die Maskenschicht kann gebildet werden, um mindestens entweder eine Siliziumoxidschicht, eine Siliziumnitridschicht oder eine Siliziumoxinitridschicht aufzuweisen. Die Maskenschicht, die zweite leitfähige Schicht 39 und die leitfähige Gatestruktur 9a können strukturiert werden, so dass eine erste leitfähige Struktur 39a und eine Bitleitungsdeckstruktur 42a, die aufeinanderfolgend gestapelt sind, an der ersten Region C gebildet werden können und eine erste periphere Gateelektrode 9g, eine zweite periphere Gateelektrode 39g und eine periphere Deckstruktur 42b, die auf der zweiten Region P aufeinanderfolgend gestapelt sind, gebildet werden können. Demgemäß können die erste leitfähige Struktur 39a und die zweite periphere Gateelektrode 39g gleichzeitig gebildet werden und können aus der Schicht aus dem gleichen Material gebildet werden. Ferner können die erste leitfähige Struktur 39a und die zweite periphere Gateelektrode 39g im Wesentlichen auf dem gleichen Niveau angeordnet sein.
  • Die erste und die zweite periphere Gateelektrode 9g und 39g können als eine periphere Gatestruktur 40 definiert werden. Die erste leitfähige Struktur 39a kann als eine Zellenbitleitung definiert werden. Die periphere Gatestruktur 40 und die erste leitfähige Struktur 39a können jeweils der peripheren Gatestruktur 540 von 1 und 640 von 2 und der ersten leitfähigen Struktur 539a von 1 und 639a von 2 entsprechen. Die Zellenbitleitung 39a kann sich bis zu der Zwischenregion M erstrecken. Die periphere Gatestruktur 40 kann im Wesentlichen linear sein und kann sich auf der Trennregion 3s erstrecken, die die periphere aktive Region 3b kreuzt und die periphere aktive Region 3b definiert. Außerdem kann eine periphere dielektrische Gateschicht 6a zwischen der peripheren Gatestruktur 40 und der peripheren aktiven Region 3b vorgesehen sein.
  • Ein Bitleitungsabstandshalter 45a kann an einer Seitenwand der Zellenbitleitung 39a und der Bitleitungsdeckstruktur 42a, die aufeinanderfolgend gestapelt sind, gebildet werden. Ein peripherer Gateabstandshalter 45g kann an Seitenwänden der peripheren Gatestruktur 40 und der peripheren Gatedeckstruktur 42g, die aufeinanderfolgend gestapelt sind, gebildet werden. Der periphere Gateabstandshalter 45g und der Bitleitungsabstandshalter 45a können gebildet werden, um mindestens entweder eine Siliziumnitridschicht, eine Siliziumoxinitridschicht oder eine Siliziumoxidschicht aufzuweisen.
  • Störstellenionen können auf beiden Seiten der peripheren Gatestruktur 40 in die periphere aktive Region 3b implantiert werden, um aktiviert zu werden, so dass periphere Störstellenregionen, d. h. periphere Source/Drain-Regionen 48 gebildet werden können. Daher kann ein peripherer Transistor PT1, der die peripheren Source/Drain-Regionen 48, die periphere dielektrische Gateschicht 6a, die periphere Gatestruktur 40 und eine Kanalregion in der peripheren aktiven Region 3b unter der peripheren Gatestruktur 40 aufweist, gebildet werden.
  • Bezug nehmend auf 3, 10A und 10B kann eine erste isolierende Zwischenschicht 51 an dem Halbleitersubstrat 1, das die Zellenbitleitung 39a und den peripheren Transistor PT1 hat, gebildet werden. Die erste isolierende Zwischenschicht 51 kann gebildet werden, um eine im Wesentlichen planarisierte obere Oberfläche zu haben. Beispielsweise kann eine Schicht eines isolierenden Materials an dem Halbleitersubstrat 1, das die Zellenbitleitung 39a und den peripheren Transistor PT1 hat, gebildet werden, und ein Planarisierungsprozess, z. B. der CMP-Prozess, kann an der isolierenden Materialschicht durchgeführt werden, so dass die erste isolierende Zwischenschicht 51 mit der planarisierten oberen Oberfläche gebildet werden kann. Während des Planarisierungsprozesses zum Bilden der ersten isolierenden Zwischenschicht 51 können die Bitleitungsdeckstruktur 42a und die periphere Gatedeckstruktur 42g verwendet werden. Daher ist, während die erste isolierende Zwischenschicht 51 die planarisierte obere Oberfläche haben kann, wie in 1 dargestellt ist, dieselbe nicht darauf begrenzt, und die erste isolierende Zwischenschicht 51 kann eine planarisierte obere Oberfläche haben, so dass obere Oberflächen der Bitleitungsdeckstruktur 42a und der peripheren Gatedeckstruktur 42g freigelegt werden.
  • In der ersten Region C können die erste isolierende Zwischenschicht 51, die isolierende Pufferstruktur 36 und die Stoppschicht 33 aufeinanderfolgend strukturiert werden, so dass Zellenkontaktlöcher 54, die die zweiten Zellenstörstellenregionen 18b der ersten und der zweiten Störstellenregionen 18a und 18b der ersten Region C freilegen, gebildet werden können.
  • Bei einigen Teilaspekten wird, da die Zellenbitleitung 39a im Wesentlichen auf dem gleichen Niveau wie die zweite periphere Gateelektrode 39g des peripheren Transistor PT2 angeordnet ist, die gesamte Dicke der Vorrichtung aufgrund der Zellenbitleitung 39a nicht erhöht. Demgemäß können die Zellenkontaktlöcher 54 im Wesentlichen durch Ätzen der isolierenden Schichten mit Dicken, die durch Bilden des peripheren Transistors PT1 gebildet werden, gebildet werden. Dieser Prozess kann eine Ätzprozesszeit, die erforderlich ist, um die Zellenkontaktlöcher 54 zu bilden, reduzieren und einen Ätzprozessspielraum erhöhen. Ferner kann, da die Zellenbitleitung 39a und die zweite periphere Gateelektrode 39g ohne separate Prozesse zum Bilden der Zellenbitleitung 39a gleichzeitig gebildet werden können, die gesamte Prozesszeit reduziert werden.
  • Zellenkontaktaufbauten 60, die die Zellenkontaktlöcher 54 füllen, können gebildet werden. Die Zellenkontaktaufbauten 60 können gebildet werden, um mindestens entweder eine Metallschicht, eine Metallnitridschicht, eine Metallsilizidschicht oder eine Polysiliziumschicht aufzuweisen. Beispielsweise können die Zellenkontaktaufbauten 60 eine Metallschicht aufweisen, die die Zellenkontaktlöcher 54 füllt, und sie können eine Diffusionsbarrierenschicht aufweisen, die zwischen der Metallschicht und Innenwänden der Zellenkontaktlöcher 54 angeordnet ist. Ferner kann ein Abschnitt, der in Kontakt mit den zweiten Zellenstörstellenregionen 18b ist, der durch eine untere Region der Zellenkontaktaufbauten 60, d. h. die Zellenkontaktlöcher 54, freigelegt wird, aus einer Metallsilizidschicht gebildet werden. Beispielsweise kann eine Metallsilizidschicht an den zweiten Zellenstörstellenregionen 18b gebildet werden, und eine Schicht eines leitfähigen Materials, die die Zellenkontaktlöcher 54 füllt, kann gebildet werden, so dass die Zellenkontaktaufbauten 60 gebildet werden können. Alternativ kann das Bilden der Zellenkontaktaufbauten 60 ein Durchführen eines Glühprozesses an einer Metallschicht und einer Metallnitridschicht, die Innenwände der Zellenkontaktlöcher 54 aufeinanderfolgend bedecken, und ein Reagierenlassen eines Metallelements der Metallschicht mit einem Siliziumelement der zweiten Zellenstörstellenregion 18b, um eine Metallsilizidschicht zu bilden, aufweisen.
  • Bezug nehmend auf 3, 11A und 11B kann eine zweite isolierende Zwischenschicht 63 an der ersten isolierenden Zwischenschicht 51 gebildet werden. In der zweiten Region P kann ein peripheres Kontaktloch 66b, das durch die erste und die zweite isolierende Zwischenschicht 51 und 63 geht und mindestens eine der peripheren Störstellenregionen 48 freilegt, gebildet werden. Außerdem kann in der Zwischenregion M ein Verbindungsdurchgangsloch 66a, das durch die zweite isolierende Zwischenschicht 63 und die Bitleitungsdeckstruktur 42a geht und eine vorbestimmte Region der Zellenbitleitung 39a freilegt, gebildet werden.
  • Ein Verbindungsaufbau 75a, der das Verbindungsdurchgangsloch 66a füllt, kann gebildet werden, und ein leitfähiger peripherer Kontaktaufbau 72b, der das periphere Kontaktloch 66b füllt, kann gebildet werden. Der Verbindungsaufbau 75a und der periphere Kontaktaufbau 72b können gebildet werden, um mindestens entweder eine Metallschicht, eine Metallnitridschicht, eine Metallsilizidschicht oder eine Polysiliziumschicht aufzuweisen.
  • Der periphere Kontaktaufbau 72b kann gebildet werden, um ein zu dem Zellenkontaktaufbau 60 unterschiedliches leitfähiges Material aufzuweisen. Wenn beispielsweise der Zellenkontaktaufbau 60 eine Polysiliziumschicht aufweist, kann der periphere Kontaktaufbau 72b eine Metallmaterialschicht, beispielsweise Wolfram, aufweisen.
  • Eine zweite leitfähige Struktur 75 und eine Zwischenverbindungsdeckstruktur 78, die aufeinanderfolgend gestapelt sind, können an der zweiten isolierenden Zwischenschicht 63 gebildet werden. Die zweite leitfähige Struktur 75 kann den Verbindungsaufbau 75a und den peripheren Kontaktaufbau 72b bedecken. Die zweite leitfähige Struktur 75 kann gebildet werden, um mindestens entweder eine Metallschicht, eine Metallnitridschicht oder eine Polysiliziumschicht aufzuweisen. Die Zwischenverbindungsdeckstruktur 78 kann aus einer isolierenden Materialschicht, wie einer Siliziumnitridschicht, gebildet werden. Das Bilden der Zwischenverbindungsdeckstruktur 78 kann weggelassen werden.
  • Bei einem anderen Teilaspekt können die zweite leitfähige Struktur 75, der Verbindungsaufbau 75a und der periphere Kontaktaufbau 72b gleichzeitig aus einem leitfähigen Material gebildet werden. Beispielsweise kann eine Schicht eines leitfähigen Materials, die das Verbindungsdurchgangsloch 66a und das periphere Kontaktloch 66b füllt und die zweite isolierende Zwischenschicht 63 bedeckt, gebildet werden, und die leitfähige Materialschicht kann strukturiert werden, um die zweite leitfähige Struktur 75, den Verbindungsaufbau 75a und den peripheren Kontaktaufbau 72b einstückig zu bilden.
  • Der Zellentransistor CT1 und der periphere Transistor PT1 können durch das zweite leitfähige Muster 75 miteinander elektrisch verbunden sein. Genauer gesagt können eine der peripheren Störstellenregionen 48 des peripheren Transistors PT1 und die Zellenstörstellenregion 18a der Zellentransistoren CT1 und CT2 durch den Bitleitungskontaktaufbau 38p, die erste leitfähige Struktur 39a, den Verbindungsaufbau 75a, die zweite leitfähige Struktur 75 und den peripheren Kontaktaufbau 72b miteinander elektrisch verbunden werden. Ein Zwischenverbindungsabstandshalter 81 kann an Seitenwänden der zweiten leitfähigen Struktur 75 und der Zwischenverbindungsdeckstruktur 78 gebildet werden.
  • Bezug nehmend auf 3, 12A und 12B kann eine dritte isolierende Zwischenschicht 84 an dem Halbleitersubstrat, das die zweite leitfähige Struktur 75 hat, gebildet werden. Die dritte isolierende Zwischenschicht 84 kann planarisiert werden. Eine Ätzstoppschicht 87 kann an der dritten isolierenden Zwischenschicht 84 gebildet werden.
  • Ein Datenspeicherelement 97, das durch die Ätzstoppschicht 87, die dritte isolierende Zwischenschicht 84 und die zweite isolierende Zwischenschicht 63 geht und mit den Zellenkontaktaufbauten 60 elektrisch verbunden ist und entlang der y-Achse über der Ätzstoppschicht 87 nach oben vorspringt, kann gebildet werden. Das Datenspeicherelement 97 kann eine erste Elektrode 90, eine zweite Elektrode 96 und eine Datenspeichermaterialschicht 93 zwischen der ersten und der zweiten Elektrode 90 und 96 aufweisen.
  • Wenn ein DRAM als ein exemplarischer Speicher verwendet wird, kann die Datenspeichermaterialschicht 93 ein dielektrisches Material eines Zellenkondensators eines DRAM aufweisen. Das exemplarische Ausführungsbeispiel des erfinderischen Konzepts ist jedoch nicht auf DRAMs begrenzt und kann für verschiedene Halbleitervorrichtungen verwendet werden. Demgemäß können, abhängig von einer Charakteristik einer Vorrichtung, die die Datenspeichermaterialschicht 93 erfordert, z. B. verschiedene Datenspeichermaterialien, wie eine Phasenänderungsmaterialschicht eines PRAM oder eine ferroelektrische Materialschicht eines FeRAM, verwendet werden.
  • Unterdessen ist, während dargestellt ist, dass die erste Elektrode 90 in 12A die Form eines Zylinders hat, die Form nicht darauf begrenzt, und dieselbe kann abhängig von einer Charakteristik einer Vorrichtung in unterschiedlichen Formen ausgeführt werden. Beispielsweise kann die erste Elektrode 90 in verschiedenen Formen, wie der einer Säule oder der einer Platte, gebildet werden.
  • Als Nächstes wird im Folgenden unter Bezugnahme auf 3 und 13A bis 16B ein Verfahren zum Herstellen einer Halbleitervorrichtung beschrieben.
  • Bezug nehmend auf 3, 13A und 13B kann ein Halbleitersubstrat 100, das die erste Region C, die zweite Region P und die Zwischenregion M hat, vorbereitet werden. Eine erste und eine zweite aktive Region 103a und 103b, eine Trennregion 103s, eine dielektrische Schicht 106, eine leitfähige Gateschicht, ein Gategraben 115, Zellenstörstellenregionen 118a und 118b, eine dielektrische Zellengateschicht 121, eine Zellengatestruktur 124, eine Zellengatedeckstruktur 127 und Zellentransistoren CT3 und CT4, die jeweils der ersten und der zweiten aktiven Region 3a und 3b, der Trennregion 3s, der dielektrischen Schicht 6, der leitfähigen Gateschicht 9, dem Gategraben 15, den Zellenstörstellenregionen 18a und 18b, der dielektrischen Zellengateschicht 21, der Zellengatestruktur 24, der Zellengatedeckstruktur 27 und den Zellentransistoren CT1 und CT2 entsprechen, können unter Verwendung des im Wesentlichen gleichen Verfahrens wie dem von 4 und 5 gebildet werden.
  • Wie in 13B dargestellt, kann eine Maskenstruktur 130 an der leitfähigen Gateschicht der zweiten Region P gebildet werden, und die leitfähige Gateschicht kann geätzt werden, um eine leitfähige Gatestruktur 109a zu bilden, die an der zweiten Region P zurückbleibt. Bei dem exemplarischen Ausführungsbeispiel des erfinderischen Konzepts kann die Zellengatedeckstruktur 127 zurückbleiben, um einen Abschnitt zu haben, der von einer oberen Oberfläche der ersten aktiven Region 103a vorspringt, während die leitfähige Gatestruktur 109a gebildet wird. Das heißt, die Zellengatedeckstruktur 127 kann zurückbleiben, um einen Vorsprung zu haben, der die Zellengatestruktur 124 und den Gategraben 115 füllt, und eine obere Oberfläche derselben kann entlang der y-Achse auf einem höheren Niveau als eine obere Oberfläche der ersten aktiven Region 103a angeordnet sein. Während die leitfähige Gatestruktur 109a gebildet wird, kann mindestens ein Teil der dielektrischen Schicht 106 und der dielektrischen Zellengateschicht 121 geätzt werden.
  • Bei anderen Teilaspekten kann an dem Substrat 100 dort, wo die leitfähige Gatestruktur 109a gebildet wird, ein Ionenimplantationsprozess durchgeführt werden, so dass Störstellenregionen 118a und 118b in der ersten aktiven Region 103a gebildet werden können.
  • Bezug nehmend auf 3, 14A und 14B kann die Maskenstruktur (130 von 13B) entfernt werden. Dann kann eine Stoppschicht 133 an dem resultierenden Aufbau konform gebildet werden. Eine isolierende Pufferschicht kann an der Stoppschicht 133 gebildet werden. Die isolierende Pufferschicht kann planarisiert werden, bis die Stoppschicht 133 oder die leitfähige Gatestruktur 109a an der zweiten Region P freigelegt wird, so dass eine isolierende Pufferstruktur 136 gebildet werden kann. Wenn die Stoppschicht 133 an der leitfähigen Gatestruktur 109a zurückbleibt, während die isolierende Pufferstruktur 136 gebildet wird, kann die Stoppschicht 133 an der leitfähigen Gatestruktur 109a entfernt werden.
  • Wenn die isolierende Pufferschicht planarisiert wird, z. B. unter Verwendung des CMP-Prozesses, kann ein Vorsprung der Zellengatedeckstruktur 127 an der ersten Region C als eine Planarisierungsstoppschicht funktionieren. Wenn beispielsweise die Zellengatedeckstruktur 127 aus einer Siliziumnitridschicht gebildet wird und die isolierende Pufferschicht aus einer Siliziumoxidschicht gebildet wird, kann die Zellengatedeckstruktur 127 als eine Planarisierungsstoppschicht verwendet werden. Daher kann ein Austiefungsphänomen in der ersten Region C verhindert werden, während der Planarisierungsprozess an der isolierenden Pufferschicht durchgeführt wird. Daher kann die isolierende Pufferstruktur 136 eine planarisierte obere Oberfläche haben, bei der das Austiefungsphänomen erheblich reduziert ist.
  • Bezug nehmend auf 3, 15A und 15B können die isolierende Pufferstruktur 136 und ein isolierendes Material unter der isolierenden Pufferstruktur 136, z. B. die Stoppschicht 133, an der ersten aktiven Region 103a der ersten Region C strukturiert werden, um ein Bitleitungskontaktloch 136a zu bilden, das die erste Zellenstörstellenregion 118a freilegt. Ein Teil von Seitenwänden des Bitleitungskontaktlochs 136a kann durch die Vorsprünge der Zellengatedeckstrukturen 127 definiert werden. Daher kann, um das Bitleitungskontaktloch 136a zu bilden, ein Fotoprozessspielraum, wenn an der isolierenden Pufferstruktur 136 eine Fotoresiststruktur gebildet wird, erhöht werden.
  • Eine erste leitfähige Schicht kann an der gesamten Oberfläche des Halbleitersubstrats, das die isolierende Pufferstruktur 136 hat, gebildet werden. Der Abschnitt der ersten leitfähigen Schicht, der durch das Bitleitungskontaktloch 136a definiert wird, kann als ein erster Kontaktaufbau 138p definiert werden.
  • Eine Bitleitungsdeckstruktur 142a und eine periphere Deckstruktur 142b können an der ersten leitfähigen Schicht gebildet werden, und die erste leitfähige Schicht und die leitfähige Gatestruktur (109a von 14A und 14B) können unter Verwendung der Bitleitungsdeckstruktur 142a und der peripheren Gatedeckstruktur 142b als Ätzmasken aufeinanderfolgend geätzt werden. Als ein Resultat kann eine erste leitfähige Struktur, d. h. eine Zellenbitleitung 139a, an der ersten Region C und der Zwischenregion M gebildet werden, und eine erste periphere Gateelektrode 109g und eine zweite periphere Gateelektrode 139g, die aufeinanderfolgend gestapelt werden, können an der zweiten Region P gebildet werden. Die erste und die zweite periphere Gateelektrode 109g und 139g können eine periphere Gatestruktur 140 bilden. Daher kann mindestens ein Teil der Zellenbitleitung 139a gebildet werden, um entlang der y-Achse auf einem im Wesentlichen gleichen Niveau wie mindestens ein Teil der peripheren Gatestruktur 140 angeordnet zu sein.
  • Die Zellenbitleitung 139a kann einen oberen Abschnitt des Bitleitungskontaktlochs 136a bedecken. Daher kann der erste Kontaktaufbau 138a in dem Bitleitungskontaktloch 136a mit der Zellenbitleitung 139a verbunden werden und kann aus dem gleichen Material gebildet werden. Eine periphere dielektrische Gateschicht 106a kann zwischen der peripheren Gatestruktur 140 und der peripheren aktiven Region vorgesehen sein.
  • Ein Bitleitungsabstandshalter 145a kann an Seitenwänden der Zellenbitleitung 139a und der Bitleitungsdeckstruktur 142a gebildet werden. Ein peripherer Gateabstandshalter 145g kann an Seitenwänden der peripheren Gatestruktur 140 und der peripheren Gatedeckstruktur 142g gebildet werden.
  • Störstellenionen können auf beiden Seiten der peripheren Gatestruktur 140 in die zweite aktive Region 103b implantiert werden, um aktiviert zu werden, so dass periphere Störstellenregionen, d. h. periphere Source/Drain-Regionen 148, gebildet werden können. Daher kann ein peripherer Transistor PT2, der die peripheren Source/Drain-Regionen 148, die periphere dielektrische Gateschicht 106a, die periphere Gatestruktur 140 und eine Kanalregion in der zweiten aktiven Region 103b unter der peripheren Gatestruktur 140 aufweist, gebildet werden.
  • Bezug nehmend auf 3, 16A und 16B kann eine erste isolierende Zwischenschicht 151 an dem Substrat, das den peripheren Transistor PT2 hat, gebildet werden. Die erste isolierende Zwischenschicht 151 kann gebildet werden, um eine planarisierte obere Oberfläche zu haben. Beispielsweise kann eine isolierende Materialschicht an dem Substrat, das den peripheren Transistor PT2 hat, gebildet werden, und ein Planarisierungsprozess kann an der isolierenden Materialschicht durchgeführt werden, so dass die erste isolierende Zwischenschicht 151, die eine planarisierte obere Oberfläche hat, gebildet werden kann. Der Planarisierungsprozess kann unter Verwendung des CMP-Prozesses, der die Bitleitungsdeckstruktur 142a und die periphere Gatedeckstruktur 142g als Planarisierungsstoppschichten einsetzt, durchgeführt werden.
  • In der ersten Region C können Zellenkontaktlöcher 154a, die durch die erste isolierende Zwischenschicht 151, die isolierende Pufferstruktur 136 und die Stoppschicht 133 gehen und die zweiten Zellenstörstellenregionen 118b freilegen, gebildet werden. Zellenkontaktaufbauten 60a, die die Zellenkontaktlöcher 154a füllen, können gebildet werden.
  • In der zweiten Region P kann ein peripheres Kontaktloch 154b, das durch die erste isolierende Zwischenschicht 151 geht und mindestens eine der peripheren Störstellenregionen 148 freilegt, gebildet werden. Ein peripherer Kontaktaufbau, der das periphere Kontaktloch 154b füllt, kann gebildet werden. Die Zellenkontaktlöcher und das periphere Kontaktloch 154a und 154b können gleichzeitig gebildet werden. Ferner können die Zellenkontaktaufbauten und der periphere Kontaktaufbau 160a und 160b gleichzeitig gebildet werden. Daher können die Zellenkontaktaufbauten und der periphere Kontaktaufbau 160a und 160b aus dem gleichen leitfähigen Material gebildet werden.
  • Bezug nehmend auf 3, 17A und 17B kann in der Zwischenregion M ein Verbindungsdurchgangsloch 161, das durch die Bitleitungsdeckstruktur 42s geht und eine vorbestimmte Region der Zellenbitleitung 139a freilegt, gebildet werden. Eine dritte leitfähige Schicht, die das Verbindungsdurchgangsloch 161 füllt, kann gebildet werden, und die dritte leitfähige Schicht kann strukturiert werden, so dass Pufferstrukturen 175a, die die Zellenkontaktaufbauten 160a bedecken, und eine zweite leitfähige Struktur 175b, die das Verbindungsdurchgangsloch 161 und den peripheren Kontaktaufbau 160b bedeckt, gebildet werden können. Die dritte leitfähige Schicht in dem Verbindungsdurchgangsloch 161 kann als ein Verbindungsaufbau 175p definiert werden. Demgemäß kann die zweite leitfähige Struktur 175b durch den Verbindungsaufbau 175p mit der Zellenbitleitung 139a verbunden werden und kann durch den peripheren Kontaktaufbau 160b mit dem peripheren Transistor PT2, d. h. einer der peripheren Störstellenregionen 148, elektrisch verbunden werden.
  • Bei einem anderen Teilaspekt können der Verbindungsaufbau 175p und die peripheren Kontaktaufbauten 160a und 160b gleichzeitig gebildet werden.
  • Bei einem anderen Teilaspekt können die Pufferstrukturen 175a und die zweite leitfähige Struktur 175b unter Verwendung eines Damaszierprozesses gebildet werden. Beispielsweise kann eine zweite isolierende Zwischenschicht 184 an dem Substrat, das die Zellenkontaktaufbauten und den peripheren Kontaktaufbau 160a und 160b hat, gebildet werden, und Löcher in einem damaszierten Aufbau zum Bilden der Pufferstrukturen 175a und der zweiten leitfähigen Struktur 175b können in der zweiten isolierenden Zwischenschicht 184 gebildet werden, eine leitfähige Materialschicht, die die Löcher füllt, kann gebildet werden, und die leitfähige Materialschicht kann planarisiert werden, so dass die Pufferstrukturen 175a und die zweite leitfähige Struktur 175b, die in den Löchern definiert sind, gebildet werden können.
  • Eine Ätzstoppschicht 187, die die Pufferstrukturen 175a und die zweite leitfähige Struktur 175b bedeckt, kann gebildet werden. Dann können Datenspeicherelemente 197, die mit den Pufferstrukturen 175a elektrisch verbunden sind, an den Pufferstrukturen 175a gebildet werden. Das Datenspeicherelement 197 kann als eine Datenspeichereinheit eines flüchtigen oder eines nichtflüchtigen Speichers verwendet werden.
  • Als Nächstes wird im Folgenden unter Bezugnahme auf 18A, 18B und 19 noch ein anderer Teilaspekt beschrieben.
  • Bezug nehmend auf 3, 18A und 18B kann ein Halbleitersubstrat 200, das die erste Region C, die zweite Region P und die Zwischenregion M hat, wie in 4A und 4B dargestellt, vorbereitet werden. Eine Trennregion 203s, die aktive Regionen 203a und 203b definiert, kann unter Verwendung des gleichen Verfahrens wie dem von 4A und 4B in dem Halbleitersubstrat 200 vorgesehen sein. Eine vorläufige Störstellenregion kann in der ersten aktiven Region 203a gebildet werden.
  • Eine Stoppschicht 206 und eine isolierende Pufferschicht 209, die aufeinanderfolgend gestapelt sind, können an dem Halbleitersubstrat 200 gebildet werden. Die Stoppschicht 206 kann eine Materialschicht mit einer Ätzselektivität hinsichtlich der Trennregion 203s aufweisen. Die isolierende Pufferschicht 209 kann aus einer einzigen Schicht, die aus einem isolierenden Material gebildet wird, gebildet werden. Alternativ kann die isolierende Pufferschicht 209 eine mehrfache Schicht mit unterschiedlichen Ätzselektivitäten, d. h. aus Schichten unterschiedlicher Materialien, sein. Beispielsweise kann die isolierende Pufferschicht 209 aus einer ersten Materialschicht, beispielsweise einer Siliziumoxidschicht, und einer zweiten Materialschicht, beispielsweise einer Polysiliziumschicht oder einer Siliziumnitridschicht, gebildet werden. Die zweite Materialschicht kann an der ersten Materialschicht gebildet werden.
  • Die isolierende Pufferschicht 209 an dem Halbleitersubstrat der ersten Region C kann strukturiert werden, so dass eine Öffnung, die vorbestimme Regionen der ersten aktiven Region 203a und der Trennregion 203s freilegt, gebildet werden kann. Ferner können die erste aktive Region 203a und die Trennregion 230s, die durch die Öffnung freigelegt werden, geätzt werden, so dass ein Gategraben 215, der in 18A dargestellt ist, gebildet werden kann. Die vorläufige Störstellenregion kann durch den Gategraben 215 geteilt werden, um erste und zweite Störstellenregionen 218a und 218b zu bilden.
  • Eine dielektrische Zellengateschicht 221 und eine Zellengatestruktur 224 können unter Verwendung des gleichen Verfahrens wie bei 5A in dem Zellengategraben 215 aufeinanderfolgend gebildet werden. Daher können Zellentransistoren CT5 und CT6 in der ersten aktiven Region 203a gebildet werden.
  • Eine Zellengatedeckstruktur 227, die den verbleibenden Abschnitt des Zellengategrabens 215 füllt und einen Abschnitt hat, der von der oberen Oberfläche der ersten aktiven Region 203a vorspringt, kann gebildet werden. Die Zellengatedeckstruktur 227 kann gebildet werden, um mindestens entweder eine Siliziumoxidschicht, eine Siliziumnitridschicht oder eine Siliziumoxinitridschicht aufzuweisen.
  • Unterdessen kann, wenn die isolierende Pufferschicht 209 eine erste Materialschicht und eine zweite Materialschicht aufweist, die aufeinanderfolgend gestapelt sind, die zweite Materialschicht entfernt werden, während die Zellengatedeckschicht 227 gebildet wird, oder nachdem die Zellengatedeckstruktur 227 gebildet wurde.
  • Bezug nehmend auf 3 und 19 können die isolierende Pufferschicht 209 und die Stoppschicht 206 strukturiert werden, um die zweite aktive Region 203 der zweiten Region P freizulegen und eine isolierende Pufferstruktur 209a, die an der ersten Region P und der Zwischenregion M zurückbleibt, zu bilden. Danach können eine dielektrische Gateschicht 210 und eine leitfähige Gatestruktur 211, die aufeinanderfolgend gestapelt sind, an dem Substrat der zweiten Region P gebildet werden.
  • Die dielektrische Gateschicht 210 und die leitfähige Gatestruktur 211 können jeweils der dielektrischen Gateschicht 6 und 106 von 6B und 14B und einer leitfähigen Gatestruktur 9a und 109a entsprechen, die an der zweiten aktiven Region 3b und 103b von 6B und 14B aufeinanderfolgend gestapelt sind. Während sich ein Verfahren zum Bilden der isolierenden Pufferstruktur 209a, der dielektrischen Gateschicht 210 und der leitfähigen Gatestruktur 211 von 19 von einem Verfahren zum Bilden der isolierenden Pufferstruktur 36 und 136, der dielektrischen Schicht 6 und 106 und der leitfähigen Gatestruktur 9a und 109a von 6B und 14B unterscheiden kann, sind die resultierenden Aufbauten ähnlich. Daher können die im Vorhergehenden beschriebenen Elemente, wie die erste leitfähige Struktur 39a und 139a, die zweite leitfähige Struktur 175b und das Datenspeicherelement 97 und 197 an dem Halbleitersubstrat, das die isolierende Pufferstruktur 209a, die dielektrische Gateschicht 210 und die leitfähige Gatestruktur 211 hat, gebildet werden.
  • 20 stellt schematisch Erzeugnisse dar, die eine Halbleitervorrichtung einsetzen. Bezug nehmend auf 20 kann ein Halbleiterchip 710, der die Halbleitervorrichtung gemäß den im Vorhergehenden beschriebenen Teilaspekten einsetzt, vorgesehen sein. Beispielsweise können eine integrierte Schaltung und eine Datenspeichereinheit an einem Halbleiterwafer in einem Volumenzustand mit einer Mehrzahl von Chipregionen unter Verwendung des Verfahrens gemäß den im Vorhergehenden beschriebenen exemplarischen Ausführungsbeispielen gebildet werden. Wie im Vorhergehenden beschrieben, kann der Halbleiterwafer, bei dem die integrierte Schaltung und die Datenspeichereinheit gebildet werden, geteilt werden, z. B. entlang der y-Achse, um eine Mehrzahl von Halbleiterchips 710 zu bilden. Der Halbleiterchip 710 kann in einer Packung gebildet sein. Der Halbleiterchip 710 kann für elektronische Erzeugnisse angepasst sein. Der Halbleiterchip 710 kann als ein Datenspeichermedium funktionieren. Der Halbleiterchip 710 kann beispielsweise als Teile eines elektronischen Erzeugnisses 720, das ein Datenspeichermedium erfordert, wie eines digitalen TV, eines Computers, einer Kommunikationsvorrichtung, eines elektronischen Wörterbuchs oder eines tragbaren Speichers, verwendet werden. Beispielsweise kann ein gepackter Halbleiterchip 710 an eine Platine oder ein Speichermodul gebaut sein, um als ein Teil, der ein Bestandteil des elektronischen Erzeugnisses ist, angepasst zu sein.
  • Gemäß einem Teilaspekt kann, während eine erste Gateelektrode und eine zweite Gateelektrode auf einer peripheren Schaltungsregion aufeinanderfolgend gestapelt sind, eine Zwischenverbindung, wie eine Zellenbitleitung, an einer Zellenarrayregion gebildet werden. Daher kann die Zwischenverbindung im Wesentlichen auf dem gleichen Niveau, d. h. der Höhe über der oberen Oberfläche des Substrats entlang der y-Achse, wie die zweite Gateelektrode der peripheren Schaltungsregion angeordnet sein. Als ein Resultat kann die gesamte Dicke der Vorrichtung reduziert werden.

Claims (6)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung mit folgenden Schritten: Vorbereiten eines Halbleitersubstrats (1; 100; 200), das eine erste und eine zweite aktive Region (3a, 3b; 103a, 103b; 203a, 203b) hat; Bilden eines ersten Transistors (CT1, CT2; CT3, CT4; CT5, CT6) in der ersten aktiven Region (3a; 103a; 203a), wobei der erste Transistor (CT1, CT2; CT3, CT4; CT5, CT6) eine erste Gatestruktur (24; 124; 224) und erste Störstellenregionen (18a, 18b; 118a, 118b; 218a, 218b) aufweist; Bilden eines zweiten Transistors (PT1; PT2) in der zweiten aktiven Region (3b; 103b; 203b), wobei der zweite Transistor (PT1; PT2) eine zweite Gatestruktur (40; 140) und zweite Störstellenregionen (48; 148) aufweist; und Bilden einer ersten leitfähigen Struktur (39a; 139a) an dem ersten Transistor (CT1, CT2; CT3, CT4; CT5, CT6), wobei mindestens ein Teil der ersten leitfähigen Struktur (39a; 139a) in einer gleichen Entfernung von einer oberen Oberfläche des Halbleitersubstrats (1; 100; 200) wie mindestens ein Teil der zweiten Gatestruktur (40; 140) angeordnet ist und bei dem das Bilden des ersten und des zweiten Transistors (CT1, CT2, PT1; CT3, CT4, PT2; CT5, CT6) und der ersten leitfähigen Struktur (39a; 139a) folgende Schritte aufweist: Bilden der ersten Störstellenregionen (18a, 18b; 118a, 118b; 218a, 218b) in der ersten aktiven Region (3a; 103a; 203a); Bilden eines Gategrabens (15; 115; 215), der die erste aktive Region (3a; 103a; 203a) kreuzt; Bilden der ersten Gatestruktur (24; 124; 224), die mindestens einen Teil des Gategrabens (15; 115; 215) füllt; Bilden einer leitfähigen Gatestruktur (9a; 109a; 211) an der zweiten aktiven Region (3b; 103b; 203b); Bilden einer isolierenden Pufferstruktur (36; 136; 209a) an der ersten aktiven Region (3a; 103a; 203a); Bilden einer ersten leitfähigen Schicht (38), die die isolierende Pufferstruktur (36; 136; 209a) und die leitfähige Gatestruktur (9a; 109a; 211) bedeckt; und Strukturieren der ersten leitfähigen Schicht (38) an der isolierenden Pufferstruktur (36; 136; 209a) und der leitfähigen Gatestruktur (9a; 109a; 211) und der ersten leitfähigen Schicht (38), die auf der zweiten aktiven Region (3b; 103b; 203b) aufeinanderfolgend gestapelt sind, so dass die erste leitfähige Struktur (39a; 139a) an der isolierenden Pufferstruktur (36; 136; 209a) gebildet wird und eine erste Gateelektrode (9g; 109g) und eine zweite Gateelektrode (39g; 139g), die aufeinanderfolgend gestapelt sind, an der zweiten aktiven Region (3b; 103b; 203b) gebildet werden und bei dem das Bilden der isolierenden Pufferstruktur (36; 136; 209a) nach dem Bilden der leitfähigen Gatestruktur (9a; 109a; 211) auftritt und Bilden einer ersten isolierenden Zwischenschicht (51; 151) an dem Substrat, das die erste leitfähige Struktur (39a; 139a) hat; Bilden eines Zellenkontaktaufbaus (60; 160a), der konfiguriert ist, um durch die erste isolierende Zwischenschicht (51; 151) zu gehen, und mit einer der ersten Störstellenregionen (18a, 18b; 118a, 118b; 218a, 218b) elektrisch verbunden ist; und Bilden eines Datenspeicherelements (97; 197) an dem Zellenkontaktaufbau (60; 160a) und Bilden einer zweiten isolierenden Zwischenschicht (63) an der ersten isolierenden Zwischenschicht (51); Bilden eines zweiten Kontaktaufbaus (72b), der konfiguriert ist, um durch die erste und die zweite isolierende Zwischenschicht (51, 63) zu gehen, und mit einer der zweiten Störstellenregionen (148) elektrisch verbunden ist; und Bilden einer zweiten leitfähigen Struktur (75) an der zweiten isolierenden Zwischenschicht (63), und wobei der Zellenkontaktaufbau (60; 160a) und der zweite Kontaktaufbau (72b) obere Oberflächen haben, die auf voneinander unterschiedlichen Niveaus angeordnet sind.
  2. Verfahren nach Anspruch 1, das nach dem Bilden der ersten Gatestruktur (124; 224) ferner ein Bilden einer ersten Gatedeckstruktur (127; 227) an der ersten Gatestruktur (124; 224) aufweist, um den Gategraben (115; 215) zusammen mit der ersten Gatestruktur (124; 224) zu füllen, wobei sich die erste Gatedeckstruktur (127; 227) weiter als die erste aktive Region (103a; 203a) über die obere Oberfläche des Halbleitersubstrats (100; 200) erstreckt.
  3. Verfahren nach Anspruch 1, bei dem das Bilden der leitfähigen Gatestruktur (9a; 109a; 211) nach dem Bilden der isolierenden Pufferstruktur (36; 136; 209a) auftritt.
  4. Verfahren nach Anspruch 1, das vor dem Bilden der ersten leitfähigen Struktur (39a; 139a) ferner ein Bilden eines ersten Kontaktaufbaus (38p; 138p) aufweist, der konfiguriert ist, um durch die isolierende Pufferstruktur (36; 136; 209a) zu gehen, und mit einer der ersten Störstellenregionen (18a, 18b; 118a, 118b; 218a, 218b) elektrisch verbunden ist, wobei der erste Kontaktaufbau (38p; 138p) mit der ersten leitfähigen Struktur (39a; 139a) elektrisch verbunden ist.
  5. Verfahren nach Anspruch 1, ferner mit einem Bilden einer Pufferstruktur (175a), die mit dem Zellenkontaktaufbau (160a) an der ersten isolierenden Zwischenschicht (151) elektrisch verbunden ist, während des Bildens der zweiten leitfähigen Struktur (175b).
  6. Verfahren nach Anspruch 1, bei dem das Bilden der ersten leitfähigen Struktur (39a; 139a) während des Bildens der zweiten Gatestruktur (40; 140) auftritt.
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103862A (ja) * 2005-10-07 2007-04-19 Renesas Technology Corp 半導体装置およびその製造方法
DE102008047591B4 (de) * 2007-09-18 2019-08-14 Samsung Electronics Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung mit reduzierter Dicke
KR101075490B1 (ko) * 2009-01-30 2011-10-21 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR101094373B1 (ko) * 2009-07-03 2011-12-15 주식회사 하이닉스반도체 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법
JP2011243960A (ja) * 2010-04-21 2011-12-01 Elpida Memory Inc 半導体装置及びその製造方法
KR101205067B1 (ko) * 2010-04-27 2012-11-26 에스케이하이닉스 주식회사 반도체 소자의 형성방법
KR20120019097A (ko) * 2010-08-25 2012-03-06 삼성전자주식회사 매립 게이트 전극을 갖는 게이트 구조물, 이를 포함하는 반도체 장치, 상기 게이트 구조물 형성 방법 및 이를 이용한 반도체 장치 제조 방법
JP2012099793A (ja) * 2010-10-07 2012-05-24 Elpida Memory Inc 半導体装置及びその製造方法
JP2012084738A (ja) 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP2012089566A (ja) * 2010-10-15 2012-05-10 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
KR101831704B1 (ko) * 2010-12-28 2018-02-23 삼성전자주식회사 반도체 소자의 제조 방법
KR20120126433A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US8884340B2 (en) 2011-05-25 2014-11-11 Samsung Electronics Co., Ltd. Semiconductor devices including dual gate electrode structures and related methods
KR20130017647A (ko) * 2011-08-11 2013-02-20 삼성전자주식회사 가변 저항 메모리 장치의 제조 방법
KR20130026266A (ko) * 2011-09-05 2013-03-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9634134B2 (en) 2011-10-13 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
US11315931B2 (en) 2011-10-13 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
US8853021B2 (en) 2011-10-13 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
KR101881750B1 (ko) * 2012-02-29 2018-07-25 삼성전자주식회사 정보 저장 소자 및 그 제조 방법
JP2013191808A (ja) * 2012-03-15 2013-09-26 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR101882360B1 (ko) 2012-03-20 2018-07-26 삼성전자주식회사 매립 게이트 구조물을 포함하는 반도체 장치 및 그 제조 방법
CN103514313A (zh) * 2012-06-29 2014-01-15 联想(北京)有限公司 一种信息处理方法
KR20140025632A (ko) * 2012-08-21 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2014049707A (ja) * 2012-09-04 2014-03-17 Ps4 Luxco S A R L 半導体装置およびその製造方法
KR101991943B1 (ko) * 2012-11-13 2019-06-25 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101994318B1 (ko) * 2013-03-04 2019-06-28 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102084954B1 (ko) 2013-05-02 2020-03-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN104733374A (zh) * 2013-12-20 2015-06-24 中芯国际集成电路制造(北京)有限公司 金属互连结构及其形成方法
JP6417125B2 (ja) * 2014-06-25 2018-10-31 株式会社ジャパンディスプレイ 半導体装置
WO2016032528A1 (en) * 2014-08-29 2016-03-03 Intel Corporation Technique for filling high aspect ratio, narrow structures with multiple metal layers and associated configurations
US9991158B2 (en) * 2014-09-12 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, layout of semiconductor device, and method of manufacturing semiconductor device
KR102316160B1 (ko) * 2014-12-22 2021-10-26 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
CN107207632B (zh) * 2015-02-26 2020-04-14 日本瑞翁株式会社 改性共轭二烯系橡胶的制造方法
US10282108B2 (en) 2016-08-31 2019-05-07 Micron Technology, Inc. Hybrid memory device using different types of capacitors
FR3059458B1 (fr) * 2016-11-25 2019-03-29 Stmicroelectronics (Rousset) Sas Dispositif compact de memoire non volatile du type a piegeages de charge dans une interface dielectrique
KR102684720B1 (ko) 2016-12-09 2024-07-12 삼성전자주식회사 안티-퓨즈 소자 및 그 안티-퓨즈 소자를 포함한 메모리 소자
KR102399497B1 (ko) * 2017-05-29 2022-05-19 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
EP3671859A1 (de) * 2018-12-20 2020-06-24 IMEC vzw In einen halbleiterchip integrierter vertikaler feldeffekttransistor mit isoliertem gate
KR20220168766A (ko) * 2021-06-17 2022-12-26 삼성전자주식회사 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766297A (ja) * 1993-06-30 1995-03-10 Toshiba Corp 半導体記憶装置
US6287971B1 (en) 1998-03-12 2001-09-11 Samsung Electronics Co., Ltd. Method for forming a cell capacitor in DRAM device
US20030162357A1 (en) 1998-06-19 2003-08-28 Yasuhiro Sugawara Semiconductor device and process thereof
US7034408B1 (en) * 2004-12-07 2006-04-25 Infineon Technologies, Ag Memory device and method of manufacturing a memory device

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3311070B2 (ja) 1993-03-15 2002-08-05 株式会社東芝 半導体装置
US5631188A (en) 1995-12-27 1997-05-20 Taiwan Semiconductor Manufacturing Company Ltd. Low voltage coefficient polysilicon capacitor
US5686329A (en) 1995-12-29 1997-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a metal oxide semiconductor field effect transistor (MOSFET) having improved hot carrier immunity
JPH1098167A (ja) 1996-09-20 1998-04-14 Nippon Steel Corp 半導体記憶装置及びその製造方法
JPH10242422A (ja) 1997-02-28 1998-09-11 Toshiba Corp 半導体記憶装置およびその製造方法
JP4199338B2 (ja) 1998-10-02 2008-12-17 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
TW386283B (en) 1998-05-25 2000-04-01 United Microelectronics Corp A method of manufacturing the buried contact of an SRAM cell
US6528835B1 (en) 1998-11-20 2003-03-04 Texas Instruments Incorporated Titanium nitride metal interconnection system and method of forming the same
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR100333549B1 (ko) 1999-06-30 2002-04-24 박종섭 반도체소자의 비트라인 형성방법
JP3367480B2 (ja) 1999-08-27 2003-01-14 日本電気株式会社 半導体集積回路装置の製造方法
JP4860022B2 (ja) 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
DE10011889A1 (de) 2000-03-07 2001-09-20 Infineon Technologies Ag Speicherzelle mit Graben und Verfahren zu ihrer Herstellung
TW462135B (en) 2000-08-04 2001-11-01 Acer Display Tech Inc Method for manufacturing the electronic device of thin film transistor display
US6429068B1 (en) 2001-07-02 2002-08-06 International Business Machines Corporation Structure and method of fabricating embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect
JP2003031684A (ja) 2001-07-11 2003-01-31 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100451860B1 (ko) 2002-06-27 2004-10-08 금호타이어 주식회사 다중 트레드 고무조성물을 갖는 공기압 타이어
KR100543901B1 (ko) 2003-09-19 2006-01-20 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20060192249A1 (en) 2004-09-20 2006-08-31 Samsung Electronics Co., Ltd. Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same
CA2589299C (en) 2004-09-10 2014-04-01 Carnegie Institution Of Washington Ultratough cvd single crystal diamond and three dimensional growth thereof
KR20060038609A (ko) 2004-10-30 2006-05-04 주식회사 하이닉스반도체 지그재그 형태의 활성영역을 갖는 반도체 메모리 장치 및그 제조 방법
JP4249691B2 (ja) * 2004-11-08 2009-04-02 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
KR100752661B1 (ko) * 2005-04-09 2007-08-29 삼성전자주식회사 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법
KR100703970B1 (ko) 2005-06-16 2007-04-06 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
KR100701697B1 (ko) 2005-06-29 2007-03-29 주식회사 하이닉스반도체 듀얼 폴리사이드 게이트를 갖는 씨모스 소자의 제조방법
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7671421B2 (en) 2006-05-31 2010-03-02 International Business Machines Corporation CMOS structure and method for fabrication thereof using multiple crystallographic orientations and gate materials
KR100714900B1 (ko) 2006-06-09 2007-05-04 삼성전자주식회사 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법
KR100782488B1 (ko) 2006-08-24 2007-12-05 삼성전자주식회사 매립 배선들을 갖는 반도체소자 및 그 제조방법
US7595262B2 (en) * 2006-10-27 2009-09-29 Qimonda Ag Manufacturing method for an integrated semiconductor structure
US7750374B2 (en) 2006-11-14 2010-07-06 Freescale Semiconductor, Inc Process for forming an electronic device including a transistor having a metal gate electrode
KR100867675B1 (ko) 2007-03-12 2008-11-10 최종윤 식생매트 및 그 제조방법
JP5627165B2 (ja) 2007-04-27 2014-11-19 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
KR100903579B1 (ko) 2007-07-05 2009-06-23 삼성중공업 주식회사 용접기 회전정밀도 보정방법
KR101442176B1 (ko) 2007-09-18 2014-09-24 삼성전자주식회사 감소된 두께를 갖는 반도체소자, 이를 채택하는 전자 제품 및 그 제조방법들
DE102008047591B4 (de) * 2007-09-18 2019-08-14 Samsung Electronics Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung mit reduzierter Dicke
US8120123B2 (en) 2007-09-18 2012-02-21 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
KR101623123B1 (ko) 2009-07-23 2016-05-23 삼성전자주식회사 반도체소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766297A (ja) * 1993-06-30 1995-03-10 Toshiba Corp 半導体記憶装置
US6287971B1 (en) 1998-03-12 2001-09-11 Samsung Electronics Co., Ltd. Method for forming a cell capacitor in DRAM device
US20030162357A1 (en) 1998-06-19 2003-08-28 Yasuhiro Sugawara Semiconductor device and process thereof
US7034408B1 (en) * 2004-12-07 2006-04-25 Infineon Technologies, Ag Memory device and method of manufacturing a memory device

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