CN114141770B - 半导体元件及其制造方法 - Google Patents
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- CN114141770B CN114141770B CN202010916999.XA CN202010916999A CN114141770B CN 114141770 B CN114141770 B CN 114141770B CN 202010916999 A CN202010916999 A CN 202010916999A CN 114141770 B CN114141770 B CN 114141770B
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- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000463 material Substances 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 230000002093 peripheral effect Effects 0.000 claims abstract description 36
- 239000004020 conductor Substances 0.000 claims abstract description 30
- 239000003990 capacitor Substances 0.000 claims abstract description 27
- 230000004888 barrier function Effects 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 12
- 229910052739 hydrogen Inorganic materials 0.000 claims description 12
- 239000001257 hydrogen Substances 0.000 claims description 12
- 238000005245 sintering Methods 0.000 claims description 12
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 2
- 229910052719 titanium Inorganic materials 0.000 claims 2
- 239000010936 titanium Substances 0.000 claims 2
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 238
- 238000005530 etching Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明提供一种半导体元件及其制造方法，所述半导体元件包括基底、电容器、终止层、第一接触窗与第二接触窗。基底包括存储器阵列区与周边电路区。电容器位于存储器阵列区中。电容器包括第一电极、第二电极与绝缘层。第一电极位于基底上。第二电极位于第一电极上。绝缘层位于第一电极与第二电极之间。终止层位于存储器阵列区中的第二电极上，且延伸至周边电路区中。终止层的材料并非导体材料。第一接触窗位于存储器阵列区中，穿过终止层，且电性连接至第二电极。第二接触窗位于周边电路区中，且穿过终止层。上述半导体元件可提升半导体元件的电性表现。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，尤其涉及一种具有电容器的半导体元件及其制造方法。
背景技术
目前，在半导体元件的工艺中，会通过氢烧结(H2 sintering)处理来减少悬键(dangling bonds)，以提升半导体元件的电性表现。在一些半导体元件(如，动态随机存取存储器(dynamic random access memory，DRAM))中，电容器的上电极包括硼掺杂硅锗层(B-doped SiGe layer)与钨层，其中钨层亦可在形成接触窗的过程中作为蚀刻终止层。然而，在进行氢烧结处理时，钨层会形成氢穿透进入硅基底的强大屏障，而妨碍氢烧结处理的进行。
目前的解决方案是省略上电极中的钨层，以使得氢烧结处理可以顺利进行。如此一来，由于在形成接触窗的过程中缺少作为蚀刻终止层的钨层，因此必须增加硼掺杂硅锗层的厚度。然而，由于较厚的硼掺杂硅锗层在不同存储器阵列区之间的均匀性较差，因此会降低半导体元件的电性表现。
发明内容
本发明提供一种半导体元件及其制造方法，其可提升半导体元件的电性表现(electrical performance)。
本发明提出一种半导体元件，包括基底、电容器、终止层、第一接触窗与第二接触窗。基底包括存储器阵列区与周边电路区。电容器位于存储器阵列区中。电容器包括第一电极、第二电极与绝缘层。第一电极位于基底上。第二电极位于第一电极上。绝缘层位于第一电极与第二电极之间。终止层位于存储器阵列区中的第二电极上，且延伸至周边电路区中。终止层的材料并非导体材料。第一接触窗位于存储器阵列区中，穿过终止层，且电性连接至第二电极。第二接触窗位于周边电路区中，且穿过终止层。
本发明提出一种半导体元件的制造方法，包括以下步骤。提供基底。基底包括存储器阵列区与周边电路区。在存储器阵列区中的基底上形成电容器。电容器包括第一电极、第二电极与绝缘层。第一电极位于基底上。第二电极位于第一电极上。绝缘层位于第一电极与第二电极之间。同时在存储器阵列区与周边电路区中形成终止层。终止层位于第二电极上。终止层的材料并非导体材料。在存储器阵列区中形成第一接触窗，且在周边电路区中形成第二接触窗。第一接触窗与第二接触窗穿过终止层。第一接触窗电性连接至第二电极。
基于上述，在本发明所提出的半导体元件的制造方法中，由于终止层可在形成第一接触窗与第二接触窗的过程中作为蚀刻终止层，因此无须增加第二电极的厚度，进而使得第二电极在不同存储器阵列区之间具有较佳均匀性，进而可有效地提升半导体元件的电性表现。此外，由于终止层的材料并非导体材料，因此终止层不会妨碍后续氢烧结处理的进行，进而可通过氢烧结处理来提升半导体元件的电性表现。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1K为根据本发明一实施例的半导体元件的制造流程剖面图。
附图标号说明：
10：半导体元件
100：基底
102：电容器
104，106：电极
106a，106b：导体层
108：绝缘层
110：缓冲层
112：终止层
114：平坦材料层
114a：平坦层
116，122：图案化光致抗蚀剂层
118：介电层
120：硬掩模材料层
120a，120b，120c：掩模层
120d：图案化硬掩模层
124：阻障材料层
124a，124b：阻障层
126：接触窗材料层
126a，126b：接触窗
128：氢烧结处理
OP1，OP2：开口
R1：存储器阵列区
R2：周边电路区
具体实施方式
图1A至图1K为根据本发明一实施例的半导体元件的制造流程剖面图。
请参照图1A，提供基底100。基底100可为半导体基底，如硅基底。基底100可包括存储器阵列区R1与周边电路区R2。此外，依据半导体元件的种类，在基底100上可具有相应的元件。在本实施例中，半导体元件是以动态随机存取存储器(DRAM)为例。在此情况下，在存储器阵列区R1中的基底100上可具有相应的晶体管(未示出)，且在周边电路区R2中的基底100上可具有相应的有源器件(active device)(如，读出放大器(sense amplifier))(未示出)。此外，在基底100上还可具有所需的介电层(未示出)与内连线结构(未示出)等，于此省略其说明。
在存储器阵列区R1中的基底100上形成电容器102。电容器102可为柱状电容器(cylinder capacitor)，但本发明并不以此为限。电容器102包括电极104、电极106与绝缘层108。电极104位于基底100上。电极104可电性连接至基底100上相应的晶体管。电极104的材料例如是钛、氮化钛或其组合。电极106位于电极104上。电极106可为单层结构或多层结构。在本实施例中，电极106是以多层为例。举例来说，电极106可包括导体层106a与导体层106b。导体层106a的材料例如是经掺杂的半导体材料，如硼掺杂硅锗层。导体层106b位于导体层106a与绝缘层108之间。导体层106b的材料例如是钛、氮化钛或其组合。绝缘层108位于电极104与电极106之间。绝缘层108的材料可为介电材料，如高介电常数材料(high-kmaterial)。
接着，可在存储器阵列区R1与周边电路区R2中形成缓冲层110。缓冲层110可位于存储器阵列区R1的电极106上与周边电路区R2的基底100上。缓冲层110的材料例如是氧化物。在一些实施例中，缓冲层110的材料例如是氧化硅，如四乙氧基硅烷氧化硅(TEOSoxide)、旋涂玻璃(spin on glass，SOG)或硼磷硅玻璃(BPSG)。缓冲层110的形成方法例如是化学气相沉积法，如等离子体增强化学气相沉积法(plasma-enhanced chemical vapordeposition，PECVD)。
然后，同时在存储器阵列区R1与周边电路区R2中形成终止层112。终止层112位于存储器阵列区R1中的电极106上，且延伸至周边电路区R2中。终止层112可沿着电容器102的侧壁进行延伸。终止层112的材料并非导体材料。在本实施例中，终止层112可位于缓冲层110上。终止层112的材料例如是氮化物，如氮化硅或氮氧化硅(SiON)。终止层112的形成方法例如是化学气相沉积法，如低压化学气相沉积法(low pressure chemical vapordeposition，LPCVD)。
请参照图1B，可在终止层112上形成平坦材料层114。平坦材料层114的材料例如是氧化物。在一些实施例中，平坦材料层114的材料例如是氧化硅，如四乙氧基硅烷氧化硅、旋涂玻璃(SOG)或硼磷硅玻璃(BPSG)。平坦材料层114的形成方法例如是化学气相沉积法，如等离子体增强化学气相沉积法。接着，可在平坦材料层114上形成图案化光致抗蚀剂层116。图案化光致抗蚀剂层116暴露出存储器阵列区R1中的平坦材料层114。图案化光致抗蚀剂层116可通过光刻工艺来形成。
请参照图1C，可移除图案化光致抗蚀剂层116所暴露出的部分平坦材料层114，以降低存储器阵列区R1中的平坦材料层114的高度。部分平坦材料层114的移除方法例如是干式蚀刻法。
请参照图1D，可移除图案化光致抗蚀剂层116。图案化光致抗蚀剂层116的移除方法例如是干式剥离法(dry stripping)。然后，可对平坦材料层114进行化学机械研磨工艺，而在终止层112上形成平坦层114a。在本实施例中，虽然平坦层114a的形成方法是以上述方法为例，但本发明并不以此为限。
请参照图1E，可在平坦层114a上形成介电层118。介电层118的材料例如是氧化物(如，旋涂玻璃(SOG)或硼磷硅玻璃(BPSG)等氧化硅)或氮化物(如，氮化硅或氮氧化硅)。介电层118可用以修补经化学机械研磨工艺后的平坦层114a上的缺陷(如，刮痕)。介电层118的形成方法例如是化学气相沉积法，如等离子体增强化学气相沉积法。接着，可在介电层118上形成硬掩模材料层120。在其他实施例中，若省略介电层118，则可直接在平坦层114a上形成硬掩模材料层120。硬掩模材料层120可为单层结构或多层结构。在本实施例中，硬掩模材料层120是以多层结构为例。硬掩模材料层120的材料例如是多晶硅、碳(如，旋涂碳(spin on carbon，SOC))、氮氧化硅、氧化硅或旋涂抗反射层(spin on silicon anti-reflection coating，SOSA)。举例来说，硬掩模材料层120可包括掩模层120a、掩模层120b与掩模层120a。掩模层120a位于介电层118上。掩模层120a的材料例如是碳。掩模层120b位于掩模层120a上。掩模层120b的材料例如是氮氧化硅(SiON)。掩模层120c位于掩模层120b上。掩模层120c的材料例如是氧化硅。掩模层120a、掩模层120b与掩模层120a的形成方法例如是化学气相沉积法。然后，可在硬掩模材料层120上形成图案化光致抗蚀剂层122。图案化光致抗蚀剂层122可暴露出存储器阵列区R1中与周边电路区R2中的部分硬掩模材料层120。
请参照图1F，可利用图案化光致抗蚀剂层122作为掩模，移除部分硬掩模材料层120，而在介电层118上形成图案化硬掩模层120d。部分硬掩模材料层120的移除方法例如是干式蚀刻法。
请参照图1G，可移除图案化光致抗蚀剂层122。图案化光致抗蚀剂层122的移除方法例如是干式剥离法。然后，可利用图案化硬掩模层120d作为掩模，移除部分介电层118与部分平坦层114a，直到暴露出终止层112。藉此，可在存储器阵列区R1中形成穿过介电层118与平坦层114a的开口OP1，且在周边电路区R2中形成穿过介电层118与平坦层114的开口OP2。此外，在移除部分介电层118与部分平坦层114a的过程中，可能会同时移除掩模层120c。部分介电层118与部分平坦层114a的移除方法例如是干式蚀刻法。在部分平坦层114a的移除工艺中，平坦层114a的移除速率可大于终止层112的移除速率。举例来说，终止层112可在移除部分介电层118与部分平坦层114a的蚀刻工艺中作为蚀刻终止层。在用以移除部分平坦层114a的蚀刻工艺中，由于蚀刻工艺对终止层112的蚀刻速率远小于对平坦层114a的蚀刻速率，因此可通过蚀刻工艺依序形成开口OP1与开口OP2，且蚀刻工艺可顺利地停在开口OP1所暴露出的终止层112上以及开口OP2所暴露出的终止层112上。
请参照图1H，利用图案化硬掩模层120d作为掩模，移除部分终止层112，直到暴露出缓冲层110。藉此，开口OP1还可在存储器阵列区R1中穿过终止层112，且开口OP2还可在周边电路区R2中穿过终止层112。在部分终止层112的移除工艺中，终止层112的移除速率可大于缓冲层110的移除速率。举例来说，在用以移除部分终止层112的蚀刻工艺中，蚀刻工艺对终止层112的蚀刻速率可大于对缓冲层110的蚀刻速率。此外，在移除部分终止层112的过程中，可能会同时移除掩模层120b。部分终止层112的移除方法例如是干式蚀刻法。
请参照图1I，可利用图案化硬掩模层120d作为掩模，移除部分缓冲层110，直到暴露出存储器阵列区R1中的电极106与周边电路区R2中的基底100。部分缓冲层110的移除方法例如是干式蚀刻法。通过上述方法，可在存储器阵列区R1中形成穿过介电层118、平坦层114a、终止层112与缓冲层110的开口OP1，且在周边电路区R2中形成穿过介电层118、平坦层114a、终止层112与缓冲层110的开口OP2，但本发明并不以此为限。
此外，用以形成开口OP1与开口OP2的上述蚀刻工艺可通过更换蚀刻气体的方式连续进行。另外，由于缓冲层110可在移除部分终止层112的蚀刻工艺中作为蚀刻终止层，因此可有效地抑制蚀刻工艺对电极106所造成的损害。
请参照图1J，可移除图案化硬掩模层120d。在掩模层120a的材料为碳的情况下，掩模层120a可通过灰化工艺(ashing process)来移除。接着，在开口OP1的表面上与开口OP2的表面上共形地形成阻障材料层124。阻障材料层124的材料例如是钛、氮化钛或其组合。阻障材料层124的形成方法例如是化学气相沉积法。然后，形成填入开口OP1与开口OP2的接触窗材料层126。接触窗材料层126的材料例如是钨。接触窗材料层126的形成方法例如是化学气相沉积法。
请参照图1K，移除开口OP1外部与开口OP2外部的接触窗材料层126与阻障材料层124，而在开口OP1中形成接触窗126a与阻障层(barrier layer)124a，且在开口OP2中形成接触窗126b与阻障层124b。藉此，可在存储器阵列区R1中形成接触窗126a，且在周边电路区R2中形成接触窗126b，但接触窗126a与接触窗126b的形成方法并不以上述方法为限。接触窗126a与接触窗126b穿过介电层118、平坦层114a、终止层112与缓冲层110。接触窗126a电性连接至电容器102的电极106。此外，接触窗126a可电性连接至基底100上的有源器件(如，读出放大器)。接着，可进行氢烧结处理128，藉此可减少基底100上的悬键，进而可提升半导体元件的电性表现。
以下，通过图1K来说明上述实施例的半导体元件10。此外，虽然半导体元件10的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
请参照图1K，半导体元件10包括基底100、电容器102、终止层112、接触窗126a与接触窗126b。半导体元件10可为动态随机存取存储器。基底100包括存储器阵列区R1与周边电路区R2。电容器102位于存储器阵列区R1中。电容器102包括电极104、电极106与绝缘层108。电极104位于基底100上。电极106位于电极104上。电极106可为单层结构或多层结构。在本实施例中，电极106是以多层为例。举例来说，电极106可包括导体层106a与导体层106b。导体层106b位于导体层106a与绝缘层108之间。绝缘层108位于电极104与电极106之间。终止层112位于存储器阵列区R1中的电极106上，且延伸至周边电路区R2中。终止层112可沿着电容器102的侧壁进行延伸。终止层112的材料并非导体材料。接触窗126a位于存储器阵列区R1中，穿过介电层118、平坦层114a、终止层112与缓冲层110，且电性连接至电极106。接触窗126b位于周边电路区R2中，且穿过介电层118、平坦层114a、终止层112与缓冲层110。
此外，半导体元件10还可包括缓冲层110、平坦层114a、介电层118、阻障层124a与阻障层124b中的至少一者。缓冲层110位于存储器阵列区R1与周边电路区R2中，且位于终止层112与电极106之间。平坦层114a位于终止层112上。介电层118位于平坦层114a上。阻障层124a位于接触窗126a与电极106之间。阻障层124b位于接触窗126b与电极106之间。另外，半导体元件10中的各构件的材料、设置方式、形成方法与功效已于上述实施例进行详尽地说明，于此不再说明。
基于上述实施例可知，在半导体元件10的制造方法中，由于终止层112可在形成接触窗126a与接触窗126b的过程中作为蚀刻终止层，因此无须增加电极106的厚度，进而使得电极106在不同存储器阵列区R1之间具有较佳均匀性，进而可有效地提升半导体元件10的电性表现。此外，由于终止层112的材料并非导体材料，因此终止层112不会妨碍氢烧结处理128的进行，进而可通过氢烧结处理128来提升半导体元件10的电性表现。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (12)
1.一种半导体元件，包括：
基底，包括存储器阵列区与周边电路区；
电容器，位于所述存储器阵列区中，且包括：
第一电极，位于所述基底上；
第二电极，位于所述第一电极上；以及
绝缘层，位于所述第一电极与所述第二电极之间；
终止层，位于所述存储器阵列区中的所述第二电极上，且延伸至所述周边电路区中，其中所述终止层的材料并非导体材料；
第一接触窗，位于所述存储器阵列区中，穿过所述终止层，且电性连接至所述第二电极；以及
第二接触窗，位于所述周边电路区中，且穿过所述终止层，其中
所述第二电极包括：
第一导体层，其中所述第一导体层的材料包括经掺杂的半导体材料；以及
第二导体层，位于所述第一导体层与所述绝缘层之间，其中所述第二导体层的材料包括钛、氮化钛或其组合。
2.根据权利要求1所述的半导体元件，其中所述终止层沿着所述电容器的侧壁进行延伸。
3.根据权利要求1所述的半导体元件，还包括：
缓冲层，位于所述存储器阵列区与所述周边电路区中，且位于所述终止层与所述第二电极之间，其中所述缓冲层的材料包括氧化物，且所述终止层的材料包括氮化物。
4.根据权利要求1所述的半导体元件，还包括：
平坦层，位于所述终止层上，其中所述平坦层的材料包括氧化物，且所述终止层的材料包括氮化物。
5.一种半导体元件的制造方法，包括：
提供基底，其中所述基底包括存储器阵列区与周边电路区；
在所述存储器阵列区中的所述基底上形成电容器，其中所述电容器包括：
第一电极，位于所述基底上；
第二电极，位于所述第一电极上；以及
绝缘层，位于所述第一电极与所述第二电极之间；
同时在所述存储器阵列区与所述周边电路区中形成终止层，其中所述终止层位于所述第二电极上，且所述终止层的材料并非导体材料；以及
在所述存储器阵列区中形成第一接触窗，且在所述周边电路区中形成第二接触窗，其中所述第一接触窗与所述第二接触窗穿过所述终止层，且所述第一接触窗电性连接至所述第二电极，其中
所述第二电极包括：
第一导体层，其中所述第一导体层的材料包括经掺杂的半导体材料；以及
第二导体层，位于所述第一导体层与所述绝缘层之间，其中所述第二导体层的材料包括钛、氮化钛或其组合。
6.根据权利要求5所述的半导体元件的制造方法，还包括：
在形成所述终止层之前，在所述存储器阵列区与所述周边电路区中形成缓冲层；以及
在形成所述终止层之后，在所述终止层上形成平坦层。
7.根据权利要求6所述的半导体元件的制造方法，其中所述平坦层的形成方法包括：
在所述终止层上形成平坦材料层；
降低所述存储器阵列区中的所述平坦材料层的高度；以及
在降低所述存储器阵列区中的所述平坦材料层的高度之后，对所述平坦材料层进行化学机械研磨工艺。
8.根据权利要求7所述的半导体元件的制造方法，其中降低所述存储器阵列区中的所述平坦材料层的高度的方法包括：
在所述平坦材料层上形成图案化光致抗蚀剂层，其中所述图案化光致抗蚀剂层暴露出所述存储器阵列区中的所述平坦材料层；以及
移除所述图案化光致抗蚀剂层所暴露出的部分所述平坦材料层。
9.根据权利要求6所述的半导体元件的制造方法，其中所述第一接触窗与所述第二接触窗的形成方法包括：
在所述平坦层上形成图案化硬掩模层；以及
利用所述图案化硬掩模层作为掩模，移除部分所述平坦层，直到暴露出所述终止层，其中在部分所述平坦层的移除工艺中，所述平坦层的移除速率大于所述终止层的移除速率。
10.根据权利要求9所述的半导体元件的制造方法，其中所述第一接触窗与所述第二接触窗的形成方法还包括：
利用所述图案化硬掩模层作为掩模，移除部分所述终止层，直到暴露出所述缓冲层，其中在部分所述终止层的移除工艺中，所述终止层的移除速率大于所述缓冲层的移除速率；
利用所述图案化硬掩模层作为掩模，移除部分所述缓冲层，直到暴露出所述存储器阵列区中的所述第二电极与所述周边电路区的基板，以在所述存储器阵列区中形成穿过所述平坦层、所述终止层与所述缓冲层的第一开口，且在所述周边电路区中形成穿过所述平坦层、所述终止层与所述缓冲层的第二开口；
形成填入所述第一开口与所述第二开口的接触窗材料层；以及
移除所述第一开口外部与所述第二开口外部的所述接触窗材料层。
11.根据权利要求10所述的半导体元件的制造方法，还包括：
在形成所述接触窗材料层之前，在所述第一开口的表面上与所述第二开口的表面上共形地形成阻障材料层；以及
移除所述第一开口外部与所述第二开口外部的所述阻障材料层，而在所述第一开口中形成第一阻障层，且在所述第二开口中形成第二阻障层。
12.根据权利要求5所述的半导体元件的制造方法，还包括：
在形成所述第一接触窗与所述第二接触窗之后，进行氢烧结处理。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202010916999.XA CN114141770B (zh) | 2020-09-03 | 2020-09-03 | 半导体元件及其制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202010916999.XA CN114141770B (zh) | 2020-09-03 | 2020-09-03 | 半导体元件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
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| CN114141770A CN114141770A (zh) | 2022-03-04 |
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Family
ID=80438274
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010916999.XA Active CN114141770B (zh) | 2020-09-03 | 2020-09-03 | 半导体元件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114141770B (zh) |
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- 2020-09-03 CN CN202010916999.XA patent/CN114141770B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN114141770A (zh) | 2022-03-04 |
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