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JP2002231656A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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Publication number
JP2002231656A
JP2002231656A JP2001024389A JP2001024389A JP2002231656A JP 2002231656 A JP2002231656 A JP 2002231656A JP 2001024389 A JP2001024389 A JP 2001024389A JP 2001024389 A JP2001024389 A JP 2001024389A JP 2002231656 A JP2002231656 A JP 2002231656A
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JP
Japan
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film
raw material
semiconductor substrate
gas
temperature
Prior art date
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Withdrawn
Application number
JP2001024389A
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English (en)
Inventor
Yasuhiro Shimamoto
泰洋 嶋本
Masahiko Hiratani
正彦 平谷
Yuichi Matsui
裕一 松井
Tomoshi Yamamoto
智志 山本
Toshihide Namatame
俊秀 生田目
Toshio Ando
敏夫 安藤
Hiroshi Sakuma
浩 佐久間
Shinpei Iijima
晋平 飯島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Priority to US10/020,314 priority patent/US7259058B2/en
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Abstract

(57)【要約】 【課題】 酸素含有量が低く、熱安定性の高いＲｕ電極
をＣＶＤ法によって形成する。 【解決手段】 有機ルテニウム化合物を原料にした化学
的気相成長法において、酸化性ガスの導入を原料導入時
に限り、また低酸素分圧条件で反応させることで、酸素
含有量の少ないルテニウム膜を形成できる。またルテニ
ウム膜形成後に、形成温度以上の熱処理を行うことで熱
安定性の高いルテニウム膜を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、有機ルテニウム（Ｒｕ）化
合物を原料とする化学的気相成長（Chemical Vapor Dep
osition;ＣＶＤ）法によって、高誘電体キャパシタのル
テニウム電極を形成する工程を有する半導体集積回路装
置の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭ(Dynamic Random Access Memor
y)は、選択トランジスタとこれに接続された情報蓄積容
量（以下、キャパシタという）とからなるメモリセル
を、半導体基板上にマトリクス状に配置して構成する。
大容量のＤＲＡＭを構成するためには、このメモリセル
キャパシタの静電容量の高密度化が必要である。そのた
めの技術として、例えば、特開平６−２４４３６４号公
報によれば、キャパシタの誘電体膜に高誘電率をもつ五
酸化タンタル（Ｔａ2Ｏ5）を用いる方法が開示されてい
る。
【０００３】上記公報では、下部電極に多結晶シリコン
を適用し、電極酸化の防止のために、アンモニアを用い
た熱窒化法により表面にシリコン窒化膜を形成するプロ
セスが用いられている。しかし、このシリコン窒化膜は
Ｔａ2Ｏ5に比べて低誘電率であるため、全体のキャパシ
タ静電容量は低下してしまう。また、Ｔａ2Ｏ5などの酸
化物誘電体は、その電気的特性向上のために、少なくと
も３００℃から７００℃の高温かつ酸化性雰囲気の膜形
成や後熱処理が必要である。その際、シリコン窒化膜は
酸化され、比誘電率がより低いシリコン酸窒化膜（Ｓｉ
ＯＮ）になるために、キャパシタ静電容量がさらに減少
することは避けられない。
【０００４】そこで、下部電極材料として、高温かつ酸
化性の雰囲気に対して比較的安定な白金（Ｐｔ）や、酸
化物が形成されても導電性を保つルテニウム（Ｒｕ）や
イリジウム（Ｉｒ）を用いるＭＩＭ(Metal Insulator M
etal)構造が検討されている。このＭＩＭ構造は、電極
と誘電体膜との界面に低誘電率層が形成されないため、
キャパシタ静電容量の高密度化が可能である。また、こ
れらの金属の中でも、微細加工性に優れるＲｕは、酸化
物誘電体の下部電極として最も好ましい材料である。
【０００５】
【発明が解決しようとする課題】２５６ＭビットＤＲＡ
Ｍや１ＧビットＤＲＡＭのような大容量半導体集積回路
装置に対して、本発明者らは前述したＲｕ電極と高誘電
体で構成されるキャパシタの適用を検討している。この
ような大容量ＤＲＡＭの場合は、キャパシタ静電容量を
確保するために電極を立体化する必要がある。本発明者
らは化学的気相成長（Chemical Vapor Deposition;ＣＶ
Ｄ）法によるＲｕ電極の形成技術を検討した。以下で
は、本発明者らが検討したキャパシタの形成技術を説明
し、さらにその問題点や課題を指摘する。
【０００６】微細加工が容易なシリコン酸化膜中にその
表面から深孔を加工し、その後、下部ルテニウム電極を
堆積して立体構造を形成する方法について、図１６
（ａ）〜（ｅ）を用いて説明する。図は、全て断面を表
す。また、キャパシタ形成領域のみを示し、他の領域の
図示は省略する。
【０００７】まず、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）
からなるプラグ１と、例えば窒化チタン（ＴｉＮ）から
なるバリア層１９とが埋め込まれたスルーホール７を有
するシリコン酸化膜からなるプラグ部層間絶縁膜２上
に、例えばシリコン酸化膜からなる膜厚１０００ｎｍの
キャパシタ部層間絶縁膜３を堆積する（図１６
（ａ））。
【０００８】上記積層プラグ（プラグ１およびバリア層
１９）は、図示しない選択トランジスタの拡散層とキャ
パシタの下部電極とを電気的に接続するために形成され
る。プラグ１の上部のバリア層１９は、下部Ｒｕ電極と
Ｐｏｌｙ−Ｓｉプラグ１とのシリサイド化反応防止のた
めに必要である。
【０００９】次に、周知のフォトリソグラフィ法とドラ
イエッチング法とを用いて、キャパシタ部層間絶縁膜３
を開口部が円筒形、楕円筒形あるいは矩形となるように
プラグ部層間絶縁膜２の表面まで加工し、深孔８を形成
する（図１６（ｂ））。
【００１０】次に、上記深孔８内に膜厚が３０ｎｍのＲ
ｕ膜４ａを堆積する。このＲｕ膜４ａは、例えばＲｕ
（Ｃ5Ｈ4Ｃ2Ｈ5）2を原料とするＣＶＤ法によって堆積
する（図１６（ｃ））。
【００１１】次に、隣り合うキャパシタ間を電気的に分
離するために、キャパシタ部層間絶縁膜３の上面に堆積
したＲｕ膜４ａをスパッタエッチングによって除去する
ことにより、深孔８内に立体構造を持つ下部Ｒｕ電極４
が形成される（図１６（ｄ））。
【００１２】次に、例えば酸化タンタル（Ｔａ2Ｏ5）か
らなる膜厚１０ｎｍの高誘電体膜５をＣＶＤ法によって
堆積する。続いて、４００℃〜７００℃の結晶化熱処理
を行った後、例えばＲｕからなる上部電極６をＣＶＤ法
により堆積することにより、キャパシタが完成する（図
１６（ｅ））。
【００１３】以上の方法で形成されたキャパシタについ
て、下部Ｒｕ電極４と選択トランジスタとを接続する積
層プラグの抵抗を測定した結果、導通不良が見つかっ
た。また、キャパシタの上部電極６に＋１Ｖの電圧を印
加してキャパシタのリーク電流を測定した結果、３×１
０-3Ａ／cm2の電流が流れ、耐圧不良が起きていること
がわかった。透過型電子顕微鏡（ＴＥＭ）を用いて、キ
ャパシタの断面を詳細に調べた結果、下部Ｒｕ電極４と
バリア層１９との界面に酸化チタン（ＴｉＯ2）と思わ
れるＴｉＮの酸化層が形成され、一部で剥離も生じてい
ることが判った。比較のため、下部Ｒｕ電極４を形成し
た後（図１６（ｄ）後）、高誘電体膜（Ｔａ2Ｏ5膜）５
を形成することなく不活性ガス雰囲気中で５００℃、１
分間の熱処理を施したが、この場合でも同様の導通不良
が生じた。また、ＴＥＭ分析の結果、Ｒｕ膜自体が収縮
することによる剥離も見つかった。Ｘ線回折法で調べた
結果、Ｒｕ結晶に相当するピーク以外に、ＴｉＯ2に相
当するピークとＲｕＯ2に相当する僅かなピークとが認
められた。このことから、ＣＶＤ法で形成された下部Ｒ
ｕ電極４中にわずかに含有する酸素がバリア層９を酸化
した原因であると考えられる。また、Ｒｕ膜の熱収縮
は、酸素がバリア層９に拡散したことが原因であると考
えられる。
【００１４】一方、同じくＴＥＭ観察結果から、高誘電
体膜（Ｔａ2Ｏ5膜）５の結晶化熱処理後に下部Ｒｕ電極
４の結晶粒の大きさと表面モフォロジーが大きく変化す
ることがわかった。下部Ｒｕ電極４の形成直後は、約１
０ｎｍの大きさの結晶粒で凹凸の大きい表面状態であっ
たが、Ｔａ2Ｏ5膜をＣＶＤ法によって形成し、６５０℃
の温度で結晶化熱処理を施した後に観察すると、結晶粒
の大きさが変化していることが判った。このことから、
キャパシタの耐圧不良の原因は、結晶化熱処理時に下部
Ｒｕ電極４が変形するためと予想できる。
【００１５】本発明の目的は、酸素含有量が低く、熱安
定性の高いＲｕ電極をＣＶＤ法によって形成する技術を
提供することにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１８】本発明者らは、まず、Ｒｕ膜中の酸素含有
量を減らすＣＶＤ法の検討を行った。ＣＶＤ原料である
有機ルテニウム化合物として、室温で液体のビス（エチ
ルシクロペンタジエニル）ルテニウム［Ｒｕ（Ｃ5Ｈ4Ｃ
2Ｈ5）2］、Ｒｕ（ＯＤ）3と室温で固体のビス（シクロ
ペンタジエニル）ルテニウム［Ｒｕ（Ｃ5Ｈ5）2］、ビ
ス（メチルシクロペンタジエニル）ルテニウム［Ｒｕ
（ＣＨ3Ｃ5Ｈ4）2］、トリ（ジピバロイルメタナト）ル
テニウム［Ｒｕ（Ｃ11Ｈ19Ｏ2）3］について検討した。
これらの原料は、その分解と成膜に酸化性（Ｏ2）ガス
を必要とする特徴があるため、少なくとも２００℃以上
の酸素雰囲気に曝される。
【００１９】また、本発明者らは、ＣＶＤ成膜装置にお
いて、有機ルテニウム原料ガス、酸化性ガス、不活性ガ
スの導入シーケンスについて詳細に検討した。ＣＶＤ装
置の構成を図７に示す。気化した有機ルテニウム化合物
をＮ2キャリアガスで搬送し、混合器においてＯ2ガスと
混合し、ディストリビューター（シャワーヘッド）を通
じてウエハ上に導入した。また、Ｎ2バランスガスをウ
エハの下部から導入し、チャンバ内の圧力分布に偏りが
ないように調整した。固体原料の場合、５０℃〜１００
℃の恒温室に保持し、Ｎ2ガスをキャリアガスとして導
入することによって、気化した有機ルテニウム化合物を
成膜室に搬送した。恒温室の温度とキャリアガス量とに
よって、有機ルテニウム化合物の供給量を成膜に必要な
１×１０-5mol/min以上に制御できる。液体原料につい
ては、１５０℃程度に制御した気化器で気化し、Ｎ2キ
ャリアガスによって必要量を供給した。基板の温度を下
部ヒータによって制御した。なお、ガス導入管、成膜室
は、原料の凝結を防ぐために、１５０℃以上かつ原料の
分解温度以下に保持している。
【００２０】本発明者らは、基板を成膜室内に搬送後に
成膜温度に上昇するまでのガス導入法、原料供給を開始
してＲｕ膜を成膜する時のガス導入法、原料の供給を停
止して基板温度を下げ、チャンバ外に搬出するまでのガ
ス導入法のそれぞれの組み合わせと、形成されたＲｕ膜
中の酸素含有量との関係を調べた。酸素含有量は、Ｒｕ
膜の昇温脱ガス分析（ＴＤＳ）によって、一酸化炭素
（ＣＯ）、酸素（Ｏ2）、水（Ｈ2Ｏ）の検出量から評価
した。ＣＶＤ原料としてＲｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2を用い
て検討したレシピとＲｕ膜中の含有酸素量との関係を図
５のレシピ１からレシピ８にまとめた。成膜温度は２５
０℃である。ここで、ウエハ温度の昇温時間は４分、降
温時間は２分とした。また、原料供給時間は、Ｒｕ膜厚
が３０ｎｍになるように調整した。また、成膜室（チャ
ンバ）内の圧力分布に偏りが生じないよう、原料を供給
しないときにもディストリビューター（シャワーヘッ
ド）からＮ2キャリアガスを導入した。また、排気量調
整バルブによってチャンバ内の圧力を５Ｔｏｒｒに制御
した。なお、気化原料ガスの供給量は、全供給気体に比
べて無視できる量である。
【００２１】検討の結果、Ｏ2ガスの導入を原料導入時
に限った場合（レシピ４）において、Ｒｕ膜中の酸素量
を検出限界（１０14atom/cm2）以下に減少できることを
見出した（図５）。原料供給前に酸化性ガスを導入した
場合（レシピ２）に酸素含有量が増大する原因は、成膜
初期表面の酸素吸着量が多すぎるため、Ｒｕ膜中に酸素
が混入するためと考えられる。原料供給停止後の酸化性
ガス導入（レシピ３）は、Ｒｕ膜を２５０℃で酸素雰囲
気に曝すことになるため、Ｒｕ膜表面を酸化すると考え
られる。
【００２２】一方、成膜時の酸素供給量を変化させたレ
シピ４、５を比較すると、酸素供給量が少ない成膜条件
ほどＲｕ膜中の含有酸素量も減少することが判った。図
６に成膜速度と成膜温度の逆数の関係（アレニウスプロ
ット）を示した。酸素供給量が５００ｓｃｃｍ（レシピ
５）の場合、３００℃以下で０．４ｅＶの活性化エネル
ギーをもつ表面反応過程が進行する。一方、酸素供給量
を２０ｓｃｃｍに減じた場合（レシピ４）、１．４ｅＶ
の活性化エネルギーをもつ反応過程に変化する。「M.Hi
ratani et.al.、Proceeding in VLSI Tech.2000 p102」
で報告されている通り、Ｒｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2などの
有機ルテニウム化合物の分解反応過程は、表面吸着酸素
量に律速されている。酸素供給量が多い（５００ｓｃｃ
ｍ）場合には、成長表面に酸素が飽和吸着し、酸化性の
分解が支配的である。この場合、分解に使われない酸素
がＲｕ膜中に残存し、また、成長中にＲｕ膜を酸化する
と考えられる。一方、酸素供給量が２０ｓｃｃｍの場
合、成長表面への酸素吸着量は原料分解に必要な量にと
どまるため、Ｒｕ膜中への混入が少ないと考えられる。
成膜室内の酸素分圧が小さいほど、Ｒｕ膜の被覆率が増
大するため、深孔内へのＲｕ形成にとって有利である。
詳細な検討の結果、成膜室内の酸素分圧が０．１Ｔｏｒ
ｒ以下になるように酸素供給量とＮ2供給量を調整する
ことで所望のＲｕ膜を形成できた。
【００２３】上記の検討結果は、ＣＶＤ法によってＲｕ
膜を形成する前に、予め、スパッタリング法などでシー
ド層を形成しても同じである。例えばスパッタリング法
によって図１３（ｂ）の構造上に２０ｎｍの膜厚のＲｕ
膜を形成すると、深孔内表面に１ｎｍ〜２ｎｍのＲｕシ
ード層を形成できる。Ｒｕシード層の形成は、その後の
ＣＶＤ成膜における成長核を予め形成できるため、イン
キュベーション時間を減少させることができる。Ｒｕシ
ード層を形成した場合について、酸素導入法と酸素含有
量との関係を調べた結果を図５のレシピ６、７、８に示
した。原料供給前にＯ2ガスを導入した場合（レシピ
６）、Ｒｕシード層がない場合（レシピ２）と比較して
もＲｕ膜中の酸素含有量が増大した。これは、Ｒｕシー
ド層が酸素雰囲気で酸化されるためと考えられる。酸化
性ガスの導入を原料導入時に限った場合（レシピ８）に
おいて、Ｒｕ膜中の酸素量を検出限界（１０14atom/c
m2）以下に減少できることを見出した。
【００２４】本発明者らはさらに、有機ルテニウム化合
物を溶媒に溶解した希釈原料を用いたＣＶＤ成膜法を検
討した。テトラヒドロフラン（ＴＨＦ）溶媒に０．１mo
l/lの濃度でＲｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2を溶解させた希釈原
料を用いた場合を例に挙げて以下述べる。図７に示すＣ
ＶＤ装置を用いて、希釈原料を５ｓｃｃｍのレートで供
給した。供給量は液体マスフローメータによって制御し
た。１５０℃に保持した気化器で気化した後に、Ｎ2キ
ャリアガスと共に、混合器においてＯ2ガスと混合し
て、ディストリビューター（シャワーヘッド）を通じて
チャンバ内に供給した。溶媒を用いない場合と異なり、
原料供給開始と同時に大量の溶媒分子の供給が開始され
る。この場合、ＴＨＦガス（６×１０-2mol/min）の供
給量は１３００ｓｃｃｍに相当する。従って、成膜室内
の各供給ガスの分圧を速やかに一定に調整する必要があ
る。成膜室の体積や、真空ポンプの排気量に依存する
が、成膜開始前の総供給気体分子数に比べて成膜開始後
の総供給気体分子数を同程度もしくはそれ以上に増大さ
せることが望ましい。圧力を一定に維持するため、排気
量が一定量以上に増大し、各供給ガスの分圧を速やかに
一定にすることができる。ガス導入方法は、図５のレシ
ピ９に示した通りである。溶媒ガスも成長表面に吸着し
やすい性質をもつため、溶媒なしの場合に比べて酸素供
給量が多くても、表面吸着酸素密度が低く、Ｒｕ膜中の
酸素含有量も少ない結果が得られた。この場合の成膜温
度は２９０℃である。
【００２５】詳細な検討の結果、成膜室内の酸素分圧が
０．５Ｔｏｒｒ以下になるように酸素供給量とＮ2ガス
供給量とＴＨＦガス供給量とを調整すればよいことが判
った。溶媒ガスを導入することで酸素の基板表面吸着密
度を低く抑えることができるので、被覆性の点でも有利
である。以上の場合についても、Ｏ2ガスの導入を原料
導入時に限った場合（レシピ９）において、Ｒｕ膜中の
酸素量を検出限界（１０14atom/cm2）以下に減少できる
ことを見出した。予めＲｕシード層を形成した場合（レ
シピ１０）についても同様の効果を確認している。
【００２６】以上では、ＣＶＤ原料としてＲｕ（Ｃ5Ｈ4
Ｃ2Ｈ5）2を代表させて説明したが、Ｒｕ（Ｃ5Ｈ4Ｃ2Ｈ
5）2以外にもＲｕ（ＯＤ）3や室温で固体のＲｕ（ＣＨ3
Ｃ5Ｈ4）2、Ｒｕ（Ｃ5Ｈ5）2、Ｒｕ（Ｃ11Ｈ19Ｏ2）3に
ついて同様の効果を確認している。また、上記有機ルテ
ニウム化合物と溶媒の組み合わせについては、溶媒がＴ
ＨＦに限らず、メタノール、エタノール、プロパノー
ル、ブタノール、トルエン、アセトン、オクタン、ジエ
チルエーテル、ジメチルエーテルなどでも同様の効果を
確認した。図８にこれらの原料に関する最適シーケンス
をまとめた。ここで、Ｒｕ（ＯＤ）3やＲｕ（Ｃ11Ｈ19
Ｏ2）3などの有機分子中に酸素を含む化合物について
は、膜中にわずかに酸素が残される結果であった。しか
し、後述する下部Ｒｕ電極の熱処理によってわずかに含
まれる酸素を除去することが可能である。
【００２７】以上では、ＣＶＤ原料の分解に酸素
（Ｏ2）を用いたが、Ｎ2Ｏ、Ｈ2Ｏ、ＮＯ2、Ｏ3などの
酸化性ガスでも同様の効果を確認した。ただし、Ｈ
2Ｏ、ＮＯ2、Ｏ3などは、バリア層の酸化を抑制するた
めに酸素に比べてその供給量を抑える必要があった。Ｎ
2Ｏの場合は、酸素に比べて供給量が多くてもバリア層
の酸化を抑制することができた。これは、各酸化性ガス
の酸化力の違いや、酸化性ガスが吸着されたＲｕ表面の
酸化性ガスに対する拡散バリア性の違いによると考えら
れる。また、上記の例では、不活性ガスとして窒素（Ｎ
2）を用いたが、希ガスであるＨｅ、Ａｒ、Ｎｅ、Ｘｅ
を用いても構わない。
【００２８】以上で示したＲｕ膜中に酸素を混入させな
い方法は、特にバリア層上に下部Ｒｕ電極を形成する場
合に有効な方法である。高誘電体膜上に形成する上部電
極は、高誘電体膜の還元を避けるために、昇温時、降温
時ともに酸素を導入したほうがよい。
【００２９】次に、本発明者らは、Ｒｕ膜の熱処理依存
性を調べた。形成された直後の下部Ｒｕ電極は、直径約
１０ｎｍで膜厚方向に約３０ｎｍの高さを持つ円柱状の
結晶粒で構成される。各結晶粒の高さが異なるために、
表面状態は粗いが、Ｔａ2Ｏ5膜をＣＶＤ法によって形成
し、６５０℃の温度で結晶化熱処理を施すと、Ｒｕ膜の
結晶粒の大きさは３０ｎｍ以上に変化する。そこで、Ｔ
ａ2Ｏ5膜を形成する前に下部Ｒｕ電極を熱処理して、結
晶変形のない熱安定性の高い膜を形成する方法を検討し
た。
【００３０】図９に、不活性雰囲気中の熱処理温度とＲ
ｕ膜の密度との関係を示す。Ｒｕ膜は、ＴＨＦ溶媒にＲ
ｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2を溶解した希釈原料を用い、図５
のレシピ１０によって形成した。また、Ｒｕ膜の密度
は、Ｘ線全反射法によって測定した。図９には、バリア
膜としてＴａＮ膜を用いた場合と、シリコン酸化膜上に
形成した場合の密度変化がそれぞれ示されている。Ｒｕ
膜の形成直後（形成温度２９０℃）の密度は、９．７ｇ
/ｃｍ2（ＴａＮ膜上）と８．８ｇ/ｃｍ2（シリコン酸化
膜上）であるが、形成温度以上の熱処理温度で密度が増
大し、４００℃以上で一定値１０．５ｇ/ｃｍ2となるこ
とを見出した。
【００３１】図１０は、不活性雰囲気中の熱処理温度と
結晶粒の大きさとの関係である。図５のレシピ１０によ
ってＲｕ膜を形成し、Ｒｕ膜の断面ＴＥＭ観察結果から
Ｒｕ膜の結晶粒の大きさを測定した。形成直後の結晶粒
の大きさは１０ｎｍ程度で、表面も粗い。しかし、形成
温度以上の熱処理を行うことによって結晶粒の大きさが
増大し、４００℃で３０ｎｍ以上、６０ｎｍ以下の平均
粒径を持つ結晶粒に揃うことが判った。また、それ以上
の温度（４００℃〜８００℃）で変化が見られないこと
も判った。
【００３２】図１１は、高誘電体膜にＴａ2Ｏ5膜を、上
部電極にＲｕ膜を用いたキャパシタのリーク電流（上部
電極側に＋１Ｖ印加）と、下部Ｒｕ電極形成後の熱処理
温度との関係を示したものである。Ｔａ2Ｏ5膜は、Ｔａ
（ＯＣ2Ｈ5）5とＯ2とを原料ガスとして４００℃〜４５
０℃の温度で形成した。膜厚は１０ｎｍである。Ｔａ 2
Ｏ5膜を形成した後、窒素中で６５０℃の結晶化熱処理
を施し、さらに６００℃の酸化熱処理を行った。図１１
から、Ｒｕ膜の形成温度以上の熱処理を行うことによっ
て、リーク電流が減少することが判る。そして、４００
℃以上、８００℃以下の熱処理温度範囲でリーク電流の
大きさを１０-7Ａ/ｃｍ2以下に抑制できることを見出し
た。この結果は、図９および図１０に示すように、Ｒｕ
膜の密度と結晶粒の大きさが一定になる条件と正確に一
致する。
【００３３】以上の結果は、下地膜がバリア膜かシリコ
ン酸化膜であるかによらない。また、Ｒｕ（Ｃ5Ｈ4Ｃ2
Ｈ5）2以外にもＲｕ（ＯＤ）3や室温で固体のＲｕ（Ｃ
Ｈ3Ｃ5Ｈ4）2、Ｒｕ（Ｃ5Ｈ5）2、Ｒｕ（Ｃ11Ｈ19Ｏ2）
3について同様の効果を確認しており、ＣＶＤ原料によ
らない。さらに、上記有機ルテニウム化合物と溶媒との
組み合わせについては、溶媒がＴＨＦに限らず、メタノ
ール、エタノール、１−プロパノール、２−プロパノー
ル、イソブチルアルコール、１−ブタノール、２−ブタ
ノール、ジエチルエーテル、ジイソプロプルエーテル、
オクタン、テトラヒドロピラン、１，４−ジオキサン、
アセトン、メチルエチルケトンおよびトルエンなどの場
合でも同様の効果を確認した。
【００３４】以上まとめると、ＣＶＤ法でＲｕ膜形成後
に不活性雰囲気中で形成温度以上の熱処理を施すことに
よって、その後の高誘電体膜の形成時や形成後の結晶化
熱処理に対して熱安定性の高いＲｕ膜を形成できること
を見出した。以上は、ＣＶＤ原料や下地膜によらない。
Ｒｕ膜形成直後の熱処理温度を、高誘電体膜形成後の結
晶化熱処理温度以下にすれば、熱負荷を低減できるた
め、Ｒｕ膜中の含有酸素によるバリア膜の酸化を抑制す
る効果も併せ持っている。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００３６】（実施の形態１）本実施の形態では、希釈
原料を用いたＣＶＤ法について、下部Ｒｕ電極形成時の
原料ガスと酸化性ガスと不活性ガスの導入シーケンスを
開示する。図７に装置構成を示した。原料としてＲｕ
（Ｃ5Ｈ4Ｃ2Ｈ5）2をＴＨＦ溶媒に０．１ｍｏｌ/ｌの濃
度で溶解した希釈原料を用いた。各ガスの供給方法は次
の通りである。液体マスフローコントローラ（ＭＦＣ）
によって流量を調整した希釈原料を、気化器によって加
熱、気化する。そして、気化したＲｕ（Ｃ5Ｈ4Ｃ2Ｈ5）
2原料とＴＨＦガスとを、Ｎ2キャリアガスを用いて搬送
し、成膜室（チャンバ）の前で酸化性ガスである酸素
（Ｏ2）ガスと混合する。さらに、混合ガスは、ディス
トリビューター（シャワーヘッド）を介して、ヒーター
で加熱されたウエハ上に供給される。成膜室内の各ガス
の分圧調整と成膜室内の圧力分布を一定にするために、
窒素バランスガスを別系統で供給した。各ガスの供給量
は、全てＭＦＣによって制御した。酸素混入のないＲｕ
膜を形成するためのガス導入シーケンスは、図１に示す
通りである。
【００３７】ウエハ（基板）を真空中で成膜室に搬送
後、ヒータによって４分間かけてウエハ温度を２９０℃
まで昇温する。このとき、Ｎ2キャリアガス流量を１１
５０ｓｃｃｍ、Ｎ2バランスガス流量を２５０ｓｃｃｍ
のレートで供給し、酸素と希釈原料は供給しない。排気
量調整バルブによって排気量を調整し、成膜室内の圧力
を５Ｔｏｒｒに制御した。昇温後、５ｓｃｃｍのレート
で希釈原料の供給を開始し、同時に酸素を５０ｓｃｃｍ
のレートで供給した。このとき、１３００ｓｃｃｍに相
当するＴＨＦガスの供給（６×１０-2ｍｏｌ/ｍｉｎ）
が開始されるため、成膜室内の各供給ガス分圧を速やか
に一定にする必要がある。最適化の結果、Ｎ2バランス
ガス流量は２５０ｓｃｃｍのままで、Ｎ2キャリアガス
のレートを６５０ｓｃｃｍに減少させることにより、圧
力の大きな変化を抑制すると同時に、各供給ガス分圧を
速やかに一定にすることができた。成膜時の圧力は５Ｔ
ｏｒｒのまま一定である。３０ｎｍのＲｕ膜を成膜後、
希釈原料と酸素ガスの供給を停止し、Ｎ2キャリアガス
流量を１１５０ｓｃｃｍに戻した。Ｎ2バランスガス流
量は２５０ｓｃｃｍのまま一定である。この状態で２分
間降温した後に、ウエハを搬出した。予め、ウエハ上に
Ｒｕシード層を形成した場合、原料供給開始から停止ま
での時間は１１分間であった。
【００３８】上記シーケンスは、下部Ｒｕ電極の形成時
に、酸素ガスの供給を原料供給時に限定する点と、各供
給ガス分圧を一定に制御する点とを特徴としている。ま
た、成膜時の酸素分圧を低くする点も重要である。Ｒｕ
膜の特性は、酸素ガス供給量とＴＨＦ供給量とＮ2供給
量とによって決定される表面酸素吸着量に依存する。特
に、被覆率は、低酸素分圧条件であるほどよくなるた
め、立体下部電極のアスペクト比によって各ガス供給量
の最適条件が異なる。例えば、被覆率を増大させるため
には、上記した酸素供給量を減少させる、もしくはＴＨ
Ｆ供給量（原料供給量）を増大させればよい。このと
き、成膜室内圧力と各供給ガス分圧とを一定に制御する
ためには、成膜開始前のＮ2ガス供給量を、成膜開始後
の総気体供給量と同程度もしくはそれ以下に調整するこ
とが望ましい。
【００３９】以上のシーケンスにより、酸素含有量がＴ
ＤＳ法で検出限界以下であり、バリア膜を酸化すること
のない下部Ｒｕ電極を形成できる。また、以上のシーケ
ンスは、Ｒｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2に限ったものでなく、
Ｒｕ（ＯＤ）3や室温で固体のＲｕ（ＣＨ3Ｃ5Ｈ4）2、
Ｒｕ（Ｃ5Ｈ5）2、Ｒｕ（Ｃ11Ｈ19Ｏ2）3を用いる場合
や、ＴＨＦ以外に、メタノール、エタノール、１−プロ
パノール、２−プロパノール、イソブチルアルコール、
１−ブタノール、２−ブタノール、ジエチルエーテル、
ジイソプロプルエーテル、オクタン、テトラヒドロピラ
ン、１，４−ジオキサン、アセトン、メチルエチルケト
ンおよびトルエンなどの溶媒を用いる場合についても同
様に適用可能である。ただし、成膜時のガス供給量と成
膜温度に関しては、原料に依存するので、低酸素分圧で
酸素供給律速反応を実現できる条件に調整することが必
要である。
【００４０】（実施の形態２）本実施の形態では、希釈
溶媒を用いないＣＶＤ法について、下部Ｒｕ電極形成時
の原料ガスと酸化性ガスと不活性ガスの導入シーケンス
を開示する。図７に装置構成を示す。原料容器内に、液
体原料Ｒｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2が充填されている場合を
例に挙げる。Ｒｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2を１５０℃に保持
した気化器によって加熱、気化し、Ｎ2ガスをキャリア
ガスにして混合器に搬送する。流量はマスフローコント
ローラ（ＭＦＣ）によって調整した。そして、成膜室の
前で反応ガスである酸素（Ｏ2）ガスと混合し、原料と
酸素とＮ2キャリアガスは、ディストリビューター（シ
ャワーヘッド）を介して、ヒーターで加熱されたウエハ
上に供給される。成膜室内の各ガスの分圧は、別系統で
供給されるＮ2バランスガスの流量と成膜室内の全圧力
を一定にすることによって調整した。各ガスの供給量は
全てＭＦＣによって制御している。酸素混入のないＲｕ
膜を形成するためのガス導入シーケンスは図２に示す通
りである。
【００４１】ウエハを真空中で成膜室に搬送後、Ｎ2キ
ャリアガス流量を６５０ｓｃｃｍ、Ｎ2バランスガス流
量を２５０ｓｃｃｍのレートで供給し、酸素と原料との
供給がない状態でヒータによって４分間かけてウエハ温
度を２５０℃まで昇温した。排気量調整バルブによって
排気量を調整し、成膜室内の圧力を５Ｔｏｒｒに制御し
た。昇温後、原料供給を開始し、同時に２０ｓｃｃｍの
レートで酸素の供給を開始した。原料供給量は成膜に必
要な量に制限するため、他の供給気体分子数に比べてわ
ずかである。従って、原料供給開始前後において、供給
気体分子数に大きな変化はなく、圧力の大きな変動はな
い。３０ｎｍのＲｕ膜を成膜後、希釈原料と酸素ガスと
の供給を停止した。Ｎ2キャリアガス流量は、６５０ｓ
ｃｃｍ、Ｎ2バランスガス流量は、２５０ｓｃｃｍのま
ま一定である。この状態で２分間降温した後にウエハを
搬出した。予め、ウエハ上にＲｕシード層を形成した場
合、原料供給開始から停止までの時間は１１分間であっ
た。
【００４２】上記シーケンスは、下部Ｒｕ電極の形成時
に、酸素ガスの供給を原料供給時に限定する点を特徴と
している。また、成膜時の酸素分圧を低くする点も重要
である。Ｒｕ膜の特性は、酸素ガス供給量とＮ2供給量
とによって決定される表面酸素吸着量に依存する。特
に、被覆率は、低酸素分圧条件であるほどよくなるた
め、立体下部電極のアスペクト比によって各ガス供給量
の最適条件が異なる。例えば、被覆率を増大させるため
には、上記した酸素供給量を減少させればよい。
【００４３】以上のシーケンスにより、酸素含有量がＴ
ＤＳ法で検出限界以下で、バリア膜を酸化することのな
い下部Ｒｕ電極を形成できる。また、以上のシーケンス
は、Ｒｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2に限ったものでなく、Ｒｕ
（ＯＤ）3や室温で固体のＲｕ（ＣＨ3Ｃ5Ｈ4）2、Ｒｕ
（Ｃ5Ｈ5）2、Ｒｕ（Ｃ11Ｈ19Ｏ2）3を用いた場合につ
いても同様に適用可能である。ただし、成膜時のガス供
給量と成膜温度に関しては、原料に依存するため、低酸
素分圧で酸素供給律速反応を実現できる条件に調整する
ことが必要である。
【００４４】（実施の形態３）本実施の形態では、希釈
原料を用いたＣＶＤ法について、上部Ｒｕ電極形成時の
原料ガスと酸化性ガスと不活性ガスの導入シーケンスを
開示する。原料としてＲｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2を０．１
ｍｏｌ/ｌの濃度でＴＨＦ溶媒に溶解した希釈原料を用
いた。装置構成は、実施の形態１に示した通りである。
上部Ｒｕ電極の形成時は、Ｔａ2Ｏ5などの高誘電体膜の
還元によるリーク電流の増大を抑制するため、ウエハの
昇温時と降温時ともに酸素ガスを供給する必要がある。
上部Ｒｕ電極を形成するためのガス導入シーケンスは図
３（ａ）に示す通りである。
【００４５】ウエハを真空中で成膜室に搬送後、ヒータ
によって４分間かけてウエハ温度を２９０℃まで昇温す
る。このとき、Ｎ2キャリアガスを１１００ｓｃｃｍ、
Ｎ2バランスガスを２５０ｓｃｃｍのレートで供給し、
さらに酸素ガスを５０ｓｃｃｍのレートで供給した。排
気量調整バルブによって排気量を調整し、成膜室内の圧
力を５Ｔｏｒｒに制御した。昇温後、５ｓｃｃｍのレー
トで希釈原料の供給を開始し、Ｎ2バランスガス流量は
２５０ｓｃｃｍのままで、Ｎ2キャリアガスのレートを
６５０ｓｃｃｍに減少させた。このとき、１３００ｓｃ
ｃｍに相当するＴＨＦガスの供給（６×１０-2ｍｏｌ/
ｍｉｎ）も同時に開始される。
【００４６】以上のガス導入法によって、圧力の大きな
変化を抑制すると同時に、各供給ガス分圧を速やかに一
定にすることができた。成膜時の圧力は、５Ｔｏｒｒの
まま一定である。７０ｎｍのＲｕ膜を成膜後、希釈原料
の供給を停止し、Ｎ2キャリアガス流量を１１００ｓｃ
ｃｍに戻した。Ｎ2バランスガス流量は２５０ｓｃｃ
ｍ、酸素ガスは５０ｓｃｃｍのまま一定である。この状
態で２分間降温した後に、ウエハを搬出した。予め、ウ
エハ上にＲｕシード層を形成した場合、原料供給開始か
ら停止までの時間は１２分間であった。
【００４７】上記シーケンスは、上部Ｒｕ電極の形成時
に、酸素ガスをウエハの昇降温時にも供給する点と、各
供給ガス分圧を一定に制御する点とを特徴としている。
ウエハの昇降温時の酸素ガス供給量は、Ｔａ2Ｏ5などの
高誘電体膜の還元を抑制することが目的であるため、上
記より供給量が多くても構わない。また、被覆率のよい
上部Ｒｕ電極を形成するため、成膜時の酸素分圧を低く
する点も重要である。例えば、被覆率を増大させたい場
合、上記に示した成膜時の酸素供給量を減少させる、も
しくは、ＴＨＦ供給量（原料供給量）を増大させればよ
い。
【００４８】これにより、被覆率がよく、容量絶縁膜に
ダメージを与えない上部Ｒｕ電極を形成できる。さら
に、上記シーケンスでは、希釈原料の供給前に酸素を導
入することによって、予め成長表面上に酸素が吸着し、
成長核が形成されやすくなるため、実施の形態１、実施
の形態２に示したシーケンスに比べてインキュベーショ
ン時間を減少させて、成膜時間を短縮できる効果も併せ
持つ。実施の形態５で後述するように、Ｒｕ電極形成後
に不活性雰囲気中の熱処理によって含有酸素を取り除く
シーケンスを組み合わせることで、上記シーケンスを下
部Ｒｕ電極形成にも適用可能である。この場合、Ｒｕ膜
中の酸素量を最低限にするため、ウエハの昇温時は成膜
室の酸素分圧が０．５Ｔｏｒｒ以下になるように酸素ガ
スとＮ2ガスの供給量を調整し、原料供給停止と同時に
酸素供給も停止する必要がある。この場合、３０ｎｍの
Ｒｕ膜を形成するために、原料供給開始から停止までの
時間は７分間であった。
【００４９】上部Ｒｕ電極を形成する際、深孔内に被覆
性良くＲｕ膜を形成する工程と、深孔内を埋めた後に平
坦な表面上にＲｕ膜を形成する工程とを組み合わせたガ
ス供給シーケンスを用いることもできる。このガス導入
シーケンスを図３（ｂ）に示す。ウエハを真空中で成膜
室に搬送後、ヒータによって４分間かけてウエハ温度を
２９０℃まで昇温する。このとき、Ｎ2キャリアガスを
１１００ｓｃｃｍ、Ｎ2バランスガスを２５０ｓｃｃｍ
のレートで供給し、さらに酸素ガスを５０ｓｃｃｍのレ
ートで供給した。排気量調整バルブによって排気量を調
整して、成膜室内の圧力を５Ｔｏｒｒに制御した。昇温
後、５ｓｃｃｍのレートで希釈原料の供給を開始し、Ｎ
2バランスガス流量は２５０ｓｃｃｍのままで、Ｎ2キャ
リアガスのレートを６５０ｓｃｃｍに減少させた。この
とき、１３００ｓｃｃｍに相当するＴＨＦガスの供給
（６×１０-2ｍｏｌ/ｍｉｎ）も同時に開始される。
【００５０】以上のガス導入法によって、圧力の大きな
変化を抑制すると同時に、各供給ガス分圧を速やかに一
定にすることができた。成膜時の圧力は５Ｔｏｒｒのま
ま一定である。３０ｎｍのＲｕ膜を７分間かけて深孔内
に被覆性良く形成した後、希釈原料とＮ2バランスガス
の供給量を一定のまま、酸素ガス供給量を２００ｓｃｃ
ｍに増大し、Ｎ2キャリアガス供給量を５００ｓｃｃｍ
に減少させた。ウエハ表面上の酸素吸着密度を大きくで
きるため、成膜速度を大きくする効果をもつ。この状態
で４０ｎｍのＲｕ膜を２分間かけて形成した後に、希釈
原料の供給を停止し、Ｎ2キャリアガス流量を１１００
ｓｃｃｍに戻した。Ｎ2バランスガス流量は２５０ｓｃ
ｃｍ、酸素ガスは２００ｓｃｃｍのまま一定である。こ
の状態で２分間降温した後に、ウエハを搬出した。上記
シーケンスは、上部Ｒｕ電極の成膜を、被覆性がよいが
成膜速度が遅い工程と、被覆性が悪いが成膜速度が速い
工程とを組み合わせて行うことによって、成膜時間を約
３分間短縮できる効果をもつ。
【００５１】また、以上のシーケンスは、Ｒｕ（Ｃ5Ｈ4
Ｃ2Ｈ5）2に限ったものでなく、Ｒｕ（ＯＤ）3や室温で
固体のＲｕ（ＣＨ3Ｃ5Ｈ4）2、Ｒｕ（Ｃ5Ｈ5）2、Ｒｕ
（Ｃ 11Ｈ19Ｏ2）3を用いた場合や、ＴＨＦ以外の溶媒と
してメタノール、エタノール、１−プロパノール、２−
プロパノール、イソブチルアルコール、１−ブタノー
ル、２−ブタノール、ジエチルエーテル、ジイソプロプ
ルエーテル、オクタン、テトラヒドロピラン、１，４−
ジオキサン、アセトン、メチルエチルケトンおよびトル
エンなどを用いた場合についても同様に適用可能であ
る。ただし、成膜時の希釈原料供給量とガス供給量と成
膜温度に関しては、原料に依存するため、被覆性を優先
する場合は低酸素分圧条件に、成膜速度を優先する場合
は高酸素分圧条件に調整する必要がある。
【００５２】（実施の形態４）本実施の形態では、希釈
溶媒を用いないＣＶＤ法について、上部Ｒｕ電極形成時
の原料ガスと酸化性ガスと不活性ガスの導入シーケンス
を開示する。装置構成、原料の気化方法などは実施の形
態２に示したとおりである。例えば、原料容器内に、液
体原料Ｒｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2が充填されている場合を
例に挙げる。上部Ｒｕ電極の形成時は、Ｔａ2Ｏ5などの
高誘電体膜の還元によるリーク電流の増大を抑制するた
め、ウエハの昇温時と降温時ともに酸素ガスを供給する
必要がある。ガス導入シーケンスは、図４（ａ）に示す
通りである。
【００５３】ウエハを真空中で成膜室に搬送後、ヒータ
によって４分間かけてウエハ温度を２５０℃まで昇温す
る。このとき、Ｎ2キャリアガスを６００ｓｃｃｍ、Ｎ2
バランスガスを２５０ｓｃｃｍのレートで供給し、さら
に酸素ガスを５０ｓｃｃｍのレートで供給する。また、
排気量調整バルブによって排気量を調整し、成膜室内の
圧力を５Ｔｏｒｒに制御した。昇温後、原料供給を開始
する。同時に酸素供給量を２０ｓｃｃｍに減少させ、Ｎ
2キャリアガス量を６３０ｓｃｃｍに増大させた。Ｎ2バ
ランスガス量は２５０ｓｃｃｍのままである。原料供給
量は、他の供給気体分子数に比べてわずかであるため、
原料供給開始前後において、供給気体分子数に変化はな
く、圧力の大きな変動はない。７０ｎｍのＲｕ膜を成膜
後、希釈原料の供給を停止する。Ｎ2キャリアガス流量
を６００ｓｃｃｍに調整し、Ｎ2バランスガス流量は２
５０ｓｃｃｍ、酸素ガスは５０ｓｃｃｍに調整した。こ
の状態で２分間降温した後に、ウエハを搬出した。予
め、ウエハ上にＲｕシード層を形成した場合、原料供給
開始から停止までの時間は１２分間であった。
【００５４】上記シーケンスは、上部Ｒｕ電極の形成時
に、酸素ガスをウエハの昇降温時にも供給する点と、各
供給ガス分圧を一定に制御する点とを特徴としている。
ウエハの昇降温時の酸素ガス供給量は、Ｔａ2Ｏ5などの
高誘電体膜の還元を抑制することが目的であるため、上
記より供給量が多くても構わない。また、被覆率のよい
上部Ｒｕ電極を形成するため、成膜時の酸素分圧を低く
する点も重要である。例えば、被覆率を増大させたい場
合、上記に示した成膜時の酸素供給量を減少させればよ
い。これにより、被覆率がよく、容量絶縁膜にダメージ
を与えない上部Ｒｕ電極を形成できる。さらに、上記シ
ーケンスでは、原料の供給前に酸素を導入することによ
って、予め成長表面上に酸素が吸着し、成長核が形成さ
れやすくなるため、実施の形態１、実施の形態２に示し
たシーケンスに比べてインキュベーション時間を減少さ
せて、成膜時間を短縮できる効果も併せ持つ。
【００５５】実施の形態５で後述するように、Ｒｕ電極
形成後に不活性雰囲気中の熱処理によって含有酸素を取
り除くシーケンスを組み合わせることで、上記シーケン
スを下部Ｒｕ電極の形成にも適用可能である。この場
合、Ｒｕ膜中の酸素量を最低限にするため、ウエハの昇
温時は成膜室の酸素分圧が０．５Ｔｏｒｒ以下になるよ
うに酸素ガスとＮ2ガスの供給量を調整し、原料供給停
止と同時に酸素供給も停止する必要がある。この場合、
３０ｎｍのＲｕ膜を形成するために、原料供給開始から
停止までの時間は７分間であった。
【００５６】上部Ｒｕ電極を形成する際、深孔内に被覆
性良くＲｕ膜を形成する工程と、深孔内を埋めた後に平
坦な表面上にＲｕ膜を形成する工程とを組み合わせたガ
ス供給シーケンスを用いることもできる。このガス導入
シーケンスを図４（ｂ）に示す。ウエハを真空中で成膜
室に搬送後、ヒータによって４分間かけてウエハ温度を
２５０℃まで昇温する。このとき、Ｎ2キャリアガスを
６００ｓｃｃｍ、Ｎ2バランスガスを２５０ｓｃｃｍの
レートで供給し、さらに酸素ガスを５０ｓｃｃｍのレー
トで供給した。排気量調整バルブによって排気量を調整
し、成膜室内の圧力を５Ｔｏｒｒに制御した。昇温後、
原料供給を開始する。同時に酸素供給量を２０ｓｃｃｍ
に減少させ、Ｎ2キャリアガス量を６３０ｓｃｃｍに増
大させた。Ｎ2バランスガス量は２５０ｓｃｃｍのまま
である。原料供給量は、他の供給気体分子数に比べてわ
ずかであるため、原料供給開始前後において、供給気体
分子数に変化はなく、圧力の大きな変動はない。成膜時
の圧力は５Ｔｏｒｒのまま一定である。
【００５７】３０ｎｍのＲｕ膜を７分間かけて溝内に被
覆性良く形成した後、Ｎ2キャリアガスとＮ2バランスガ
スの供給量を一定のまま、酸素ガス供給量を２００ｓｃ
ｃｍに増大した。ウエハ表面上の酸素吸着密度を大きく
できるため、成膜速度を大きくする効果をもつ。この状
態で４０ｎｍのＲｕ膜を２分間かけて形成した後に、原
料の供給を停止し、Ｎ2キャリアガス流量を４５０ｓｃ
ｃｍに調整した。Ｎ2バランスガス流量は２５０ｓｃｃ
ｍ、酸素ガスは２００ｓｃｃｍのまま一定である。この
状態で２分間降温した後に、ウエハを搬出した。上記シ
ーケンスは、上部Ｒｕ電極の成膜を、被覆性がよいが成
膜速度が遅い工程と、被覆性が悪いが成膜速度が速い工
程を組み合わせて行うことによって、成膜時間を約３分
間短縮できる効果をもつ。
【００５８】以上のシーケンスにより、被覆率がよく、
容量絶縁膜にダメージを与えない上部Ｒｕ電極を形成で
きる。また、以上のシーケンスは、Ｒｕ（Ｃ5Ｈ4Ｃ
2Ｈ5）2に限ったものでなく、Ｒｕ（ＯＤ）3や室温で固
体のＲｕ（ＣＨ3Ｃ5Ｈ4）2、Ｒｕ（Ｃ5Ｈ5）2、Ｒｕ
（Ｃ11Ｈ19Ｏ2）3を用いた場合についても同様に適用可
能である。ただし、成膜時のガス供給量と成膜温度に関
しては、原料に依存するため、被覆性を優先する場合は
低酸素分圧条件に、成膜速度を優先する場合は高酸素分
圧条件に調整する必要がある。
【００５９】（実施の形態５）本実施の形態では実施の
形態１や実施の形態２に開示された方法を用いて形成し
た下部Ｒｕ電極の熱処理方法を開示する。例えば、Ｒｕ
（Ｃ5Ｈ4Ｃ2Ｈ5）2をＴＨＦに溶解した希釈原料を用い
て、実施の形態１に示した方法で下部Ｒｕ電極を３０ｎ
ｍの厚みで形成する。このとき、Ｒｕ電極は直径約１０
ｎｍで膜厚方向に約３０ｎｍの大きさを持つ円柱状の結
晶粒から構成される。各結晶粒の膜厚（高さ）が揃って
いないため、表面状態は粗い。そこで、Ｒｕ膜中に酸素
を取りこまないようガス雰囲気に注意し、Ｎ2雰囲気中
で５００℃、２分間の高速熱処理を施す。この熱処理に
よって、図９に示されるように１０．５ｇ/ｃｍ3の密度
を有し、また、図１０で示されるように結晶粒の平均粒
径が３０ｎｍ〜６０ｎｍのＲｕ膜に変化する。同時にＲ
ｕ膜表面も平坦になる。これは、下地膜（バリア膜、Ｓ
ｉＯ2）に依存しない。以上の熱処理方法で形成したＲ
ｕ膜は、その後の高誘電体膜形成やその結晶化熱処理に
対して変形することがなく安定である。また、Ｒｕ膜中
の酸素含有量もＴＤＳ測定で検出限界以下に保持でき
る。
【００６０】上記の下部電極の熱処理は、ＣＶＤ法によ
る成膜温度以上の熱処理であればよく、図９、図１０、
図１１の結果から４００℃以上であることが望ましい。
また、半導体素子に及ぼす熱負荷を低減するため、熱処
理温度は、高誘電体膜の結晶化温度よりも低いことが望
ましい。Ｔａ2Ｏ5の場合、結晶化温度は６００℃から７
００℃であるので、熱処理温度は７００℃以下であるこ
とが望ましい。
【００６１】上記の熱処理方法の有効性は、Ｒｕ（Ｃ5
Ｈ4Ｃ2Ｈ5）2希釈原料に限ったものではない。実施の形
態２に示したようにＲｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2、Ｒｕ（Ｏ
Ｄ）3や室温で固体のＲｕ（ＣＨ3Ｃ5Ｈ4）2、Ｒｕ（Ｃ5
Ｈ5）2、Ｒｕ（Ｃ11Ｈ19Ｏ2） 3などの有機ルテニウム化
合物について溶媒を用いないで供給した場合や、ＴＨＦ
溶媒に限らず、メタノール、エタノール、１−プロパノ
ール、２−プロパノール、イソブチルアルコール、１−
ブタノール、２−ブタノール、ジエチルエーテル、ジイ
ソプロプルエーテル、オクタン、テトラヒドロピラン、
１，４−ジオキサン、アセトン、メチルエチルケトンお
よびトルエンなどの溶媒に溶解した希釈原料を用いた実
施の形態１の場合も、上記と同様の熱処理を施すことで
熱安定性の高い平坦なＲｕ膜を形成できる。
【００６２】ただし、Ｒｕ（ＯＤ）3やＲｕ（Ｃ11Ｈ19
Ｏ2）3などの分子中に酸素を含む化合物に関しては、実
施の形態１、実施の形態２に示した方法でＲｕ膜を形成
しても、ＴＤＳ測定でわずかに酸素が検出される。これ
らの膜については、Ｎ2ガス雰囲気で４５０℃、５分間
の熱処理を施すことで、膜中の酸素を除去することがで
きる。また、Ｎ2ガス中に３％の水素を含む雰囲気中
で、４００℃で２分間の熱処理を施すことで、ＴＤＳ測
定で検出限界以下に酸素含有量を低減できた。水素など
を含む還元雰囲気中の熱処理は、わずかに膜に残された
酸素を除去することができる。
【００６３】（実施の形態６）本実施の形態では、実施
の形態１で説明したＣＶＤ法で下部Ｒｕ電極を形成し、
実施の形態３で説明した上部Ｒｕ電極を形成する工程を
用いて容量記憶素子（メモリセル）を作製する方法につ
いて図１２〜図１５を用いて説明する。
【００６４】まず、例えばｐ型の単結晶シリコンからな
る半導体基板１１に公知の方法を用いてメモリセル選択
トランジスタを形成する。メモリセル選択トランジスタ
は、素子分離１２と拡散層１３、ゲート酸化膜１４、Ｐ
ｏｌｙ−Ｓｉと、ＷＮもしくはＴｉＮからなるバリアメ
タル膜と、Ｗ膜の積層からなるワード線１５、ｐｏｌｙ
−Ｓｉなどからなるプラグ２９などから形成される。こ
のトランジスタ上にＴｉＮとＷの積層からなるビット線
１６を形成する。続いて、ビット線上部にＣＶＤ法によ
って酸化シリコン膜１７を堆積し、化学的機械研磨法に
よってその表面を平坦化する（図１２（ａ））。さら
に、ドライエッチング法によって選択トランジスタとキ
ャパシタとの電気的接続を行うプラグ用のコンタクトホ
ールを形成する（図１２（ｂ））。次にＣＶＤ法によっ
てｎ型の多結晶シリコン膜をコンタクトホール内部に埋
め込んだ後に、エッチバック法によってコンタクトホー
ル外部のｎ型多結晶シリコン膜を除去して、多結晶シリ
コンプラグ１８を形成する（図１２（ｃ））。その後、
スパッタリング法によってＴｉＮ、ＴｉＡｌＮ、ＴａＮ
などからなるバリア膜１９を形成し、化学的研磨法によ
って、コンタクトホール内の多結晶シリコンプラグ１８
上を残して全て除去する（図１３（ａ））。この上に、
膜厚１００ｎｍ程度の窒化シリコン膜２０をＣＶＤ法に
よって堆積し、シリコン酸化膜を加工する際のエッチン
グストッパとする。窒化シリコン膜の上部にテトラエト
キシシラン（ＴＥＯＳ）を原料とする酸化シリコン膜
（キャパシタ部層間絶縁膜）２１を２μｍ形成した（図
１３（ｂ））。この酸化シリコン膜２１と窒化シリコン
膜２０を、フォトレジストをマスクとしたドライエッチ
ング法によって加工し、多結晶シリコンプラグ１８とバ
リア層１９からなるプラグの上部に下部電極用の溝を形
成した（図１３（ｃ））。その後、スパッタリング法に
よってＲｕ膜を２０ｎｍの膜厚で堆積した。このとき、
溝側面部には１ｎｍ−２ｎｍの膜厚のＲｕシード層２２
が形成される。さらに、実施の形態１で説明した図１に
示されるようにＲｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2／ＴＨＦ希釈原
料を用いるＣＶＤシーケンスによって、下部Ｒｕ電極を
３０ｎｍの膜厚で被覆性よく形成した。そして、フォト
レジスト膜を用いた公知のエッチバック技術によってＲ
ｕ膜を各ビット毎に分離した後に、実施の形態５で説明
したようにＮ２ガス中で５００℃２分間の熱処理を施し
て下部Ｒｕ電極２３が完成する（図１４（ａ））。次
に、高誘電体膜（Ｔａ2Ｏ5）２６を化学的気相成長法に
よって１０ｎｍ程度の厚みで形成する。このＴａ2Ｏ5膜
は、Ｔａ（ＯＣ2Ｈ5）5とＯ2とを原料ガスとして４００
℃〜４５０℃の範囲で成膜することができる。そして、
Ｔａ2Ｏ5の結晶化のため、不活性雰囲気で６５０℃、２
分間の熱処理を施した後に酸化性雰囲気で５５０℃、２
分間の熱処理を行った。続いて上部電極を形成する。ま
ず、Ｔａ２Ｏ５上にスパッタリング法でＲｕ膜を２０ｎ
ｍの膜厚で堆積した。このとき、溝内部のＴａ２Ｏ５側
面には１ｎｍ程度の上部Ｒｕシード層２４を形成でき
る。さらに、実施の形態３で説明した図３（ｂ）に示さ
れるようにＲｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2／ＴＨＦ希釈原料を
用いるＣＶＤシーケンスによって、上部Ｒｕ電極２５を
７０ｎｍの膜厚で堆積する。さらに、酸化性雰囲気にお
いて成膜温度以上、望ましくは３００℃−５００℃で熱
処理を行い、ＤＲＡＭのメモリセル部が略完成する（図
１４（ｂ）、図１５）。その後、メモリセル上部に酸化
シリコン膜等からなる配線部層間絶縁膜を形成し、さら
に２層程度のＡｌ配線を形成し、パッシベーション膜を
形成することでＤＲＡＭは完成する。
【００６５】以上詳述したように、本実施の形態によれ
ば、バリア層の酸化を抑制し、キャパシタのリーク電流
が小さいメモリセルを形成できる。この容量記憶素子の
メモリ動作を確認したところ、所望の特性が得られるこ
とが確認された。
【００６６】上記で説明した下部Ｒｕ電極と上部Ｒｕ電
極のＣＶＤシーケンスと熱処理方法は、実施の形態１、
２、３、４、５で説明した方式の組み合わせであれば、
上記と同様の特性をもつＤＲＡＭを形成できる。また、
容量絶縁膜もＴａ2Ｏ5以外にも、ＣＶＤ法によって（Ｂ
ａ、Ｓｒ）ＴｉＯ3［ＢＳＴ］やＳｒＴｉＯ3を形成して
もよい。ＢＳＴの場合、原料としてＢａ（ＤＰＭ）
2［Ｂａ｛（ＣＨ3）3ＣＣＯＣＨ2ＣＯＣ（Ｃ
Ｈ3）3｝3：バリウムジピバロイルメタン］、Ｓｒ（Ｄ
ＰＭ） 2［Ｓｒ｛（ＣＨ3）3ＣＣＯＣＨ2ＣＯＣ（Ｃ
Ｈ3）3｝3：ストロンチウムジピバロイルメタン］、Ｔ
ｉ（ＯＣ3Ｈ7）4（トリイソプロポキシドチタニウム）
を用いたＣＶＤ法によって４００℃で形成できる。この
場合、結晶化温度は５５０℃から７００℃であればよ
い。
【００６７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６９】酸素含有量が低く、熱安定性の高いルテニ
ウム電極を化学的気相成長法によって形成することがで
きるので、半導体容量素子の微細化による高集積化、歩
留まり向上、工程数削減による低コスト化、等が実現で
きる。
【図面の簡単な説明】
【図１】本発明の実施の形態１を説明するガス導入シー
ケンスである。
【図２】本発明の実施の形態２を説明するガス導入シー
ケンスである。
【図３】（ａ）、（ｂ）は、本発明の実施の形態３を説
明するガス導入シーケンスである。
【図４】（ａ）、（ｂ）は、本発明の実施の形態４を説
明するガス導入シーケンスである。
【図５】Ｒｕ（Ｃ5Ｈ4Ｃ2Ｈ5）2を原料に用いた化学的
気相成長法の成膜条件とルテニウム膜中の酸素含有量の
関係を示した表である。
【図６】Ｒｕ膜の成膜速度の成膜温度依存を示した図で
ある。
【図７】化学的気相成長法によるＲｕ膜形成装置の構成
を示した図である。
【図８】さまざまな原料に用いた化学的気相成長法の成
膜条件とルテニウム膜中の酸素含有量の関係を示した表
である。
【図９】不活性雰囲気中の熱処理温度とルテニウム結晶
の密度の関係を示した図である。
【図１０】不活性雰囲気中の熱処理温度と結晶粒の大き
さの関係を示した図である。
【図１１】下部Ｒｕ電極形成直後に行う不活性雰囲気中
の熱処理温度とキャパシタの耐電圧の関係を示した図で
ある。
【図１２】（ａ）〜（ｃ）は、本発明の実施の形態６を
説明する高誘電体キャパシタを有する半導体集積回路装
置を作製する方法を示した図である。
【図１３】（ａ）〜（ｃ）は、本発明の実施の形態６を
説明する高誘電体キャパシタを有する半導体集積回路装
置を作製する方法を示した図である。
【図１４】（ａ）、（ｂ）は、本発明の実施の形態６を
説明する高誘電体キャパシタを有する半導体集積回路装
置を作製する方法を示した図である。
【図１５】図１４（ｂ）の拡大図である。
【図１６】（ａ）〜（ｅ）は、本発明者が検討した技術
を説明する工程の縦断面図である。
【符号の説明】
１ プラグ ２ プラグ部層間絶縁膜 ３ キャパシタ部層間絶縁膜 ４ａ 化学的気相成長法によるＲｕ膜 ４ 下部Ｒｕ電極 ５ 高誘電体膜 ６ 上部電極 ７ スルーホール ８ 深孔 １１ 基板（Ｓｉ） １２ 素子分離（ＳｉＯ2） １３ 拡散層 １４ ゲート酸化膜 １５ ワード線 １６ ビット線 １７ プラグ部層間絶縁膜（ＳｉＯ2） １８ 多結晶シリコンプラグ １９ バリア層 ２０ 窒化シリコン膜（Ｓｉ3Ｎ4） ２１ キャパシタ部層間絶縁膜（ＳｉＯ2） ２２ Ｒｕシード層 ２３ 下部Ｒｕ電極 ２４ Ｒｕシード層 ２５ 上部Ｒｕ電極 ２６ 高誘電体膜（Ｔａ2Ｏ5） ２７ 層間絶縁膜（ＳｉＯ2） ２８ 窒化シリコン膜（Ｓｉ3Ｎ4） ２９ プラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６５１ (72)発明者 松井 裕一 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山本 智志 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 生田目 俊秀 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 安藤 敏夫 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 佐久間 浩 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 飯島 晋平 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 4M104 BB01 BB04 BB37 DD45 DD78 FF22 5F033 HH07 JJ04 JJ32 JJ33 LL08 NN03 NN07 PP02 PP11 QQ73 VV10 VV16 WW05 XX09 XX28 5F083 AD24 GA06 JA06 JA14 JA38 JA40 MA05 MA06 MA17 PR21 PR33

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 有機ルテニウム化合物を原料とする減圧
    雰囲気の化学的気相成長法によって、半導体基板上に高
    誘電体キャパシタのルテニウム電極を形成する際に、
    （ａ）半導体基板を成膜室内に搬送した後、前記半導体
    基板の温度を所望の温度まで上昇させる第１の工程と、
    （ｂ）前記成膜室内に原料を供給して前記半導体基板上
    にルテニウム膜を所望の膜厚で形成する第２の工程と、
    （ｃ）前記原料の供給を停止して前記半導体基板の温度
    を下げる第３の工程とを有し、 前記成膜室内への酸化性ガスの供給を前記第２の工程で
    のみ行うことを特徴とする半導体集積回路装置の製造方
    法。
  2. 【請求項２】 有機ルテニウム化合物を原料とする減圧
    雰囲気の化学的気相成長法によって、半導体基板上に高
    誘電体キャパシタの上部ルテニウム電極を形成する際
    に、（ａ）半導体基板を成膜室内に搬送した後、前記半
    導体基板の温度を所望の温度まで上昇させる第１の工程
    と、（ｂ）前記成膜室内に原料を供給して前記半導体基
    板上にルテニウム膜を所望の膜厚で形成する第２の工程
    と、（ｃ）前記原料の供給を停止して前記半導体基板温
    度を下げる第３の工程とを有し、 前記成膜室内への酸化性ガスの供給を、前記第１、第２
    および第３の工程の全てで行うことを特徴とする半導体
    集積回路装置の製造方法。
  3. 【請求項３】 有機ルテニウム化合物を原料とする減圧
    雰囲気の化学的気相成長法によって、半導体基板上に高
    誘電体キャパシタのルテニウム電極を形成する際に、
    （ａ）半導体基板を成膜室内に搬送した後、前記半導体
    基板の温度を所望の温度まで上昇させる第１の工程と、
    （ｂ）前記成膜室内に原料を供給して前記半導体基板上
    にルテニウム膜を所望の膜厚で形成する第２の工程と、
    （ｃ）前記原料の供給を停止して前記半導体基板の温度
    を下げる第３の工程とを有し、 前記成膜室内への酸化性ガスの供給を、前記第１および
    第２の工程でのみ行うことを特徴とする半導体集積回路
    装置の製造方法。
  4. 【請求項４】 前記成膜室内の圧力を、前記第１、第２
    および第３の工程の全てで一定に維持することを特徴と
    する請求項１、２または３記載の半導体集積回路装置の
    製造方法。
  5. 【請求項５】 前記第２の工程において、前記成膜室内
    の酸素分圧が０．１Ｔｏｒｒ以下になるように前記酸化
    性ガスと不活性ガスとを供給し、前記半導体基板の表面
    の酸素吸着量を原料分解に必要な最少量にすることを特
    徴とする請求項１、２または３記載の半導体集積回路装
    置の製造方法。
  6. 【請求項６】 前記第２の工程において、前記成膜室内
    の酸素分圧が０．５Ｔｏｒｒ以下になるように前記酸化
    性ガスと不活性ガスと溶媒ガスとを供給し、前記半導体
    基板の表面の酸素吸着量を原料分解に必要な最少量にす
    ることを特徴とする請求項１、２または３記載の半導体
    集積回路装置の製造方法。
  7. 【請求項７】 前記原料として有機ルテニウム化合物を
    溶媒に溶解した希釈原料を用いる前記第２の工程におい
    て、前記成膜室内の酸素分圧が０．１Ｔｏｒｒ以下にな
    るように前記酸化性ガスと不活性ガスとを供給し、前記
    半導体基板の表面の酸素吸着量を原料分解に必要な最少
    量にする工程と、 前記成膜室内の酸素分圧が０．１Ｔｏｒｒ以上になるよ
    うに前記酸化性ガスと不活性ガスとを供給し、前記半導
    体基板の表面の酸素吸着量を増大させる工程とを連続し
    て行うことにより、成膜時間を短縮することを特徴とす
    る請求項１、２または３記載の半導体集積回路装置の製
    造方法。
  8. 【請求項８】 前記原料として有機ルテニウム化合物を
    溶媒に溶解した希釈原料を用いる前記第２の工程におい
    て、前記成膜室内の酸素分圧が０．５Ｔｏｒｒ以下にな
    るように前記酸化性ガスと不活性ガスと溶媒ガスとを供
    給し、前記半導体基板の表面の酸素吸着量を原料分解に
    必要な最少量にする工程と、 前記成膜室内の酸素分圧が０．５Ｔｏｒｒ以上になるよ
    うに前記酸化性ガスと不活性ガスと溶媒ガスとを供給
    し、前記半導体基板の表面の酸素吸着量を増大させる工
    程とを連続して行うことにより、成膜時間を短縮するこ
    とを特徴とする請求項１、２または３記載の半導体集積
    回路装置の製造方法。
  9. 【請求項９】 前記第２の工程において、気化した溶媒
    ガス供給量によって、前記半導体基板の表面の酸素吸着
    量を制御することを特徴とする請求項１、２、３、６ま
    たは８記載の半導体集積回路装置の製造方法。
  10. 【請求項１０】 前記第１の工程において、前記成膜室
    内の酸素分圧が０．５Ｔｏｒｒ以下になるように前記酸
    化性ガスと不活性ガスとを供給することにより、前記第
    ２の工程において、前記原料の供給開始から成膜が開始
    されるまでの時間を短縮することを特徴とする請求項２
    または３記載の半導体集積回路装置の製造方法。
  11. 【請求項１１】 前記有機ルテニウム化合物は、ビス
    （シクロペンタジエニル）ルテニウム［Ｒｕ（Ｃ5Ｈ5）
    2］、ビス（メチルシクロペンタジエニル）ルテニウム
    ［Ｒｕ（ＣＨ3Ｃ5Ｈ4）2］、ビス（エチルシクロペンタ
    ジエニル）ルテニウム［Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2］、ト
    リ（ジピバロイルメタナト）ルテニウム［Ｒｕ（Ｃ11Ｈ
    19Ｏ2）3］、Ｒｕ（ＯＤ）3の中から選ばれた少なくと
    も１種から構成されることを特徴とする請求項１、２ま
    たは３記載の半導体集積回路装置の製造方法。
  12. 【請求項１２】 前記有機ルテニウム化合物を溶解する
    溶媒は、メタノール、エタノール、１−プロパノール、
    ２−プロパノール、イソブチルアルコール、１−ブタノ
    ール、２−ブタノール、ジエチルエーテル、ジイソプロ
    プルエーテル、オクタン、テトラヒドロフラン、テトラ
    ヒドロピラン、１，４−ジオキサン、アセトン、メチル
    エチルケトンおよびトルエンの中から選ばれた少なくと
    も１種から構成されることを特徴とする請求項１、２、
    ３、６、８または９記載の半導体集積回路装置の製造方
    法。
  13. 【請求項１３】 有機ルテニウム化合物を原料とする減
    圧雰囲気の化学的気相成長法によって、半導体基板上に
    高誘電体キャパシタの下部ルテニウム電極を形成した直
    後に、不活性雰囲気中または還元雰囲気中で前記下部ル
    テニウム電極の形成温度以上の温度で熱処理を行うこと
    により、容量絶縁膜形成時または容量絶縁膜形成後の熱
    処理工程で、前記下部ルテニウム電極の結晶粒の変形を
    抑制することを特徴とする半導体集積回路装置の製造方
    法。
  14. 【請求項１４】 前記不活性雰囲気中または還元雰囲気
    中における熱処理温度は、前記容量絶縁膜の結晶化熱処
    理温度以下であることを特徴とする請求項１３記載の半
    導体集積回路装置の製造方法。
  15. 【請求項１５】 前記下部ルテニウム電極の結晶粒の変
    形を抑制する温度は、８００℃以下であることを特徴と
    する請求項１３記載の半導体集積回路装置の製造方法。
  16. 【請求項１６】 前記下部ルテニウム電極の結晶粒の平
    均粒径は、３０ｎｍ以上、６０ｎｍ以下であることを特
    徴とする請求項１３記載の半導体集積回路装置の製造方
    法。
  17. 【請求項１７】 前記半導体基板上に高誘電体キャパシ
    タの下部ルテニウム電極を形成した直後に、不活性雰囲
    気中または還元雰囲気中で前記下部ルテニウム電極の形
    成温度以上の温度で熱処理を行うことにより、容量絶縁
    膜の形成時または前記容量絶縁膜形成後の熱処理工程
    で、前記下部ルテニウム電極の結晶粒の変形を抑制する
    ことを特徴とする請求項１または３記載の半導体集積回
    路装置の製造方法。
  18. 【請求項１８】 前記高誘電体キャパシタの下部ルテニ
    ウム電極を形成した後、有機ルテニウム化合物を原料と
    する減圧雰囲気の化学的気相成長法によって、前記半導
    体基板上に前記高誘電体キャパシタの上部ルテニウム電
    極を形成する際に、（ａ）前記半導体基板を成膜室内に
    搬送した後、前記半導体基板の温度を所望の温度まで上
    昇させる第１の工程と、（ｂ）前記成膜室内に原料を供
    給して前記半導体基板上にルテニウム膜を所望の膜厚で
    形成する第２の工程と、（ｃ）前記原料の供給を停止し
    て前記半導体基板温度を下げる第３の工程とを有し、 前記成膜室内への酸化性ガスの供給を、前記第１、第２
    および第３の工程の全てで行うことを特徴とする請求項
    １７記載の半導体集積回路装置の製造方法。
  19. 【請求項１９】 前記酸化性ガスは、Ｏ2、Ｎ2Ｏ、Ｈ2
    Ｏ、ＮＯ2、Ｏ3の中から選ばれた少なくとも１種から構
    成されることを特徴とする請求項１〜１８のいずれか一
    項に記載の半導体集積回路装置の製造方法。
  20. 【請求項２０】 前記不活性ガスは、Ｎ2、Ｈｅ、Ａ
    ｒ、Ｎｅ、Ｘｅの中から選ばれた少なくとも１種から構
    成されることを特徴とする請求項５〜１９のいずれか一
    項に記載の半導体集積回路装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004050947A1 (ja) * 2002-12-03 2004-06-17 Jsr Corporation ルテニウム化合物および金属ルテニウム膜の製造法
JP2006245612A (ja) * 2006-05-26 2006-09-14 Elpida Memory Inc 容量素子の製造方法
JP2007123934A (ja) * 2007-01-18 2007-05-17 Tokyo Electron Ltd 成膜方法及びキャパシタ形成方法
JP2008244298A (ja) * 2007-03-28 2008-10-09 Tokyo Electron Ltd 金属膜の成膜方法、多層配線構造の形成方法、半導体装置の製造方法、成膜装置

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617248B1 (en) * 2000-11-10 2003-09-09 Micron Technology, Inc. Method for forming a ruthenium metal layer
JP4065670B2 (ja) * 2001-08-09 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US7927658B2 (en) * 2002-10-31 2011-04-19 Praxair Technology, Inc. Deposition processes using group 8 (VIII) metallocene precursors
US6919468B2 (en) * 2002-10-31 2005-07-19 Praxair Technology, Inc. Asymmetric group 8 (VIII) metallocene compounds
US7163828B2 (en) * 2003-03-24 2007-01-16 Seiko Epson Corporation Electrode, method of manufacturing the same, ferroelectric memory, and semiconductor device
JP4907839B2 (ja) * 2003-03-26 2012-04-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7842581B2 (en) * 2003-03-27 2010-11-30 Samsung Electronics Co., Ltd. Methods of forming metal layers using oxygen gas as a reaction source and methods of fabricating capacitors using such metal layers
KR100505680B1 (ko) * 2003-03-27 2005-08-03 삼성전자주식회사 루테늄층을 갖는 반도체 메모리 소자의 제조방법 및루테늄층제조장치
US20050110142A1 (en) * 2003-11-26 2005-05-26 Lane Michael W. Diffusion barriers formed by low temperature deposition
US7442267B1 (en) * 2004-11-29 2008-10-28 Novellus Systems, Inc. Anneal of ruthenium seed layer to improve copper plating
WO2007064376A2 (en) * 2005-11-28 2007-06-07 Honeywell International Inc. Organometallic precursors and related intermediates for deposition processes, their production and methods of use
EP2035569A1 (en) * 2006-06-01 2009-03-18 Ajinomoto Co., Inc. A method for producing an l-amino acid using a bacterium of the enterobacteriaceae family with attenuated expression of the rcsa gene
US20090208670A1 (en) * 2008-01-24 2009-08-20 Thompson David M Organometallic compounds, processes for the preparation thereof and methods of use thereof
US20090203928A1 (en) * 2008-01-24 2009-08-13 Thompson David M Organometallic compounds, processes for the preparation thereof and methods of use thereof
US20090205538A1 (en) * 2008-01-24 2009-08-20 Thompson David M Organometallic compounds, processes for the preparation thereof and methods of use thereof
US20090202740A1 (en) * 2008-01-24 2009-08-13 Thompson David M Organometallic compounds, processes for the preparation thereof and methods of use thereof
JP2010278319A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
US20120141667A1 (en) * 2010-07-16 2012-06-07 Applied Materials, Inc. Methods for forming barrier/seed layers for copper interconnect structures
WO2014065038A1 (ja) * 2012-10-24 2014-05-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US8993054B2 (en) * 2013-07-12 2015-03-31 Asm Ip Holding B.V. Method and system to reduce outgassing in a reaction chamber
US11251261B2 (en) * 2019-05-17 2022-02-15 Micron Technology, Inc. Forming a barrier material on an electrode

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2786071B2 (ja) 1993-02-17 1998-08-13 日本電気株式会社 半導体装置の製造方法
JPH10242411A (ja) * 1996-10-18 1998-09-11 Sony Corp 半導体メモリセルのキャパシタ構造及びその作製方法
WO1999066558A1 (fr) * 1998-06-19 1999-12-23 Hitachi, Ltd. Dispositif a semiconducteur et son procede de production
US6133159A (en) * 1998-08-27 2000-10-17 Micron Technology, Inc. Methods for preparing ruthenium oxide films
JP2000114479A (ja) * 1998-10-01 2000-04-21 Toshiba Corp 導電性膜の形成方法およびそれを用いたキャパシタの形成方法
JP4152028B2 (ja) * 1999-01-25 2008-09-17 株式会社Ａｄｅｋａ ルテニウム系薄膜の製造方法
KR100389913B1 (ko) * 1999-12-23 2003-07-04 삼성전자주식회사 공정조건을 변화시키면서 화학기상 증착법으로 루테늄막을형성하는 방법 및 그에 의해 형성된 루테늄막
KR100316027B1 (ko) * 1999-12-28 2001-12-20 박종섭 반도체 소자의 전하저장 전극 형성방법
US6429127B1 (en) * 2000-06-08 2002-08-06 Micron Technology, Inc. Methods for forming rough ruthenium-containing layers and structures/methods using same
US6440495B1 (en) * 2000-08-03 2002-08-27 Applied Materials, Inc. Chemical vapor deposition of ruthenium films for metal electrode applications
US6461909B1 (en) * 2000-08-30 2002-10-08 Micron Technology, Inc. Process for fabricating RuSixOy-containing adhesion layers
US6617248B1 (en) * 2000-11-10 2003-09-09 Micron Technology, Inc. Method for forming a ruthenium metal layer
JP2002285333A (ja) * 2001-03-26 2002-10-03 Hitachi Ltd 半導体装置の製造方法
KR20030089066A (ko) * 2002-05-16 2003-11-21 주성엔지니어링(주) 반도체 소자용 루세늄막 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004050947A1 (ja) * 2002-12-03 2004-06-17 Jsr Corporation ルテニウム化合物および金属ルテニウム膜の製造法
US7238822B2 (en) 2002-12-03 2007-07-03 Jsr Corporation Ruthenium compound and process for producing a metal ruthenium film
JP2006245612A (ja) * 2006-05-26 2006-09-14 Elpida Memory Inc 容量素子の製造方法
JP2007123934A (ja) * 2007-01-18 2007-05-17 Tokyo Electron Ltd 成膜方法及びキャパシタ形成方法
JP2008244298A (ja) * 2007-03-28 2008-10-09 Tokyo Electron Ltd 金属膜の成膜方法、多層配線構造の形成方法、半導体装置の製造方法、成膜装置

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Publication number Publication date
US20020102826A1 (en) 2002-08-01
US7259058B2 (en) 2007-08-21

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