[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100630749B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100630749B1
KR100630749B1 KR1020050042456A KR20050042456A KR100630749B1 KR 100630749 B1 KR100630749 B1 KR 100630749B1 KR 1020050042456 A KR1020050042456 A KR 1020050042456A KR 20050042456 A KR20050042456 A KR 20050042456A KR 100630749 B1 KR100630749 B1 KR 100630749B1
Authority
KR
South Korea
Prior art keywords
forming
drain
gate electrode
contact hole
region
Prior art date
Application number
KR1020050042456A
Other languages
English (en)
Inventor
강남정
김지영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050042456A priority Critical patent/KR100630749B1/ko
Priority to US11/383,722 priority patent/US20060263985A1/en
Priority to JP2006139276A priority patent/JP2006332651A/ja
Application granted granted Critical
Publication of KR100630749B1 publication Critical patent/KR100630749B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

열적 부담(thermal budget)에 의해 소오스/드레인 프로파일이 영향받는 문제가 없고, 이온주입 마스크용 포토레지스트 패턴 형성 공정의 횟수를 줄여 공정 단순화를 기할 수 있으며, 플럭 효과에 의한 트랜지스터의 특성 변동을 감소시킬 수 있는 반도체 소자의 제조방법을 제공한다. 본 발명에 따른 반도체 소자의 제조방법에서는, 활성영역이 정의된 반도체 기판 상에 게이트 전극 패턴을 형성한 다음, 그 위에 층간절연막을 형성하고 나서, 층간절연막 중 활성영역 위에 놓인 부분을 에어리어(area) 타입으로 식각하여 게이트 전극 패턴 양측에 자기정렬 방식으로 콘택홀을 형성한다. 그런 다음, 이 콘택홀을 통해 이온주입을 실시하여 소오스/드레인을 형성한다.

Description

반도체 소자의 제조방법{Method of fabricating semiconductor device}
도 1 내지 도 7은 종래기술에 따른 비트라인 콘택플러그 및 비트라인 형성 공정을 도시한 단면도들이다.
도 8 내지 도 13은 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
210...반도체 기판 215...소자분리막
225...게이트 도전막 230...게이트 하드마스크
240...셀 영역의 소오스/드레인 245...제1 층간절연막
250...랜딩 패드 255...제2 층간절연막
260...제1 포토레지스트 패턴 262...비트라인 콘택홀
264, 282, 284...제1 내지 제3 콘택홀 270...N형 소오스/드레인
272...N+ 플럭층 280...제2 포토레지스트 패턴
290...P형 소오스/드레인 292...P+ 플럭층
295...도전막 295a...비트라인 콘택플러그
295b, 295c, 295d...제1 내지 제3 콘택플러그
295e...비트라인
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 비트라인 콘택플러그 및 비트라인을 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 패턴이 미세화되면서 종래에는 비트라인에 연결되는 콘택 형성 공정을 셀 영역과 주변회로 영역에서 각각 분리하여 진행하였다. 이는 셀 영역의 콘택홀 형성은 층간절연막으로 사용되는 산화막만을 식각하기 때문에 식각 타겟이 적은 반면, 주변회로 영역의 콘택홀 형성은 게이트 하드마스크로 사용되는 질화막과 활성영역인 반도체 기판의 레벨까지 층간절연막을 식각하기 때문에 식각 타겟의 차이가 크기 때문이다. 그런데 이러한 공정은 셀 영역과 주변회로 영역에서의 비트라인 콘택을 위해 실시하는 복수의 포토레지스트 패턴 형성 공정으로 인해 공정이 복잡하고 제조비용이 증가하는 문제가 있다.
이에, 높은 식각 선택비를 갖는 조건을 개발하여 셀 영역의 비트라인 콘택과 주변회로 영역의 NMOS 소오스/드레인에 연결되는 콘택 형성 공정을 머지(merge)하여 진행한 다음, 주변회로 영역의 게이트 도전막에 연결되는 콘택 및 PMOS 소오스/드레인에 연결되는 콘택을 형성하는 다음과 같은 방법이 제안되었다.
도 1 내지 도 7은 종래기술에 따른 비트라인 콘택플러그 및 비트라인 형성 공정을 도시한 단면도들로서, 이를 참조하여 종래의 셀 영역 및 주변회로 영역에서의 비트라인 콘택플러그 및 비트라인 형성 공정을 살펴본다.
먼저 도 1을 참조하면, 반도체 기판(10)에 소자분리막(15)을 형성한 후, 게이트 절연막(20), 게이트 도전막(25) 및 게이트 하드마스크(30)가 적층된 구조의 게이트 전극 패턴을 형성한다. 그런 다음, 게이트 전극 패턴의 양 측벽에 게이트 스페이서(35)를 형성한다. 셀 영역의 게이트 전극 패턴 사이의 반도체 기판(10) 내에 도펀트 이온주입을 실시하여 셀 영역의 소오스/드레인(40)을 형성한다.
다음으로, 반도체 기판(10) 상에 주변회로 영역의 NMOS 영역을 오픈하는 제1 포토레지스트 패턴(45)을 형성한다. 상기 제1 포토레지스트 패턴(45)을 이온주입 마스크로 하여 N형 도펀트 이온주입을 실시, N형 소오스/드레인(50)을 형성한다. 그런 다음, 상기 제1 포토레지스트 패턴(45)을 제거한다.
도 2를 참조하여, 반도체 기판(10) 상에 주변회로 영역의 PMOS 영역을 오픈하는 제2 포토레지스트 패턴(55)을 형성한다. 상기 제2 포토레지스트 패턴(55)을 이온주입 마스크로 하여 P형 도펀트 이온주입을 실시, P형 소오스/드레인(60)을 형성한다. 상기 제2 포토레지스트 패턴(55)을 제거한다.
도 3을 참조하면, 반도체 기판(10) 상에 인접하는 게이트 전극 패턴 사이의 공간을 매립하는 제1 층간절연막(65)을 형성한 다음, 그 상면을 평탄화한다. 그런 다음, 셀 영역의 소오스/드레인(40)을 노출시키는 콘택홀들을 자기정렬 방식으로 형성하고, 콘택홀들을 완전히 매립하는 도프트 폴리실리콘막을 형성한다. 이어, 게이트 하드마스크(30)의 상면이 드러나도록 도프트 폴리실리콘막을 평탄화한다. 이렇게 하여, 셀 영역의 소오스/드레인(40)에 접하는 랜딩 패드(70)를 형성한다.
그런 다음, 도 4에서와 같이 반도체 기판(10) 상에 제2 층간절연막(75)을 형 성(필요한 경우 평탄화 공정까지 진행)하고, 제2 층간절연막(75) 상에 셀 영역의 랜딩 패드(70)를 노출시키며 주변회로 영역의 N형 소오스/드레인(50)을 콘택(contact) 타입으로 노출시키기 위한 제3 포토레지스트 패턴(80)을 형성한다. 이 제3 포토레지스트 패턴(80)을 식각 마스크로 삼아 제2 층간절연막(75)을 식각하여 랜딩 패드(70)를 노출시키는 비트라인 콘택홀(82)을 형성한다. 그리고, 제1 및 제2 층간절연막(65, 75)을 식각하여 N형 소오스/드레인(50)을 노출시키는 제1 콘택홀(84)을 형성한다. 이와 같이, 비트라인 콘택과 주변회로 영역의 NMOS 소오스/드레인에 연결되는 콘택 형성 공정을 머지하여 진행한다.
계속하여, 제3 포토레지스트 패턴(80)을 이번에는 이온주입 마스크로 이용하여, 반도체 기판(10)에 N+ 도펀트를 고농도로 주입하여, N형 소오스/드레인(50) 안에 고농도의 N+ 플럭층(52)을 형성하여 콘택 저항의 감소를 도모한다. 제3 포토레지스트 패턴(80)을 제거한다.
도 5를 참조한 단계에서, 제2 층간절연막(75) 상에 주변회로 영역의 게이트 도전막(25)을 노출시키고 P형 소오스/드레인(60)을 콘택 타입으로 노출시키기 위한 제4 포토레지스트 패턴(90)을 형성한다. 이 제4 포토레지스트 패턴(90)을 식각 마스크로 삼아 제2 층간절연막(75)과 게이트 하드마스크(30)를 식각하여 게이트 도전막(25)을 노출시키는 제2 콘택홀(92)을 형성한다. 또, 제1 및 제2 층간절연막(65, 75)을 식각하여 P형 소오스/드레인(60)을 노출시키는 제3 콘택홀(94)을 형성한다.
계속하여, 제4 포토레지스트 패턴(90)을 이번에는 이온주입 마스크로 이용하여, 반도체 기판(10)에 P+ 도펀트를 고농도로 주입하여, P형 소오스/드레인(60) 안 에 고농도의 P+ 플럭층(62)을 형성한다. 제4 포토레지스트 패턴(90)을 제거한다.
도 6을 참조하여, 비트라인 콘택홀(82)과 제1 내지 제3 콘택홀(84, 92, 94)을 채우는 도전막(95)을 증착한다. 그런 다음, 도 7에서와 같이 패터닝하여, 비트라인 콘택홀(82)을 채우는 비트라인 콘택플러그(95a), 제1 내지 제3 콘택홀(84, 92, 94)을 채우는 제1 내지 제3 콘택플러그(95b, 95c, 95d), 그리고 이러한 콘택플러그들(95a, 95b, 95c, 95d)과 일체로 연결된 비트라인(95e)을 형성한다.
그런데 이 방법에서는, 주변회로 영역의 소오스/드레인(50, 60)을 형성한 다음에 제1 및 제2 층간절연막(65, 75)을 형성하므로, 제1 및 제2 층간절연막(65, 75)으로 BPSG를 사용할 경우, 평탄화를 위해 BPSG의 리플로우 온도를 너무 높이면 소오스/드레인(50, 60)의 도펀트 확산이 심해져 프로파일이 변화한다. 그리고, 소오스/드레인(50, 60)을 형성한 다음에 셀 영역에 랜딩 패드(70)를 형성하므로, 랜딩 패드(70) 어닐링 온도를 너무 높이는 경우에도 소오스/드레인(50, 60)의 도펀트 확산이 심해져 프로파일이 변화한다. 따라서, 소오스/드레인(50, 60)의 프로파일에 영향을 주지 않을 정도로 제1 및 제2 층간절연막(65, 75)의 리플로우 공정 및 랜딩 패드(70) 어닐링 공정에서의 열적 부담(heat budget)을 고려해야만 한다. 그런데, 제1 및 제2 층간절연막(65, 75)의 리플로우 온도가 낮으면 평탄화가 잘 이루어지지 않으며, 랜딩 패드(70) 어닐링 온도가 낮으면 셀 영역 트랜지스터의 누설전류가 증가하는 문제가 있다. 누설전류는 반도체 소자의 전기적 성능(performance)을 저하시키고, 제조 공정에서는 수율(yield)을 떨어뜨리는 원인 중의 하나이다.
또한, 이 방법은 셀 영역의 소오스/드레인(40)을 형성할 때에, NMOS 영역에 N형 소오스/드레인(50)을 형성할 때에, PMOS 영역에 P형 소오스/드레인(60)을 형성할 때에, N형 소오스/드레인(50) 안에 N+ 플럭층(52)을 형성할 때에, P형 소오스/드레인(60) 안에 P+ 플럭층(62)을 형성할 때에 각각 별개의 이온주입 마스크용의 포토레지스트 패턴 형성 공정이 필요하다. 총 5번의 포토레지스트 패턴 형성 공정이 필요하므로 전체 공정이 여전히 복잡하며 제조 단가가 높다.
뿐만 아니라, 제3 및/또는 제4 포토레지스트 패턴(80, 90)의 오정렬이 발생할 경우, N+ 플럭층(52) 및/또는 P+ 플럭층(62)과 게이트 스페이서(35)간의 거리가 일정하지 않고 비대칭적이 되므로, 플럭 효과에 의한 주변회로 영역의 트랜지스터의 특성 변동이 심하다.
본 발명이 이루고자 하는 기술적 과제는 열적 부담에 의해 소오스/드레인 프로파일이 영향받는 문제가 없는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 또한, 이온주입 마스크용 포토레지스트 패턴 형성 공정의 횟수를 줄여 공정 단순화를 기할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 또한, 플럭 효과에 의한 트랜지스터의 특성 변동을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법에서는, 활성영역이 정의된 반도체 기판 상에 게이트 전극 패턴을 형성한 다음, 상 기 게이트 전극 패턴 상에 층간절연막을 형성하고, 상기 층간절연막 중 상기 활성영역 위에 놓인 부분을 에어리어(area) 타입으로 식각하여 상기 게이트 전극 패턴을 노출시키면서 상기 게이트 전극 패턴 양측에 자기정렬 방식으로 콘택홀을 형성한다. 그런 다음, 상기 콘택홀을 통해 이온주입을 실시하여 상기 반도체 기판 안에 소오스/드레인을 형성한다.
이와 같이 층간절연막을 형성한 다음에 소오스/드레인을 형성하므로, 층간절연막으로 BPSG 등을 사용하고 고온에서 리플로우시키더라도 이 리플로우 공정에서의 열적 부담에 의해 소오스/드레인의 프로파일이 영향을 받는 문제가 없다.
한편 본 명세서에서 "에어리어 타입으로 식각/노출"시킨다는 것은 활성영역의 일부만을 식각/노출시키는 것, 즉 콘택 타입으로 식각/노출시키는 것이 아니라, 활성영역의 모양대로 활성영역에 해당하는 부위 전체를 식각/노출시킨다는 것을 의미한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 다른 제조방법에서는, 활성영역이 정의된 반도체 기판의 주변회로 영역에 게이트 전극 패턴을 형성한 다음, 상기 게이트 전극 패턴 상에 층간절연막을 형성한다. 상기 층간절연막 중 상기 주변회로 영역의 NMOS 영역을 정의하는 활성영역 위에 놓인 부분을 에어리어 타입으로 식각하여 상기 NMOS 영역의 게이트 전극 패턴을 노출시키면서 상기 NMOS 영역의 게이트 전극 패턴 양측에 자기정렬 방식으로 제1 콘택홀을 형성한다. 상기 제1 콘택홀을 통해 N형 도펀트 이온주입을 실시하여 상기 반도체 기판 안에 N형 소오스/드레인을 형성한 다음, 상기 층간절연막 중 상기 주변회로 영역의 PMOS 영역을 정의하는 활성영역 위에 놓인 부분을 에어리어 타입으로 식각하여 상기 PMOS 영역의 게이트 전극 패턴을 노출시키면서 상기 PMOS 영역의 게이트 전극 패턴 양측에 자기정렬 방식으로 제2 콘택홀을 형성한다. 상기 제2 콘택홀을 통해 P형 도펀트 이온주입을 실시하여 상기 반도체 기판 안에 P형 소오스/드레인을 형성한다.
이 때, 상기 N형 소오스/드레인을 형성하는 단계에 이어, 상기 제1 콘택홀을 통해 N+ 고농도 이온주입을 실시하여 상기 N형 소오스/드레인 안에 고농도의 N+ 플럭층을 형성하는 단계를 더 포함할 수 있는데, 이 때 상기 제1 콘택홀을 형성하는 단계에서 형성하여 이용하는 포토레지스트 패턴을 상기 N형 소오스/드레인을 형성하는 단계 및 상기 고농도의 N+ 플럭층을 형성하는 단계에서 그대로 이용할 수 있다. 이렇게 함으로써, 이온주입 마스크용 포토레지스트 패턴 형성 공정의 횟수를 줄여 공정 단순화를 기할 수 있다.
이와 마찬가지로, 상기 P형 소오스/드레인을 형성하는 단계에 이어, 상기 제2 콘택홀을 통해 P+ 고농도 이온주입을 실시하여 상기 P형 소오스/드레인 안에 고농도의 P+ 플럭층을 형성하는 단계를 더 포함할 수 있으며, 이 때에도 마찬가지로 상기 제2 콘택홀을 형성하는 단계에서 형성하여 이용하는 포토레지스트 패턴을 상기 P형 소오스/드레인을 형성하는 단계 및 상기 고농도의 P+ 플럭층을 형성하는 단계에서 그대로 이용할 수 있다.
이 방법에 따르면, 상기 층간절연막을 에어리어 타입으로 식각하여 상기 소오스/드레인 및 플럭층을 형성하므로, 플럭 효과에 의한 주변회로 영역의 트랜지스 터의 특성 변동을 감소시킬 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 또 다른 제조방법에서는, 셀 영역과 주변회로 영역으로 나누어지고 활성영역이 정의된 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크가 적층된 구조의 게이트 전극 패턴을 형성한다. 상기 셀 영역의 반도체 기판 안에 셀 영역 소오스/드레인을 형성한다. 상기 게이트 전극 패턴 사이의 공간을 매립하는 제1 층간절연막을 형성한 다음, 상기 제1 층간절연막을 식각하여 상기 셀 영역 소오스/드레인을 노출시키는 콘택홀들을 형성하고, 상기 콘택홀들 안에 각각 랜딩 패드를 형성한다. 상기 제1 층간절연막과 랜딩 패드 및 게이트 전극 패턴 상에 제2 층간절연막을 형성한 후, 상기 제2 층간절연막 상에 상기 랜딩 패드를 노출시키고 상기 제2 층간절연막 중 상기 주변회로 영역의 NMOS 영역을 정의하는 활성영역 위에 놓인 부분을 에어리어 타입으로 노출시키기 위한 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 식각 마스크로 삼아 상기 제2 층간절연막을 식각하여 상기 랜딩 패드를 노출시키는 비트라인 콘택홀을 형성하고, 상기 제1 및 제2 층간절연막을 식각하여 상기 NMOS 영역의 게이트 전극 패턴을 노출시키면서 상기 NMOS 영역의 게이트 전극 패턴 양측에 자기정렬 방식으로 제1 콘택홀을 형성한다. 상기 제1 포토레지스트 패턴을 이온주입 마스크로 하여 N형 도펀트 이온주입을 실시하여 상기 주변회로 영역 중 NMOS 영역에 N형 소오스/드레인을 형성한 다음, N+ 고농도 이온주입을 실시하여 상기 N형 소오스/드레인 안에 고농도의 N+ 플럭층을 형성한다. 상기 제1 포토레지스트 패턴을 제거한다.
이 방법에서는 제1 및 제2 층간절연막, 그리고 랜딩 패드를 형성한 후에 주변회로 영역의 소오스/드레인을 형성하게 된다. 따라서, 제1 및 제2 층간절연막 리플로우 공정 및 랜딩 패드 어닐링 공정에서의 열적 부담에 의해 소오스/드레인 프로파일이 영향을 받는 일은 없다. 그리고, 소오스/드레인 형성과 플럭층 형성 공정을 머지함으로써, 이온주입 마스크용 포토레지스트 패턴 형성 공정의 횟수를 줄여 공정 단순화를 기할 수 있다. 또한, 제1 및 제2 층간절연막을 에어리어 타입으로 식각하여 소오스/드레인 및 플럭층을 형성하므로, 플럭 효과에 의한 주변회로 영역의 트랜지스터의 특성 변동을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항에 의해 정의될 뿐이다. 명세서 및 도면 전체에 걸쳐 동일 참조부호는 동일 구성 요소를 지칭한다.
도 8 내지 도 13은 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 8을 참조하면, 반도체 기판(210)에 얕은 트렌치 소자분리막(shallow trench isolation : STI)과 같은 소자분리막(215)을 형성하여 활성영역을 정의한다. 그런 다음, 반도체 기판(210) 상에 게이트 절연막(220), 게이트 도전막(225) 및 게이트 하드마스크(230)가 적층된 구조의 게이트 전극 패턴을 형성한다. 그리 고 나서, 게이트 전극 패턴의 양 측벽에 게이트 스페이서(235)를 형성한다. 계속하여, 셀 영역의 게이트 전극 패턴 사이의 반도체 기판(210) 내에 도펀트 이온주입을 실시하여 셀 영역의 소오스/드레인(240)을 형성한다.
게이트 절연막(220)은 주로 산화막 계열을 사용하고 게이트 도전막(225)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 등의 단독 또는 조합된 구조를 이용한다. 게이트 하드마스크(230)는 콘택홀 형성 등 후속 공정에서 게이트 도전막(225)이 어택(attack)받는 것을 방지하고 또한 게이트 도전막(225)과 후속 콘택플러그간의 전기적 단락(short)을 방지하는 역할을 한다. 이를 위해서 실리콘 산화질화막, 실리콘 산화막 또는 실리콘 질화막을 게이트 하드마스크(230) 물질로 사용한다. 게이트 스페이서(235)는 이러한 게이트 전극 패턴이 형성된 프로파일을 따라 절연막을 얇게 증착한 다음, 전면 식각(blanket etch)을 실시하여 형성한다. 게이트 스페이서(235)는 콘택홀 형성 등 후속 공정에서 게이트 전극 패턴 측면의 어택을 방지하기 위한 것이다. 따라서, 게이트 스페이서(235)는 질화막의 단독 또는 실리콘 산화막과 질화막이 적층된 구조 또는 질화막/산화막/질화막 구조 등 다양한 구조로 형성하며, 여기서 사용되는 질화막은 실리콘 산화질화막 또는 실리콘 질화막을 포함한다.
다음으로 도 9를 참조하면, 인접하는 게이트 전극 패턴 사이의 공간을 매립하는 제1 층간절연막(245)을 형성한 다음, 상기 제1 층간절연막(245)의 상면을 평탄화한다. 제1 층간절연막(245)은 BPSG(Boron Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PE-TEOS(Plasma Enhanced-TetraEthylOrthoSilicate)막, 또는 HDP(High Density Plasma)막 등의 실리콘 산화막 계열의 물질로 형성한다. 평탄화 방법은 리플로우 또는 CMP(Chemical Mechanical Polishing)가 가능하다. 이 때, 아직 주변회로 영역에 소오스/드레인이 형성되기 전이므로 리플로우를 고온에서 진행하여도 된다. 그런 다음, 셀 영역의 소오스/드레인(240)을 노출시키는 콘택홀들을 자기정렬 방식으로 형성하고, 콘택홀들을 완전히 매립하는 도전막을 형성한다. 이어, 게이트 하드마스크(230)의 상면이 드러나도록 도전막을 평탄화한다. 이렇게 하여, 콘택홀들 안에 각각 셀 영역의 소오스/드레인(240)에 접하는 랜딩 패드(250)를 형성한다. 랜딩 패드(250)는 주로 도프트 폴리실리콘막으로 형성하며, 이외에도 텅스텐막, Ti막, TiN막 등을 사용할 수 있다. 랜딩 패드(250) 중 일부(가운데 있는 것)는 후속 공정에 의해 비트라인 콘택플러그와 접속되며 다른 일부(가장자리에 있는 것)는 스토리지 노드 콘택플러그와 접속된다. 랜딩 패드(250)를 형성한 다음에는 어닐링 공정을 실시한다. 이 때, 아직 주변회로 영역에 소오스/드레인이 형성되기 전이므로 랜딩 패드(250) 어닐링을 고온에서 진행하여도 된다. 따라서, 셀 영역 트랜지스터의 누설전류를 감소시키기에 충분한 고온으로 랜딩 패드(250) 어닐링 공정을 실시할 수 있다. 예를 들어, 850℃ 정도의 고온 공정이 가능해져 셀 영역 트랜지스터의 누설전류 개선에 많은 도움이 된다. 따라서, 누설전류 특성이 우수한 반도체 소자를 제조할 수 있다.
도 10을 참조하면, 도 9의 결과물 상에, 즉 제1 층간절연막(245)과 랜딩 패드(250) 및 게이트 전극 패턴 상에 제2 층간절연막(255)을 형성한다. 제2 층간절 연막(255)도 BPSG막, BSG막, PSG막, PE-TEOS막, 또는 HDP막 등의 산화막 계열의 물질로 형성할 수 있다. 필요한 경우 제2 층간절연막(255) 평탄화를 위한 리플로우 공정을 실시할 수 있는데, 아직 주변회로 영역에 소오스/드레인이 형성되기 전이므로 리플로우를 고온에서 진행하여도 된다. 그런 다음, 제2 층간절연막(255) 상에 셀 영역의 랜딩 패드(250)를 노출시키고 제2 층간절연막(255) 중 주변회로 영역의 NMOS 영역을 정의하는 활성영역 위에 놓인 부분을 에어리어 타입으로 노출시키기 위한 제1 포토레지스트 패턴(260)을 형성한다. 앞에서도 언급한 바와 같이, "에어리어 타입으로 식각/노출"시킨다는 것은 활성영역의 일부만을 식각/노출시키는 것, 즉 콘택 타입으로 식각/노출시키는 것이 아니라, 활성영역의 모양대로 활성영역에 해당하는 부위 전체를 식각/노출시킨다는 것을 의미한다.
이 제1 포토레지스트 패턴(260)을 식각 마스크로 삼아 제2 층간절연막(255)을 식각하여 랜딩 패드(250)를 노출시키는 비트라인 콘택홀(262)을 형성한다. 그리고, 반도체 기판(210)이 드러날 때까지 제1 및 제2 층간절연막(245, 255)을 식각하여 NMOS 영역의 게이트 전극 패턴을 노출시키면서 NMOS 영역의 게이트 전극 패턴 양측에 자기정렬 방식으로 제1 콘택홀(264)을 형성한다. 그런 다음, 제1 포토레지스트 패턴(260)을 이번에는 이온주입 마스크로 이용하여 N형 도펀트 이온주입을 실시, 주변회로 영역의 NMOS 영역에 N형 소오스/드레인(270)을 형성한다. 그런 다음, 이 제1 포토레지스트 패턴(260)을 계속 이온주입 마스크로 삼아 N+ 도펀트를 고농도로 주입하여 N형 소오스/드레인(270) 안에 고농도의 N+ 플럭층(272)을 형성한다. 그런 다음, 제1 포토레지스트 패턴(260)은 제거한다.
이와 같이, 본 발명에서는 종래에 다른 단계로 진행되었던 N형 소오스/드레인(270) 형성 공정과 N+ 플럭층(272) 형성 공정을 머지한다. 이렇게 함으로써, 이온주입 마스크용 포토레지스트 패턴 형성 공정의 횟수를 줄여 공정 단순화를 기할 수 있다.
또한, 제1 및 제2 층간절연막(245, 255)을 형성한 다음에 제1 콘택홀(264)을 형성하고 나서 N형 소오스/드레인(270)을 형성하므로, 제1 콘택홀(264) 형성시 발생하는 식각 데미지와는 무관하게 N형 소오스/드레인(270)을 형성할 수 있을 뿐만 아니라, 식각시 도펀트 손실을 방지할 수 있어서 콘택 저항을 개선시킬 수 있는 장점도 있다.
계속된 도 11을 참조하면, 제2 층간절연막(255) 상에 주변회로 영역의 게이트 도전막(225)을 노출시키고 제2 층간절연막(255) 중 주변회로 영역의 PMOS 영역을 정의하는 활성영역 위에 놓인 부분을 에어리어 타입으로 노출시키기 위한 제2 포토레지스트 패턴(280)을 형성한다. 이 제2 포토레지스트 패턴(280)을 식각 마스크로 삼아 제1 및 제2 층간절연막(245, 255)을 식각하여 PMOS 영역의 게이트 패턴을 노출시키면서 그 양측에 자기정렬 방식으로 제2 콘택홀(282)을 형성한다. 그리고, 제2 층간절연막(255)과 게이트 하드마스크(230)를 식각하여 게이트 도전막(225)을 노출시키는 제3 콘택홀(284)도 형성한다.
그런 다음, 제2 포토레지스트 패턴(280)을 이온주입 마스크로 하여 P형 도펀트 이온주입을 실시, 주변회로 영역의 PMOS 영역에 P형 소오스/드레인(290)을 형성한다. 계속하여, 제2 포토레지스트 패턴(280)을 또 이온주입 마스크로 삼아 P+ 도 펀트를 고농도로 주입하여 고농도의 P+ 플럭층(292)을 P형 소오스/드레인(290) 안에 형성한다. 그런 다음, 제2 포토레지스트 패턴(280)을 제거한다.
이와 같이, 본 발명에서는 종래에 다른 단계로 진행되었던 P형 소오스/드레인(290) 형성 공정과 P+ 플럭층(292) 형성 공정을 머지한다. 이렇게 함으로써, 이온주입 마스크용 포토레지스트 패턴 형성 공정의 횟수를 줄여 공정 단순화를 기할 수 있다.
또한, 제1 및 제2 층간절연막(245, 255)을 형성한 다음에 제2 콘택홀(282)을 형성하고 나서, P형 소오스/드레인(290)을 형성하므로 제2 콘택홀(282) 형성시 발생하는 식각 데미지와는 무관하게 P형 소오스/드레인(290)을 형성할 수 있을 뿐만 아니라, 식각시 도펀트 손실을 방지할 수 있어서 콘택 저항을 개선시킬 수 있는 장점도 있다.
도 12를 참조하여, 비트라인 콘택홀(262)과 제1 내지 제3 콘택홀(264, 282, 284)을 채우는 도전막(295)을 증착한다. 도전막(295)은 도프트 폴리실리콘, 텅스텐, 또는 텅스텐 질화막일 수 있다. 그런 다음, 도 13에서와 같이 패터닝하여, 비트라인 콘택홀(262)을 채우는 비트라인 콘택플러그(295a), 제1 내지 제3 콘택홀(264, 282, 284)을 채우는 제1 내지 제3 콘택플러그(295b, 295c, 295d), 그리고 이러한 콘택플러그들과 일체로 연결된 비트라인(295e)을 형성한다. 이 때, 도전막(295)을 게이트 하드마스크(230)가 노출될 때까지 식각하는 것이 필요하다.
이와 같이, 본 발명에서는 제1 및 제2 층간절연막(245, 255)을 형성한 다음에 주변회로 영역의 소오스/드레인(270, 290)을 형성하므로, BPSG 등을 제1 및 제2 층간절연막(245, 255)으로 사용할 경우 평탄화를 위한 리플로우 온도에 의해 소오스/드레인(270, 290)의 프로파일이 변화될 우려가 없다. 따라서, 제1 및 제2 층간절연막(245, 255)의 리플로우 온도에 제한이 없어, 원하는 정도의 평탄화를 얻을 수 있을 정도로 고온의 리플로우 공정을 진행할 수 있다. 또한, 셀 영역에 랜딩 패드(250)를 형성한 다음에 소오스/드레인(270, 290)을 형성하므로, 랜딩 패드(250) 어닐링 온도를 높여도 소오스/드레인(270, 290)의 프로파일에 영향을 미치지 않는다. 따라서, 랜딩 패드(250) 어닐링 온도에 제한이 없어, 셀 영역 트랜지스터의 누설전류를 감소시키기에 충분한 고온으로 랜딩 패드(250) 어닐링 공정을 실시할 수 있다. 따라서, 누설전류 특성이 우수한 반도체 소자를 제조할 수 있다.
그리고, 본 발명에서는 N형 소오스/드레인(270) 형성 공정과 N+ 플럭층(272) 형성 공정을 머지하고, P형 소오스/드레인(290) 형성 공정과 P+ 플럭층(292) 형성 공정을 머지하므로, 셀 영역의 소오스/드레인(240)을 형성할 때까지 합치면 총 3번의 포토레지스트 패턴 형성 공정이 포함된다. 따라서, 종래에 비하여 포토레지스트 패턴 형성 공정의 횟수를 줄일 수 있으므로, 공정 단순화를 기할 수 있다.
뿐만 아니라, N+ 플럭층(272)과 P+ 플럭층(292)을 형성할 때에 에어리어 타입으로 오픈한 후 이온주입을 실시하므로 플럭 효과가 트랜지스터마다 동일하여 특성 산포를 줄일 수 있다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고 당업자에 의해 많은 변형 및 개량이 가능하다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변 경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 본 발명에 의하면, 제1 및 제2 층간절연막, 그리고 랜딩 패드를 형성한 다음에 주변회로 영역의 소오스/드레인을 형성하므로, 제1 및 제2 층간절연막으로 사용되는 BPSG의 리플로우 온도에 의해 주변회로 영역의 소오스/드레인의 프로파일이 변화될 우려가 없다. 따라서, 제1 및 제2 층간절연막의 리플로우 온도에 제한이 없어, 원하는 정도의 평탄화를 얻을 수 있을 정도로 고온의 리플로우 공정을 진행할 수 있다. 또한, 랜딩 패드 어닐링 온도에 제한이 없어, 셀 영역 트랜지스터의 누설전류를 감소시키기에 충분한 고온으로 랜딩 패드 어닐링 공정을 실시할 수 있다. 따라서, 누설전류 특성이 우수한 반도체 소자를 제조할 수 있다.
본 발명에서는 주변회로 영역에서의 N형 소오스/드레인 형성 공정과 N+ 플럭층 형성 공정을 머지하고, P형 소오스/드레인 형성 공정과 P+ 플럭층 형성 공정을 머지하므로, 종래에 비하여 포토레지스트 패턴 형성 공정의 횟수를 줄일 수 있으므로, 공정 단순화를 기할 수 있고 제조 단가를 낮출 수 있다.
뿐만 아니라, N+ 플럭층과 P+ 플럭층을 형성할 때에 에어리어 타입으로 오픈한 후 이온주입을 실시하므로 플럭 효과가 트랜지스터마다 동일하여 특성 산포를 줄일 수 있다.

Claims (20)

  1. 활성영역이 정의된 반도체 기판 상에 게이트 전극 패턴을 형성하는 단계;
    상기 게이트 전극 패턴 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 중 상기 활성영역 위에 놓인 부분을 에어리어(area) 타입으로 식각하여 상기 게이트 전극 패턴을 노출시키면서 상기 게이트 전극 패턴 양측에 자기정렬 방식으로 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 이온주입을 실시하여 상기 반도체 기판 안에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 게이트 전극 패턴은 상기 반도체 기판의 주변회로 영역에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 콘택홀을 통해 고농도 이온주입을 실시하여 상기 소오스/드레인 안에 고농도 플럭층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 콘택홀을 형성하는 단계는,
    상기 층간절연막 상에 상기 층간절연막 중 상기 활성영역 위에 놓인 부분을 에어리어 타입으로 노출시키기 위한 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 반도체 기판이 드러날 때까지 상기 층간절연막을 식각하는 단계를 포함하며,
    상기 소오스/드레인을 형성하는 단계는,
    상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 이온주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 소오스/드레인을 형성하는 단계에 이어,
    상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 고농도 이온주입을 실시하여 상기 소오스/드레인 안에 고농도 플럭층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 콘택홀을 형성하는 단계 이후,
    상기 콘택홀을 채우는 도전막을 증착하는 단계; 및
    상기 도전막을 패터닝하여, 상기 콘택홀을 채우는 콘택플러그 및 상기 콘택플러그와 일체로 연결된 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 활성영역이 정의된 반도체 기판의 주변회로 영역에 게이트 전극 패턴을 형성하는 단계;
    상기 게이트 전극 패턴 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 중 상기 주변회로 영역의 NMOS 영역을 정의하는 활성영역 위에 놓인 부분을 에어리어 타입으로 식각하여 상기 NMOS 영역의 게이트 전극 패턴을 노출시키면서 상기 NMOS 영역의 게이트 전극 패턴 양측에 자기정렬 방식으로 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀을 통해 N형 도펀트 이온주입을 실시하여 상기 반도체 기판 안에 N형 소오스/드레인을 형성하는 단계;
    상기 층간절연막 중 상기 주변회로 영역의 PMOS 영역을 정의하는 활성영역 위에 놓인 부분을 에어리어 타입으로 식각하여 상기 PMOS 영역의 게이트 전극 패턴을 노출시키면서 상기 PMOS 영역의 게이트 전극 패턴 양측에 자기정렬 방식으로 제2 콘택홀을 형성하는 단계; 및
    상기 제2 콘택홀을 통해 P형 도펀트 이온주입을 실시하여 상기 반도체 기판 안에 P형 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 N형 소오스/드레인을 형성하는 단계에 이어,
    상기 제1 콘택홀을 통해 N+ 고농도 이온주입을 실시하여 상기 N형 소오스/드레인 안에 고농도의 N+ 플럭층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 제1 콘택홀을 형성하는 단계, 상기 N형 소오스/드레인 을 형성하는 단계 및 상기 고농도의 N+ 플럭층을 형성하는 단계는 동일한 포토레지스트 패턴을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제7항 또는 제8항에 있어서, 상기 P형 소오스/드레인을 형성하는 단계에 이어,
    상기 제2 콘택홀을 통해 P+ 고농도 이온주입을 실시하여 상기 P형 소오스/드레인 안에 고농도의 P+ 플럭층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 제2 콘택홀을 형성하는 단계, 상기 P형 소오스/드레인을 형성하는 단계 및 상기 고농도의 P+ 플럭층을 형성하는 단계는 동일한 포토레지스트 패턴을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제7항에 있어서, 상기 제1 및 제2 콘택홀을 형성하는 단계 이후,
    상기 제1 및 제2 콘택홀을 채우는 도전막을 증착하는 단계; 및
    상기 도전막을 패터닝하여, 상기 제1 및 제2 콘택홀을 채우는 제1 및 제2 콘택플러그와 상기 제1 및 제2 콘택플러그와 일체로 연결된 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제7항에 있어서, 상기 게이트 전극 패턴은 게이트 절연막, 게이트 도전막 및 게이트 하드마스크가 적층된 구조로 형성하고,
    상기 제2 콘택홀을 형성하는 단계 동안에 상기 층간절연막과 상기 게이트 하드마스크를 식각하여 상기 게이트 도전막을 노출시키는 제3 콘택홀을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제13항에 있어서, 상기 제1 내지 제3 콘택홀을 형성하는 단계 이후,
    상기 제1 내지 제3 콘택홀을 채우는 도전막을 증착하는 단계; 및
    상기 도전막을 패터닝하여, 상기 제1 내지 제3 콘택홀을 채우는 제1 내지 제3 콘택플러그 및 상기 제1 내지 제3 콘택플러그와 일체로 연결된 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 셀 영역과 주변회로 영역으로 나누어지고 활성영역이 정의된 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크가 적층된 구조의 게이트 전극 패턴을 형성하는 단계;
    상기 반도체 기판 안에 셀 영역의 소오스/드레인을 형성하는 단계;
    상기 게이트 전극 패턴 사이의 공간을 매립하는 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 식각하여 상기 셀 영역의 소오스/드레인을 노출시키는 콘택홀들을 형성하고, 상기 콘택홀들 안에 각각 랜딩 패드를 형성하는 단계;
    상기 제1 층간절연막과 랜딩 패드 및 게이트 전극 패턴 상에 제2 층간절연막 을 형성하는 단계;
    상기 제2 층간절연막 상에 상기 랜딩 패드를 노출시키고 상기 제2 층간절연막 중 상기 주변회로 영역의 NMOS 영역을 정의하는 활성영역 위에 놓인 부분을 에어리어 타입으로 노출시키기 위한 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 마스크로 삼아 상기 제2 층간절연막을 식각하여 상기 랜딩 패드를 노출시키는 비트라인 콘택홀을 형성하고, 상기 제1 및 제2 층간절연막을 식각하여 상기 NMOS 영역의 게이트 전극 패턴을 노출시키면서 상기 NMOS 영역의 게이트 전극 패턴 양측에 자기정렬 방식으로 제1 콘택홀을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 이온주입 마스크로 하여 N형 도펀트 이온주입을 실시하여 상기 주변회로 영역 중 NMOS 영역에 N형 소오스/드레인을 형성한 다음, N+ 고농도 이온주입을 실시하여 상기 N형 소오스/드레인 안에 고농도의 N+ 플럭층을 형성하는 단계; 및
    상기 제1 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 제2 층간절연막 상에 상기 주변회로 영역의 게이트 도전막을 노출시키고 상기 제2 층간절연막 중 상기 주변회로 영역의 PMOS 영역을 정의하는 활성영역 위에 놓인 부분을 에어리어 타입으로 노출시키기 위한 제2 포토레지스트 패턴을 형 성하는 단계;
    상기 제2 포토레지스트 패턴을 식각 마스크로 삼아 상기 제1 및 제2 층간절연막을 식각하여 상기 PMOS 영역의 게이트 전극 패턴을 노출시키면서 상기 게이트 전극 패턴 양측에 자기정렬 방식으로 제2 콘택홀을 형성하고, 상기 제2 층간절연막과 게이트 하드마스크를 식각하여 상기 게이트 도전막을 노출시키는 제3 콘택홀을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 이온주입 마스크로 하여 P형 도펀트 이온주입을 실시하여 상기 주변회로 영역 중 PMOS 영역에 P형 소오스/드레인을 형성한 다음, P+ 고농도 이온주입을 실시하여 상기 P형 소오스/드레인 안에 고농도의 P+ 플럭층을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제16항에 있어서, 상기 제1 내지 제3 콘택홀을 형성하는 단계 이후,
    상기 비트라인 콘택홀과 제1 내지 제3 콘택홀을 채우는 도전막을 증착하는 단계; 및
    상기 도전막을 패터닝하여, 상기 비트라인 콘택홀을 채우는 비트라인 콘택플러그, 상기 제1 내지 제3 콘택홀을 채우는 제1 내지 제3 콘택플러그 및 상기 비트라인 콘택플러그, 제1 내지 제3 콘택플러그와 일체로 연결된 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제17항에 있어서, 상기 비트라인을 형성하는 단계는 상기 게이트 하드마스크가 노출될 때까지 상기 도전막을 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제15항 내지 제18항 중 어느 하나의 항에 있어서, 상기 제1 콘택홀을 형성하기 전에,
    상기 제1 층간절연막을 리플로우시키는 단계와 상기 제2 층간절연막을 리플로우시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제15항 내지 제18항 중 어느 하나의 항에 있어서, 상기 제1 콘택홀을 형성하기 전에,
    상기 랜딩 패드를 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020050042456A 2005-05-20 2005-05-20 반도체 소자의 제조방법 KR100630749B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050042456A KR100630749B1 (ko) 2005-05-20 2005-05-20 반도체 소자의 제조방법
US11/383,722 US20060263985A1 (en) 2005-05-20 2006-05-16 Method of fabricating a semiconductor device
JP2006139276A JP2006332651A (ja) 2005-05-20 2006-05-18 半導体素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050042456A KR100630749B1 (ko) 2005-05-20 2005-05-20 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR100630749B1 true KR100630749B1 (ko) 2006-10-02

Family

ID=37448835

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050042456A KR100630749B1 (ko) 2005-05-20 2005-05-20 반도체 소자의 제조방법

Country Status (3)

Country Link
US (1) US20060263985A1 (ko)
JP (1) JP2006332651A (ko)
KR (1) KR100630749B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101607399B1 (ko) * 2013-10-30 2016-03-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 집적 회로 제조 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100661228B1 (ko) * 2005-12-29 2006-12-22 동부일렉트로닉스 주식회사 트랜지스터 형성 방법
KR100827666B1 (ko) * 2007-05-08 2008-05-07 삼성전자주식회사 반도체 장치들 및 그의 형성방법들
KR101353346B1 (ko) 2008-01-21 2014-02-17 삼성전자주식회사 주변 회로 영역의 불순물 영역들에 대한 열적 부담을완화시키는 반도체 소자의 제조 방법
TWI605310B (zh) * 2009-12-15 2017-11-11 羅門哈斯電子材料有限公司 光阻劑及其使用方法
US8951907B2 (en) * 2010-12-14 2015-02-10 GlobalFoundries, Inc. Semiconductor devices having through-contacts and related fabrication methods
US10998228B2 (en) * 2014-06-12 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnect with protection layer
US9390979B2 (en) * 2014-09-10 2016-07-12 Globalfoundries Inc. Opposite polarity borderless replacement metal contact scheme
US9633999B1 (en) 2015-11-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor mid-end-of-line (MEOL) process
TWI695477B (zh) * 2016-07-07 2020-06-01 聯華電子股份有限公司 半導體結構及其製作方法
KR102472133B1 (ko) 2016-09-22 2022-11-29 삼성전자주식회사 집적회로 소자
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
US10290640B1 (en) 2017-10-22 2019-05-14 United Microelectronics Corp. Static random access memory cell and static memory circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5637525A (en) * 1995-10-20 1997-06-10 Micron Technology, Inc. Method of forming a CMOS circuitry
JPH10144886A (ja) * 1996-09-11 1998-05-29 Toshiba Corp 半導体装置及びその製造方法
US5858831A (en) * 1998-02-27 1999-01-12 Vanguard International Semiconductor Corporation Process for fabricating a high performance logic and embedded dram devices on a single semiconductor chip
US6172407B1 (en) * 1998-04-16 2001-01-09 Advanced Micro Devices, Inc. Source/drain and lightly doped drain formation at post interlevel dielectric isolation with high-K gate electrode design
WO1999066558A1 (fr) * 1998-06-19 1999-12-23 Hitachi, Ltd. Dispositif a semiconducteur et son procede de production

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101607399B1 (ko) * 2013-10-30 2016-03-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 집적 회로 제조 방법
US10672656B2 (en) 2013-10-30 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US11735477B2 (en) 2013-10-30 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication

Also Published As

Publication number Publication date
US20060263985A1 (en) 2006-11-23
JP2006332651A (ja) 2006-12-07

Similar Documents

Publication Publication Date Title
KR100352909B1 (ko) 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체
KR101083644B1 (ko) 반도체 장치 및 그 제조방법
KR100393205B1 (ko) 자기정렬 콘택구조를 가진 메모리영역과 샐리사이디드된듀얼 게이트 구조의 로직영역이 병합된 ｍｍｌ 반도체소자 및 그 제조방법
JP2006332651A (ja) 半導体素子の製造方法
JP2010205908A (ja) 半導体装置およびその製造方法
KR20110085502A (ko) 노어형 플래시 메모리 소자의 제조 방법
KR100444306B1 (ko) 반도체소자의 제조방법
KR100998948B1 (ko) 리세스 게이트를 갖는 반도체 장치 제조 방법
US7649218B2 (en) Lateral MOS transistor and method for manufacturing thereof
KR20090080372A (ko) 주변 회로 영역의 불순물 영역들에 대한 열적 부담을완화시키는 반도체 소자의 제조 방법
US6130121A (en) Method for fabricating a transistor
KR100983514B1 (ko) 반도체소자 제조 방법
US6670254B1 (en) Method of manufacturing semiconductor device with formation of a heavily doped region by implantation through an insulation layer
KR100672672B1 (ko) 반도체 소자의 형성방법
KR100546804B1 (ko) 반도체 소자의 층간 절연막 제조방법
KR20050002075A (ko) 반도체소자 제조 방법
KR20000039307A (ko) 반도체장치의 콘택 형성방법
KR20100103213A (ko) 콘택 마진 확보용 패턴들을 갖는 적층형 반도체 소자
KR100481917B1 (ko) 반도체 소자의 제조방법
KR100606952B1 (ko) 반도체 소자의 트랜지스터 형성방법
KR20010011651A (ko) 반도체장치의 콘택 형성방법
KR20080092559A (ko) 반도체 소자의 제조 방법
KR20030002749A (ko) 반도체 소자의 제조 방법
KR20080060303A (ko) 반도체 소자의 제조 방법
KR20030002840A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee