JP3615692B2 - 多相クロック発振回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電圧または電流制御のリング発振回路を含む多相クロック発振回路に関する。
【０００２】
【従来の技術】
最近、装置間の信号伝送においては、高速の小振幅シリアル信号を使うようになっている。これは、ディジタル信号をパラレルに転送するのに対し、僅かなケーブル数で済むのに加えて、ディジタル信号の転送で発生するＥＭＩを抑制することが近年より重要になってきていることによる。このような、高速のシリアル通信を実現する際には、装置内部でのパラレル−シリアル変換の為に、ベースクロック信号に対して等間隔で位相がずれた多相の副クロック信号の発生が必須である。多段の遅延差動反転増幅回路をリング状に接続した電圧または電流制御差動リング発振回路は、等位相間隔の多相副クロック信号を多段のリング発振回路から容易に引き出すことが出来る為、この応用に最適な回路であるが、高速のリング発振回路から正確に等間隔で位相がずれた副クロック信号をパラレル−シリアル変換回路まで配線する場合に、配線間のカップリングによる影響を均一にする必要がある。
【０００３】
図１は、従来の電圧制御差動リング発振回路の回路図であり、Ｎ＝１０段の電圧制御差動リング発振回路の例である。
【０００４】
図１に示す電圧制御差動リング発振回路において、１０１ａ−１０１ｊは遅延差動反転増幅回路であり、１０２ａ−１０２ｊは多相の副クロック信号の出力増幅回路である。
【０００５】
図１に示すように、それぞれの遅延差動反転増幅回路１０１ａ−１０１ｊを接続することで、出力増幅回路１０２ａ−１０２ｊから多相の副クロック信号の出力Ｒ１、Ｒ２、…、Ｒ１０を得る事が出来る。
【０００６】
図２には、図１に示された１０段の電圧制御差動リング発振回路から得られるＲ１からＲ１０までの多相の副クロック信号出力の電圧波形が示されている。尚、図２においては、横軸が時間、縦軸が電圧を示している。それぞれの副クロック信号のデューティ比は、Ｄ＝Ａ／Ｂ＝０．５である。
【０００７】
図３の（ａ）には、Ｒ１、Ｒ２、Ｒ３の３つの副クロック信号の半導体基板上での配線の様子と、等価カップリング容量が図示されている。図３の（ｂ）には、Ｒ１とＲ３との間のカップリング容量がＲ２信号の電圧波形を劣化させる様子が示されている。
【０００８】
図３の（ｂ）に示したＲ２信号の電圧波形は、隣り合う信号線Ｒ１、Ｒ３が遷移する場合にカップリングにより電圧変動の影響を受ける。この変動量ΔＶは、カップリング容量Ｃｐが大きい程大きい。
【０００９】
高速の小振幅シリアル信号発生の応用においては、高い発振周波数の多相の副クロック信号が必要であるが、高周波数の応用においては、多相の副クロック信号の位相時間差ｔ０が小さい為に、図３の（ｂ）に示すように、隣り合う信号線Ｒ１、Ｒ３が遷移する際のカップリングによる電圧変動によりＲ２自身の遷移電圧波形が劣化してしまう。従って、高速の小振幅シリアル信号発生の応用においては、カップリング容量Ｃｐを出来るだけ小さくするような設計が求められる。
【００１０】
カップリング容量による信号波形の劣化を防ぐ為に、図４の（ａ）に示すように、多相の副クロック信号線のそれぞれの配線間距離を倍にする事で、カップリング容量を半減させることが出来る。しかしながら、副クロック信号線の配線領域が倍増してしまう欠点がある。また、隣り合う信号線Ｒ１、Ｒ３が遷移することで生じる副クロック信号波形の劣化を防ぐ方法として、図４の（ｂ）に示すように、多相の副クロック信号線のそれぞれの配線間を静電絶縁する為に新たな信号線を配線し、その信号線に接地電位もしくは安定な電位を給電することにより、副クロック信号の劣化を防ぐことが出来る。しかしながら、新たな信号線を導入する必要がある為に、同様に副クロック信号線の配線領域が倍増してしまう欠点がある。
【００１１】
このように、従来は、正確に等間隔で位相がずれた副クロック信号の配線に際しては、配線間のカップリングによる影響を抑える為に、最小の配線間距離よりも広い幅だけ離して配線したり、それぞれの副クロック信号配線間のカップリングを絶縁する目的で、全ての配線間に別の信号を配線していた。
【００１２】
一方、高速のシリアル通信を実現する為に等間隔で位相がずれた多相の副クロック信号出力の本数は増加する傾向にあり、多相の副クロック信号出力を配線する際に従来技術を使った場合には、副クロック信号の配線に広い領域が必要となり、大きな半導体基板面積を必要とするという問題があった。
【００１３】
【発明が解決しようとする課題】
そこで、本発明は、等位相差の多相の副クロック信号をＮ段の電圧または電流制御差動リング発振回路から引き出す応用において、多相の副クロック信号配線間のカップリングによるクロック信号波形の劣化を抑え、且つ、副クロック信号を極力少ない領域で配線可能な多相クロック発振回路を実現することを目的とする。
【００１４】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る多相クロック発振回路は、リング状に接続されて発振動作を行う複数段の増幅回路と、複数段の増幅回路の出力信号の内の所定の出力信号に基づいて、互いに位相の異なる複数組のクロック信号を生成する論理回路であって、各組に含まれる複数のクロック信号の内の１つのクロック信号がローレベルである期間において他のクロック信号を遷移させて出力する論理回路と、論理回路が出力する複数組のクロック信号を伝送する複数の配線とを具備する。
【００１５】
本発明によれば、副クロック信号の信号線の配線領域を倍増させることなく、カップリング容量による副クロック信号の信号波形の劣化を防ぐ事が可能となる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
【００１７】
図５は、Ｍ＝１０相の多相の副クロック信号を選択する為に、Ｎ＝１０段の電圧制御差動リング発振回路１０１ａ−１０１ｊと、それぞれの副クロック信号のデューティ比をＤ＝（０．５−２／Ｎ）にして出力するゲート回路付きの多相の副クロック信号の出力増幅回路５０２ａ−５０２ｊで構成された第１の実施形態を示す図であり、多相の副クロック信号Ｓ１、Ｓ２、…、Ｓ１０を得る事が出来る。これらの多相の副クロック信号は、パラレル−シリアル変換回路６００に供給される。
【００１８】
図６には、図５に示された１０段の電圧制御差動リング発振回路から得られるＳ１からＳ１０までの多相の副クロック信号出力の電圧波形が示されている。それぞれの副クロック信号のデューティ比は、Ｄ＝Ａ／Ｂ＝０．３になっているので、Ｓ１／Ｓ６、Ｓ２／Ｓ７、Ｓ３／Ｓ８、Ｓ４／Ｓ９、及び、Ｓ５／Ｓ１０の組合せのように、それぞれ一方の信号がローレベルの電圧期間の間だけ他方の信号が遷移するような対の組合せを選択できる。
【００１９】
図７の（ａ）は、Ｓ１／Ｓ６の対を、互いに並行するように半導体基板上に配線し、その外側にシールド用の接地線を配置した場合を示している。
【００２０】
図７の（ｂ）は、副クロック信号の電圧波形を示しているが、前述したように、Ｓ１／Ｓ６の対は、それぞれ一方の信号がローレベルの電圧期間の間だけ他方の信号が遷移するような対の組合せであるので、副クロック信号配線間のカップリングによる信号波形のひずみは、それぞれの信号がローレベルの電圧期間の間だけに現れる為に、遷移波形の劣化は生じていない。
【００２１】
本実施形態の半導体基板上の配置を図８の（ａ）に示し、従来例を図８の（ｂ）に示す。本実施形態によれば、約２５％程半導体基板上の必要な面積を少なく出来る。
【００２２】
図９には、１２段の電圧制御差動リング発振回路を用いた場合の第２の実施形態において得られるＳ１からＳ１２までの多相の副クロック信号出力の電圧波形が示されている。それぞれの副クロック信号のデューティ比は、Ｄ＝Ａ／Ｂ＝０．１６７になっているので、Ｓ１／Ｓ５／Ｓ９、Ｓ２／Ｓ６／Ｓ１０、Ｓ３／Ｓ７／Ｓ１１、及び、Ｓ４／Ｓ８／Ｓ１２の組合せのように、１つの信号が遷移する時に他の２つの信号がローレベルの電圧となるような３本の信号線からなる対の組合せを選択できる。
【００２３】
図１０の（ａ）は、第２の実施形態における多相の副クロック信号の配置を示している。本実施形態によれば、従来方式に比較して約３６％の面積削減が可能となっている。また、Ｓ１／Ｓ５／Ｓ９の信号波形を、図１０の（ｂ）に示している。
【００２４】
図１１には、１６段の電圧制御差動リング発振回路を用いた場合の第３の実施形態において得られるＳ１からＳ１６までの多相の副クロック信号出力の電圧波形が示されている。それぞれの副クロック信号のデューティ比は、Ｄ＝Ａ／Ｂ＝０．１２５になっているので、Ｓ１／Ｓ５／Ｓ９／Ｓ１３、Ｓ２／Ｓ６／Ｓ１０／Ｓ１４、Ｓ３／Ｓ７／Ｓ１１／Ｓ１５、及び、Ｓ４／Ｓ８／Ｓ１２／Ｓ１６の組合せのように、１つの信号が遷移する時に他の３つの信号がローレベルの電圧となるような４本の信号線からなる対の組合せを選択できる。
【００２５】
図１２の（ａ）は、第３の実施形態における多相の副クロック信号の配置を示している。本実施形態によれば、従来方式に比較して約３７％の面積削減が可能となっている。また、Ｓ１／Ｓ５／Ｓ９／Ｓ１３の信号波形を図１２の（ｂ）に示している。
【００２６】
なお、第１から第３の実施形態において、図８の（ａ）、図１０の（ａ）、図１２の（ａ）には、選択した信号対の間にシールド用の接地線を配置した場合を示してあるが、選択した信号線対同士の間のカップリングによる信号の劣化を防ぐ適当な手段を使った場合においても本発明は有効である。また、これらの実施形態においては、電圧制御差動リング発振回路からの多相副クロック信号の配線に関して説明しているが、等間隔の位相差を有する多相クロック信号であれば、どのような発振回路を用いた場合でも、有効且つ実現可能なものであり、本発明は電圧制御差動リング発振回路に限定されることなく、特許請求の範囲に記載される範囲内で自由に変形・変更可能である。
【００２７】
以上、本発明は実施の形態に基づいて説明されたが、本発明は上述の実施の形態に限定されることなく、特許請求の範囲に記載される範囲内で自由に変形・変更可能である。
【００２８】
【発明の効果】
本発明によれば、高速のシリアル通信を実現する為に必要な等間隔の位相差を有する多相副クロック信号を、副クロック信号のデューティ比がＤ＝（０．５−２／Ｎ）以下になるように一度整形することで、多相副クロック信号からそれぞれ一方の信号が第１の電圧期間の間だけ他方の信号が第１と第２の電圧間を遷移するような組合せを選択することが出来るようになり、組み合わされた信号が互いに並行するように半導体基板上に配線することで、多相の副クロック信号の配線に必要な半導体基板上の面積を削減しつつ、多相の副クロック信号配線間のカップリングによる信号波形の劣化を抑えることが出来るようになる。
【図面の簡単な説明】
【図１】従来の電圧制御差動リング発振回路の回路図である。
【図２】図１に示す電圧制御差動リング発振回路から得られる多相の副クロック信号の電圧波形を示す図である。
【図３】（ａ）は、従来の電圧制御差動リング発振回路における副クロック信号の配線と等価カップリング容量を示す図であり、（ｂ）は、Ｒ１とＲ３との間のカップリング容量がＲ２信号の電圧波形を劣化させる様子を示す図である。
【図４】従来の電圧制御差動リング発振回路における改良された配線を示す図である。
【図５】本発明の第１の実施形態を示す図である。
【図６】本発明の第１の実施形態において電圧制御差動リング発振回路から得られる多相の副クロック信号の電圧波形を示す図である。
【図７】（ａ）は、本発明の第１の実施形態における副クロック信号の配線例を示す図であり、（ｂ）は、副クロック信号の電圧波形を示す図である。
【図８】本発明の第１の実施形態における副クロック信号の配線と従来例との比較を示す図である。
【図９】本発明の第２の実施形態において電圧制御差動リング発振回路から得られる多相の副クロック信号の電圧波形を示す図である。
【図１０】（ａ）は、本発明の第２の実施形態における副クロック信号の配線例を示す図であり、（ｂ）は、副クロック信号の電圧波形を示す図である。
【図１１】本発明の第３の実施形態において電圧制御差動リング発振回路から得られる多相の副クロック信号の電圧波形を示す図である。
【図１２】（ａ）は、本発明の第３の実施形態における副クロック信号の配線例を示す図であり、（ｂ）は、副クロック信号の電圧波形を示す図である。
【符号の説明】
１００、５００ 電圧制御差動リング発振回路
１０１ａ〜１０１ｊ 遅延差動反転増幅回路
１０２ａ〜１０２ｊ 多相の副クロックの出力増幅回路
５０２ａ〜５０２ｊ ゲート回路付き遅延差動反転増幅回路
６００ パラレル−シリアル変換回路
【発明の属する技術分野】
本発明は、電圧または電流制御のリング発振回路を含む多相クロック発振回路に関する。
【０００２】
【従来の技術】
最近、装置間の信号伝送においては、高速の小振幅シリアル信号を使うようになっている。これは、ディジタル信号をパラレルに転送するのに対し、僅かなケーブル数で済むのに加えて、ディジタル信号の転送で発生するＥＭＩを抑制することが近年より重要になってきていることによる。このような、高速のシリアル通信を実現する際には、装置内部でのパラレル−シリアル変換の為に、ベースクロック信号に対して等間隔で位相がずれた多相の副クロック信号の発生が必須である。多段の遅延差動反転増幅回路をリング状に接続した電圧または電流制御差動リング発振回路は、等位相間隔の多相副クロック信号を多段のリング発振回路から容易に引き出すことが出来る為、この応用に最適な回路であるが、高速のリング発振回路から正確に等間隔で位相がずれた副クロック信号をパラレル−シリアル変換回路まで配線する場合に、配線間のカップリングによる影響を均一にする必要がある。
【０００３】
図１は、従来の電圧制御差動リング発振回路の回路図であり、Ｎ＝１０段の電圧制御差動リング発振回路の例である。
【０００４】
図１に示す電圧制御差動リング発振回路において、１０１ａ−１０１ｊは遅延差動反転増幅回路であり、１０２ａ−１０２ｊは多相の副クロック信号の出力増幅回路である。
【０００５】
図１に示すように、それぞれの遅延差動反転増幅回路１０１ａ−１０１ｊを接続することで、出力増幅回路１０２ａ−１０２ｊから多相の副クロック信号の出力Ｒ１、Ｒ２、…、Ｒ１０を得る事が出来る。
【０００６】
図２には、図１に示された１０段の電圧制御差動リング発振回路から得られるＲ１からＲ１０までの多相の副クロック信号出力の電圧波形が示されている。尚、図２においては、横軸が時間、縦軸が電圧を示している。それぞれの副クロック信号のデューティ比は、Ｄ＝Ａ／Ｂ＝０．５である。
【０００７】
図３の（ａ）には、Ｒ１、Ｒ２、Ｒ３の３つの副クロック信号の半導体基板上での配線の様子と、等価カップリング容量が図示されている。図３の（ｂ）には、Ｒ１とＲ３との間のカップリング容量がＲ２信号の電圧波形を劣化させる様子が示されている。
【０００８】
図３の（ｂ）に示したＲ２信号の電圧波形は、隣り合う信号線Ｒ１、Ｒ３が遷移する場合にカップリングにより電圧変動の影響を受ける。この変動量ΔＶは、カップリング容量Ｃｐが大きい程大きい。
【０００９】
高速の小振幅シリアル信号発生の応用においては、高い発振周波数の多相の副クロック信号が必要であるが、高周波数の応用においては、多相の副クロック信号の位相時間差ｔ０が小さい為に、図３の（ｂ）に示すように、隣り合う信号線Ｒ１、Ｒ３が遷移する際のカップリングによる電圧変動によりＲ２自身の遷移電圧波形が劣化してしまう。従って、高速の小振幅シリアル信号発生の応用においては、カップリング容量Ｃｐを出来るだけ小さくするような設計が求められる。
【００１０】
カップリング容量による信号波形の劣化を防ぐ為に、図４の（ａ）に示すように、多相の副クロック信号線のそれぞれの配線間距離を倍にする事で、カップリング容量を半減させることが出来る。しかしながら、副クロック信号線の配線領域が倍増してしまう欠点がある。また、隣り合う信号線Ｒ１、Ｒ３が遷移することで生じる副クロック信号波形の劣化を防ぐ方法として、図４の（ｂ）に示すように、多相の副クロック信号線のそれぞれの配線間を静電絶縁する為に新たな信号線を配線し、その信号線に接地電位もしくは安定な電位を給電することにより、副クロック信号の劣化を防ぐことが出来る。しかしながら、新たな信号線を導入する必要がある為に、同様に副クロック信号線の配線領域が倍増してしまう欠点がある。
【００１１】
このように、従来は、正確に等間隔で位相がずれた副クロック信号の配線に際しては、配線間のカップリングによる影響を抑える為に、最小の配線間距離よりも広い幅だけ離して配線したり、それぞれの副クロック信号配線間のカップリングを絶縁する目的で、全ての配線間に別の信号を配線していた。
【００１２】
一方、高速のシリアル通信を実現する為に等間隔で位相がずれた多相の副クロック信号出力の本数は増加する傾向にあり、多相の副クロック信号出力を配線する際に従来技術を使った場合には、副クロック信号の配線に広い領域が必要となり、大きな半導体基板面積を必要とするという問題があった。
【００１３】
【発明が解決しようとする課題】
そこで、本発明は、等位相差の多相の副クロック信号をＮ段の電圧または電流制御差動リング発振回路から引き出す応用において、多相の副クロック信号配線間のカップリングによるクロック信号波形の劣化を抑え、且つ、副クロック信号を極力少ない領域で配線可能な多相クロック発振回路を実現することを目的とする。
【００１４】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る多相クロック発振回路は、リング状に接続されて発振動作を行う複数段の増幅回路と、複数段の増幅回路の出力信号の内の所定の出力信号に基づいて、互いに位相の異なる複数組のクロック信号を生成する論理回路であって、各組に含まれる複数のクロック信号の内の１つのクロック信号がローレベルである期間において他のクロック信号を遷移させて出力する論理回路と、論理回路が出力する複数組のクロック信号を伝送する複数の配線とを具備する。
【００１５】
本発明によれば、副クロック信号の信号線の配線領域を倍増させることなく、カップリング容量による副クロック信号の信号波形の劣化を防ぐ事が可能となる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
【００１７】
図５は、Ｍ＝１０相の多相の副クロック信号を選択する為に、Ｎ＝１０段の電圧制御差動リング発振回路１０１ａ−１０１ｊと、それぞれの副クロック信号のデューティ比をＤ＝（０．５−２／Ｎ）にして出力するゲート回路付きの多相の副クロック信号の出力増幅回路５０２ａ−５０２ｊで構成された第１の実施形態を示す図であり、多相の副クロック信号Ｓ１、Ｓ２、…、Ｓ１０を得る事が出来る。これらの多相の副クロック信号は、パラレル−シリアル変換回路６００に供給される。
【００１８】
図６には、図５に示された１０段の電圧制御差動リング発振回路から得られるＳ１からＳ１０までの多相の副クロック信号出力の電圧波形が示されている。それぞれの副クロック信号のデューティ比は、Ｄ＝Ａ／Ｂ＝０．３になっているので、Ｓ１／Ｓ６、Ｓ２／Ｓ７、Ｓ３／Ｓ８、Ｓ４／Ｓ９、及び、Ｓ５／Ｓ１０の組合せのように、それぞれ一方の信号がローレベルの電圧期間の間だけ他方の信号が遷移するような対の組合せを選択できる。
【００１９】
図７の（ａ）は、Ｓ１／Ｓ６の対を、互いに並行するように半導体基板上に配線し、その外側にシールド用の接地線を配置した場合を示している。
【００２０】
図７の（ｂ）は、副クロック信号の電圧波形を示しているが、前述したように、Ｓ１／Ｓ６の対は、それぞれ一方の信号がローレベルの電圧期間の間だけ他方の信号が遷移するような対の組合せであるので、副クロック信号配線間のカップリングによる信号波形のひずみは、それぞれの信号がローレベルの電圧期間の間だけに現れる為に、遷移波形の劣化は生じていない。
【００２１】
本実施形態の半導体基板上の配置を図８の（ａ）に示し、従来例を図８の（ｂ）に示す。本実施形態によれば、約２５％程半導体基板上の必要な面積を少なく出来る。
【００２２】
図９には、１２段の電圧制御差動リング発振回路を用いた場合の第２の実施形態において得られるＳ１からＳ１２までの多相の副クロック信号出力の電圧波形が示されている。それぞれの副クロック信号のデューティ比は、Ｄ＝Ａ／Ｂ＝０．１６７になっているので、Ｓ１／Ｓ５／Ｓ９、Ｓ２／Ｓ６／Ｓ１０、Ｓ３／Ｓ７／Ｓ１１、及び、Ｓ４／Ｓ８／Ｓ１２の組合せのように、１つの信号が遷移する時に他の２つの信号がローレベルの電圧となるような３本の信号線からなる対の組合せを選択できる。
【００２３】
図１０の（ａ）は、第２の実施形態における多相の副クロック信号の配置を示している。本実施形態によれば、従来方式に比較して約３６％の面積削減が可能となっている。また、Ｓ１／Ｓ５／Ｓ９の信号波形を、図１０の（ｂ）に示している。
【００２４】
図１１には、１６段の電圧制御差動リング発振回路を用いた場合の第３の実施形態において得られるＳ１からＳ１６までの多相の副クロック信号出力の電圧波形が示されている。それぞれの副クロック信号のデューティ比は、Ｄ＝Ａ／Ｂ＝０．１２５になっているので、Ｓ１／Ｓ５／Ｓ９／Ｓ１３、Ｓ２／Ｓ６／Ｓ１０／Ｓ１４、Ｓ３／Ｓ７／Ｓ１１／Ｓ１５、及び、Ｓ４／Ｓ８／Ｓ１２／Ｓ１６の組合せのように、１つの信号が遷移する時に他の３つの信号がローレベルの電圧となるような４本の信号線からなる対の組合せを選択できる。
【００２５】
図１２の（ａ）は、第３の実施形態における多相の副クロック信号の配置を示している。本実施形態によれば、従来方式に比較して約３７％の面積削減が可能となっている。また、Ｓ１／Ｓ５／Ｓ９／Ｓ１３の信号波形を図１２の（ｂ）に示している。
【００２６】
なお、第１から第３の実施形態において、図８の（ａ）、図１０の（ａ）、図１２の（ａ）には、選択した信号対の間にシールド用の接地線を配置した場合を示してあるが、選択した信号線対同士の間のカップリングによる信号の劣化を防ぐ適当な手段を使った場合においても本発明は有効である。また、これらの実施形態においては、電圧制御差動リング発振回路からの多相副クロック信号の配線に関して説明しているが、等間隔の位相差を有する多相クロック信号であれば、どのような発振回路を用いた場合でも、有効且つ実現可能なものであり、本発明は電圧制御差動リング発振回路に限定されることなく、特許請求の範囲に記載される範囲内で自由に変形・変更可能である。
【００２７】
以上、本発明は実施の形態に基づいて説明されたが、本発明は上述の実施の形態に限定されることなく、特許請求の範囲に記載される範囲内で自由に変形・変更可能である。
【００２８】
【発明の効果】
本発明によれば、高速のシリアル通信を実現する為に必要な等間隔の位相差を有する多相副クロック信号を、副クロック信号のデューティ比がＤ＝（０．５−２／Ｎ）以下になるように一度整形することで、多相副クロック信号からそれぞれ一方の信号が第１の電圧期間の間だけ他方の信号が第１と第２の電圧間を遷移するような組合せを選択することが出来るようになり、組み合わされた信号が互いに並行するように半導体基板上に配線することで、多相の副クロック信号の配線に必要な半導体基板上の面積を削減しつつ、多相の副クロック信号配線間のカップリングによる信号波形の劣化を抑えることが出来るようになる。
【図面の簡単な説明】
【図１】従来の電圧制御差動リング発振回路の回路図である。
【図２】図１に示す電圧制御差動リング発振回路から得られる多相の副クロック信号の電圧波形を示す図である。
【図３】（ａ）は、従来の電圧制御差動リング発振回路における副クロック信号の配線と等価カップリング容量を示す図であり、（ｂ）は、Ｒ１とＲ３との間のカップリング容量がＲ２信号の電圧波形を劣化させる様子を示す図である。
【図４】従来の電圧制御差動リング発振回路における改良された配線を示す図である。
【図５】本発明の第１の実施形態を示す図である。
【図６】本発明の第１の実施形態において電圧制御差動リング発振回路から得られる多相の副クロック信号の電圧波形を示す図である。
【図７】（ａ）は、本発明の第１の実施形態における副クロック信号の配線例を示す図であり、（ｂ）は、副クロック信号の電圧波形を示す図である。
【図８】本発明の第１の実施形態における副クロック信号の配線と従来例との比較を示す図である。
【図９】本発明の第２の実施形態において電圧制御差動リング発振回路から得られる多相の副クロック信号の電圧波形を示す図である。
【図１０】（ａ）は、本発明の第２の実施形態における副クロック信号の配線例を示す図であり、（ｂ）は、副クロック信号の電圧波形を示す図である。
【図１１】本発明の第３の実施形態において電圧制御差動リング発振回路から得られる多相の副クロック信号の電圧波形を示す図である。
【図１２】（ａ）は、本発明の第３の実施形態における副クロック信号の配線例を示す図であり、（ｂ）は、副クロック信号の電圧波形を示す図である。
【符号の説明】
１００、５００ 電圧制御差動リング発振回路
１０１ａ〜１０１ｊ 遅延差動反転増幅回路
１０２ａ〜１０２ｊ 多相の副クロックの出力増幅回路
５０２ａ〜５０２ｊ ゲート回路付き遅延差動反転増幅回路
６００ パラレル−シリアル変換回路
Claims (7)
- リング状に接続されて発振動作を行う複数段の増幅回路と、
前記複数段の増幅回路の出力信号の内の所定の出力信号に基づいて、互いに位相の異なる複数組のクロック信号を生成する論理回路であって、各組に含まれる複数のクロック信号の内の１つのクロック信号がローレベルである期間において他のクロック信号を遷移させて出力する論理回路と、
前記論理回路が出力する複数組のクロック信号を伝送する複数の配線と、
を具備する多相クロック発振回路。 - リング状に接続されて発振動作を行う複数段の増幅回路と、
前記複数段の増幅回路の出力信号の内の所定の出力信号に基づいて、互いに位相の異なる複数組のクロック信号を生成する論理回路であって、各組に含まれる複数のクロック信号の内の１つのクロック信号がローレベルである期間において他のクロック信号を遷移させて出力する論理回路と、
前記論理回路が出力する複数組のクロック信号を伝送する複数の配線と、
１組のクロック信号を伝送する配線と他の組のクロック信号を伝送する配線との間に配設された接地電位に接続される配線と、
を具備する多相クロック発振回路。 - リング状に接続されて発振動作を行う複数段の増幅回路と、
前記複数段の増幅回路の出力信号の内の所定の出力信号に基づいて、互いに位相の異なる複数組のクロック信号を生成する論理回路であって、各組に含まれる複数のクロック信号の内の１つのクロック信号がローレベルである期間において他のクロック信号を遷移させて出力する論理回路と、
前記論理回路が出力する複数組のクロック信号を伝送する複数の配線と、
前記複数組のクロック信号を伝送する複数の配線の両側に配設された接地電位に接続される配線と、
を具備する多相クロック発振回路。 - リング状に接続されて発振動作を行うＮ段（Ｎは４より大きい自然数）の差動増幅回路と、
前記Ｎ段の差動増幅回路の出力信号の内の所定の出力信号に基づいて、デューティが（０．５−２／Ｎ）以下の互いに位相の異なる複数組のクロック信号を生成する論理回路であって、各組に含まれる複数のクロック信号の内の１つのクロック信号がローレベルである期間において他のクロック信号を遷移させて出力する論理回路と、
前記論理回路が出力する複数組のクロック信号を伝送する複数の配線と、
を具備する多相クロック発振回路。 - 前記複数組のクロック信号を伝送する複数の配線、及び／又は、前記接地電位に接続される配線が、半導体基板上において互いに平行に配設されていることを特徴とする請求項１〜４のいずれか１項記載の多相クロック発振回路。
- 前記論理回路が、前記複数の増幅回路の出力信号の内の２つの出力信号の論理積を求めることによりクロック信号を出力するＡＮＤゲートを備えることを特徴とする請求項１〜４のいずれか１項記載の多相クロック発振回路。
- 前記複数組のクロック信号に基づいて、入力されたパラレルデータをシリアルデータに変換するパラレル−シリアル変換回路をさらに具備する請求項１〜４のいずれか１項記載の多相クロック発振回路。
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