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CN1252922C - 半导体集成电路 - Google Patents

半导体集成电路 Download PDF

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CN1252922C
CN1252922C CNB018133215A CN01813321A CN1252922C CN 1252922 C CN1252922 C CN 1252922C CN B018133215 A CNB018133215 A CN B018133215A CN 01813321 A CN01813321 A CN 01813321A CN 1252922 C CN1252922 C CN 1252922C
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CN
China
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wiring
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semiconductor integrated
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integrated circuit
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Abstract

本发明公开了一种半导体集成电路。在该集成电路中，具有相同相位差的多相位时钟信号由一个多级差分环形振荡器供给另外的电路。多相应时钟能避免因多相位时钟信号布线之间的电磁耦合而引起的波形变坏；而且能把布线布置在尽可能小的面积内。半导体集成电路包括多级放大器电路，一个逻辑电路和多条布线。多级放大器电路环形连接，用于执行振荡工作。逻辑电路用于根据多级放大器电路输出信号中的预定信号来执行逻辑运算，以便输出多个彼此具有不同相位和占空因数不等于0.5的时钟信号。多条布线用于传输由逻辑电路输出的多个时钟信号。

Description

半导体集成电路
技术领域
本发明涉及一种半导体集成电路，更具体地说，涉及一种包括一个差分环形多相位振荡器的半导体集成电路。
背景技术
对于各装置之间的信号传输而言，近年来正在使用一种高速低幅的串行信号技术。与并行数字信号传输技术相比，这种串行信号传输技术只需少数电缆，并能使数字信号传输所引起的电磁干扰(electromagneticinterference，简称EMI)减至最小。
为了实现高速串行通信，在发送边需要有一个并行一串行转换器，该转换器通过使用多相位副时钟信号(在下文中这种时钟信号被称为多相位时钟信号)将并行数据转换为串行数据，这些多相位时钟信号与其基准时钟信号同步并有相同的相位差。另外，需要一个多相位时钟信号发生器，它产生多相位时钟信号并将所产生的多相位时钟信号供给并行一串行转换器。
多相位时钟信号发生器的一个例子是个电压控制或电流控制的差分环形振荡器，它具有以环形连接的多级延迟的差分倒相放大器。在使用从高速环形振荡器到并行一串行转换器的具有精确等相位差的多相位时钟信号的集成电路布线设计中，必须使不同布线间的静电耦合的影响相一致。
图1表示用于常规半导体集成电路的压控差合环形振荡器。如图1中所示，压控差分环形振荡器100包括N级延迟的差分倒相放大器101a-101j和输出放大器102a-102j，前一种放大器执行振荡工作，后一种放大器缓冲延迟的差分倒相放大器101a-101j的输出信号，以便输出多相位时钟信号，这里表示的是N＝10的情况。输出放大器102a-102j缓冲所有其它延迟的环形连接差分倒相放大器101a-101j的振荡信号输出，并作为多相位时钟信号R1-R10供给并行一串行转换器。
图2表示从图1中所示的压控差分环形振荡器输出的多相位时钟信号R1-R10的电压波形。如图2所示，横座标表示时间，纵座标表示电压。当我们令“A”表示每个时钟信号为高电平的持续时间，令“B”表示时钟信号的周期时，每个时钟信号的占空因数就被设置在D＝A/B＝0.5。
图3A表示在半导体集成电路中形成的三个时钟信号R1，R2，R3的布线或者说连接线以及等效表示这些布线之间分布电容量的电容Cp。图3B表示因分布电容使时钟信号电压波形变坏的串扰情况。如图3B中所示，每当相邻时钟信号R1和R3改变其电压电平时，在因分布电容引起的串扰影响下时钟信号R2发生电压变化。电压变化值ΔV随分布电容Cp的增加而增加。在时钟信号中，转换点的信息是重要的，因此，转换点附近的串扰对时钟信号的精度有很大影响。
为了产生高速低幅串行信号需要使用高频多相位时钟信号。但是，使用增高频率的多相位时钟信号导致多相位时钟信号之间的相位差t变得更短如图3B所示的那样，这又使得当相邻时钟信号R1与R3执行电压电平转换时因串扰产生的电压变化使时钟信号R2的转换波形更容易变坏。因此希望把产生高速低幅串行信号电路设计成有尽可能小的分布电容Cp。
分布电容Cp能够通过例如增加多相位时钟信号布线之间的距离来减小，正如在图4A中所表示的那样。图4A表示一个实施例，在该例中，多相位时钟信号布线之间的距离增加到2倍，使分布电容减小一半。但是，这种方法增加了多相位时钟信号的布线面积。
减少相邻两条时钟信号布线之间的静电耦合的另一项技术是在两条相邻时钟信号布线之间布置另一条布线，正如在图4B中所表示的那样，图4B表示在相邻两条时钟信号布线之间增添的一条新布线，并且这条新布线是接地的。另外可以给这条新布线供给一个稳定的电压。这项技术可使相邻两条时钟信号布线彼此静电屏蔽，因此可以防止时钟信号波形的变坏，否则相邻时钟信号的电平转换会引起时钟信号波形的变坏。但是，这种技术需要为布置新布线面增加面积，从而增加了多相位时钟信号的布线面积。
另一方面，在未来的高速串行通信中，具有相同相位差的多相位时钟信号的数目会加速增加，由此，采用上述常规技术来安排多相位时钟信号的布线需要更大的布线面积，因而产生了需要增加半导体衬底面积的问题。在这种情况下，对这样一种半导体集成电路的需求与日俱增。该种半导体集成电路能在不增加布线面积的情况下防止多相位时钟信号的波形变坏。
发明内容
本发明的目的是提供一种半导体集成电路，这种半导体集成电路能防止具有相同相位差的多相位时钟信号的波形因其布线之间的静电耦合而变坏，所述多相位时钟信号由一个多级差分环形振荡器产生并被传至另外的电路，这种半导体集成电路能使多相位时钟信号布线在尽可能小的面积内。
为了达到上述目的，本发明采用下述的技术方案：
一种半导体集成电路，其特征在于包括：
N级放大器电路，环形连接，用于执行振荡工作，所述N为不小于2的整数；
一个逻辑电路，用于根据所述N级放大器电路输出信号中的预定信号执行逻辑运算，以便输出彼此具有不同相位的占空因数不等于0.5的N个时钟信号；
多条布线，用于传输由所述逻辑电路输出的所述N个时钟信号；
一个并行一串行转换电路，用于根据所述N个时钟信号把输入的并行数据转换为串行数据。
一种半导体集成电路，其特征在于包括：
N级放大器电路，环形连接，用于执行振荡工作，所述N为不小于2的整数；
一个逻辑电路，用于根据所述N级放大器电路输出信号中的预定信号执行逻辑运算，以便输出彼此具有不同相位的占空因数不等于0.5的N个时钟信号；和
多条布线，用于传输由所述逻辑电路输出的所述N个时钟信号；
所述多级放大器电路的每一级的电路都放大加在不倒相输入端的信号与加到倒相输入端的信号之差，并把得到的差值信号供给不倒相输出端和倒相输出端。
一种半导体集成电路，其特征在于包括：
N级放大器电路，环形连接，用于执行振荡工作，所述N为不小于2的整数；
一个逻辑电路，用于根据所述N级放大器电路输出信号中的预定信号执行逻辑运算，以便输出彼此具有不同相位的占空因数不等于0.5的N个时钟信号；和
多条布线，用于传输由所述逻辑电路输出的所述N个时钟信号，所述多条布线中包括第一布线和第二布线；
所述第一布线和所述第二布线互相平行地布置，当所述第二布线为低电平时，所述第一布线进行高电平与低电平之间的电压转换。
一种半导体集成电路，其特征在于包括：
N级放大器电路，环形连接，用于执行振荡工作，所述N为不小于2的整数；
一个逻辑电路，用于根据所述N级放大器电路输出信号中的预定信号执行逻辑运算，以便输出彼此具有不同相位的占空因数不等于0.5的N个时钟信号；和
多条布线，用于传输由所述逻辑电路输出的所述N个时钟信号，所述多条布线中包括第一布线和第二布线；
所述第一布线和所述第二布线一起构成一个布线组，并且当所述第二布线为低电平时，所述第一布线进行高电平和低电平之间的电压转换；
包含在所述布线组中的一条布线和不包含在所述布线组的一条布线之间的距离大于包含在所述布线组中的所述第一布线和第二布线之间的距离。
一种半导体集成电路，其特征在于包括：
N级放大器电路，环形连接，用于执行振荡工作，所述N为不小于2的整数；
一个逻辑电路，用于根据所述N级放大器电路输出信号中的预定信号执行逻辑运算，以便输出彼此具有不同相位的占空因数不等于0.5的N个时钟信号；
多条布线，用于传输由所述逻辑电路输出的所述N个时钟信号；
所述逻辑电路输出N个彼此具有不同相位和占空因数不大于(0.5-2/N)的时钟信号。
一种半导体集成电路，其特征在于包括：
多级放大器电路，环形连接，用于执行振荡工作；
一个逻辑电路，用于根据所述多级放大器电路输出信号中的预定信号执行逻辑运算，以便输出彼此具有不同相位的多数组时钟信号，当一个所述时钟信号组中的一个时钟信号处于低电平时，所述逻辑电路使该时钟信号组中的另一个时钟信号发生电压转换；和
多条布线，用于传输由所述逻辑电路输出的所述多数组时钟信号。
本发明所述的半导体集成电路可以在不增加多相位时钟信号布线面积的情况下防止因分布电容引起的多相位时钟信号的波形变坏。
附图说明
下面结合附图和具体实施例对本发明作进一步的说明。附图将有利于对本发明优点和特性的进一步理解，在附图中相同的标号表示相同的构件。
图1表示用于常规半导体集成电路的压控差合环形振荡器的电路图。
图2表示从图1中所示的压控差分环形振荡器输出的多相位时钟信号电压波形的波形图。
图3A表示常规半导体集成电路中的多相位时钟信号布线及这些布线之间等效分布电容的示意图。
图3B是个波形图，它表示时钟信号的电压波形因分布电容引起的串扰而变坏的情况。
图4A和图4B表示为了防止多相位时钟信号波形变坏而做了修改的常规半导体集成电路的布线。
图5表示本发明第一个实施例所示的半导体集成电路的配置。
图6是从图5中所示压控差分环形振荡器输出的多相位时钟信号的电压波形。
图7A表示本发明第一个实施例所示的半导体集成电路布线的一个示例性布置。
图7B表示图7A中所示布线示例布置的时钟信号电压波形。
图8A表示本发明第一个实施例所示的半导体集成电路的多相位时钟信号布线的一种布置。
图8B表示在常规半导体集成电路中多相位时钟信号布线的一个示例性布置。
图9表示本发明第二个实施例所示的半导体集成电路的压控差分环形振荡器输出的电压波形的波形图。
图10A表示本发明第二个实施例所示的半导体集成电路的多相位时钟信号布线的一种布置。
图10B表示图10A所示电路的多相位时钟信号电压波形。
图11表示从本发明第三个实施例所示的半导体集成电路中的压控差分环形振荡器输出的多相位时钟信号电压波形的波形图。
图12A表示本发明第三个实施例的半导体集成电路的多相位时钟信号布线的一种布置。
图12B表示图12A所示电路的多相位时钟信号电压波形。
具体实施方式
图5表示本发明的第一个实施例所示的半导体集成电路的配置。如图5中所示，该半导体集成电路包括一个用于输出多相位时钟信号的压控差分环形振荡器500和一个用于根据多相位时钟信号把接收的并行数据转换为串行数据的并行一串行转换器600，并行一串行转换器600可设置在半导体集成电路的外侧。
压控差分环形振荡器500包括用于执行振荡工作的N级延迟的差分倒相放大器101a，101b……和用于根据延迟的差分倒相放大器101a，101b……的输出信号来执行逻辑运算以输出有M个相位的时钟信号的逻辑电路502a，502b……。一般来说，N最好是个正偶数，M是个2～N范围的偶数。这里，作为例子取N＝M＝10。
每个延迟的差分倒相放大器101a-101j放大加到不倒相输入端的信号和加到倒相输入端的信号之差，并把放大的差信号供给不倒相的输出端和倒相的输出端。延迟的差分倒相放大器101a-101j环形连接，以便前级的不倒相输出端与次级的倒相输入端相连接，并且前级的倒相输出端与次级的不倒相输入端相连接。但是，应该注意，延迟的差分倒相放大器101j的不倒相输出端与延迟的差分倒相放大器101a的不倒相输入端相连接，而延迟的差分倒相放大器101j的倒相输入端相连接。用这种配置，每当信号通过环形电路一次，信号的相位就颠倒一次，每个延迟的差分倒相放大器101a-101j的延迟时间由外加控制电压或控制电流来控制，以便控制差分环形振荡器500的振荡频率。
在该实施例中，逻辑电路包括M个“与”门502a-502j。一个“与”门502a有一个与延迟的差分倒相放大器101a的倒相输出端相连接的输入端和与延迟的差分倒相放大器101e的不倒相的输出端相连接的另一端入端。“与”门502a的一个输入端与延迟的差分倒相放大器101c的倒相输出端相连接，而另一个输入端与延迟的差分倒相放大器101g的不倒相输出端相连接。其后的与门502c-502j以相同的方式连接。这样，“与”门502a-502j就产生了多相位时钟信号S1-S10，正如在图6中所表示的那样。
在图6中，当时钟信号高电平的持续时间记做“A”，时钟信号的周期记做“B”时，时钟信号的占空因数D＝A/B就表示为：
D＝(0.5-2/N)                                            (1)
如果N＝10，由公式(1)得到D＝0.3＜0.5。由此，两个时钟信号布线可以组合，使得当另一个时钟信号维持在低电平(在该实施例中为大地电位)时一个时钟信号由低电平转换为高电平或由高电平转换为低电平。在该实施例中，采用几组组合时钟信号布线(S1，S6)，(S2，S7)，(S3，S8)，(S4，S9)，和(S5，S10)。
在上述几组时钟信号布线中，作为一个布线布置的例子，在图7A中表示一组时钟信号布线(S1，S6)。在图7A中，时钟信号S1的布线和时钟信号S6的布线平行地布置在半导体衬底上。为了屏蔽电磁，地线GND被布置在这些布线的外侧。图7B表示在图7A中所示布线配置中时钟信号S1和S6的电压波形。
如上所述，时钟信号布线组(S1，S6)配置成当一个时钟信号维持在低电平(大地电位)时另一个时钟信号改变其电平。处在低电平的时钟信号布线的阻抗比串扰源的阻抗小很多，因此，它的电磁屏蔽功能与地线的电磁屏蔽功能相同。例如，当时钟信号S6为低电平时，时钟信号S1的布线被地线GND和时钟信号S6的布线所屏蔽。因此，如图7B中所示，如果时钟信号S1在此期间改变其电平，那么它的波形将受到保护，避免在此期间变形。
同样，对于其它组的时钟信号布线而言，当两个时钟信号布线之一处在低电平时，两条时钟信号布线的另一条实际上受到保护。因此，如上所述，通过布置时钟信号布线与地线来屏蔽各组时钟信号布线可防止多相位时钟信号的波形变形，否则会因布线之间的电磁耦合而引起多相位时钟信号的波形变形。
图8A表示按照该实施例的多相位时钟信号布线的布置，为比较起见，图8A表示多相位时钟信号布线的一个常规布置例子。如图8A中所示，在该实施例中，具有两个时钟信号的布线组(S1，S6)，(S2，S7)，(S3，S8)，(S4，S9)和(S5，S10)中的每一组都有两条互相平行布置的时钟信号布线与插在相应的两组时钟信号布线之间的地线GND一起布置在半导体衬底上。另一方面，在图8B中表示的常规布置中，时钟信号布线R1-R10和地线GND交替地布置在半导体衬底上。图8A和图8B之间的对比表明，在该实施例中半导体衬底的布线面积比常规技术的小25％。
其次说明本发明第二个实施例所示的半导体集成电路。第二实施例采用N级压控差分环形振荡器，在图5中的条件是N＝12。
图9表示从12级压控差分环形振荡器输出的多相位时钟信号S1-S12的电压波形。在该实施例中，每个时钟信号的占空因数D＝A/B为0.167，小于当N＝12时根据该公式(1)算出的D＝0.333。由此时钟信号布线被编为多个三个时钟信号布线为一组的布线组，在由三个时钟信号布线组成的每一组中可以做到当一个时钟信号改变其电平时，另两个时钟信号都维持在低电平。例如，在该实施例中，时钟信号通过多个时钟信号布线组(S1，S5，S9)，(S2，S6，S10)，(S3，S7，S11)，(S4，S8，S12)而被编为多组时钟信号。在时钟信号布线的每一组中，当三个时钟信号之一改变其电平时，另两个时钟信号肯定维持在低电平。
图10A表示在按照该实施例布置的半导体集成电路中的一种多相位时钟信号布线，如图10A中所示，在时钟信号布线组(S1，S5，S9)，(S2，S6，S10)，(S3，S7，S11)，(S4，S8，S12)中的每一组布线中，三个时钟信号布线互相平行地与插在相应两组时钟信号布线之间的地线GND一起布置在半导体衬底上。
图10B表示该实施例所述的半导体集成电路中的时钟信号S1，S5，S9的电压波形。如图10B中所示，当时钟信号S5执行电平转换时，时钟信号S1和S9肯定维持在低电平。因此，时钟信号S5的布线实际上受到时钟信号S1和S9的布线的屏蔽，因而此时可以观测到时钟信号S5的电压波形发生变形。而且，当时钟信号S1或S9改变其电平时，时钟信号S5肯定维持在低电平，使得时钟信号S1或S9的布线实际上受到时钟信号S5的布线和地线GND的屏蔽。
如上所述，按照该实施例，半导体衬底的布线面积比常布置约减少36％，在常规布置中，时钟信号布线和地线是交替布置的。
其次将说明本发明第三个实施例所示的半导体集成电路。该实施例采用了N级压控差分环形振荡器，图5中所表示的条件是N＝16。
图11表示从16级压控差分环形振荡器输出的多相位时钟信号的电压波形图。在该实施例中，每个时钟信号的占空因数D＝A/B为0.125，小于当N＝16时根据该公式(1)算出的D＝0.375。由此，把时钟信号布线编为4个时钟信号布线为一组的多个布线组，在由4个时钟信号布线组成的每一组中都可以做到，当一个时钟信号改变其电平时，其余时钟信号维持在低电平。例如，在该实施例中，时钟信号通过采用多个4个时钟信号布线为一组的布线组(S1，S5，S9，S13)，(S2，S6，S10，S14)，(S3，S7，S11，S15)，(S4，S8，S12，S16)而被编为4个信号为一组的信号组。
图12A表示按照该实施例的半导体集成电路中的多相位时钟信号布线布置。如图12A中所示，时钟信号布线组(S1，S5，S9，S13)，(S2，S6，S10，S14)，(S3，S7，S11，S15)，(S4，S8，S12，S16)的每一个组中，4个时钟信号布线互相平行地与插在相应两组时钟信号布线之间的地线GND一起布置在半导体衬底上。
图12B表示在按照该实施例的半导体集成电路中时钟信号S1，S5，S9，S13的电压波形。如图12B中所示，当每一组的一个时钟信号执行电平转换时，其余三个信号肯定维持在低电平。因此，电平改变着的时钟信号布线实际上受到相邻时钟信号布线的屏蔽，因而此时没有观测到电平改变着的时钟信号的电压波形发生变形。
如上所述，按照该实施例，半导体衬底的布线面积比常规布置的面积约减少37％。在常规布线中，时钟信号布线与地线交替布置。
虽然在上述实施例中作为一种防止因相应两组时钟信号布线之间的电磁耦合而使信号变坏的技术把屏蔽电磁的地线布置在相应两组时钟信号布线之间。但防止相应两组时钟信号布线之间的信号变坏的技术的限于该布置。本发明也可采用其它技术来实现。这种技术的一个例子包括增加相应两组时钟信号布线之间的距离，以便减小相邻两组时钟信号布线之间的分布电容。
虽然压控差分环形振荡器已应用于上述实施例，但本发明可应用于任何振荡器或通过任何振荡器来实现，只要振荡器产生具有相同相位差的多相位时钟信号就行。因此，本发明不限于压控差分环形振荡器，而且在权利要求书的范围内可进行修改。

Claims (14)

1.一种半导体集成电路，其特征在于包括：
N级放大器电路，环形连接，用于执行振荡工作，所述N为不小于2的整数；
一个逻辑电路，用于根据所述N级放大器电路输出信号中的预定信号执行逻辑运算，以便输出彼此具有不同相位的占空因数不等于0.5的N个时钟信号；
多条布线，用于传输由所述逻辑电路输出的所述N个时钟信号；
一个并行一串行转换电路，用于根据所述N个时钟信号把输入的并行数据转换为串行数据。
2.一种半导体集成电路，其特征在于包括：
N级放大器电路，环形连接，用于执行振荡工作，所述N为不小于2的整数；
一个逻辑电路，用于根据所述N级放大器电路输出信号中的预定信号执行逻辑运算，以便输出彼此具有不同相位的占空因数不等于0.5的N个时钟信号；和
多条布线，用于传输由所述逻辑电路输出的所述N个时钟信号；
所述多级放大器电路的每一级的电路都放大加在不倒相输入端的信号与加到倒相输入端的信号之差，并把得到的差值信号供给不倒相输出端和倒相输出端。
3.一种半导体集成电路，其特征在于包括：
N级放大器电路，环形连接，用于执行振荡工作，所述N为不小于2的整数；
一个逻辑电路，用于根据所述N级放大器电路输出信号中的预定信号执行逻辑运算，以便输出彼此具有不同相位的占空因数不等于0.5的N个时钟信号；和
多条布线，用于传输由所述逻辑电路输出的所述N个时钟信号，所述多条布线中包括第一布线和第二布线；
所述第一布线和所述第二布线互相平行地布置，当所述第二布线为低电平时，所述第一布线进行高电平与低电平之间的电压转换。
4.如权利要求3所述的半导体集成电路，其特征在于：
对应于所述低电平的电位是大地电位。
5.一种半导体集成电路，其特征在于包括：
N级放大器电路，环形连接，用于执行振荡工作，所述N为不小于2的整数；
一个逻辑电路，用于根据所述N级放大器电路输出信号中的预定信号执行逻辑运算，以便输出彼此具有不同相位的占空因数不等于0.5的N个时钟信号；和
多条布线，用于传输由所述逻辑电路输出的所述N个时钟信号，所述多条布线中包括第一布线和第二布线；
所述第一布线和所述第二布线一起构成一个布线组，并且当所述第二布线为低电平时，所述第一布线进行高电平和低电平之间的电压转换；
包含在所述布线组中的一条布线和不包含在所述布线组的一条布线之间的距离大于包含在所述布线组中的所述第一布线和第二布线之间的距离。
6.如权利要求5所述的半导体集成电路，其特征在于：
对应于所述低电平的电位是大地电位。
7.如权利要求5所述的半导体集成电路，其特征在于还包括：
一条被屏蔽的布线，布置在包含于所述布线组的所述布线和不包含于所述布线组的所述布线之间。
8.如权利要求7所述的半导体集成电路，其特征在于：
所述被屏蔽的布线是接地的。
9.一种半导体集成电路，其特征在于包括：
N级放大器电路，环形连接，用于执行振荡工作，所述N为不小于2的整数；
一个逻辑电路，用于根据所述N级放大器电路输出信号中的预定信号执行逻辑运算，以便输出彼此具有不同相位的占空因数不等于0.5的N个时钟信号；
多条布线，用于传输由所述逻辑电路输出的所述N个时钟信号；
所述逻辑电路输出N个彼此具有不同相位和占空因数不大于0.5-2/N的时钟信号。
10.如权利要求9所述的半导体集成电路，其特征在于：
包含在所述多条布线中的第一布线和第二布线互相平行地布置，并且，当所述第二布线为低电平时，所述第一布线进行高电平和低电平之间的电压转换。
11.如权利要求10所述的半导体集成电路，其特征在于：
对应于所述低电平的电位是大地电位。
12.一种半导体集成电路，其特征在于包括：
多级放大器电路，环形连接，用于执行振荡工作；
一个逻辑电路，用于根据所述多级放大器电路输出信号中的预定信号执行逻辑运算，以便输出彼此具有不同相位的多数组时钟信号，当一个所述时钟信号组中的一个时钟信号处于低电平时，所述逻辑电路使该时钟信号组中的另一个时钟信号发生电压转换；和
多条布线，用于传输由所述逻辑电路输出的所述多数组时钟信号。
13.如权利要求12所述的半导体集成电路，其特征在于进一步包括：
布置在传输一组时钟信号的所述布线与传输另外一组时钟信号的所述布线之间的至少一条布线，所述该至少一条布线连接地线。
14.如权利要求12所述的半导体集成电路，其特征在于进一步包括：
布置在传输所述多数组时钟信号的所述多条布线两侧的布线，所述布线连接地线。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080043545A1 (en) * 2004-04-29 2008-02-21 Jan Vink Multiple Data Rate Ram Memory Controller
WO2008149981A1 (ja) 2007-06-08 2008-12-11 Nec Corporation 変調装置及びパルス波生成装置
JP2009021870A (ja) * 2007-07-12 2009-01-29 Sony Corp 信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法
CN102265349B (zh) * 2008-11-05 2014-06-18 奈克斯特生物测定学公司 用于降低电路复杂度的非二进制解码器架构以及控制信号逻辑
WO2017185072A1 (en) 2016-04-22 2017-10-26 Kandou Labs, S.A. High performance phase locked loop
US10193716B2 (en) 2016-04-28 2019-01-29 Kandou Labs, S.A. Clock data recovery with decision feedback equalization
US10411922B2 (en) 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
CN115333530A (zh) 2017-05-22 2022-11-11 康杜实验室公司 多模式数据驱动型时钟恢复方法和装置
US10554380B2 (en) 2018-01-26 2020-02-04 Kandou Labs, S.A. Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation
EP3807996B1 (en) 2018-06-12 2022-07-06 Kandou Labs SA Low latency combined clock data recovery logic network and charge pump circuit
US10958251B2 (en) 2019-04-08 2021-03-23 Kandou Labs, S.A. Multiple adjacent slicewise layout of voltage-controlled oscillator
US11463092B1 (en) 2021-04-01 2022-10-04 Kanou Labs Sa Clock and data recovery lock detection circuit for verifying lock condition in presence of imbalanced early to late vote ratios
US11563605B2 (en) 2021-04-07 2023-01-24 Kandou Labs SA Horizontal centering of sampling point using multiple vertical voltage measurements
US11496282B1 (en) 2021-06-04 2022-11-08 Kandou Labs, S.A. Horizontal centering of sampling point using vertical vernier

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4494021A (en) * 1982-08-30 1985-01-15 Xerox Corporation Self-calibrated clock and timing signal generator for MOS/VLSI circuitry
JPH0739240B2 (ja) * 1992-05-06 1995-05-01 雅子 山上 発光装飾織物
JP3240713B2 (ja) * 1992-11-13 2001-12-25 日本電気株式会社 多相クロック生成回路
US5596302A (en) * 1996-01-17 1997-01-21 Lucent Technologies Inc. Ring oscillator using even numbers of differential stages with current mirrors
US5668505A (en) * 1996-03-13 1997-09-16 Symbol Technologies, Inc. Ring oscillator having two rings whose outputs are combined
US5777567A (en) * 1996-06-14 1998-07-07 Sun Microsystems, Inc. System and method for serial to parallel data conversion using delay line
DE19736857C1 (de) * 1997-08-23 1999-01-07 Philips Patentverwaltung Ringoszillator
US6152347A (en) * 1998-01-30 2000-11-28 Acco Brands, Inc. Vertical Stapler
US6426662B1 (en) * 2001-11-12 2002-07-30 Pericom Semiconductor Corp. Twisted-ring oscillator and delay line generating multiple phases using differential dividers and comparators to match delays

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