[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN102130683A - 电压控制振荡器、分频器以及其中电路结构 - Google Patents

电压控制振荡器、分频器以及其中电路结构 Download PDF

Info

Publication number
CN102130683A
CN102130683A CN201010192799.0A CN201010192799A CN102130683A CN 102130683 A CN102130683 A CN 102130683A CN 201010192799 A CN201010192799 A CN 201010192799A CN 102130683 A CN102130683 A CN 102130683A
Authority
CN
China
Prior art keywords
end points
source
mentioned
tie point
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201010192799.0A
Other languages
English (en)
Other versions
CN102130683B (zh
Inventor
庄建祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102130683A publication Critical patent/CN102130683A/zh
Application granted granted Critical
Publication of CN102130683B publication Critical patent/CN102130683B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/18—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising distributed inductance and capacitance
    • H03B5/1841—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising distributed inductance and capacitance the frequency-determining element being a strip line resonator
    • H03B5/1847—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising distributed inductance and capacitance the frequency-determining element being a strip line resonator the active element in the amplifier being a semiconductor device
    • H03B5/1852—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising distributed inductance and capacitance the frequency-determining element being a strip line resonator the active element in the amplifier being a semiconductor device the semiconductor device being a field-effect device

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

本发明公开了一种n相位电压控制振荡器、整数n注入锁定分频器及电路结构，其中该电路结构用于n相位电压控制振荡器或注入锁定分频器，其中包括一环状传输线结构，以n条传输延迟线段借n个连接点连接成环状，其中n为大于或等于3的整数。每一传输延迟线段提供1/n波长的信号延迟于相邻的两个连接点间，且该环状传输线结构耦接一第一电源端点。每一连接点连接对应的晶体管的一第一源极/漏极端点。晶体管还包括一第二源极/漏极端点耦接一第二电源端点，且包括栅极端点。上述栅极端点所耦接的信号与其所属晶体管的第一源极/漏极端点上的信号具有1/2波长的相位差。本发明的电路结构可轻易变形，实现任何相位数量VCO或分频器。

Description

电压控制振荡器、分频器以及其中电路结构
技术领域
本发明涉及电压控制振荡器(voltage controlled oscillator，VCO)以及分频器(frequency divider)，尤其涉及多相位电压控制振荡器(multi-phase VCO)、分频器。
背景技术
电压控制振荡器(或称VCO)为一种电子振荡器，所提供的振荡频率由一电压输入(voltage input)控制。振荡频率会随着所施加的直流(DC)电位变化，期间，调变信号(modulation signal)可能也会馈入VCO，产生频率或相位调整。
分频器为一种电子装置，接收具有一输入频率的一输入信号，且产生具有一输出频率的一输出信号。该输出频率为该输入频率除以整数n的值。
多输出相位的电压控制振荡器多用于建构有线及无线通信系统的重要工作方块。分频器多用于频率合成器(frequency synthesizer)与信号产生器之类的装置。
图1图解传统电压控制振荡器的一种实施电路。VCO 10包括交错耦合(cross-coupled)的一对N型金属氧化物半导体晶体管(NMOSs)M1与M2，用于放大信号。元件T1与T2为两段传输线，使输出信号(Vo-与Vo+)间存有一半波长(λ/2)的延迟。VCO 10还包括两个可变电容(varactors)C1与C2，其电容值由施加于其上的调适电位Vtune调整。在低频振荡的应用中，元件T1与T2可由电感取代。此电路结构相当单纯，且可实现效果佳的高频振荡器。然而，VCO 10无法提供多于两个相位的振荡信号，且前述电路结构无法用来产生奇数相位总量的振荡信号。
图2为图1电路的简易变形，可用于提供分频系数为2的分频器。与图1的VCO 10相较，分频器20不需要可变电容C1与C2，且晶体管M1与M2的源极端共同经由一放电晶体管(NMOS，M3)接地。输入信号Vin驱动该放电晶体管M3的栅极端点。随着传输线段T1与T2的设计，输出信号Vo+与Vo-可以输入频率的一半值振荡。此类分频器称为“注入锁定分频器”(injection locked frequency divider)。然而，与VCO 10的限制相同，分频器20无法提供多于两个相位的振荡信号。
在多相位VCO的发展过程中，可发现多相位VCO的设计与制造相当困难，其特殊的设计需求使得设计限制更为严苛，且很难轻易变形为其他相位数量的设计。设计一个简易、高效能、且可提供任意数量相位的VCO结构是相当有难度的。同样的门槛也存在于分频器设计上。
发明内容
为了解决现有技术的问题，根据本说明书所述的一或多个实施方式，n相位电压控制振荡器(n-phase VCO)或注入锁定分频器应用中所采用的电路结构包括一环状传输线(transmission line ring)结构，其中具有n条传输延迟线段(transmission line delay segment)，彼此环状连接，连接点数量有n个，且n为大于或等于3的整数。每一条传输延迟线段提供1/n波长的信号延迟(wavelength signal delay)于所连接的两个连接点之间。上述环状传输线结构还耦接一第一电源端点。每一连接点有相对的一晶体管耦接其上。每一晶体管以其一第一源极/漏极端点耦接所对应的连接点，以一第二源极/漏极端点耦接一第二电源端点，且具有一栅极耦接与第一源极/漏极端点的信号具有1/2波长相位差的信号。
本发明还提供了一种n相位电压控制振荡器，其中，n为大于或等于3的整数，包括：一环状传输线结构，包括以n个连接点呈环状连接的n条传输延迟线段，上述传输延迟线段各自于所相邻的两连接点间提供1/n波长的信号延迟，且该环状传输线结构耦接一第一电源端点；上述连接点各自有对应的晶体管，每一晶体管具有一第一源极/漏极端点耦接对应的连接点、一第二源极/漏极端点耦接一第二电源端点、以及一栅极端点，其中各晶体管的栅极端点与第一源极/漏极端点所耦接的信号具有一半波长的相位差；以及上述各连接点耦接有一可变容器以接收一调适电位，且所述连接点所提供的信号为一振荡信号的不同相位延迟结果。
本发明还提供了一种整数n注入锁定分频器，其中n为大于或等于3的整数，包括：一环状传输线结构，包括以n个连接点呈环状连接的n条第一传输延迟线段，上述第一传输延迟线段各自于所相邻的两连接点间提供1/n波长的信号延迟，且该环状传输线结构耦接一第一电源端点；且上述连接点各自有对应的晶体管，每一晶体管具有一第一源极/漏极端点耦接对应的连接点、一第二源极/漏极端点耦接以一频率f振荡的一振荡输入信号、以及一栅极端点，其中各晶体管的栅极端点与第一源极/漏极端点所耦接的信号具有一半波长的相位差；其中上述连接点提供频率为f/n的输出信号。
本发明所揭示的电路结构可轻易变形，实现任何相位数量(无论总量为奇数或偶数)VCO或分频器。与传统技术相较，本发明无关冗余复杂的设计步骤，此外，在奇数相位振荡电路的发展上，也远较传统技术简易。此外，所揭示的电路结构大大减少各输出端点所需要的晶体管数量，也有效减少传输延迟线段的数量。上述电路结构大大缩减电路面积。
以下列举数种实施方式与其图示帮助了解本发明内容。
附图说明
图1图解传统电压控制振荡器的一种实施电路；
图2为图1电路的简易变形，可用于提供分频系数为2的分频器；
图3A-图3B图解本发明技术所教示的4相位VCO电路的多种实施方式；
图4A-图4C图解本发明技术所教示的整数4注入锁定分频器电路的多种实施方式；
图5图解本发明技术所教示的3相位VCO的电路的一种实施方式；
图6图解图5环状传输线结构一连接点提供信号给一晶体管的状况；
图7图解本发明技术所教示的5相位VCO的电路的一种实施方式；
图8图解图7环状传输线结构一连接点提供信号给一晶体管的状况；
图9为4相位VCO的模拟结果；以及
图10为5相位VCO的模拟结果。
其中，附图标记说明如下：
10～电压控制振荡器；20～分频器；
100A、100B～4相位电压控制振荡器；
150A…150C～整数4注入锁定分频器电路；
200～3相位电压控制振荡器；
250～5相位电压控制振荡器；
C1…C5～可变电容；D～漏极；
G～栅极；I1～拖尾定值电流源；
J1…J5～连接点；M1…M5～晶体管；
S～源极；T1…T11～传输延迟线段；
V1…V5～输出信号；Vdd～第一电源端点；
Vin～输入信号；Vss～第二电源端点；
Vtune～调适电位；
Vo+、Vo-～反相的两输出信号；以及
λ～波长符号。
具体实施方式
以下内容需搭配图示阅读，以书面说明方式叙述本发明的数种实施方式。文中所提及的电性耦接字眼，例如：“耦接”、“连接”或“内部连接”等，乃用于叙述元件中的信号传递关系，所代表的可能为直接连接、或通过其他中继元件的间接连接。
此段叙述一种基础电路，用于实现多相位电压控制振荡器(multi-phaseVCO)以及分频器。此电路设计可经简单修改后实现n相位电压控制振荡器(n-phase VCO)电路以及整数n分频器(n-frequency divider)，其中，n为大于或等于3的任一整数(包括奇数与偶数)。以下讨论此基础电路的细节。该基础电路包括一环状传输线结构(transmission line ring)，其中包括呈环状连接的n条传输延迟线段(transmission line delay segments)，各线段之间的连接点数量为n。每一条传输延迟线段在所连接的两连接点间提供1/n倍波长(1/nwavelength，或360°/n相位差)的信号延迟。每一连接点连接有一晶体管的源极或漏极(视其为PMOS或NMOS而决定)。此外，各晶体管的栅极由一特定信号偏压，该特定信号与上述漏极(或源极)之间具有1/2波长的信号延迟(180°相位差)。上述基础电路可根据所需相位数量不同(n值不同)而有不同设计，例如，n可为4、6、8或更多。若n为奇数，可设计额外的延迟单元给各晶体管，使其漏极(或源极)与栅极之间维持一半波长(λ/2，λ为信号波长)的信号延迟。上述基础电路结构经添加如可变电容之类的元件后可形成电压控制振荡器(VCO)。上述基础电路结构也可用来形成一注入式锁定分频器，其中根据一输入信号控制所述晶体管另一端点(漏极或源极)的偏压，即可实现分频该输入信号的功能。
图3A图解一4相位VCO电路100A。4相位VCO电路100A包括一环状传输线结构，其中具有四条传输延迟线段T1…T4，经由连接点J1…J4连接成环状。根据操作频率，所述传输延迟线段可由电感或波导元件实现，如共面波导(coplanar waveguide)、夹心带线(striplines)、或微带线(microstripes)。每一传输延迟线段提供1/n倍波长的信号延迟(λ/n)，此例为λ/4。如图所示，每一连接点耦接单一个晶体管，例如，晶体管M1…M4分别耦接连接点J1…J4。每一晶体管具有一第一源极/漏极端点(视晶体管形态而定，此例为NMOS的漏极)连接对应的连接点，且具有一第二源极/漏极端点(视晶体管形态而定，此例为NMOS的源极)连接一低电源端点(例如，接地)。所提供的环状传输线结构还耦接一高电源端点(例如，Vdd)，以接收一直流偏压；例如，令连接点J1…J4之一经一λ/4延迟线T5耦接该高电源端点Vdd。图3A所有元件可用于形成4相位VCO或整数4分频器。必须注意的是晶体管T1…T4的栅极的偏压，必须与所属晶体管的第一源极/漏极端点上的信号具有一半波长(λ/2)的相位差，即是，各晶体管栅极与第一源极/漏极端点的偏压信号来自于具有180°相位差的两连接点。在图3A所示电路100A中，各晶体管的栅极可由对角的连接点(位于晶体管本身第一源极/漏极端点连接的连接点对角方向的连接点)偏压。上述180°相位差的偏压设计令电路100A得以产生振荡信号。所产生的振荡信号的频率由一调适电位(Vtune)决定。该调适电位(Vtune)调整各连接点J1…J4所连接的可变电容C1…C4的电容值。图3A所示四个可变电容C1…C4显示连接点J1…J4各自至少连接一可变电容。连接点J1…J4提供四个相位的输出信号V1…V4。例如，信号V1与V3之间具有180°相位差；信号V2与V4之间具有180°相位差；且信号V1与V2之间具有90°相位差。总结来说，4相位VCO电路100A提供具有0°、90°、180°与270°相位差的振荡信号(通常称之正交信号quadrature signals)。图9图解SPICE软件的模拟结果，所得四个输出波形有四个相位。
如前述内容，图3A的实施方式揭示的传输延迟线段各自提供λ/n(此例为λ/4)的延迟。举例其应用。例如，VCO操作的振荡频率可于9.5GHz～10.5GHz之间变动，且可变电容的调适电位Vtune设计在2.5V～3.5V。可借由调整每条传输延迟线段的特性阻抗(characteristics impedace)与等效电容值，上述传输线可设计为10.0GHz应用的规格。上述可变电容值的设计也可随之计算得到。
图3B为4相位VCO的另一种实施方式。4相位VCO电路100B与100A结构相似，差别在于，电路100B还包括拖尾定值电流源(constant tail currentsource)I1，耦接于晶体管T1…T4的第二源极/漏极端点(此例为源极)与前述低电源端点之间。此实施方式可妥善控制电源电流。
图4A…图4C图解整数4注入锁定分频器(divided-by-fourinjection-locked frequency divider)，其中包括前述4相位VCO所使用的基础电路。参阅图4A，其中揭示一整数4注入锁定分频器电路150A。电路150A包括四个1/4波长(λ/4)的传输延迟线段T1…T4。所述传输延迟线段T1…T4呈环状结构，连接点为J1…J4。晶体管M1…M4分别对应连接点J1…J4。每一个晶体管的漏极耦接所对应的连接点，且其源极连接在一起以一同耦接低电源端点(Vss)。一开关，所示为晶体管M5，耦接于晶体管M1…M4的源极与低电源端点Vss之间，且晶体管M5的栅极由一输入信号Vin控制。输入信号Vin的频率为f。组成该环状传输线结构的传输延迟线段T1…T4总数(即连接点J1…J4总数)即此电路所提供的分频系数，用来据以分频该输入信号Vin的振荡频率f。连接点J1…J4上的输出信号V1…V4因而均以频率f/4振荡，且相位分别为0°、90°、180°与270°。
图4B为整数4注入锁定分频器的第二种实施方式。图4B的电路150B与图4A的电路150A类似，除了图4B电路150B还包括一拖尾定值电流源I1，经由晶体管M5耦接至晶体管M1…M4的第二源极/漏极端点。
图4C图解整数4注入锁定分频器的第三种实施方式，其中电路150C与前述电路150A与150B类似，除了晶体管M1…M4的第二源极/漏端点改由一输入电位Vin经一第六传输延迟线段T6偏压。该传输延迟线段T6提供1/4波长(λ/4)的信号延迟。
图5与图6所述实施方式显示前述4相位VCO与整数4分频器可经简单变化发展成奇数相位的应用。图5图解3相位VCO的电路200。与前述4相位VCO电路相比，电路200同样具有一环状传输线结构，其中以总数n的λ/n传输延迟线组成环状结构，其中连接点数量为n。在此实施方式中，n等于3，因此，环状传输线结构包括3个λ/3传输延迟线T1…T3，且连接点为J1…J3。VCO电路200也包括为数n的晶体管(如M1…M3)，非别耦接连接点J1…J3。电路200还以一第四传输延迟线T4(提供λ/4延迟)与一高电源端点Vdd连接，以获取直流DC偏压；或者，连接点J1…J3各自可能被直接耦接至该高电源端点Vdd。连接点J1…J3还分别耦接可变电容C1…C3。可变电容C1…C3由一调适电位Vtune控制，以微调VCO电路200所提供的振荡频率。
因为基础电路结构要求各晶体管的栅极与第一源极/漏端端点(此例为漏极)的偏压信号有180度的相位差(λ/2)，所以，图3实施方式还在所述晶体管的栅极与上述连接端之间提供额外的传输延迟线。例如，传输延迟线T5设计于晶体管M1栅极与连接点J2之间；传输延迟线T6设计于晶体管M2栅极与连接点J3之间；且传输延迟线T7设计在晶体管M3栅极与连接点J1之间。为了在各晶体管M1…M3的第一源极/漏端端点(此例为漏极)与栅极间提供180度的相位差(λ/2)，延迟线T5…T7负责提供1/6波长(λ/6)的信号延迟。如图6所示，耦接一连接点(J1)的晶体管(M1)的栅极(G)与第一源极/漏端端点(此例为漏极D)的信号存在一相位差—2/3λ-λ/6，为λ/2。图6以晶体管M1为例说明，2/3λ代表传输延迟线T2与T3所提供的信号延迟总合，λ/6为传输延迟线T5所提供的信号延迟。
然而，图5所述电路结构仅为本发明教示的3相位VCO的一种实施方式。如图3B所揭示的低电源、或高电源偏压技术也可用来修改图5结构。此外，也可根据图4A…图4C所揭示的电路结构将之变形为整数3注入锁定分频器。
图7与图8图解5相位VCO电路250的一种实施方式。如前述3相位与4相位VCO电路，VCO电路250同样也包括一环状传输线结构，以为数n的λ/n传输延迟线环状连接，形成n个连接点。此实施方式中n为5，所提供的环状传输线结构包括五个1/5波长(λ/5)的传输延迟线T1…T5，彼此借着连接点J1…J5形成环状连接。VCO电路250也包括n个晶体管(如M1…M5)，耦接连接点J1…J5。电路250经第六延迟线T6(提供λ/4延迟)连接高电源电位Vdd以接受直流偏压。连接点J1…J5还分别耦接可变电容C1…C5。可变电容C1…C5由一调适电位Vtune控制，以微调VCO电路250输出信号V1…V5的振荡频率。
因为各晶体管的栅极与第一源极/漏端端点(此例为漏极)的偏压信号必须具有180度的相位差，因此其栅极与栅极所耦接的连接点之间设计有延迟线元件。例如，延迟线T7设置于晶体管M1栅极与连接点J4之间；延迟线T8设置于晶体管M2栅极与连接点J5之间；延迟线T9设置于晶体管M3栅极与连接点J1之间；延迟线T10设置于晶体管M4栅极与连接点J2之间；延迟线T11设置于晶体管M5栅极与连接点J3之间。为了使晶体管M1…M5各自的栅极与第一源极/漏端端点(此例为漏极)上的信号具有180度的相位差(λ/2)，延迟线T7…T11设计为提供1/10波长(λ/10)的延迟。如图8所示，耦接一连接点(J4)的晶体管(M1)的栅极(G)与第一源极/漏端端点(此例为漏极D)的信号存在一相位差—3/5λ-λ/10，即λ/2。晶体管M1的例子中，前述3/5λ延迟由传输延迟线段T1、T2以及T3所共同提供，且前述λ/10延迟乃传输延迟线段T7所提供。
图10提供VCO电路250的SPICE软件模拟结果。如图所示，连接点J1…J5所提供的输出信号V1…V5以选定的同样频率f振荡，彼此间存在72°的相位差(306°/5)。电路250可以两种模式操作。在第一模式下，参阅图10，该电路250产生五个相位的信号，同以频率f振荡。电路每一输出端点均被耦接出来观察，且可发现其操作在不同相位。在第二操作模式中，每一输出端点的振荡以同样相位呈现，但振荡频率提升为5倍。若输出端点的振荡频率超出电路250上述晶体管以及/或传输延迟线段的截止频率，第二操作模式会被抑制。根据模拟结果，第二操作模式会在输出信号振荡频率约为5f时发生。基于上述内容，若欲提供一多相位VCO输出，所产生的振荡频率f必须限制于上述截止频率之下，且f*n必须大于VCO电路其中装置的截止频率，以避免不理想的第二操作模式发生作用。
必须声明的是，图7所示电路结构仅为本发明所教示的5相位VCO电路的一种实施方式。如图3B所揭示的低电源、或高电源偏压技术也可用来修改图7结构。此外，也可根据图4A…图4C所揭示的电路结构将之变形为整数5注入锁定分频器。
上述内容可有其他应用，例如，基于本说明书所揭示的2n相位VCO电路结构，也可用来作为奇数n相位的VCO。例如，若仅输出2n相位VCO电路的部分输出信号(间隔选取输出)，功能即同奇数n相位VCO。
上述图示实施方式以NMOS晶体管实现所揭示的晶体管。然而，在其他实施方式中，也可改采PMOS晶体管取代。若以PMOS晶体管取代图示中的NMOS晶体管，晶体管将改以其源极与环状传输线结构内的连接点作连接。
所揭示的电路结构可轻易变形，实现任何相位数量(无论总量为奇数或偶数)VCO或分频器。与传统技术相较，本发明无关冗余复杂的设计步骤，此外，在奇数相位振荡电路的发展上，也远较传统技术简易。例如，若需要奇数相位(如7个相位)的振荡信号，传统技术通常得设计成偶数相位(例如14个相位)的VCO，再从选择性输出其中7个输出端，才能提供7相位的振荡信号；而本发明技术却无需如此迂回的设计。此外，所揭示的电路结构大大减少各输出端点所需要的晶体管数量，也有效减少传输延迟线段的数量。例如，本技术可仅对各输出端点设置单一个晶体管，而传统技术却需对每对传输线设计一对晶体管。上述电路结构大大缩减电路面积。
上述实施方式并非意图限制本发明范围。以下权利要求的解读应当包含本领域普通技术人员以通知的等效技术对本发明内容所作的各种变形。

Claims (13)

1.一种电路结构，用于实现n相位电压控制振荡器或注入锁定分频器，该电路结构包括：
一环状传输线结构，包括以n个连接点环状连接的n条第一传输延迟线段，其中n为大于或等于3的整数，每一第一传输延迟线段提供1/n波长的信号延迟于相邻的连接点间，且该环状传输线结构耦接一第一电源端点；且
上述连接点各自有对应的晶体管，每一晶体管具有一第一源极/漏极端点耦接对应的连接点、一第二源极/漏极端点耦接一第二电源端点、以及一栅极端点，其中各晶体管的栅极端点与第一源极/漏极端点所耦接的信号具有一半波长的相位差。
2.如权利要求1所述的电路结构，还包括多条第二传输延迟线段，所述多条第二传输延迟线段与上述晶体管对应、且各自提供小于1/n波长的信号延迟，并且，关于对应的晶体管，上述第二传输延迟线段设置于其栅极端点与其栅极端点所耦接的连接点之间，上述第一与第二传输延迟线段于各晶体管的栅极端点与第一源极/漏极端点之间提供1/2波长的信号延迟。
3.如权利要求1所述的电路结构，其中上述晶体管的第二源极/漏极端点经由一定电流源耦接上述第二电源端点。
4.如权利要求1所述的电路结构，还包括一第二传输延迟线段，设置于该环状传输线结构的上述连接点之一与上述第一电源端点之间，借以将该环状传输线结构耦接至上述第一电源端点。
5.如权利要求4所述的电路结构，其中该第二传输延迟线段提供1/4波长的信号延迟。
6.如权利要求1所述的电路结构，用于组成上述n相位电压控制振荡器的部分电路，其中每一上述连接点还连接有一可变电容，上述可变电容接收一调适电位，且所述连接点提供不同相位的振荡信号。
7.如权利要求1所述的电路结构，用于组成上述注入锁定分频器的部分电路，以使一输入信号由上述整数n分频，其中，还包括一开关，该开关耦接于所述晶体管的第二源极/漏极端点与该第二电源端点之间、且由该输入信号控制。
8.如权利要求7所述的电路结构，还包括一定电流源，与该开关串接耦接于所述晶体管的第二源极/漏极端点与该第二电源端点之间。
9.如权利要求1所述的电路结构，用于组成上述注入锁定分频器的部分电路，以使一输入信号由上述整数n分频，其中，上述第二电源端点由该输入信号偏压，且上述电路结构还包括一第二传输延迟线段耦接所述晶体管的第二源极/漏极端点与上述第二电源端点之间，且该第二传输延迟线段提供1/4波长的信号延迟。
10.一种n相位电压控制振荡器，其中，n为大于或等于3的整数，包括：
一环状传输线结构，包括以n个连接点呈环状连接的n条传输延迟线段，上述传输延迟线段各自于所相邻的两连接点间提供1/n波长的信号延迟，且该环状传输线结构耦接一第一电源端点；
上述连接点各自有对应的晶体管，每一晶体管具有一第一源极/漏极端点耦接对应的连接点、一第二源极/漏极端点耦接一第二电源端点、以及一栅极端点，其中各晶体管的栅极端点与第一源极/漏极端点所耦接的信号具有一半波长的相位差；以及
上述各连接点耦接有一可变容器以接收一调适电位，且所述连接点所提供的信号为一振荡信号的不同相位延迟结果。
11.一种整数n注入锁定分频器，其中n为大于或等于3的整数，包括：
一环状传输线结构，包括以n个连接点呈环状连接的n条第一传输延迟线段，上述第一传输延迟线段各自于所相邻的两连接点间提供1/n波长的信号延迟，且该环状传输线结构耦接一第一电源端点；且
上述连接点各自有对应的晶体管，每一晶体管具有一第一源极/漏极端点耦接对应的连接点、一第二源极/漏极端点耦接以一频率f振荡的一振荡输入信号、以及一栅极端点，其中各晶体管的栅极端点与第一源极/漏极端点所耦接的信号具有一半波长的相位差；
其中上述连接点提供频率为f/n的输出信号。
12.如权利要求11所述的整数n注入锁定分频器，还包括一开关耦接于所述晶体管的第二源极/漏极端点与一第二电源端点之间，其中该开关由上述振荡输入信号控制。
13.如权利要求11所述的整数n注入锁定分频器，还包括一第二传输延迟线段耦接所述晶体管的第二源极/漏极端点、且提供1/n波长的信号延迟，其中上述振荡输入信号经由该第二传输延迟线段耦接所述晶体管。
CN201010192799.0A 2010-01-13 2010-05-27 电压控制振荡器、分频器以及其中电路结构 Expired - Fee Related CN102130683B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/686,686 US8115560B2 (en) 2010-01-13 2010-01-13 Ring-shaped voltage control oscillator
US12/686,686 2010-01-13

Publications (2)

Publication Number Publication Date
CN102130683A true CN102130683A (zh) 2011-07-20
CN102130683B CN102130683B (zh) 2013-05-29

Family

ID=44258099

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010192799.0A Expired - Fee Related CN102130683B (zh) 2010-01-13 2010-05-27 电压控制振荡器、分频器以及其中电路结构

Country Status (2)

Country Link
US (1) US8115560B2 (zh)
CN (1) CN102130683B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7764130B2 (en) * 1999-01-22 2010-07-27 Multigig Inc. Electronic circuitry
US8797105B2 (en) 2011-10-04 2014-08-05 Cornell University Tunable signal source
US8866558B2 (en) * 2012-04-17 2014-10-21 Her Majesty The Queen In Right Of Canada, As Represented By The Minister Of Industry, Through The Communications Research Centre Canada Integrated standing-wave voltage controlled oscillator with dual-mode coplanar waveguide resonator
US9444401B1 (en) * 2013-12-27 2016-09-13 S9Estre, Llc Methods and devices for the generation of high frequency clock signals
CN104917463A (zh) * 2015-06-26 2015-09-16 华东师范大学 一种互补金属氧化物半导体全集成71-76GHz LC压控振荡器
US10277233B2 (en) 2016-10-07 2019-04-30 Analog Devices, Inc. Apparatus and methods for frequency tuning of rotary traveling wave oscillators
US10312922B2 (en) 2016-10-07 2019-06-04 Analog Devices, Inc. Apparatus and methods for rotary traveling wave oscillators
EP3588773A1 (en) 2018-06-26 2020-01-01 NXP USA, Inc. Gm-boosted differential voltage-controlled oscillator (vco)
US11527992B2 (en) 2019-09-19 2022-12-13 Analog Devices International Unlimited Company Rotary traveling wave oscillators with distributed stubs
US11264949B2 (en) 2020-06-10 2022-03-01 Analog Devices International Unlimited Company Apparatus and methods for rotary traveling wave oscillators
US11539353B2 (en) 2021-02-02 2022-12-27 Analog Devices International Unlimited Company RTWO-based frequency multiplier

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1114802A (zh) * 1994-02-15 1996-01-10 株式会社日立制作所 适用于快速信号传输的信号发送设备
CN1234689A (zh) * 1998-03-02 1999-11-10 株式会社东芝 通信系统
US20070182497A1 (en) * 2006-02-03 2007-08-09 Nestor Tzartzanis Electronic oscillators having a plurality of phased outputs and such oscillators with phase-setting and phase-reversal capability
CN101088020A (zh) * 2004-12-22 2007-12-12 皇家飞利浦电子股份有限公司 具有传输线端环的射频线圈
US20090273403A1 (en) * 2008-05-05 2009-11-05 Damir Ismailov Trigger-mode distributed wave oscillator system

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100885335B1 (ko) * 1999-01-22 2009-02-26 멀티지그 리미티드 전자 회로 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1114802A (zh) * 1994-02-15 1996-01-10 株式会社日立制作所 适用于快速信号传输的信号发送设备
CN1234689A (zh) * 1998-03-02 1999-11-10 株式会社东芝 通信系统
CN101088020A (zh) * 2004-12-22 2007-12-12 皇家飞利浦电子股份有限公司 具有传输线端环的射频线圈
US20070182497A1 (en) * 2006-02-03 2007-08-09 Nestor Tzartzanis Electronic oscillators having a plurality of phased outputs and such oscillators with phase-setting and phase-reversal capability
US20090273403A1 (en) * 2008-05-05 2009-11-05 Damir Ismailov Trigger-mode distributed wave oscillator system

Also Published As

Publication number Publication date
CN102130683B (zh) 2013-05-29
US8115560B2 (en) 2012-02-14
US20110169581A1 (en) 2011-07-14

Similar Documents

Publication Publication Date Title
CN102130683B (zh) 电压控制振荡器、分频器以及其中电路结构
US7161438B2 (en) Electronic circuitry
US7236060B2 (en) Electronic pulse generator and oscillator
US7741921B2 (en) Trigger-mode distributed wave oscillator system
US8258882B2 (en) Clock signal distributing device
JP4299283B2 (ja) クロック信号の生成及び分配装置
US6378080B1 (en) Clock distribution circuit
US10153728B2 (en) Semiconductor device and method
US8791765B2 (en) Force-mode distributed wave oscillator and amplifier systems
US9899991B2 (en) Circuits and methods of synchronizing differential ring-type oscillators
Cordero et al. Clock distribution scheme using coplanar transmission lines
US10164570B2 (en) Coupling structure for inductive device
CN101800541A (zh) 一种基于注入锁定的相位切换预分频器
US10658975B2 (en) Semiconductor device and method
US9559635B2 (en) Method and apparatus of synchronizing oscillators
TWI393344B (zh) 多除頻模式毫米波除頻電路
Qiu et al. Design and optimization of the ring oscillator based injection locked frequency dividers
CN101527540B (zh) 具有合并的mos和双极器件的压控振荡器和混频器
GB2399243A (en) Sleep mode in a MOS logic circuit clocked by adiabatic energy-recycling clocks
Ponnambalam et al. Injection locked differential ring VCO
Honkote et al. Skew analysis and design methodologies for improved performance of resonant clocking
JP2013016986A (ja) ラッチ回路、分周回路、フリップフロップ回路、ｐｌｌ回路、マルチプレクサ及び半導体集積回路
JP2009302607A (ja) 発振回路装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130529