JP3496528B2 - 強誘電体メモリ及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体装置
に好適な強誘電体メモリ及びその製造方法に関し、特
に、リーク電流が低く疲労特性が向上した強誘電体メモ
リ及びその製造方法に関する。
に好適な強誘電体メモリ及びその製造方法に関し、特
に、リーク電流が低く疲労特性が向上した強誘電体メモ
リ及びその製造方法に関する。
【０００２】
【従来の技術】従来、強誘電体メモリ（ＦＲＡＭ（Ferr
oelectric Random Access Memory））中に強誘電体
膜に使用される強誘電体材料として鉛系酸化物強誘電体
材料及びビスマス層状構造強誘電体材料が使用されてい
る。前者の鉛系酸化物強誘電体材料の例としては、ペブ
ロスカイト型結晶構造を有するＰＺＴ（Ｐｂ（Ｚｒ、Ｔ
ｉ）Ｏ3）系強誘電体材料が挙げられる。このＰＺＴ系
強誘電体材料は、自発分極は大きいが疲労特性が低いと
いう性質を有する。また、ＰＺＴ系強誘電体材料にＬ
ａ、Ｎｂ又はＢｉ等の陽イオンを添加すると、自発分極
及び比誘電率が変化すると共に、リーク電流が低減され
るという効果が得られることが公知である。一方、後者
のビスマス層状構造強誘電体材料の例としては、ＳＢＴ
（ＳｒＢｉ2ＴａＯ9）が挙げられる。ＳＢＴは、疲労特
性は良好であるが自発分極は小さいという性質を有す
る。
oelectric Random Access Memory））中に強誘電体
膜に使用される強誘電体材料として鉛系酸化物強誘電体
材料及びビスマス層状構造強誘電体材料が使用されてい
る。前者の鉛系酸化物強誘電体材料の例としては、ペブ
ロスカイト型結晶構造を有するＰＺＴ（Ｐｂ（Ｚｒ、Ｔ
ｉ）Ｏ3）系強誘電体材料が挙げられる。このＰＺＴ系
強誘電体材料は、自発分極は大きいが疲労特性が低いと
いう性質を有する。また、ＰＺＴ系強誘電体材料にＬ
ａ、Ｎｂ又はＢｉ等の陽イオンを添加すると、自発分極
及び比誘電率が変化すると共に、リーク電流が低減され
るという効果が得られることが公知である。一方、後者
のビスマス層状構造強誘電体材料の例としては、ＳＢＴ
（ＳｒＢｉ2ＴａＯ9）が挙げられる。ＳＢＴは、疲労特
性は良好であるが自発分極は小さいという性質を有す
る。
【０００３】強誘電体材料の疲労特性は、分極反転を多
数繰り返したときの自発分極の劣化を示すものである。
数繰り返したときの自発分極の劣化を示すものである。
【０００４】近時、ＰＺＴ系強誘電体材料からなる絶縁
膜をキャパシタ絶縁膜として使用したときのキャパシタ
電極の改良により疲労を軽減する方法が検討されてい
る。一般的にキャパシタ電極にはＰｔ電極又はＴｉ電極
等が使用されるが、ＲｕＯx電極及びＩｒＯ2電極がＰＺ
Ｔ系強誘電体膜の疲労特性を改善することができるとい
う点で注目されている。
膜をキャパシタ絶縁膜として使用したときのキャパシタ
電極の改良により疲労を軽減する方法が検討されてい
る。一般的にキャパシタ電極にはＰｔ電極又はＴｉ電極
等が使用されるが、ＲｕＯx電極及びＩｒＯ2電極がＰＺ
Ｔ系強誘電体膜の疲労特性を改善することができるとい
う点で注目されている。
【０００５】また、ＰＺＴ系強誘電体材料からなる絶縁
膜をキャパシタ絶縁膜として使用したときのキャパシタ
絶縁膜の改良により疲労を軽減する方法が検討されてい
る。例えば、ＰＺＴ系強誘電体材料にＬｉを添加してＰ
ＺＴ系強誘電体膜の疲労特性を改善したものが提案され
ている。
膜をキャパシタ絶縁膜として使用したときのキャパシタ
絶縁膜の改良により疲労を軽減する方法が検討されてい
る。例えば、ＰＺＴ系強誘電体材料にＬｉを添加してＰ
ＺＴ系強誘電体膜の疲労特性を改善したものが提案され
ている。
【０００６】さらには、ＰＺＴ系強誘電体材料からなる
絶縁膜をキャパシタ絶縁膜として使用したときにキャパ
シタ電極とキャパシタ絶縁膜の間にバッファ層を設ける
ことによりリーク電流を小さくするとともに耐疲労特性
を改善する方法が検討されている。例えば、バッファ層
としてＰｂＴｉＯ3又は（Ｂａ、Ｓｒ）ＴｉＯ3等が用い
られており、リーク電流の発生及び耐疲労特性が改善さ
れている。
絶縁膜をキャパシタ絶縁膜として使用したときにキャパ
シタ電極とキャパシタ絶縁膜の間にバッファ層を設ける
ことによりリーク電流を小さくするとともに耐疲労特性
を改善する方法が検討されている。例えば、バッファ層
としてＰｂＴｉＯ3又は（Ｂａ、Ｓｒ）ＴｉＯ3等が用い
られており、リーク電流の発生及び耐疲労特性が改善さ
れている。
【０００７】
【発明が解決しようとする課題】しかしながら、前述の
強誘電体メモリでは、粒界からのリーク電流が大きく、
疲労特性を著しく向上させることができないという問題
点がある。また、アニール温度を高くしなければ強誘電
体メモリを作成することができないために他の材料にも
影響を与えるという問題点もある。
強誘電体メモリでは、粒界からのリーク電流が大きく、
疲労特性を著しく向上させることができないという問題
点がある。また、アニール温度を高くしなければ強誘電
体メモリを作成することができないために他の材料にも
影響を与えるという問題点もある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、アニール温度を下げて結晶粒径を小さくす
ることによりリーク電流を小さくすると共に、耐疲労特
性を向上させることができる強誘電体メモリ及びその製
造方法を提供することを目的とする。
のであって、アニール温度を下げて結晶粒径を小さくす
ることによりリーク電流を小さくすると共に、耐疲労特
性を向上させることができる強誘電体メモリ及びその製
造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る強誘電体メ
モリは、Ｌｉを添加したＰｂ（Ｚｒ、Ｔｉ）Ｏ3層から
なるキャパシタ絶縁層と、このＰｂ（Ｚｒ、Ｔｉ）Ｏ3
層の上面及び下面の少なくともいずれか一方の上に積層
されたＰｂＴｉＯ3層からなるバッファ層とを有し、前
記ＰｂＴｉＯ 3 層は、Ｌｉを添加したものであり、前記
バッファ層及びキャパシタ絶縁層は結晶化していること
を特徴とする。
モリは、Ｌｉを添加したＰｂ（Ｚｒ、Ｔｉ）Ｏ3層から
なるキャパシタ絶縁層と、このＰｂ（Ｚｒ、Ｔｉ）Ｏ3
層の上面及び下面の少なくともいずれか一方の上に積層
されたＰｂＴｉＯ3層からなるバッファ層とを有し、前
記ＰｂＴｉＯ 3 層は、Ｌｉを添加したものであり、前記
バッファ層及びキャパシタ絶縁層は結晶化していること
を特徴とする。
【００１０】本発明に係る強誘電体メモリの製造方法
は、基板上に層間絶縁膜を形成する工程と、第１及び第
２の導電膜を形成する工程と、キャパシタ絶縁層用のゾ
ルゲル液を用意する工程と、バッファ層用のゾルゲル液
を用意する工程と、前記バッファ層用のゾルゲル液をス
ピンコートした後プリベークする工程と、前記キャパシ
タ絶縁層用のゾルゲル液をスピンコートした後、プリベ
ーク及びアニールを行い、結晶化したバッファ層及びキ
ャパシタ絶縁層を形成する工程と、上部電極を形成する
工程とを有することを特徴とする。
は、基板上に層間絶縁膜を形成する工程と、第１及び第
２の導電膜を形成する工程と、キャパシタ絶縁層用のゾ
ルゲル液を用意する工程と、バッファ層用のゾルゲル液
を用意する工程と、前記バッファ層用のゾルゲル液をス
ピンコートした後プリベークする工程と、前記キャパシ
タ絶縁層用のゾルゲル液をスピンコートした後、プリベ
ーク及びアニールを行い、結晶化したバッファ層及びキ
ャパシタ絶縁層を形成する工程と、上部電極を形成する
工程とを有することを特徴とする。
【００１１】 本発明に係る強誘電体メモリの製造方法
は、基板上に層間絶縁膜を形成する工程と、第１及び第
２の導電膜を形成する工程と、Ｌｉを添加したＰｂ（Ｚ
ｒ、Ｔｉ）Ｏ 3 層からなるキャパシタ絶縁層用のゾルゲ
ル液を用意する工程と、Ｌｉを添加したＰｂＴｉＯ 3 層
からなるバッファ層用のゾルゲル液を用意する工程と、
前記バッファ層用のゾルゲル液をスピンコートした後プ
リベークする工程と、前記キャパシタ絶縁層用のゾルゲ
ル液をスピンコートした後、プリベーク及びアニールを
行い、結晶化したバッファ層及びキャパシタ絶縁層を形
成する工程と、上部電極を形成する工程とを有すること
を特徴とする。
は、基板上に層間絶縁膜を形成する工程と、第１及び第
２の導電膜を形成する工程と、Ｌｉを添加したＰｂ（Ｚ
ｒ、Ｔｉ）Ｏ 3 層からなるキャパシタ絶縁層用のゾルゲ
ル液を用意する工程と、Ｌｉを添加したＰｂＴｉＯ 3 層
からなるバッファ層用のゾルゲル液を用意する工程と、
前記バッファ層用のゾルゲル液をスピンコートした後プ
リベークする工程と、前記キャパシタ絶縁層用のゾルゲ
ル液をスピンコートした後、プリベーク及びアニールを
行い、結晶化したバッファ層及びキャパシタ絶縁層を形
成する工程と、上部電極を形成する工程とを有すること
を特徴とする。
【００１２】更に、前記バッファ層は、ＰｂαＴｉＯ3
にＬｉを添加した組成を有し、αの値は０．８乃至１．
２であることが好ましい。この場合、前記Ｌｉの含有量
はＰｂαＴｉＯ3の含有量に対して２０モル％以下であ
ることが好ましい。
にＬｉを添加した組成を有し、αの値は０．８乃至１．
２であることが好ましい。この場合、前記Ｌｉの含有量
はＰｂαＴｉＯ3の含有量に対して２０モル％以下であ
ることが好ましい。
【００１３】更にまた、前記キャパシタ絶縁層の膜厚が
５０乃至５００ｎｍであること及び前記バッファ層の膜
厚が０．５乃至３０ｎｍであることが好ましい。
５０乃至５００ｎｍであること及び前記バッファ層の膜
厚が０．５乃至３０ｎｍであることが好ましい。
【００１４】本発明においては、キャパシタ絶縁層を構
成するＰｂ（Ｚｒ、Ｔｉ）Ｏ3層にＬｉを添加したの
で、そのアニール温度を低くすることができ、また、疲
労特性も向上させることができる。
成するＰｂ（Ｚｒ、Ｔｉ）Ｏ3層にＬｉを添加したの
で、そのアニール温度を低くすることができ、また、疲
労特性も向上させることができる。
【００１５】
【発明の実施の形態】本願発明者等が前記課題を解決す
べく、鋭意実験研究を重ねた結果、ＰｂxＺｒ(1-y)Ｔｉ
y（以下、ＰＺＴともいう。）及びＬｉを含有する組成
を有するＰＺＴ強誘電体材料の上下いずれか一方に、Ｐ
ｂαＴｉＯ3（以下、ＰＴＯともいう。）にＬｉを添加
した組成を有するバッファ層を設けることにより、リー
ク電流を低くでき、耐疲労特性が向上させることができ
ることを見出した。
べく、鋭意実験研究を重ねた結果、ＰｂxＺｒ(1-y)Ｔｉ
y（以下、ＰＺＴともいう。）及びＬｉを含有する組成
を有するＰＺＴ強誘電体材料の上下いずれか一方に、Ｐ
ｂαＴｉＯ3（以下、ＰＴＯともいう。）にＬｉを添加
した組成を有するバッファ層を設けることにより、リー
ク電流を低くでき、耐疲労特性が向上させることができ
ることを見出した。
【００１６】以下、添付の図面を参照して本発明を具体
化した実施例について説明する。図１（ａ）乃至（ｄ）
は、本実施例に係る強誘電体メモリを示す断面図であ
る。
化した実施例について説明する。図１（ａ）乃至（ｄ）
は、本実施例に係る強誘電体メモリを示す断面図であ
る。
【００１７】図１（ａ）に示す実施例においては、シリ
コン基板１上にＳｉＯ2膜からなる層間絶縁層２が設け
られ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜か
らなる第２導電膜４が形成されている。更に、第２導電
膜４の上に、ＰｂＺｒ0.52Ｔｉ0.48にＬｉを１％添加し
た組成のキャパシタ絶縁層６ａ、ＰｂＴｉＬｉ0.005Ｏ3
からなるバッファ層５ａ及びＰｔ膜からなる上部導電膜
７が順次形成されて強誘電体メモリは構成されている。
コン基板１上にＳｉＯ2膜からなる層間絶縁層２が設け
られ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜か
らなる第２導電膜４が形成されている。更に、第２導電
膜４の上に、ＰｂＺｒ0.52Ｔｉ0.48にＬｉを１％添加し
た組成のキャパシタ絶縁層６ａ、ＰｂＴｉＬｉ0.005Ｏ3
からなるバッファ層５ａ及びＰｔ膜からなる上部導電膜
７が順次形成されて強誘電体メモリは構成されている。
【００１８】図１（ｂ）に示す実施例においては、シリ
コン基板１上にＳｉＯ2膜からなる層間絶縁層２が設け
られ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜か
らなる第２導電膜４が形成されている。更に、第２導電
膜４の上に、ＰｂＴｉＬｉ0. 005Ｏ3からなるバッファ層
５ａ、ＰｂＺｒ0.52Ｔｉ0.48にＬｉを１％添加した組成
のキャパシタ絶縁層６ａ及びＰｔ膜からなる上部導電膜
７が順次形成されて強誘電体メモリは構成されている。
コン基板１上にＳｉＯ2膜からなる層間絶縁層２が設け
られ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜か
らなる第２導電膜４が形成されている。更に、第２導電
膜４の上に、ＰｂＴｉＬｉ0. 005Ｏ3からなるバッファ層
５ａ、ＰｂＺｒ0.52Ｔｉ0.48にＬｉを１％添加した組成
のキャパシタ絶縁層６ａ及びＰｔ膜からなる上部導電膜
７が順次形成されて強誘電体メモリは構成されている。
【００１９】図１（ｃ）に示す実施例においては、シリ
コン基板１上にＳｉＯ2膜からなる層間絶縁層２が設け
られ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜か
らなる第２導電膜４が形成されている。更に、第２導電
膜４の上に、ＰｂＴｉＬｉ0. 005Ｏ3からなるバッファ層
５ａ、ＰｂＺｒ0.52Ｔｉ0.48にＬｉを１％添加した組成
のキャパシタ絶縁層６ａ、ＰｂＴｉＬｉ0.005Ｏ3からな
るバッファ層５ａ及びＰｔ膜からなる上部導電膜７が順
次形成されて強誘電体メモリは構成されている。
コン基板１上にＳｉＯ2膜からなる層間絶縁層２が設け
られ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜か
らなる第２導電膜４が形成されている。更に、第２導電
膜４の上に、ＰｂＴｉＬｉ0. 005Ｏ3からなるバッファ層
５ａ、ＰｂＺｒ0.52Ｔｉ0.48にＬｉを１％添加した組成
のキャパシタ絶縁層６ａ、ＰｂＴｉＬｉ0.005Ｏ3からな
るバッファ層５ａ及びＰｔ膜からなる上部導電膜７が順
次形成されて強誘電体メモリは構成されている。
【００２０】図１（ｄ）に示す実施例においては、シリ
コン基板１上にＳｉＯ2膜からなる層間絶縁層２が設け
られ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜か
らなる第２導電膜４が形成されている。更に、第２導電
膜４の上に、ＰｂＴｉＯ3からなるバッファ層５ｂ、Ｐ
ｂＺｒ0.52Ｔｉ0.48にＬｉを１％添加した組成のキャパ
シタ絶縁層６ａ、ＰｂＴｉＯ3からなるバッファ層５ｂ
及びＰｔ膜からなる上部導電膜７が順次形成されて強誘
電体メモリは構成されている。
コン基板１上にＳｉＯ2膜からなる層間絶縁層２が設け
られ、その上にＴｉ膜からなる第１導電膜３、Ｐｔ膜か
らなる第２導電膜４が形成されている。更に、第２導電
膜４の上に、ＰｂＴｉＯ3からなるバッファ層５ｂ、Ｐ
ｂＺｒ0.52Ｔｉ0.48にＬｉを１％添加した組成のキャパ
シタ絶縁層６ａ、ＰｂＴｉＯ3からなるバッファ層５ｂ
及びＰｔ膜からなる上部導電膜７が順次形成されて強誘
電体メモリは構成されている。
【００２１】これらの実施例においては、Ｌｉを添加し
た組成を有するＰＺＴ強誘電体材料からなるキャパシタ
絶縁層の上下いずれか一方にＰｂαＴｉＯ3（以下、Ｐ
ＴＯともいう。）、好ましくはＰＴＯにＬｉを添加した
組成を有するバッファ層を設けているので、リーク電流
を低くでき、耐疲労特性が向上させることができる。
た組成を有するＰＺＴ強誘電体材料からなるキャパシタ
絶縁層の上下いずれか一方にＰｂαＴｉＯ3（以下、Ｐ
ＴＯともいう。）、好ましくはＰＴＯにＬｉを添加した
組成を有するバッファ層を設けているので、リーク電流
を低くでき、耐疲労特性が向上させることができる。
【００２２】次に、上述のような組成を有するキャパシ
タ絶縁層及びバッファ層を備えた本発明に係る強誘電体
メモリの製造する方法について説明する。図２（ａ）乃
至（ｄ）は本発明の実施例に係る強誘電体メモリを製造
する方法を工程順に示す断面図である。
タ絶縁層及びバッファ層を備えた本発明に係る強誘電体
メモリの製造する方法について説明する。図２（ａ）乃
至（ｄ）は本発明の実施例に係る強誘電体メモリを製造
する方法を工程順に示す断面図である。
【００２３】図２（ａ）に示すように、従来の方法と同
様の方法により、例えば、６インチのシリコン基板１の
表面又は表面上に膜厚４５０ｎｍのＳｉＯ2膜を層間絶
縁膜２として形成し、層間絶縁膜２の全面上に第１導電
膜３として、膜厚が２０ｎｍのＴｉ膜、更に、第２導電
膜４として膜厚が２００ｎｍのＰｔ膜を形成する。前述
の組成を有するキャパシタ絶縁層６及びバッファ層５の
具体的な形成方法については後述する。
様の方法により、例えば、６インチのシリコン基板１の
表面又は表面上に膜厚４５０ｎｍのＳｉＯ2膜を層間絶
縁膜２として形成し、層間絶縁膜２の全面上に第１導電
膜３として、膜厚が２０ｎｍのＴｉ膜、更に、第２導電
膜４として膜厚が２００ｎｍのＰｔ膜を形成する。前述
の組成を有するキャパシタ絶縁層６及びバッファ層５の
具体的な形成方法については後述する。
【００２４】なお、上記メモリの第１導電膜３として膜
厚が２０ｎｍのＴｉ膜，第２導電膜４として膜厚が２０
０ｎｍのＰｔ膜としたが、これに限定されるものではな
く、Ｔｉ膜の膜厚は５乃至５０ｎｍ、Ｐｔ膜の膜厚は５
０乃至５００ｎｍであることが望ましい。好ましくは、
Ｔｉ膜の膜厚は５乃至２０ｎｍであり、Ｐｔ膜の膜厚は
１００乃至３００ｎｍである。
厚が２０ｎｍのＴｉ膜，第２導電膜４として膜厚が２０
０ｎｍのＰｔ膜としたが、これに限定されるものではな
く、Ｔｉ膜の膜厚は５乃至５０ｎｍ、Ｐｔ膜の膜厚は５
０乃至５００ｎｍであることが望ましい。好ましくは、
Ｔｉ膜の膜厚は５乃至２０ｎｍであり、Ｐｔ膜の膜厚は
１００乃至３００ｎｍである。
【００２５】次に、キャパシタ絶縁層６及びバッファ層
５の形成方法について具体的に説明する。キャパシタ絶
縁層６及びバッファ層５は種々の方法により形成するこ
とが可能であるが、ここではその一例として、ゾルゲル
液を使用する形成方法を示す。
５の形成方法について具体的に説明する。キャパシタ絶
縁層６及びバッファ層５は種々の方法により形成するこ
とが可能であるが、ここではその一例として、ゾルゲル
液を使用する形成方法を示す。
【００２６】はじめに、キャパシタ絶縁層６の形成方法
について説明する。先ず、２酢酸鉛・３水和物を溶媒で
あるメタキシエタノールに入れた後、８０℃で３０乃至
６０分間加熱攪拌することにより、２酢酸鉛・３水和物
を溶解させる。
について説明する。先ず、２酢酸鉛・３水和物を溶媒で
あるメタキシエタノールに入れた後、８０℃で３０乃至
６０分間加熱攪拌することにより、２酢酸鉛・３水和物
を溶解させる。
【００２７】次に、溶液を反応器に移し、１２４℃で１
２時間の加熱攪拌により脱水を行う。
２時間の加熱攪拌により脱水を行う。
【００２８】次いで、反応系の温度を６０℃まで降温し
た後、テトライソプロポキシジルコニウムとテトライソ
プロキシタン及びリチウムエトキサイドを反応系に加
え、１２４℃で６時間の加熱攪拌を行う。
た後、テトライソプロポキシジルコニウムとテトライソ
プロキシタン及びリチウムエトキサイドを反応系に加
え、１２４℃で６時間の加熱攪拌を行う。
【００２９】そして、攪拌終了後に溶液に溶媒を更に加
えて全量を１モル／リットルとする。これにより、リチ
ウムを含有するキャパシタ絶縁層６のＰＺＴゾルゲル液
が作成される。コーティング使用時には上記ゾルゲル液
を０．３モル／リットルにして使用する。なお、全ての
加熱攪拌は窒素気流下で行われる。
えて全量を１モル／リットルとする。これにより、リチ
ウムを含有するキャパシタ絶縁層６のＰＺＴゾルゲル液
が作成される。コーティング使用時には上記ゾルゲル液
を０．３モル／リットルにして使用する。なお、全ての
加熱攪拌は窒素気流下で行われる。
【００３０】次に、バッファ層５の作成方法について説
明する。バッファ層５の作成方法が、上述のキャパシタ
絶縁層６の作成方法と異なる点は、キャパシタ絶縁層６
の場合は反応系に加える物質がテトライソプロポキシジ
ルコニウムとテトライソプロキシタン及びリチウムエト
キサイドであるのに対し、バッファ層５の場合は反応系
に加える物質がテトライソプロキシタンとリチウムエト
キサイドであることのみであり、その他はキャパシタ絶
縁層６の作成方法と同一であり、その説明は省略する。
明する。バッファ層５の作成方法が、上述のキャパシタ
絶縁層６の作成方法と異なる点は、キャパシタ絶縁層６
の場合は反応系に加える物質がテトライソプロポキシジ
ルコニウムとテトライソプロキシタン及びリチウムエト
キサイドであるのに対し、バッファ層５の場合は反応系
に加える物質がテトライソプロキシタンとリチウムエト
キサイドであることのみであり、その他はキャパシタ絶
縁層６の作成方法と同一であり、その説明は省略する。
【００３１】上述のバッファ層５の作成方法により、リ
チウムを含有するバッファ層５のＰＴＯゾルゲル液が作
成される。コーティング使用時には上記ＰＴＯゾルゲル
液を０．０１モル／リットルにして使用する。
チウムを含有するバッファ層５のＰＴＯゾルゲル液が作
成される。コーティング使用時には上記ＰＴＯゾルゲル
液を０．０１モル／リットルにして使用する。
【００３２】次に、図２（ｂ）に示すように上述のよう
に作成されたリチウムを含むＰＴＯゾルゲル液に所定量
のメトキシエタノールを室温で加えて、０．０１モル／
リットルの濃度にして第２導電膜４の上に３０００ｒｐ
ｍの回転数で３０秒間スピンコーティングする。そし
て、４００℃で１０分間プリベークする。これによりバ
ッファ層５が形成される。
に作成されたリチウムを含むＰＴＯゾルゲル液に所定量
のメトキシエタノールを室温で加えて、０．０１モル／
リットルの濃度にして第２導電膜４の上に３０００ｒｐ
ｍの回転数で３０秒間スピンコーティングする。そし
て、４００℃で１０分間プリベークする。これによりバ
ッファ層５が形成される。
【００３３】次いで、図２（ｃ）に示すように上述のよ
うに作成されたリチウムを含むＰＺＴゾルゲル液に所定
量のメトキシエタノールを室温で加えて、０．３モル／
リットルの濃度にしてバッファ層５の上に３０００ｒｐ
ｍの回転数で３０秒間スピンコーティングする。そし
て、４００℃で１０分間プリベークする。以降、スピン
コーティング及びプリベークを４回繰り返す。これによ
りキャパシタ絶縁層６が形成される。
うに作成されたリチウムを含むＰＺＴゾルゲル液に所定
量のメトキシエタノールを室温で加えて、０．３モル／
リットルの濃度にしてバッファ層５の上に３０００ｒｐ
ｍの回転数で３０秒間スピンコーティングする。そし
て、４００℃で１０分間プリベークする。以降、スピン
コーティング及びプリベークを４回繰り返す。これによ
りキャパシタ絶縁層６が形成される。
【００３４】次いで、酸素雰囲気の６００℃のオーブン
中で１時間のアニールを行う。又は、酸素雰囲気の６０
０℃の赤外線イメージ炉（ＲＴＡ）中で１分間のアニー
ルを行う。これにより、アモルファス状の膜が結晶化
し、それぞれキャパシタ絶縁層６、バッファ層５が形成
される。なお、上述のようにキャパシタ絶縁層６、バッ
ファ層５の形成方法はゾルゲル液を使用する方法に限定
されるものではなく、スパッタリング法又はＣＶＤ法等
によっても形成可能である。
中で１時間のアニールを行う。又は、酸素雰囲気の６０
０℃の赤外線イメージ炉（ＲＴＡ）中で１分間のアニー
ルを行う。これにより、アモルファス状の膜が結晶化
し、それぞれキャパシタ絶縁層６、バッファ層５が形成
される。なお、上述のようにキャパシタ絶縁層６、バッ
ファ層５の形成方法はゾルゲル液を使用する方法に限定
されるものではなく、スパッタリング法又はＣＶＤ法等
によっても形成可能である。
【００３５】更に、図２（ｄ）に示すように形成された
キャパシタ絶縁層６の上に上部導電膜７としてＰｔ膜を
スパッタリングにより膜厚２００ｎｍ形成する。
キャパシタ絶縁層６の上に上部導電膜７としてＰｔ膜を
スパッタリングにより膜厚２００ｎｍ形成する。
【００３６】上述の形成方法においては、キャパシタ絶
縁層６を２００ｎｍ形成したが、キャパシタ絶縁層６の
膜厚はこれに限定されるのものではなく、５０乃至５０
０ｎｍであることが望ましい。好ましくは、膜厚は１０
０乃至３００ｎｍである。
縁層６を２００ｎｍ形成したが、キャパシタ絶縁層６の
膜厚はこれに限定されるのものではなく、５０乃至５０
０ｎｍであることが望ましい。好ましくは、膜厚は１０
０乃至３００ｎｍである。
【００３７】キャパシタ絶縁層６の膜厚が５０ｎｍ未満
であると、均一な膜を得ることが困難となり、リーク電
流が増大することがある。一方、キャパシタ絶縁層６の
膜厚が５００ｎｍを超えると、分極反転に必要な電圧が
高くなり、駆動電圧が不足することがある。従って、キ
ャパシタ絶縁膜の膜厚は５０乃至５００ｎｍであること
が望ましい。
であると、均一な膜を得ることが困難となり、リーク電
流が増大することがある。一方、キャパシタ絶縁層６の
膜厚が５００ｎｍを超えると、分極反転に必要な電圧が
高くなり、駆動電圧が不足することがある。従って、キ
ャパシタ絶縁膜の膜厚は５０乃至５００ｎｍであること
が望ましい。
【００３８】上述の形成方法において、バッファ層５を
膜厚０．５ｎｍに形成したが、バッファ層５の膜厚はこ
れに限定されるのものではなく、０．５乃至３０ｎｍで
あることが望ましい。好ましくは、膜厚は２乃至２０ｎ
ｍである。
膜厚０．５ｎｍに形成したが、バッファ層５の膜厚はこ
れに限定されるのものではなく、０．５乃至３０ｎｍで
あることが望ましい。好ましくは、膜厚は２乃至２０ｎ
ｍである。
【００３９】上述のアニール温度は６００℃に限定され
るものではなく、５５０乃至６５０℃であることが望ま
しい。
るものではなく、５５０乃至６５０℃であることが望ま
しい。
【００４０】次に、他の実施例について説明する。この
他の実施例においては、前述の実施例とは、第１導電膜
３のＴｉ膜の上に形成される第２導電膜３と上部導電部
７がＩｒＯ2及びＩｒであること以外は、同一であり、
その説明は省略する。
他の実施例においては、前述の実施例とは、第１導電膜
３のＴｉ膜の上に形成される第２導電膜３と上部導電部
７がＩｒＯ2及びＩｒであること以外は、同一であり、
その説明は省略する。
【００４１】本実施例において、ＩｒＯ2の膜厚は１０
乃至２００ｎｍであることが望ましく、２０乃至１００
ｎｍであることが好ましい。また、Ｉｒの膜厚は５０乃
至３００ｎｍであることが望ましく、１００乃至２５０
ｎｍであることが好ましい。
乃至２００ｎｍであることが望ましく、２０乃至１００
ｎｍであることが好ましい。また、Ｉｒの膜厚は５０乃
至３００ｎｍであることが望ましく、１００乃至２５０
ｎｍであることが好ましい。
【００４２】また、本実施例の上部導電膜としては、Ｉ
ｒ及びＩｒとその上にＩｒＯ2を形成したものでもよ
い。
ｒ及びＩｒとその上にＩｒＯ2を形成したものでもよ
い。
【００４３】いずれの実施例においても、バッファ層５
をキャパシタ絶縁層６の下部に設ける構成としたが、こ
れに限定されるものではなく、バッファ層５をキャパシ
タ絶縁層６の上部に設ける構成にしてもよく、更には、
キャパシタ絶縁層６の上下部にバッファ層５を設ける構
成としても良い。
をキャパシタ絶縁層６の下部に設ける構成としたが、こ
れに限定されるものではなく、バッファ層５をキャパシ
タ絶縁層６の上部に設ける構成にしてもよく、更には、
キャパシタ絶縁層６の上下部にバッファ層５を設ける構
成としても良い。
【００４４】
【実施例】以下、本発明の実施例について、図１（ａ）
乃至（ｄ）に示す実施例の構造の強誘電体及び図３
（ａ）乃至（ｄ）に示す比較例の強誘電体を作成し、両
者の特性を比較した結果について説明する。
乃至（ｄ）に示す実施例の構造の強誘電体及び図３
（ａ）乃至（ｄ）に示す比較例の強誘電体を作成し、両
者の特性を比較した結果について説明する。
【００４５】図１（ａ）においては、シリコン基板１上
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上に膜厚２００ｎｍのＰｂＺｒ
0.52Ｔｉ0.48にＬｉを１％添加した組成のキャパシタ絶
縁層６ａを形成し、その上にバッファ層５ａとして、膜
厚５ｎｍのＰｂＴｉＬｉ0.005Ｏ3を形成し、バッファ層
５ａの上に上部導電膜７として膜厚２００ｎｍのＰｔ膜
を形成した。
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上に膜厚２００ｎｍのＰｂＺｒ
0.52Ｔｉ0.48にＬｉを１％添加した組成のキャパシタ絶
縁層６ａを形成し、その上にバッファ層５ａとして、膜
厚５ｎｍのＰｂＴｉＬｉ0.005Ｏ3を形成し、バッファ層
５ａの上に上部導電膜７として膜厚２００ｎｍのＰｔ膜
を形成した。
【００４６】図１（ｂ）においては、シリコン基板１上
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上にバッファ層５ａとして、膜
厚５ｎｍのＰｂＴｉＬｉ0.005Ｏ3を形成し、バッファ層
５ａの上に膜厚２００ｎｍのＰｂＺｒ0.52Ｔｉ0.48にＬ
ｉを１％添加した組成のキャパシタ絶縁層６ａを形成
し、キャパシタ絶縁層６ａの上に上部導電膜７として膜
厚２００ｎｍのＰｔ膜を形成した。
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上にバッファ層５ａとして、膜
厚５ｎｍのＰｂＴｉＬｉ0.005Ｏ3を形成し、バッファ層
５ａの上に膜厚２００ｎｍのＰｂＺｒ0.52Ｔｉ0.48にＬ
ｉを１％添加した組成のキャパシタ絶縁層６ａを形成
し、キャパシタ絶縁層６ａの上に上部導電膜７として膜
厚２００ｎｍのＰｔ膜を形成した。
【００４７】図１（ｃ）においては、シリコン基板１上
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上にバッファ層５ａとして、膜
厚５ｎｍのＰｂＴｉＬｉ0.005Ｏ3を形成し、バッファ層
５ａの上に膜厚２００ｎｍのＰｂＺｒ0.52Ｔｉ0.48にＬ
ｉを１％添加した組成のキャパシタ絶縁層６ａを形成
し、その上にバッファ層５ａとして、膜厚５ｎｍのＰｂ
ＴｉＬｉ0.005Ｏ3を形成し、バッファ層５ａの上に上部
導電膜７として膜厚２００ｎｍのＰｔ膜を形成した。
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上にバッファ層５ａとして、膜
厚５ｎｍのＰｂＴｉＬｉ0.005Ｏ3を形成し、バッファ層
５ａの上に膜厚２００ｎｍのＰｂＺｒ0.52Ｔｉ0.48にＬ
ｉを１％添加した組成のキャパシタ絶縁層６ａを形成
し、その上にバッファ層５ａとして、膜厚５ｎｍのＰｂ
ＴｉＬｉ0.005Ｏ3を形成し、バッファ層５ａの上に上部
導電膜７として膜厚２００ｎｍのＰｔ膜を形成した。
【００４８】図１（ｄ）においては、シリコン基板１上
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上にバッファ層５ａとして、膜
厚５ｎｍのＰｂＴｉＯ3を形成し、バッファ層５ｂの上
に膜厚２００ｎｍのＰｂＺｒ0.52Ｔｉ0.48にＬｉを１％
添加した組成のキャパシタ絶縁層６ａを形成し、その上
にバッファ層５ａとして、膜厚５ｎｍのＰｂＴｉＯ3を
形成し、バッファ層５ｂの上に上部導電膜７として膜厚
２００ｎｍのＰｔ膜を形成した。
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上にバッファ層５ａとして、膜
厚５ｎｍのＰｂＴｉＯ3を形成し、バッファ層５ｂの上
に膜厚２００ｎｍのＰｂＺｒ0.52Ｔｉ0.48にＬｉを１％
添加した組成のキャパシタ絶縁層６ａを形成し、その上
にバッファ層５ａとして、膜厚５ｎｍのＰｂＴｉＯ3を
形成し、バッファ層５ｂの上に上部導電膜７として膜厚
２００ｎｍのＰｔ膜を形成した。
【００４９】図３（ａ）においては、シリコン基板１上
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上に膜厚２００ｎｍのＰｂＺｒ
0.52Ｔｉ0.48にＬｉを１％添加した組成のキャパシタ絶
縁層６ａを形成し、その上に上部導電膜７として膜厚２
００ｎｍのＰｔ膜を形成した。
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上に膜厚２００ｎｍのＰｂＺｒ
0.52Ｔｉ0.48にＬｉを１％添加した組成のキャパシタ絶
縁層６ａを形成し、その上に上部導電膜７として膜厚２
００ｎｍのＰｔ膜を形成した。
【００５０】図３（ｂ）においては、シリコン基板１上
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上に膜厚２００ｎｍのＰｂＺｒ
0.52Ｔｉ0.48のキャパシタ絶縁層６ｂを形成し、キャパ
シタ絶縁層６ｂの上に上部導電膜７として膜厚２００ｎ
ｍのＰｔ膜を形成した。
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上に膜厚２００ｎｍのＰｂＺｒ
0.52Ｔｉ0.48のキャパシタ絶縁層６ｂを形成し、キャパ
シタ絶縁層６ｂの上に上部導電膜７として膜厚２００ｎ
ｍのＰｔ膜を形成した。
【００５１】図３（ｃ）においては、シリコン基板１上
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上にバッファ層５ａとして、膜
厚５ｎｍのＰｂＴｉＬｉ0.005Ｏ3を形成し、バッファ層
５ａの上に膜厚２００ｎｍのＰｂＺｒ0.52Ｔｉ0.48のキ
ャパシタ絶縁層６ｂを形成し、その上にバッファ層５ａ
として、膜厚５ｎｍのＰｂＴｉＬｉ0.005Ｏ3を形成し、
バッファ層５ａの上に上部導電膜７として膜厚２００ｎ
ｍのＰｔ膜を形成した。
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上にバッファ層５ａとして、膜
厚５ｎｍのＰｂＴｉＬｉ0.005Ｏ3を形成し、バッファ層
５ａの上に膜厚２００ｎｍのＰｂＺｒ0.52Ｔｉ0.48のキ
ャパシタ絶縁層６ｂを形成し、その上にバッファ層５ａ
として、膜厚５ｎｍのＰｂＴｉＬｉ0.005Ｏ3を形成し、
バッファ層５ａの上に上部導電膜７として膜厚２００ｎ
ｍのＰｔ膜を形成した。
【００５２】図３（ｄ）においては、シリコン基板１上
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上にバッファ層５ｂとして、膜
厚５ｎｍのＰｂＴｉＯ3を形成し、バッファ層５ｂの上
に膜厚２００ｎｍのＰｂＺｒ0.52Ｔｉ0.48組成のキャパ
シタ絶縁層６ｂを形成し、その上にバッファ層５ｂとし
て、膜厚５ｎｍのＰｂＴｉＯ3を形成し、バッファ層５
ｂの上に上部導電膜７として膜厚２００ｎｍのＰｔ膜を
形成した。
に層間絶縁膜２として、膜厚５００ｎｍのＳｉＯ2膜を
形成し、その上に第１導電膜３として膜厚１５ｎｍのＴ
ｉ膜、第２導電膜４として膜厚２００ｎｍのＰｔ膜を形
成する。第２導電膜４の上にバッファ層５ｂとして、膜
厚５ｎｍのＰｂＴｉＯ3を形成し、バッファ層５ｂの上
に膜厚２００ｎｍのＰｂＺｒ0.52Ｔｉ0.48組成のキャパ
シタ絶縁層６ｂを形成し、その上にバッファ層５ｂとし
て、膜厚５ｎｍのＰｂＴｉＯ3を形成し、バッファ層５
ｂの上に上部導電膜７として膜厚２００ｎｍのＰｔ膜を
形成した。
【００５３】第１実施例
上述の実施例（ａ）乃至（ｄ）及び比較例（ａ）乃至
（ｄ）を酸素雰囲気の６００℃の赤外線イメージ炉（Ｒ
ＴＡ）中で１分間のアニール処理して得られた実施例１
乃至実施例４と比較例１３乃至１６の残留分極値Ｐｒ、
リーク電流、耐疲労特性を測定した。残留分極値Ｐｒの
測定においては、±５Ｖの電圧を印加した。リーク電流
の測定においては、５Ｖの電圧を印加したときのリーク
電流を測定した。耐疲労特性の測定においては、±５Ｖ
の電圧を２５ｋＨｚの周波数で印加したとき、初期値Ｐ
ｒ0に対する残留分極値Ｐｒが初期値Ｐｒ0の半分になっ
たときのサイクル数Ｃを測定した。その結果を表１に示
す。
（ｄ）を酸素雰囲気の６００℃の赤外線イメージ炉（Ｒ
ＴＡ）中で１分間のアニール処理して得られた実施例１
乃至実施例４と比較例１３乃至１６の残留分極値Ｐｒ、
リーク電流、耐疲労特性を測定した。残留分極値Ｐｒの
測定においては、±５Ｖの電圧を印加した。リーク電流
の測定においては、５Ｖの電圧を印加したときのリーク
電流を測定した。耐疲労特性の測定においては、±５Ｖ
の電圧を２５ｋＨｚの周波数で印加したとき、初期値Ｐ
ｒ0に対する残留分極値Ｐｒが初期値Ｐｒ0の半分になっ
たときのサイクル数Ｃを測定した。その結果を表１に示
す。
【００５４】
【表１】
【００５５】残留分極値Ｐｒ、リーク電流、耐疲労特性
ともに良好な結果が得られているのは、バッファ層があ
る実施例１乃至４だけである。
ともに良好な結果が得られているのは、バッファ層があ
る実施例１乃至４だけである。
【００５６】第２実施例
上述の実施例（ａ）乃至（ｄ）及び比較例（ａ）乃至
（ｄ）を酸素雰囲気の６５０℃の赤外線イメージ炉（Ｒ
ＴＡ）中で１分間のアニール処理した実施例５乃至実施
例８と比較例１７乃至２０の残留分極値Ｐｒ、リーク電
流、耐疲労特性を第１実施例と同様に測定した。その結
果を表２に示す。
（ｄ）を酸素雰囲気の６５０℃の赤外線イメージ炉（Ｒ
ＴＡ）中で１分間のアニール処理した実施例５乃至実施
例８と比較例１７乃至２０の残留分極値Ｐｒ、リーク電
流、耐疲労特性を第１実施例と同様に測定した。その結
果を表２に示す。
【００５７】
【表２】
【００５８】残留分極値Ｐｒ、リーク電流、耐疲労特性
ともに良好な結果が得られているのは、バッファ層があ
る実施例５乃至８だけである。
ともに良好な結果が得られているのは、バッファ層があ
る実施例５乃至８だけである。
【００５９】第３実施例
上述の実施例（ａ）乃至（ｄ）及び比較例（ａ）乃至
（ｄ）を酸素雰囲気の７００℃の赤外線イメージ炉（Ｒ
ＴＡ）中で１分間のアニール処理した実施例９乃至実施
例１２と比較例２１乃至２４の残留分極値Ｐｒ、リーク
電流、耐疲労特性を第１実施例と同様に測定した。その
結果を表３に示す。
（ｄ）を酸素雰囲気の７００℃の赤外線イメージ炉（Ｒ
ＴＡ）中で１分間のアニール処理した実施例９乃至実施
例１２と比較例２１乃至２４の残留分極値Ｐｒ、リーク
電流、耐疲労特性を第１実施例と同様に測定した。その
結果を表３に示す。
【００６０】
【表３】
【００６１】残留分極値Ｐｒ、リーク電流、耐疲労特性
ともに良好な結果が得られているのは、バッファ層があ
る実施例９乃至１２だけである。
ともに良好な結果が得られているのは、バッファ層があ
る実施例９乃至１２だけである。
【００６２】
【発明の効果】以上詳述したように、本発明によれば、
Ｌｉを添加した組成を有するＰＺＴ強誘電体材料からな
るキャパシタ絶縁層の上下いずれか一方に、ＰＴＯにＬ
ｉを添加した組成を有するバッファ層を設けているの
で、リーク電流を低くでき、耐疲労特性が向上させるこ
とができる。また、Ｌｉを添加することによってアニー
ル温度を低くすることができるために他の部材への影響
が軽減される。
Ｌｉを添加した組成を有するＰＺＴ強誘電体材料からな
るキャパシタ絶縁層の上下いずれか一方に、ＰＴＯにＬ
ｉを添加した組成を有するバッファ層を設けているの
で、リーク電流を低くでき、耐疲労特性が向上させるこ
とができる。また、Ｌｉを添加することによってアニー
ル温度を低くすることができるために他の部材への影響
が軽減される。
【図１】（ａ）乃至（ｄ）は、実施例の強誘電体メモリ
の断面図である。
の断面図である。
【図２】（ａ）乃至（ｄ）は本発明の実施例に係る強誘
電体メモリを製造する方法を工程順に示す断面図であ
る。
電体メモリを製造する方法を工程順に示す断面図であ
る。
【図３】 （ａ）乃至（ｄ）は、比較例の強誘電体メモ
リの断面図である。
リの断面図である。
１；シリコン基板、 ２；層間絶縁層、 ３；第１導電
膜、 ４；第２導電膜、 ５、５ａ、５ｂ；バッファ
層、 ６、６ａ、６ｂ；キャパシタ絶縁層、 ７；上部
導電膜
膜、 ４；第２導電膜、 ５、５ａ、５ｂ；バッファ
層、 ６、６ａ、６ｂ；キャパシタ絶縁層、 ７；上部
導電膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 29/78 ３７１
27/10 ４５１
29/788
29/792
(56)参考文献 特開 平９−139474（ＪＰ，Ａ)
特開 平８−186235（ＪＰ，Ａ)
特開 平10−173143（ＪＰ，Ａ)
特開 昭54−25909（ＪＰ，Ａ)
特開2000−7430（ＪＰ，Ａ)
特公 昭40−24062（ＪＰ，Ｂ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
C01G 21/00 - 23/08
H01B 3/00
H01B 3/12
H01L 21/822
H01L 27/04
Claims (11)
- 【請求項１】 Ｌｉを添加したＰｂ（Ｚｒ、Ｔｉ）Ｏ3
層からなるキャパシタ絶縁層と、このＰｂ（Ｚｒ、Ｔ
ｉ）Ｏ3層の上面及び下面の少なくともいずれか一方の
上に積層されたＰｂＴｉＯ3層からなるバッファ層とを
有し、前記ＰｂＴｉＯ3層は、Ｌｉを添加したものであ
り、前記バッファ層及びキャパシタ絶縁層は結晶化して
いることを特徴とする強誘電体メモリ。 - 【請求項２】 前記キャパシタ絶縁層は、ＰｂxＺｒ
(1-y)ＴｉyにＬｉを添加した組成を有し、ｘの値は０．
９乃至１．２、ｙの値は０．３乃至０．７であることを
特徴とする請求項１に記載の強誘電体メモリ。 - 【請求項３】 前記Ｌｉの含有量はＰｂxＺｒ(1-y)Ｔｉ
yの含有量に対して０．２乃至２０モル％であることを
特徴とする請求項２に記載の強誘電体メモリ。 - 【請求項４】 前記バッファ層は、ＰｂαＴｉＯ3にＬ
ｉを添加した組成を有し、αの値は０．８乃至１．２で
あることを特徴とする請求項１に記載の強誘電体メモ
リ。 - 【請求項５】 前記Ｌｉの含有量はＰｂαＴｉＯ3の含
有量に対して２０モル％以下であることを特徴とする請
求項４に記載の強誘電体メモリ。 - 【請求項６】 前記キャパシタ絶縁層の膜厚が５０乃至
５００ｎｍであることを特徴とする請求項１乃至５のい
ずれか１項に記載の強誘電体メモリ。 - 【請求項７】 前記バッファ層の膜厚が０．５乃至３０
ｎｍであることを特徴とする請求項１乃至６のいずれか
１項に記載の強誘電体メモリ。 - 【請求項８】 基板上に層間絶縁膜を形成する工程と、
第１及び第２の導電膜を形成する工程と、Ｌｉを添加し
たＰｂ（Ｚｒ、Ｔｉ）Ｏ 3 層からなるキャパシタ絶縁層
用のゾルゲル液を用意する工程と、Ｌｉを添加したＰｂ
ＴｉＯ 3 層からなるバッファ層用のゾルゲル液を用意す
る工程と、前記バッファ層用のゾルゲル液をスピンコー
トした後プリベークする工程と、前記キャパシタ絶縁層
用のゾルゲル液をスピンコートした後、プリベーク及び
アニールを行い、結晶化したバッファ層及びキャパシタ
絶縁層を形成する工程と、上部電極を形成する工程とを
有することを特徴とする強誘電体メモリの製造方法。 - 【請求項９】 前記キャパシタ絶縁層用のゾルゲル液を
用意する工程が、２酢酸鉛３水和物を溶媒に溶解し、１
２４℃の加熱撹拌により脱水し、降温した後テトライソ
プロポキシジルコニウムとテトライソプロキシタン及び
リチウムエトキサイドを反応系に加え、１２４℃で加熱
撹拌し、溶媒を加える工程であることを特徴とする請求
項８に記載の強誘電体メモリの製造方法。 - 【請求項１０】 前記バッファ層用のゾルゲル液を用意
する工程が、２酢酸鉛３水和物を溶媒に溶解し、１２４
℃の加熱撹拌により脱水し、降温した後テトライソプロ
キシタン及びリチウムエトキサイドを反応系に加え、１
２４℃で加熱撹拌し、溶媒を加える工程であることを特
徴とする請求項８又は９に記載の強誘電体メモリの製造
方法。 - 【請求項１１】 前記アニールは、温度が５５０乃至６
５０℃であるオーブン加熱又はＲＴＡアニールであるこ
とを特徴とする請求項８乃至１０のいずれか１項に記載
の強誘電体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21323498A JP3496528B2 (ja) | 1998-07-28 | 1998-07-28 | 強誘電体メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21323498A JP3496528B2 (ja) | 1998-07-28 | 1998-07-28 | 強誘電体メモリ及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000044239A JP2000044239A (ja) | 2000-02-15 |
| JP3496528B2 true JP3496528B2 (ja) | 2004-02-16 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21323498A Expired - Fee Related JP3496528B2 (ja) | 1998-07-28 | 1998-07-28 | 強誘電体メモリ及びその製造方法 |
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| JP (1) | JP3496528B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4822625B2 (ja) * | 2001-07-30 | 2011-11-24 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| TW200730042A (en) | 2005-10-14 | 2007-08-01 | Ibiden Co Ltd | Method for manufacturing high-dielectric sheet |
-
1998
- 1998-07-28 JP JP21323498A patent/JP3496528B2/ja not_active Expired - Fee Related
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| JP2000044239A (ja) | 2000-02-15 |
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