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JP3471473B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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Publication number
JP3471473B2
JP3471473B2 JP07202695A JP7202695A JP3471473B2 JP 3471473 B2 JP3471473 B2 JP 3471473B2 JP 07202695 A JP07202695 A JP 07202695A JP 7202695 A JP7202695 A JP 7202695A JP 3471473 B2 JP3471473 B2 JP 3471473B2
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JP
Japan
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trench
layer
semiconductor
oxide film
gate
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JP07202695A
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Japanese (ja)
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一都 原
規仁 戸倉
健 宮嶋
弘雄 夫馬
浩之 加納
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Denso Corp
Toyota Central R&D Labs Inc
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Denso Corp
Toyota Central R&D Labs Inc
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Publication date
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  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は半導体装置、例えば、
絶縁ゲート型電界効果トランジスタ、とりわけ大電力用
の縦型MOSFETに関する。
BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device, for example,
The present invention relates to an insulated gate field effect transistor, and more particularly to a vertical MOSFET for high power.

【0002】[0002]

【従来の技術】近年、電力用トランジスタとしてシリコ
ン単結晶材料を使用して作製される縦型パワーMOSF
ETが多用されている。電力用トランジスタの損失を低
減するためにはオン抵抗の低減が必要であり、効果的に
オン抵抗低減が可能な素子構造として図12に示すトレ
ンチゲート型パワーMOSFET(例えば、特開昭59
−8374号公報)が提案されている。トレンチゲート
型パワーMOSFETはn型半導体基板20上にn型エ
ピタキシャル層21が形成され、n型エピタキシャル層
21上にp型拡散層22が形成され、さらに、p型拡散
層22の所定領域にn型拡散層23が形成されている。
又、n型拡散層23とp型拡散層22を貫通してn型エ
ピタキシャル層21に達するトレンチ24が形成され、
トレンチ24内にはゲート酸化膜層25を介してポリシ
リコン層26が充填されている。ポリシリコン層26の
上面には酸化膜層27が形成され、酸化膜層27上を含
むn型拡散層23上にはアルミ層28が形成されてい
る。
2. Description of the Related Art In recent years, a vertical power MOSF manufactured by using a silicon single crystal material as a power transistor.
ET is heavily used. In order to reduce the loss of the power transistor, it is necessary to reduce the on-resistance, and as a device structure capable of effectively reducing the on-resistance, the trench gate type power MOSFET shown in FIG.
No. 8374) has been proposed. In the trench gate type power MOSFET, an n-type epitaxial layer 21 is formed on an n-type semiconductor substrate 20, a p-type diffusion layer 22 is formed on the n-type epitaxial layer 21, and an n-type epitaxial layer 21 is formed on a predetermined region of the p-type diffusion layer 22. The mold diffusion layer 23 is formed.
Further, a trench 24 penetrating the n-type diffusion layer 23 and the p-type diffusion layer 22 to reach the n-type epitaxial layer 21 is formed,
A polysilicon layer 26 is filled in the trench 24 via a gate oxide film layer 25. An oxide film layer 27 is formed on the upper surface of the polysilicon layer 26, and an aluminum layer 28 is formed on the n-type diffusion layer 23 including the oxide film layer 27.

【0003】ここで、トレンチゲート部はトレンチ24
の形成後、熱酸化によりトレンチ24の内面を酸化して
ゲート酸化膜層25を側部と底部に形成し、その後ゲー
ト電極(ポリシリコン層26)を形成してトレンチゲー
トの基本構造を完成する。前記トレンチ24の表面を酸
化する工程において、ゲート閾電圧を低く設定するため
にトレンチ24の側部の酸化膜の厚さを薄く(例えば5
0nm)する必要がある。酸化速度の面方向依存性が少
ないシリコンにおいては、トレンチ24の側部と同時に
形成されたトレンチ24の底部の酸化膜の厚さもトレン
チ24の側部と同等に薄くなる。従って、低電位のゲー
ト電極と高電位のドレイン層に挟まれたトレンチ24の
底部の薄い酸化膜は絶縁破壊を起こし易く、高耐圧のト
レンチゲート型パワーMOSFETを作製することが困
難であった。
Here, the trench gate portion is the trench 24.
After the formation, the inner surface of the trench 24 is oxidized by thermal oxidation to form the gate oxide film layer 25 on the side portion and the bottom portion, and then the gate electrode (polysilicon layer 26) is formed to complete the basic structure of the trench gate. . In the step of oxidizing the surface of the trench 24, in order to set the gate threshold voltage low, the thickness of the oxide film on the side of the trench 24 is made thin (for example, 5
0 nm). In the case of silicon in which the surface direction dependence of the oxidation rate is small, the thickness of the oxide film at the bottom of the trench 24, which is formed at the same time as the side portion of the trench 24, is also thin as in the side portion of the trench 24. Therefore, the thin oxide film at the bottom of the trench 24 sandwiched between the low-potential gate electrode and the high-potential drain layer easily causes dielectric breakdown, and it is difficult to manufacture a high breakdown voltage trench gate type power MOSFET.

【0004】この問題を解決する公知技術が、例えば特
開平2−102579号公報にて開示されている。この
方法は、複数回の酸化膜を形成する工程とトレンチ側面
に耐酸化性マスクを形成する工程を含む工程により、酸
化膜の厚さをトレンチ側面では薄く、底面では厚くして
低いゲート閾電圧と高い耐圧を両立したトレンチゲート
型パワーMOSFETを作製するものである。この方法
の工程を図13〜図21を参照して、詳細に説明する。
A known technique for solving this problem is disclosed in, for example, Japanese Patent Application Laid-Open No. 2-102579. This method consists of forming the oxide film multiple times and forming an oxidation resistant mask on the side surface of the trench. And a trench gate type power MOSFET having both a high withstand voltage. The steps of this method will be described in detail with reference to FIGS.

【0005】まず、図13に示すように、低抵抗のn+
型半導体基板30上に、n型エピタキシャル層31を形
成し、このn型エピタキシャル層31上に、p型拡散層
32を形成する。その後、熱酸化法によりp型拡散層3
2上に、第1酸化膜層33を形成する。次に、図14に
示すように、ホトリソグラフィーにより第1酸化膜層3
3をパターニングして一定幅を除去した後、第1酸化膜
層33をマスクとして、反応性イオンエッチング(RI
E)法により、p型拡散層32を貫通しn型エピタキシ
ャル層31に達するトレンチ34を形成する。
First, as shown in FIG. 13, low resistance n +
An n-type epitaxial layer 31 is formed on the type semiconductor substrate 30, and a p-type diffusion layer 32 is formed on the n-type epitaxial layer 31. After that, the p-type diffusion layer 3 is formed by the thermal oxidation method.
A first oxide film layer 33 is formed on the second layer 2. Next, as shown in FIG. 14, the first oxide film layer 3 is formed by photolithography.
3 is patterned to remove a certain width, and then reactive ion etching (RI) is performed using the first oxide film layer 33 as a mask.
By the E) method, a trench 34 that penetrates the p-type diffusion layer 32 and reaches the n-type epitaxial layer 31 is formed.

【0006】続いて、図15に示すように、第1酸化膜
層33を除去後、熱酸化法によりp型拡散層32の上面
及びトレンチ34の内面に、第2酸化膜層35を形成す
る。更に、第2酸化膜層35上に、窒化シリコン層36
と第3酸化膜層37とを順次形成する。
Subsequently, as shown in FIG. 15, after removing the first oxide film layer 33, a second oxide film layer 35 is formed on the upper surface of the p-type diffusion layer 32 and the inner surface of the trench 34 by a thermal oxidation method. . Further, a silicon nitride layer 36 is formed on the second oxide film layer 35.
And the third oxide film layer 37 are sequentially formed.

【0007】その後、図16に示すように、RIE法に
より第3酸化膜層37、窒化シリコン層36及び第2酸
化膜層35を順次異方性エッチングし、トレンチ34の
側壁部に第2酸化膜層35、窒化シリコン層36及び第
3酸化膜層37をサイドウォールとして残し、その他の
部分を全て除去する。
After that, as shown in FIG. 16, the third oxide film layer 37, the silicon nitride layer 36 and the second oxide film layer 35 are anisotropically etched in order by the RIE method so that the sidewalls of the trench 34 are subjected to the second oxidation. The film layer 35, the silicon nitride layer 36, and the third oxide film layer 37 are left as sidewalls, and all other portions are removed.

【0008】そして、図17に示すように、加熱リン酸
によりトレンチ34の底部のコーナー部34aの窒化シ
リコン層36をエッチング除去する。続いて、図18に
示すように、フッ酸により第3酸化膜層37を除去した
後、熱酸化法により第4酸化膜層38を、窒化シリコン
層36の配置部分を除くトレンチ34の内面及びp型拡
散層32上に形成する。
Then, as shown in FIG. 17, the silicon nitride layer 36 at the corner portion 34a at the bottom of the trench 34 is removed by etching with hot phosphoric acid. Subsequently, as shown in FIG. 18, after removing the third oxide film layer 37 by hydrofluoric acid, the fourth oxide film layer 38 is formed by a thermal oxidation method on the inner surface of the trench 34 excluding the portion where the silicon nitride layer 36 is disposed and It is formed on the p-type diffusion layer 32.

【0009】その後、図19に示すように、加熱リン酸
により窒化シリコン層36を除去した後、この部分に熱
酸化法によりゲート酸化膜層39を形成する。続いて、
図20に示すように、トレンチ34内を、第1及び第2
ポリシリコン層40、41により順次埋め戻す。
After that, as shown in FIG. 19, the silicon nitride layer 36 is removed by hot phosphoric acid, and then a gate oxide film layer 39 is formed on this portion by a thermal oxidation method. continue,
As shown in FIG. 20, inside the trench 34, the first and second trenches are formed.
The polysilicon layers 40 and 41 are sequentially backfilled.

【0010】しかる後、図21に示すように、p型拡散
層32上の第4酸化膜層38をエッチング除去した後、
p型拡散層32内に、低抵抗のn+ 型拡散層42を形成
する。その後、第1及び第2ポリシリコン層40、41
上に、熱酸化法により第5酸化膜層43を形成し、この
第5酸化膜層43及びn+ 型拡散層42上に、アルミ層
44を形成し、縦型MOSFETを完成する。
Then, as shown in FIG. 21, after the fourth oxide film layer 38 on the p-type diffusion layer 32 is removed by etching,
A low resistance n + type diffusion layer 42 is formed in the p type diffusion layer 32. Then, the first and second polysilicon layers 40 and 41 are formed.
A fifth oxide film layer 43 is formed thereon by a thermal oxidation method, and an aluminum layer 44 is formed on the fifth oxide film layer 43 and the n + type diffusion layer 42 to complete the vertical MOSFET.

【0011】かくして、n+ 型半導体基板30上に、順
次積層形成されたp型拡散層32及びn+ 型拡散層42
に貫通するトレンチ34が設けられ、このトレンチ34
におけるp型拡散層32の側面部に、薄いゲート酸化膜
層39が形成されるとともに、トレンチ34のコーナー
部34aを含むその他の部分に、厚い第4酸化膜層38
が形成され、更には、トレンチ34内部に、ポリシリコ
ン層40、41が埋設され、最上層にアルミ層44が堆
積形成された縦型MOSFETが得られる。
Thus, the p + diffusion layer 32 and the n + diffusion layer 42, which are sequentially laminated on the n + type semiconductor substrate 30, are formed.
A trench 34 penetrating into the
A thin gate oxide film layer 39 is formed on the side surface portion of the p-type diffusion layer 32 in the above, and a thick fourth oxide film layer 38 is formed on the other portion including the corner portion 34a of the trench 34.
Further, the vertical MOSFET in which the polysilicon layers 40 and 41 are buried inside the trench 34 and the aluminum layer 44 is deposited and formed on the uppermost layer is obtained.

【0012】以上説明した従来の方法により、トレンチ
34の底部コーナー部を除く側面部の絶縁膜層を薄く形
成するとともに、トレンチ34のコーナー部を含む底面
部の絶縁膜層を厚く形成したので、閾電圧が低くでき、
しかも耐圧劣化が防止でき高耐圧化を可能にしていた。
According to the conventional method described above, the insulating film layer on the side surface portion excluding the bottom corner portion of the trench 34 is formed thin and the insulating film layer on the bottom surface portion including the corner portion of the trench 34 is formed thick. Threshold voltage can be lowered,
Moreover, deterioration of withstand voltage can be prevented and high withstand voltage can be achieved.

【0013】[0013]

【発明が解決しようとする課題】しかし、閾電圧が低
く、耐圧が高いトレンチゲート型パワーMOSFETを
上述した従来方法により作製しようとすると、半導体材
料にシリコンを使用し、トレンチ34の内部に形成する
絶縁膜層の厚さを側部では薄く、底部では厚くするため
に、複数回の酸化工程と耐酸化性膜の形成を含む複雑な
作製工程を必要とした。このため、製造コストが高く、
製造歩留りが低いという問題点があった。
However, when a trench gate type power MOSFET having a low threshold voltage and a high breakdown voltage is to be manufactured by the above-mentioned conventional method, silicon is used as a semiconductor material and is formed inside the trench 34. In order to make the thickness of the insulating film layer thin on the side portion and thick on the bottom portion, a complicated fabrication process including a plurality of oxidation processes and formation of an oxidation resistant film was required. Therefore, the manufacturing cost is high,
There is a problem that the manufacturing yield is low.

【0014】そこで、この発明の目的は、トレンチの内
部で酸化膜厚さが異なる半導体装置においてその製造が
容易な半導体装置及びその製造方法を提供することにあ
る。
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a different oxide film thickness inside the trench, which can be easily manufactured, and a manufacturing method thereof.

【0015】[0015]

【課題を解決するための手段】請求項1に記載の発明
は、表面の面方位が(0001)カーボン面である六方
晶系の単結晶炭化珪素と、前記単結晶炭化珪素に形成さ
れ、側部および底部を有するトレンチと、前記トレンチ
の側部および底部に形成され、かつトレンチの側部での
膜厚に比べトレンチの底部での膜厚の方が厚い熱酸化膜
とを備えた半導体装置をその要旨とする。
According to a first aspect of the present invention, there is provided a hexagonal single crystal silicon carbide having a (0001) carbon surface as a surface orientation, and a side formed on the single crystal silicon carbide. Device having a trench having a bottom and a bottom, and a thermal oxide film formed on the sides and the bottom of the trench and having a thicker film at the bottom of the trench than at the side of the trench Is the gist.

【0016】請求項2に記載の発明は、第1導電型の低
抵抗層と当該低抵抗層上に形成された第1導電型の高抵
抗層の二層にて構成され、かつ前記高抵抗層の表面の面
方位が(0001)カーボン面である六方晶系の単結晶
炭化珪素よりなる半導体基板と、前記半導体基板の表面
上に形成され、表面の面方位が(0001)カーボン面
である六方晶系の単結晶炭化珪素よりなる第2導電型の
半導体層と、前記半導体層内の所定領域に形成された第
1導電型の半導体領域と、前記半導体領域と半導体層を
貫通し前記半導体基板に達し、側部および底部を有する
トレンチと、前記トレンチの側部および底部に形成さ
れ、かつトレンチの側部での膜厚に比べトレンチの底部
での膜厚の方が厚いゲート絶縁膜としてのゲート熱酸化
膜と、前記トレンチ内における前記ゲート熱酸化膜の内
側に形成されたゲート電極層と、少なくとも前記半導体
領域表面に形成された第1の電極層と、前記半導体基板
の裏面側に形成された第2の電極層とを備えた半導体装
置をその要旨とする。
According to a second aspect of the present invention, there is provided a two-layer structure including a first-conductivity-type low-resistance layer and a first-conductivity-type high-resistance layer formed on the low-resistance layer, and the high-resistance A semiconductor substrate made of hexagonal single-crystal silicon carbide having a (0001) carbon surface in the surface orientation of the layer, and a surface orientation of the (0001) carbon surface formed on the surface of the semiconductor substrate. A second conductivity type semiconductor layer made of hexagonal single crystal silicon carbide, a first conductivity type semiconductor region formed in a predetermined region in the semiconductor layer, and the semiconductor region and the semiconductor layer penetrating the semiconductor layer. As a trench reaching the substrate, having a side and a bottom, and a gate insulating film formed at the side and bottom of the trench and having a thicker film at the bottom of the trench than at the side of the trench. Gate thermal oxide film and the trench A gate electrode layer formed inside the gate thermal oxide film, a first electrode layer formed at least on the surface of the semiconductor region, and a second electrode layer formed on the back surface side of the semiconductor substrate. The semiconductor device provided is the gist.

【0017】請求項3に記載の発明は、請求項1に記載
の発明における前記単結晶炭化珪素の表面と前記トレン
チの側部とは45°〜90°の角度をなす半導体装置を
その要旨とする。
According to a third aspect of the present invention, the gist of the semiconductor device is that the surface of the single crystal silicon carbide in the first aspect of the invention and the side portion of the trench form an angle of 45 ° to 90 °. To do.

【0018】請求項4に記載の発明は、請求項2に記載
の発明における前記半導体層の表面と前記トレンチの側
部とは45°〜90°の角度をなす半導体装置をその要
旨とする。
A fourth aspect of the present invention is summarized as a semiconductor device according to the second aspect, wherein the surface of the semiconductor layer and a side portion of the trench form an angle of 45 ° to 90 °.

【0019】請求項5に記載の発明は、請求項1に記載
の発明における前記トレンチの底部は前記単結晶炭化珪
素の表面に平行である半導体装置をその要旨とする。請
求項6に記載の発明は、請求項2に記載の発明における
前記トレンチの底部は前記半導体層の表面に平行である
半導体装置をその要旨とする。
A fifth aspect of the present invention has as its gist a semiconductor device in which the bottom of the trench in the first aspect of the invention is parallel to the surface of the single crystal silicon carbide. A sixth aspect of the present invention has as its gist a semiconductor device in which the bottom of the trench in the second aspect of the invention is parallel to the surface of the semiconductor layer.

【0020】請求項7に記載の発明は、請求項1または
2に記載の発明における前記トレンチの側部での熱酸化
膜の膜厚「1」に対し底部での熱酸化膜の膜厚が「2」
以上の比率である半導体装置をその要旨とする。
According to a seventh aspect of the present invention, the film thickness of the thermal oxide film at the bottom is "1" in comparison with the film thickness "1" of the thermal oxide film at the side of the trench in the invention according to the first or second aspect. "2"
The gist of the semiconductor device is the above ratio.

【0021】請求項8に記載の発明は、請求項1または
2に記載の発明における前記トレンチの側部での熱酸化
膜の膜厚は10〜100nmである半導体装置をその要
旨とする。
The gist of the invention described in claim 8 is a semiconductor device in which the film thickness of the thermal oxide film on the side portion of the trench in the invention described in claim 1 or 2 is 10 to 100 nm.

【0022】請求項9に記載の発明は、六方晶系の単結
晶炭化珪素よりなる第1導電型の低抵抗層の上に、六方
晶系の単結晶炭化珪素よりなる第1導電型の高抵抗層を
積層して当該高抵抗層の表面の面方位が(0001)カ
ーボン面である半導体基板を形成する第1工程と、前記
半導体基板の表面上に、表面の面方位が(0001)カ
ーボン面である六方晶系の単結晶炭化珪素よりなる第2
導電型の半導体層を形成するとともに、この半導体層内
の所定領域に第1導電型の半導体領域を形成する第2工
程と、前記半導体領域と半導体層を貫通し前記半導体基
板に達し、側部および底部を有するトレンチを形成する
第3工程と、前記トレンチの内壁を熱酸化することによ
りトレンチの側部での膜厚に比べトレンチの底部での膜
厚の方が厚いゲート絶縁膜としてのゲート熱酸化膜を形
成する第4工程と、前記トレンチ内における前記ゲート
熱酸化膜の内側にゲート電極層を、前記半導体層表面お
よび半導体領域表面に第1の電極層を、前記半導体基板
の裏面側に第2の電極層を、それぞれ形成する第5工程
とを備えた半導体装置の製造方法をその要旨とする。
According to a ninth aspect of the present invention, a first-conductivity-type high resistance layer made of hexagonal single-crystal silicon carbide is formed on a first-conductivity-type low resistance layer made of hexagonal single-crystal silicon carbide. A first step of laminating a resistance layer to form a semiconductor substrate in which the surface orientation of the high resistance layer is a (0001) carbon surface; and a surface orientation of the surface of the semiconductor substrate is a (0001) carbon surface. The second surface is composed of hexagonal single crystal silicon carbide
A second step of forming a conductive type semiconductor layer and forming a first conductive type semiconductor region in a predetermined region in the semiconductor layer, and penetrating the semiconductor region and the semiconductor layer to reach the semiconductor substrate, and a side portion. And a third step of forming a trench having a bottom, and a gate as a gate insulating film in which the film thickness at the bottom of the trench is thicker than that at the side of the trench by thermally oxidizing the inner wall of the trench. A fourth step of forming a thermal oxide film, a gate electrode layer inside the gate thermal oxide film in the trench, a first electrode layer on the semiconductor layer surface and a semiconductor region surface, and a back surface side of the semiconductor substrate. The gist is a method of manufacturing a semiconductor device, which includes a fifth step of forming the second electrode layers respectively.

【0023】[0023]

【作用】請求項1,7,8に記載の発明によれば、酸化
速度が速い六方晶系単結晶炭化珪素の(0001)カー
ボン面をトレンチの底部とし、この(0001)カーボ
ン面に対して酸化速度が遅い面をトレンチの側部とした
ので一度の熱酸化工程によりトレンチの側部と底部で厚
さが異なる熱酸化膜を形成できる。
According to the present invention, the (0001) carbon surface of hexagonal single crystal silicon carbide having a high oxidation rate is used as the bottom of the trench, and the (0001) carbon surface is Since the surface having a slow oxidation rate is the side portion of the trench, a thermal oxide film having different thicknesses on the side portion and the bottom portion of the trench can be formed by one thermal oxidation step.

【0024】請求項2に記載の発明によれば、トレンチ
側部での第2導電型の半導体層の表面がチャネルとなっ
て、ソース・ドレイン間に電流が流れる。この際、ゲー
ト絶縁膜としてのゲート熱酸化膜はトレンチの側部での
膜厚に比べトレンチの底部での膜厚の方が厚くなってい
るので、閾電圧が低く、かつゲート・ドレイン間の耐圧
が高くなる。
According to the second aspect of the invention, the surface of the second-conductivity-type semiconductor layer on the side of the trench serves as a channel, and a current flows between the source and the drain. At this time, since the gate thermal oxide film as the gate insulating film is thicker at the bottom of the trench than at the side of the trench, the threshold voltage is low and the gate-drain Withstand voltage increases.

【0025】又、酸化速度が速い六方晶系単結晶炭化珪
素の(0001)カーボン面をトレンチの底部とし、こ
の(0001)カーボン面に対して酸化速度が遅い面を
トレンチの側部としたので一度の熱酸化工程によりトレ
ンチの側部と底部で厚さが異なるゲート熱酸化膜を形成
できる。
Further, the (0001) carbon surface of hexagonal single crystal silicon carbide having a high oxidation rate is the bottom of the trench, and the surface of which the oxidation rate is slower than the (0001) carbon surface is the side portion of the trench. A single thermal oxidation process can form a gate thermal oxide film having different thicknesses on the side and bottom portions of the trench.

【0026】請求項3に記載の発明によれば、請求項1
に記載の発明の作用に加え、単結晶炭化珪素の表面とト
レンチの側部とは45°〜90°の角度をなしているの
で、トレンチの側部と底部で厚さが大きく異なる熱酸化
膜を形成できる。
According to the invention of claim 3, claim 1
In addition to the effect of the invention described in (1), since the surface of the single crystal silicon carbide and the side portion of the trench form an angle of 45 ° to 90 °, the thermal oxide film having a great difference in thickness between the side portion and the bottom portion of the trench. Can be formed.

【0027】請求項4に記載の発明によれば、請求項2
に記載の発明の作用に加え、半導体層の表面とトレンチ
の側部とは45°〜90°の角度をなしているので、ト
レンチの側部と底部で厚さが大きく異なる熱酸化膜を形
成できる。
According to the invention of claim 4, claim 2
In addition to the effect of the invention described in (1), since the surface of the semiconductor layer and the side of the trench form an angle of 45 ° to 90 °, a thermal oxide film having a greatly different thickness is formed on the side and the bottom of the trench. it can.

【0028】請求項5に記載の発明によれば、請求項1
に記載の発明の作用に加え、トレンチの底部は単結晶炭
化珪素の表面に平行であるので、トレンチの側部と底部
で厚さが大きく異なる熱酸化膜を形成できる。
According to the invention of claim 5, claim 1
In addition to the effect of the invention described in (1), since the bottom of the trench is parallel to the surface of the single crystal silicon carbide, it is possible to form a thermal oxide film having a great difference in thickness between the side and the bottom of the trench.

【0029】請求項6に記載の発明によれば、請求項2
に記載の発明の作用に加え、トレンチの底部は半導体層
の表面に平行であるので、トレンチの側部と底部で厚さ
が大きく異なる熱酸化膜を形成できる。
According to the invention of claim 6, claim 2
In addition to the effect of the invention described in (1), since the bottom of the trench is parallel to the surface of the semiconductor layer, it is possible to form a thermal oxide film having a thickness greatly different between the side and bottom of the trench.

【0030】請求項9に記載の発明によれば、第1工程
により、六方晶系の単結晶炭化珪素よりなる第1導電型
の低抵抗層の上に、六方晶系の単結晶炭化珪素よりなる
第1導電型の高抵抗層を積層して当該高抵抗層の表面の
面方位が(0001)カーボン面である半導体基板が形
成される。そして、第2工程により、半導体基板の表面
上に、表面の面方位が(0001)カーボン面である六
方晶系の単結晶炭化珪素よりなる第2導電型の半導体層
が形成されるとともに、この半導体層内の所定領域に第
1導電型の半導体領域が形成される。さらに、第3工程
により、半導体領域と半導体層を貫通し半導体基板に達
し、側部および底部を有するトレンチが形成される。引
き続き、第4工程により、トレンチの内壁を熱酸化する
ことによりトレンチの側部での膜厚に比べトレンチの底
部での膜厚の方が厚いゲート絶縁膜としてのゲート熱酸
化膜が形成される。そして、第5工程により、トレンチ
内におけるゲート熱酸化膜の内側にゲート電極層が、半
導体層表面および半導体領域表面に第1の電極層が、半
導体基板の裏面側に第2の電極層が、それぞれ形成され
る。
According to the ninth aspect of the present invention, in the first step, the hexagonal single crystal silicon carbide is formed on the first conductivity type low resistance layer made of the hexagonal single crystal silicon carbide. By laminating the first-conductivity-type high resistance layer, the semiconductor substrate is formed in which the surface orientation of the high resistance layer is the (0001) carbon surface. Then, in the second step, a second conductivity type semiconductor layer made of hexagonal single-crystal silicon carbide having a (0001) carbon plane is formed on the surface of the semiconductor substrate, and A first conductivity type semiconductor region is formed in a predetermined region in the semiconductor layer. Further, in the third step, a trench penetrating the semiconductor region and the semiconductor layer to reach the semiconductor substrate and having side portions and a bottom portion is formed. Subsequently, in the fourth step, the inner wall of the trench is thermally oxidized to form a gate thermal oxide film as a gate insulating film having a thicker film at the bottom of the trench than at the side of the trench. . Then, in the fifth step, the gate electrode layer is formed inside the gate thermal oxide film in the trench, the first electrode layer is formed on the semiconductor layer surface and the semiconductor region surface, and the second electrode layer is formed on the back surface side of the semiconductor substrate. Formed respectively.

【0031】その結果、請求項2に記載の半導体装置が
製造される。
As a result, the semiconductor device according to the second aspect is manufactured.

【0032】[0032]

【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図1に本実施例のトレンチゲート型
パワーMOSFET(縦型パワーMOSFET)の断面
図を示す。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a sectional view of a trench gate type power MOSFET (vertical power MOSFET) of this embodiment.

【0033】低抵抗層としてのn+ 型単結晶SiC基板
1は、六方晶系SiC(0001)カーボン面を表面と
し、かつ低抵抗でキャリア密度が5×1018cm-3程度
である。このn+ 型単結晶SiC基板1上に、高抵抗層
としてのn型エピタキシャル層2と半導体層としてのp
型エピタキシャル層3が順次積層されている。n型エピ
タキシャル層2は、キャリア密度が1×1016cm-3
度で厚さが10μm程度となっている。又、p型エピタ
キシャル層3は、キャリア密度が1×1017cm-3程度
で厚さが2μm程度となっており、該p型エピタキシャ
ル層3の表面4が素子表面となっている。
The n + type single crystal SiC substrate 1 as a low resistance layer has a hexagonal SiC (0001) carbon surface as a surface, has a low resistance and a carrier density of about 5 × 10 18 cm -3 . On the n + -type single crystal SiC substrate 1, an n-type epitaxial layer 2 as a high resistance layer and a p-type semiconductor layer as a semiconductor layer.
The type epitaxial layers 3 are sequentially stacked. The n-type epitaxial layer 2 has a carrier density of about 1 × 10 16 cm −3 and a thickness of about 10 μm. The p-type epitaxial layer 3 has a carrier density of about 1 × 10 17 cm −3 and a thickness of about 2 μm, and the surface 4 of the p-type epitaxial layer 3 serves as an element surface.

【0034】本実施例では、n+ 型単結晶SiC基板1
とn型エピタキシャル層2とから半導体基板14が構成
されている。p型エピタキシャル層3の表面4における
所定領域には、半導体領域としてのn+ ソース領域5が
形成され、n+ ソース領域5はキャリア濃度が1×10
19cm-3程度で接合深さが0.5μm程度となってい
る。又、p型エピタキシャル層3の表面4の所定位置に
トレンチ6が形成されている。このトレンチ6は、n+
ソース領域5とp型エピタキシャル層3を貫通しn型エ
ピタキシャル層2に達し、p型エピタキシャル層3の表
面に垂直な側面(側部)6aおよびp型エピタキシャル
層3の表面に平行な底面(底部)6bを有する。
In this embodiment, an n + type single crystal SiC substrate 1 is used.
And the n-type epitaxial layer 2 form a semiconductor substrate 14. An n + source region 5 as a semiconductor region is formed in a predetermined region on the surface 4 of the p-type epitaxial layer 3, and the n + source region 5 has a carrier concentration of 1 × 10 5.
The junction depth is about 0.5 μm at about 19 cm −3 . A trench 6 is formed at a predetermined position on the surface 4 of the p-type epitaxial layer 3. This trench 6 is n +
A side surface (side portion) 6a penetrating the source region 5 and the p-type epitaxial layer 3 to reach the n-type epitaxial layer 2 and perpendicular to the surface of the p-type epitaxial layer 3 and a bottom surface (bottom portion) parallel to the surface of the p-type epitaxial layer 3 ) 6b.

【0035】トレンチ6の内部には、ゲート絶縁膜とし
てのゲート熱酸化膜7を介してゲート電極層8が配置さ
れている。ここで、ゲート熱酸化膜7は1100℃で5
時間程度の一度の熱酸化工程により形成され、トレンチ
6の側面6aに位置する厚さが50nm程度の薄いゲー
ト熱酸化膜7aと、トレンチ6の底面6bに位置する厚
さが300nm程度の厚いゲート熱酸化膜7bからな
る。さらに、ゲート熱酸化膜7はn+ ソース領域5上に
も形成され、この領域におけるゲート熱酸化膜7cも厚
さが300nm程度に厚くなっている。
Inside the trench 6, a gate electrode layer 8 is arranged with a gate thermal oxide film 7 as a gate insulating film interposed. Here, the gate thermal oxide film 7 is 5 at 1100 ° C.
A thin gate thermal oxide film 7a having a thickness of about 50 nm located on the side surface 6a of the trench 6 and a thick gate having a thickness of about 300 nm located on the bottom surface 6b of the trench 6, which are formed by a single thermal oxidation process for about an hour. The thermal oxide film 7b is used. Further, the gate thermal oxide film 7 is also formed on the n + source region 5, and the gate thermal oxide film 7c in this region is also thickened to about 300 nm.

【0036】又、ゲート電極層8は、ゲート熱酸化膜7
に接しリンをドープした第1のポリシリコン層8aと第
2のポリシリコン層8bからなる。ゲート電極層8上に
は、厚さが1μm程度の層間絶縁膜9が配置されてい
る。さらに、層間絶縁膜9上を含めたn+ ソース領域5
の表面およびp型エピタキシャル層3の表面には、第1
の電極層としてのソース電極層10が配置され、このソ
ース電極層10はn+ ソース領域5とp型エピタキシャ
ル層3に共に接している。n+ 型単結晶SiC基板1の
裏面には、同基板1に接する第2の電極層としてのドレ
イン電極層11が設けられている。
The gate electrode layer 8 is the gate thermal oxide film 7
Of the first polysilicon layer 8a and the second polysilicon layer 8b which are in contact with each other and are doped with phosphorus. An interlayer insulating film 9 having a thickness of about 1 μm is arranged on the gate electrode layer 8. Furthermore, the n + source region 5 including the interlayer insulating film 9 is also included.
On the surface of p-type epitaxial layer 3 and the surface of p-type epitaxial layer 3.
A source electrode layer 10 is disposed as an electrode layer of, and the source electrode layer 10 is in contact with both the n + source region 5 and the p-type epitaxial layer 3. On the back surface of the n + -type single crystal SiC substrate 1, a drain electrode layer 11 as a second electrode layer that is in contact with the substrate 1 is provided.

【0037】このトレンチゲート型パワーMOSFET
によれば、トレンチ6の側面6aのゲート熱酸化膜7a
は薄いために閾電圧を低くでき(例えば2V)、しかも
トレンチ6の底面6bのゲート熱酸化膜7bは厚いため
にゲート・ドレイン間の耐圧を高く(例えば500V以
上)できる。
This trench gate type power MOSFET
According to the above, the gate thermal oxide film 7a on the side surface 6a of the trench 6 is formed.
Is thin, the threshold voltage can be lowered (for example, 2 V), and the gate thermal oxide film 7b on the bottom surface 6b of the trench 6 is thick, so that the breakdown voltage between the gate and the drain can be increased (for example, 500 V or more).

【0038】このトレンチゲート型パワーMOSFET
の製造工程を、図2〜6を用いて、詳細に説明する。ま
ず、図2に示すように、表面の面方位が(0001)カ
ーボン面である低抵抗のn+ 型単結晶SiC基板1を用
意する。そして、そのn+ 型単結晶SiC基板1の表面
に、キャリア密度が1×1016cm-3程度で厚さが10
μm程度のn型エピタキシャル層2と、キャリア密度が
1×1017cm-3程度で厚さが2μm程度のp型エピタ
キシャル層3を順次積層する。
This trench gate type power MOSFET
The manufacturing process of will be described in detail with reference to FIGS. First, as shown in FIG. 2, a low-resistance n + -type single-crystal SiC substrate 1 whose surface plane orientation is a (0001) carbon face is prepared. Then, on the surface of the n + type single crystal SiC substrate 1, the carrier density is about 1 × 10 16 cm −3 and the thickness is 10 × 10 16 cm −3.
An n-type epitaxial layer 2 having a thickness of about μm and a p-type epitaxial layer 3 having a carrier density of about 1 × 10 17 cm −3 and a thickness of about 2 μm are sequentially laminated.

【0039】このようにして、n+ 型単結晶SiC基板
1とn型エピタキシャル層2とからなる半導体基板14
を形成する。続いて、図3に示すように、p型エピタキ
シャル層3に対しマスク材12を用いてイオン注入法に
より表面のキャリア濃度が1×1019cm-3程度で接合
深さが0.5μm程度のn+ ソース領域5を形成する。
Thus, the semiconductor substrate 14 composed of the n + type single crystal SiC substrate 1 and the n type epitaxial layer 2 is formed.
To form. Subsequently, as shown in FIG. 3, a mask material 12 is used for the p-type epitaxial layer 3 by an ion implantation method so that the carrier concentration on the surface is about 1 × 10 19 cm −3 and the junction depth is about 0.5 μm. The n + source region 5 is formed.

【0040】次に、図4に示すように、マスク材13を
用いて反応性イオンエッチング(RIE)法により、n
+ ソース領域5とp型エピタキシャル層3を貫通しn型
エピタキシャル層2に達するトレンチ6を形成する。こ
のトレンチ6は、p型エピタキシャル層3の表面に垂直
な側面(側部)6aおよびp型エピタキシャル層3の表
面に平行な底面(底部)6bを有する。
Next, as shown in FIG. 4, n is formed by reactive ion etching (RIE) using the mask material 13.
A trench 6 penetrating the source region 5 and the p-type epitaxial layer 3 and reaching the n-type epitaxial layer 2 is formed. The trench 6 has a side surface (side portion) 6 a perpendicular to the surface of the p-type epitaxial layer 3 and a bottom surface (bottom portion) 6 b parallel to the surface of the p-type epitaxial layer 3.

【0041】続いて、図5に示すように、マスク材13
を除去した後、熱酸化法によりゲート熱酸化膜7を11
00℃で5時間程度の一度の熱酸化工程により形成す
る、この熱酸化によりトレンチ6の側面6aに位置する
厚さが50nm程度の薄いゲート熱酸化膜7aと、トレ
ンチ6の底面6bに位置する厚さが300nm程度の厚
いゲート熱酸化膜7bが形成される。さらに、n+ ソー
ス領域5上には厚さが300nm程度の厚いゲート熱酸
化膜7cが形成される。
Subsequently, as shown in FIG. 5, the mask material 13
After removing the film, the gate thermal oxide film 7 is removed by thermal oxidation.
It is formed by a single thermal oxidation process at 00 ° C. for about 5 hours. Due to this thermal oxidation, a thin gate thermal oxide film 7a with a thickness of about 50 nm located on the side surface 6a of the trench 6 and a bottom surface 6b of the trench 6 are formed. A thick gate thermal oxide film 7b having a thickness of about 300 nm is formed. Further, a thick gate thermal oxide film 7c having a thickness of about 300 nm is formed on n + source region 5.

【0042】続いて、図6に示すように、トレンチ6内
を、第1及び第2ポリシリコン層8a,8bにより順次
埋め戻す。しかる後、図1に示すように、第1及び第2
ポリシリコン層8a,8b上を含めたゲート熱酸化膜7
上に、CVD法により層間絶縁層9を形成し、ソースコ
ンタクト予定位置のn+ ソース領域5とp型エピタキシ
ャル層3の表面上にあるゲート熱酸化膜7と層間絶縁層
9を除去する。その後、n+ ソース領域5とp型エピタ
キシャル層3及び層間絶縁層9上にソース電極層10を
形成するとともに、n+ 型単結晶SiC基板1の裏面に
ドレイン電極層11を形成し、トレンチゲート型SiC
パワーMOSFETを完成する。
Then, as shown in FIG. 6, the trench 6 is sequentially backfilled with the first and second polysilicon layers 8a and 8b. Then, as shown in FIG. 1, the first and second
Gate thermal oxide film 7 including on the polysilicon layers 8a and 8b
An interlayer insulating layer 9 is formed thereon by the CVD method, and the gate thermal oxide film 7 and the interlayer insulating layer 9 on the surface of the n + source region 5 at the planned source contact position and the p-type epitaxial layer 3 are removed. Then, the source electrode layer 10 is formed on the n + source region 5, the p-type epitaxial layer 3 and the interlayer insulating layer 9, and the drain electrode layer 11 is formed on the back surface of the n + -type single crystal SiC substrate 1 to form a trench gate. Type SiC
Complete the power MOSFET.

【0043】このように本実施例のトレンチゲート型パ
ワーMOSFETでは、n+ 型単結晶SiC基板1(第
1導電型の低抵抗層)とn+ 型単結晶SiC基板1上に
形成されたn型エピタキシャル層2(第1導電型の高抵
抗層)の二層にて構成され、かつn型エピタキシャル層
2の表面の面方位が(0001)カーボン面である六方
晶系の単結晶炭化珪素よりなる半導体基板14と、半導
体基板14の表面上に形成され、表面の面方位が(00
01)カーボン面である六方晶系の単結晶炭化珪素より
なるp型エピタキシャル層3(第2導電型の半導体層)
と、p型エピタキシャル層3内の所定領域に形成された
+ ソース領域5(第1導電型の半導体領域)と、n+
ソース領域5とp型エピタキシャル層3を貫通し半導体
基板14に達し、p型エピタキシャル層3の表面に垂直
な側面(側部)6aおよびp型エピタキシャル層3の表
面に平行な底面(底部)6bを有するトレンチ6と、ト
レンチ6の側面6aおよび底面6bに形成され、かつト
レンチ6の側面6aでの膜厚に比べトレンチ6の底面6
bでの膜厚の方が厚いゲート絶縁膜としてのゲート熱酸
化膜7と、トレンチ6内におけるゲート熱酸化膜7の内
側に形成されたゲート電極層8と、p型エピタキシャル
層3表面およびn+ ソース領域5表面に形成されたソー
ス電極層10(第1の電極層)と、半導体基板14の裏
面側に形成されたドレイン電極層11(第2の電極層)
とを備えている。
As described above, in the trench gate type power MOSFET of this embodiment, the n + type single crystal SiC substrate 1 (first conductivity type low resistance layer) and the n + type single crystal SiC substrate 1 are formed. From a hexagonal single-crystal silicon carbide having two layers of the n-type epitaxial layer 2 (first-conductivity-type high-resistance layer), and the surface orientation of the n-type epitaxial layer 2 is the (0001) carbon face. Formed on the surface of the semiconductor substrate 14, and the surface orientation of the surface is (00
01) p type epitaxial layer 3 (second conductivity type semiconductor layer) made of hexagonal single crystal silicon carbide which is a carbon surface
When, n + source region formed in a predetermined region of the p-type epitaxial layer 35 (the semiconductor region of the first conductivity type), n +
A side surface (side portion) 6a penetrating the source region 5 and the p-type epitaxial layer 3 to reach the semiconductor substrate 14 and perpendicular to the surface of the p-type epitaxial layer 3 and a bottom surface (bottom portion) 6b parallel to the surface of the p-type epitaxial layer 3. And the bottom surface 6 of the trench 6 which is formed on the side surface 6a and the bottom surface 6b of the trench 6 and has a thickness smaller than that of the side surface 6a of the trench 6.
The gate thermal oxide film 7 serving as a gate insulating film having a larger thickness at b, the gate electrode layer 8 formed inside the gate thermal oxide film 7 in the trench 6, the surface of the p-type epitaxial layer 3 and the n-type + Source electrode layer 10 (first electrode layer) formed on the surface of the source region 5 and drain electrode layer 11 (second electrode layer) formed on the back surface side of the semiconductor substrate 14.
It has and.

【0044】よって、トレンチ6の側面6aでのp型エ
ピタキシャル層3の表面がチャネルとなって、ソース・
ドレイン間に電流が流れる。この際、ゲート絶縁膜とし
てのゲート熱酸化膜7はトレンチ6の側面6aでの膜厚
に比べトレンチ6の底面6bでの膜厚の方が厚くなって
いるので、閾電圧が低く、かつゲート・ドレイン間の耐
圧が高くなる。つまり、トレンチ6の側面6aのゲート
熱酸化膜7aは薄いために閾電圧を低くでき(例えば2
V)、しかもトレンチ6の底面6bのゲート熱酸化膜7
bは厚いためにゲート・ドレイン間の耐圧を高く(例え
ば500V以上)できるとともに寄生容量が低減でき高
速動作が可能になる。又、素子表面の酸化膜7cが厚い
ため、ソース・ゲート間の耐圧が向上する。さらに、ト
レンチ構造を採用しているのでオン抵抗を低くできる。
又、酸化速度が速い六方晶系単結晶炭化珪素の(000
1)カーボン面をトレンチ6の底面6bとし、この(0
001)カーボン面に垂直で酸化速度が遅い面をトレン
チ6の側面6aとしたので一度の熱酸化工程によりトレ
ンチ6の側面6aと底面6bで厚さが大きく異なる熱酸
化膜7を形成できる。即ち、ゲート酸化膜の膜厚分布を
一度の熱酸化工程により達成することができる。その結
果、製造コストを低くできるとともに製造歩留りを向上
させることができる。
Therefore, the surface of the p-type epitaxial layer 3 on the side surface 6a of the trench 6 becomes a channel,
Current flows between the drains. At this time, since the gate thermal oxide film 7 as the gate insulating film is thicker on the bottom surface 6b of the trench 6 than on the side surface 6a of the trench 6, the threshold voltage is low and・ High breakdown voltage between drains. That is, since the gate thermal oxide film 7a on the side surface 6a of the trench 6 is thin, the threshold voltage can be lowered (for example, 2
V) and the gate thermal oxide film 7 on the bottom surface 6b of the trench 6
Since b is thick, the breakdown voltage between the gate and the drain can be increased (for example, 500 V or more), the parasitic capacitance can be reduced, and high speed operation can be performed. Further, since the oxide film 7c on the element surface is thick, the breakdown voltage between the source and gate is improved. Further, since the trench structure is adopted, the on resistance can be lowered.
In addition, hexagonal single crystal silicon carbide (000
1) The carbon surface is used as the bottom surface 6b of the trench 6, and this (0
001) Since the side face 6a of the trench 6 is perpendicular to the carbon face and has a slow oxidation rate, the side face 6a of the trench 6 and the bottom face 6b of the trench 6 can have a greatly different thermal oxide film 7 formed by a single thermal oxidation process. That is, the film thickness distribution of the gate oxide film can be achieved by one thermal oxidation step. As a result, the manufacturing cost can be reduced and the manufacturing yield can be improved.

【0045】又、六方晶系の単結晶炭化珪素よりなるn
+ 型単結晶SiC基板1(第1導電型の低抵抗層)の上
に、六方晶系の単結晶炭化珪素よりなるn型エピタキシ
ャル層2(第1導電型の高抵抗層)を積層してn型エピ
タキシャル層2の表面の面方位が(0001)カーボン
面である半導体基板14を形成し(第1工程)、半導体
基板14の表面上に、表面の面方位が(0001)カー
ボン面である六方晶系の単結晶炭化珪素よりなるp型エ
ピタキシャル層3(第2導電型の半導体層)を形成する
とともに、このp型エピタキシャル層3内の所定領域に
+ ソース領域5(第1導電型の半導体領域)を形成し
(第2工程)、n+ ソース領域5とp型エピタキシャル
層3を貫通し半導体基板14に達し、かつp型エピタキ
シャル層3の表面に垂直な側面6aおよびp型エピタキ
シャル層3の表面に平行な底面6bを有するトレンチ6
を形成し(第3工程)、トレンチ6の内壁を熱酸化する
ことによりトレンチ6の側面6aでの膜厚に比べトレン
チ6の底面6bでの膜厚の方が厚いゲート絶縁膜として
のゲート熱酸化膜7を形成し(第4工程)、トレンチ6
内におけるゲート熱酸化膜7の内側にゲート電極層8
を、p型エピタキシャル層3表面およびn+ ソース領域
5表面にソース電極層10(第1の電極層)を、半導体
基板14の裏面側にドレイン電極層11(第2の電極
層)を、それぞれ形成した(第5工程)。
Further, n made of hexagonal single crystal silicon carbide
An n-type epitaxial layer 2 (first conductivity type high resistance layer) made of hexagonal single crystal silicon carbide is laminated on a + type single crystal SiC substrate 1 (first conductivity type low resistance layer). A semiconductor substrate 14 in which the surface orientation of the n-type epitaxial layer 2 is the (0001) carbon surface is formed (first step), and the surface orientation of the surface is the (0001) carbon surface on the surface of the semiconductor substrate 14. A p-type epitaxial layer 3 (second conductivity type semiconductor layer) made of hexagonal single crystal silicon carbide is formed, and an n + source region 5 (first conductivity type) is formed in a predetermined region in the p-type epitaxial layer 3. (Second semiconductor region) is formed (second step), penetrates the n + source region 5 and the p-type epitaxial layer 3, reaches the semiconductor substrate 14, and is perpendicular to the surface of the p-type epitaxial layer 3 and the p-type epitaxial layer 3 is formed. On the surface of layer 3 Trench 6 having a row bottom surface 6b
Is formed (third step), and the inner wall of the trench 6 is thermally oxidized, so that the film thickness on the bottom surface 6b of the trench 6 is larger than that on the side surface 6a of the trench 6 as a gate insulating film. The oxide film 7 is formed (fourth step), and the trench 6 is formed.
The gate electrode layer 8 is formed inside the gate thermal oxide film 7 inside.
The source electrode layer 10 (first electrode layer) is provided on the surface of the p-type epitaxial layer 3 and the n + source region 5, and the drain electrode layer 11 (second electrode layer) is provided on the back surface side of the semiconductor substrate 14, respectively. Formed (fifth step).

【0046】その結果、上述したトレンチゲート型パワ
ーMOSFETが製造される。尚、この発明は上記実施
例に限定されるものではなく、例えば、nチャネル型の
みについて説明したが、半導体型のnとpを入れ換えた
pチャネル型においても同じ効果が得られることは言う
までもない。また、トレンチにおける熱酸化膜の膜厚
も、実施例中で用いた膜厚(側面を50nm程度、底面
を300nm程度)に限定されるものではなく、トレン
チ側部の膜厚よりもトレンチ底部の膜厚の方が厚い構成
であればどのような構成でも良い。
As a result, the above-mentioned trench gate type power MOSFET is manufactured. The present invention is not limited to the above-described embodiment, and for example, only the n-channel type has been described, but it goes without saying that the same effect can be obtained also in the p-channel type in which semiconductor type n and p are exchanged. . Further, the film thickness of the thermal oxide film in the trench is not limited to the film thickness used in the example (side surface is about 50 nm, bottom surface is about 300 nm), and the film thickness of the trench bottom portion is larger than that of the trench side portion. Any structure may be used as long as the film thickness is thicker.

【0047】また、トレンチ6の側面(側部)6aは
(0001)カーボン面に垂直である必要はなく、図7
や図8のように、斜状となっていてもよい。又、トレン
チ6の底面(底部)6bも(0001)カーボン面に平
行である必要はなく、例えば、図8や図9のように、丸
みを持った底部としてもよい。
Further, the side surface (side portion) 6a of the trench 6 does not need to be perpendicular to the (0001) carbon surface, as shown in FIG.
As shown in FIG. 8 and FIG. Further, the bottom surface (bottom portion) 6b of the trench 6 does not have to be parallel to the (0001) carbon surface, and may have a rounded bottom portion as shown in FIGS. 8 and 9, for example.

【0048】図10には、トレンチ6の側面(側部)6
aと(0001)カーボン面とでなす角度θを変えた場
合における酸化膜の膜厚Toxを測定した結果の一例を示
す。つまり、図11で示したように、(0001)カー
ボン面とでなす角度θを有する側面での酸化膜の厚さを
調べたものである。この図10により、側面の角度θは
45°〜90°とすることが望ましく、さらに詳しく
は、側面の角度θを60°〜90°とすることがさらに
好ましいことが分かる。即ち、(0001)カーボン面
には約310nmの膜厚の酸化膜が形成されるのに対
し、角度θ=45〜90°とすることにより側面の酸化
膜の膜厚を100nm以下に薄くでき、(0001)カ
ーボン面での膜厚と側面での膜厚の差を大きくとること
ができる。さらに、角度θ=60〜90°とすることに
より側面の酸化膜の膜厚を70nm程度に薄くでき、
(0001)カーボン面での膜厚と側面での膜厚の差を
更に大きくとることができる。
FIG. 10 shows the side surface (side portion) 6 of the trench 6.
An example of the result of measuring the film thickness Tox of the oxide film when the angle θ formed between a and the (0001) carbon surface is changed is shown. That is, as shown in FIG. 11, the thickness of the oxide film on the side surface having the angle θ with the (0001) carbon surface was examined. From FIG. 10, it is understood that the side surface angle θ is preferably 45 ° to 90 °, and more specifically, the side surface angle θ is more preferably 60 ° to 90 °. That is, while an oxide film having a film thickness of about 310 nm is formed on the (0001) carbon surface, the film thickness of the oxide film on the side surface can be reduced to 100 nm or less by setting the angle θ = 45 to 90 °. It is possible to make a large difference between the film thickness on the (0001) carbon surface and the film thickness on the side surface. Further, by setting the angle θ = 60 to 90 °, the thickness of the oxide film on the side surface can be reduced to about 70 nm,
The difference between the film thickness on the (0001) carbon surface and the film thickness on the side surface can be further increased.

【0049】さらに、トレンチ6の側面6aと(000
1)カーボン面とでなす角度θを調整することにより、
トレンチ6の側面6aでの熱酸化膜の膜厚「1」に対し
て底面6bでの熱酸化膜の膜厚が「2」以上となる比率
にするようにしてもよい((底面6bでの熱酸化膜の膜
厚/側面6aでの熱酸化膜の膜厚)≧2)。
Further, the side surfaces 6a of the trench 6 and (000
1) By adjusting the angle θ formed with the carbon surface,
The thickness of the thermal oxide film on the side surface 6a of the trench 6 may be set to be "2" or more with respect to the thickness "1" of the thermal oxide film on the side surface 6a ((on the bottom surface 6b). Thickness of thermal oxide film / thickness of thermal oxide film on side surface 6a) ≧ 2).

【0050】又、トレンチ6の側面(側部)6aでの熱
酸化膜の膜厚は10〜100nmとするのが好ましい。
又、ソース電極層10は、n+ ソース領域5とp型エピ
タキシャル層3の両方に接する必要はなく、少なくとも
+ ソース領域5上に形成されればよい。
The thickness of the thermal oxide film on the side surface (side portion) 6a of the trench 6 is preferably 10 to 100 nm.
Further, the source electrode layer 10 does not have to be in contact with both the n + source region 5 and the p-type epitaxial layer 3, and may be formed at least on the n + source region 5.

【0051】[0051]

【発明の効果】以上詳述したように 請求項1,7,8
に記載の発明によれば、製造が容易で、トレンチの内部
で酸化膜厚さが異なる半導体装置を提供できる。
As described in detail above, the present invention can be applied to any one of claims 1, 7, and 8.
According to the invention described in (1), it is possible to provide a semiconductor device which is easy to manufacture and has different oxide film thicknesses inside the trench.

【0052】請求項2,9に記載の発明によれば、請求
項1に記載の発明の効果に加え、閾電圧が低く、耐圧が
高い半導体装置及びその製造方法を提供できる。請求項
3,5に記載の発明によれば、請求項1に記載の発明の
効果に加え、トレンチの側部と底部で厚さが大きく異な
る熱酸化膜を形成することができる。
According to the invention described in claims 2 and 9, in addition to the effect of the invention described in claim 1, it is possible to provide a semiconductor device having a low threshold voltage and a high breakdown voltage, and a manufacturing method thereof. According to the invention described in claims 3 and 5, in addition to the effect of the invention described in claim 1, it is possible to form a thermal oxide film having a greatly different thickness between the side portion and the bottom portion of the trench.

【0053】請求項4,6に記載の発明によれば、請求
項2に記載の発明の効果に加え、トレンチの側部と底部
で厚さが大きく異なる熱酸化膜を形成することができ
る。
According to the fourth and sixth aspects of the invention, in addition to the effect of the second aspect of the invention, it is possible to form a thermal oxide film having a great difference in thickness between the side portion and the bottom portion of the trench.

【図面の簡単な説明】[Brief description of drawings]

【図1】実施例の半導体装置の断面図。FIG. 1 is a sectional view of a semiconductor device according to an embodiment.

【図2】実施例の半導体装置の製造工程を説明するため
の断面図。
FIG. 2 is a cross-sectional view for explaining the manufacturing process of the semiconductor device of the example.

【図3】実施例の半導体装置の製造工程を説明するため
の断面図。
FIG. 3 is a cross-sectional view for explaining the manufacturing process of the semiconductor device of the example.

【図4】実施例の半導体装置の製造工程を説明するため
の断面図。
FIG. 4 is a cross-sectional view for explaining the manufacturing process of the semiconductor device of the example.

【図5】実施例の半導体装置の製造工程を説明するため
の断面図。
FIG. 5 is a cross-sectional view for explaining the manufacturing process of the semiconductor device of the example.

【図6】実施例の半導体装置の製造工程を説明するため
の断面図。
FIG. 6 is a cross-sectional view for explaining the manufacturing process of the semiconductor device of the example.

【図7】応用例の半導体装置の断面図。FIG. 7 is a cross-sectional view of a semiconductor device of an application example.

【図8】応用例の半導体装置の断面図。FIG. 8 is a cross-sectional view of a semiconductor device of an application example.

【図9】応用例の半導体装置の断面図。FIG. 9 is a cross-sectional view of a semiconductor device of an application example.

【図10】側面形成角度に対する酸化膜の膜厚を測定し
た結果を示すグラフ。
FIG. 10 is a graph showing the results of measuring the thickness of an oxide film with respect to the side surface formation angle.

【図11】測定条件を説明するための説明図。FIG. 11 is an explanatory diagram for explaining measurement conditions.

【図12】従来の半導体装置の断面図。FIG. 12 is a sectional view of a conventional semiconductor device.

【図13】従来の半導体装置の製造工程を説明するため
の断面図。
FIG. 13 is a cross-sectional view for explaining a conventional semiconductor device manufacturing process.

【図14】従来の半導体装置の製造工程を説明するため
の断面図。
FIG. 14 is a cross-sectional view for explaining the conventional manufacturing process of the semiconductor device.

【図15】従来の半導体装置の製造工程を説明するため
の断面図。
FIG. 15 is a cross-sectional view for explaining the conventional manufacturing process of the semiconductor device.

【図16】従来の半導体装置の製造工程を説明するため
の断面図。
FIG. 16 is a cross-sectional view for explaining a conventional semiconductor device manufacturing process.

【図17】従来の半導体装置の製造工程を説明するため
の断面図。
FIG. 17 is a cross-sectional view for explaining a conventional semiconductor device manufacturing process.

【図18】従来の半導体装置の製造工程を説明するため
の断面図。
FIG. 18 is a cross-sectional view for explaining the manufacturing process of the conventional semiconductor device.

【図19】従来の半導体装置の製造工程を説明するため
の断面図。
FIG. 19 is a cross-sectional view for explaining the conventional manufacturing process of the semiconductor device.

【図20】従来の半導体装置の製造工程を説明するため
の断面図。
FIG. 20 is a cross-sectional view for explaining a conventional semiconductor device manufacturing process.

【図21】従来の半導体装置の製造工程を説明するため
の断面図。
FIG. 21 is a cross-sectional view for explaining the manufacturing process of the conventional semiconductor device.

【符号の説明】[Explanation of symbols]

1…低抵抗層としてのn+ 型単結晶SiC基板、2…高
抵抗層としてのn型エピタキシャル層、3…半導体層と
してのp型エピタキシャル層、5…半導体領域としての
+ ソース領域、6…トレンチ、6a…側面(側部)、
6b…底面(底部)、7…ゲート熱酸化膜、8…ゲート
電極層、10…第1の電極層としてのソース電極層、1
1…第2の電極層としてのドレイン電極層、14…半導
体基板
DESCRIPTION OF SYMBOLS 1 ... n + type single crystal SiC substrate as a low resistance layer, 2 ... n type epitaxial layer as a high resistance layer, 3 ... p type epitaxial layer as a semiconductor layer, 5 ... n + source region as a semiconductor region, 6 ... Trench, 6a ... Side (side),
6b ... Bottom (bottom), 7 ... Gate thermal oxide film, 8 ... Gate electrode layer, 10 ... Source electrode layer as first electrode layer, 1
1 ... Drain electrode layer as second electrode layer, 14 ... Semiconductor substrate

フロントページの続き (72)発明者 宮嶋 健 愛知県刈谷市昭和町1丁目1番地 日本 電装 株式会社 内 (72)発明者 夫馬 弘雄 愛知県愛知郡長久手町大字長湫字横道41 番地の1株式会社 豊田中央研究所 内 (72)発明者 加納 浩之 愛知県愛知郡長久手町大字長湫字横道41 番地の1株式会社 豊田中央研究所 内 (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 Front page continuation (72) Ken Miyajima, 1-1, Showa-cho, Kariya city, Aichi Prefecture, Nihon Denso Co., Ltd. Central Research Laboratory (72) Inventor Hiroyuki Kano 1 Nagatoge-cho, Aichi-gun, Aichi-gun, Nagakage 41 Yokomichi 1 Toyota Corporation Central Research Laboratory (58) Fields investigated (Int.Cl. 7 , DB name) H01L 29 / 78

Claims (9)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 表面の面方位が(0001)カーボン面
である六方晶系の単結晶炭化珪素と、 前記単結晶炭化珪素に形成され、側部および底部を有す
るトレンチと、 前記トレンチの側部および底部に形成され、かつトレン
チの側部での膜厚に比べトレンチの底部での膜厚の方が
厚い熱酸化膜とを備えたことを特徴とする半導体装置。
1. A hexagonal single crystal silicon carbide having a (0001) carbon surface as a surface orientation, a trench formed in the single crystal silicon carbide and having a side portion and a bottom portion, and a side portion of the trench. And a thermal oxide film which is formed on the bottom and is thicker at the bottom of the trench than at the side of the trench.
【請求項2】 第1導電型の低抵抗層と当該低抵抗層上
に形成された第1導電型の高抵抗層の二層にて構成さ
れ、かつ前記高抵抗層の表面の面方位が(0001)カ
ーボン面である六方晶系の単結晶炭化珪素よりなる半導
体基板と、 前記半導体基板の表面上に形成され、表面の面方位が
(0001)カーボン面である六方晶系の単結晶炭化珪
素よりなる第2導電型の半導体層と、 前記半導体層内の所定領域に形成された第1導電型の半
導体領域と、 前記半導体領域と半導体層を貫通し前記半導体基板に達
し、側部および底部を有するトレンチと、 前記トレンチの側部および底部に形成され、かつトレン
チの側部での膜厚に比べトレンチの底部での膜厚の方が
厚いゲート絶縁膜としてのゲート熱酸化膜と、 前記トレンチ内における前記ゲート熱酸化膜の内側に形
成されたゲート電極層と、 少なくとも前記半導体領域表面に形成された第1の電極
層と、 前記半導体基板の裏面側に形成された第2の電極層とを
備えたことを特徴とする半導体装置。
2. A low resistance layer of the first conductivity type and a high resistance layer of the first conductivity type formed on the low resistance layer, and the surface orientation of the surface of the high resistance layer is A semiconductor substrate made of hexagonal single-crystal silicon carbide having a (0001) carbon face, and a hexagonal single-crystal carbon having a (0001) carbon face formed on the surface of the semiconductor substrate. A second conductivity type semiconductor layer made of silicon; a first conductivity type semiconductor region formed in a predetermined region in the semiconductor layer; a semiconductor region penetrating the semiconductor region and the semiconductor layer to reach the semiconductor substrate; A trench having a bottom portion, and a gate thermal oxide film as a gate insulating film formed on the side portion and the bottom portion of the trench and having a thicker film thickness at the bottom portion of the trench than at the side portion of the trench, The gate in the trench A gate electrode layer formed inside the oxide film; a first electrode layer formed at least on the surface of the semiconductor region; and a second electrode layer formed on the back surface side of the semiconductor substrate. Characteristic semiconductor device.
【請求項3】 前記単結晶炭化珪素の表面と前記トレン
チの側部とは45°〜90°の角度をなす請求項1に記
載の半導体装置。
3. The semiconductor device according to claim 1, wherein a surface of the single crystal silicon carbide and a side portion of the trench form an angle of 45 ° to 90 °.
【請求項4】 前記半導体層の表面と前記トレンチの側
部とは45°〜90°の角度をなす請求項2に記載の半
導体装置。
4. The semiconductor device according to claim 2, wherein a surface of the semiconductor layer and a side portion of the trench form an angle of 45 ° to 90 °.
【請求項5】 前記トレンチの底部は前記単結晶炭化珪
素の表面に平行である請求項1に記載の半導体装置。
5. The semiconductor device according to claim 1, wherein the bottom of the trench is parallel to the surface of the single crystal silicon carbide.
【請求項6】 前記トレンチの底部は前記半導体層の表
面に平行である請求項2に記載の半導体装置。
6. The semiconductor device according to claim 2, wherein the bottom of the trench is parallel to the surface of the semiconductor layer.
【請求項7】 前記トレンチの側部での熱酸化膜の膜厚
「1」に対し底部での熱酸化膜の膜厚が「2」以上の比
率である請求項1または2に記載の半導体装置。
7. The semiconductor according to claim 1, wherein the film thickness of the thermal oxide film at the side of the trench is “1” and the film thickness of the thermal oxide film at the bottom is “2” or more. apparatus.
【請求項8】 前記トレンチの側部での熱酸化膜の膜厚
は10〜100nmである請求項1または2に記載の半
導体装置。
8. The semiconductor device according to claim 1, wherein the thermal oxide film on the side of the trench has a film thickness of 10 to 100 nm.
【請求項9】 六方晶系の単結晶炭化珪素よりなる第1
導電型の低抵抗層の上に、六方晶系の単結晶炭化珪素よ
りなる第1導電型の高抵抗層を積層して当該高抵抗層の
表面の面方位が(0001)カーボン面である半導体基
板を形成する第1工程と、 前記半導体基板の表面上に、表面の面方位が(000
1)カーボン面である六方晶系の単結晶炭化珪素よりな
る第2導電型の半導体層を形成するとともに、この半導
体層内の所定領域に第1導電型の半導体領域を形成する
第2工程と、 前記半導体領域と半導体層を貫通し前記半導体基板に達
し、側部および底部を有するトレンチを形成する第3工
程と、 前記トレンチの内壁を熱酸化することによりトレンチの
側部での膜厚に比べトレンチの底部での膜厚の方が厚い
ゲート絶縁膜としてのゲート熱酸化膜を形成する第4工
程と、 前記トレンチ内における前記ゲート熱酸化膜の内側にゲ
ート電極層を、前記半導体層表面および半導体領域表面
に第1の電極層を、前記半導体基板の裏面側に第2の電
極層を、それぞれ形成する第5工程とを備えたことを特
徴とする半導体装置の製造方法。
9. A first hexagonal single crystal silicon carbide
A semiconductor in which a first conductivity type high resistance layer made of hexagonal single-crystal silicon carbide is laminated on a conductivity type low resistance layer, and the surface orientation of the high resistance layer is a (0001) carbon plane. A first step of forming a substrate, and a surface orientation of the surface is (000
1) A second step of forming a second conductivity type semiconductor layer made of hexagonal single crystal silicon carbide which is a carbon surface, and forming a first conductivity type semiconductor region in a predetermined region in the semiconductor layer. A third step of penetrating the semiconductor region and the semiconductor layer to reach the semiconductor substrate and forming a trench having side portions and a bottom portion; and thermal oxidation of an inner wall of the trench to obtain a film thickness at a side portion of the trench. A fourth step of forming a gate thermal oxide film as a gate insulating film having a thicker film thickness at the bottom of the trench, and a gate electrode layer inside the gate thermal oxide film in the trench, and a semiconductor layer surface. And a fifth step of forming a first electrode layer on the front surface of the semiconductor region and a second electrode layer on the back surface side of the semiconductor substrate, respectively.
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