JP3464425B2 - ロジックインターフェース回路及び半導体メモリ装置 - Google Patents
ロジックインターフェース回路及び半導体メモリ装置Info
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Description
【０００１】
【発明の属する技術の分野】本発明は、インターフェー
ス回路に係るもので、特にインバーター、NANDゲート、
NORゲート等の論理ゲートを用いて信号のレベルを変換
するロジックインターフェース回路及びこれを用いた半
導体メモリ装置に関する。
ス回路に係るもので、特にインバーター、NANDゲート、
NORゲート等の論理ゲートを用いて信号のレベルを変換
するロジックインターフェース回路及びこれを用いた半
導体メモリ装置に関する。
【０００２】
【従来の技術】一般に、入力信号のレベルを変換して出
力するためにはレベルシフタが用いられる。レベルシフ
タとは、例えば、CMOSレベルの信号をTTLレベルに変換
して出力し、又はTTLレベルの信号をCMOSレベルの信号
に変換して出力する回路である。
力するためにはレベルシフタが用いられる。レベルシフ
タとは、例えば、CMOSレベルの信号をTTLレベルに変換
して出力し、又はTTLレベルの信号をCMOSレベルの信号
に変換して出力する回路である。
【０００３】このようなレベルシフタは、一つのチップ
内の二つの機能ブロックの電源電圧が互いに異なる場合
に、これらの機能ブロック間のインターフェースのため
にも用いられる。ところが、通常のレベルシフタはその
構成が複雑であるので、チップの面積を増加させる要因
となっている。
内の二つの機能ブロックの電源電圧が互いに異なる場合
に、これらの機能ブロック間のインターフェースのため
にも用いられる。ところが、通常のレベルシフタはその
構成が複雑であるので、チップの面積を増加させる要因
となっている。
【０００４】例えば、半導体メモリ装置は、複数個の機
能ブロックを備えている。これらの各機能ブロックの電
源電圧レベルを最適に設定することによって動作速度を
改善しようとすれば、電源電圧レベルが互いに異なる機
能ブロック間にレベルシフタを追加しなければならな
い。即ち、半導体メモリ装置内部の電源電圧として２個
以上の電源電圧を使用する場合は、電源電圧が互いに異
なる機能ブロック間のインターフェースのためにレベル
シフタを追加しなければならない。
能ブロックを備えている。これらの各機能ブロックの電
源電圧レベルを最適に設定することによって動作速度を
改善しようとすれば、電源電圧レベルが互いに異なる機
能ブロック間にレベルシフタを追加しなければならな
い。即ち、半導体メモリ装置内部の電源電圧として２個
以上の電源電圧を使用する場合は、電源電圧が互いに異
なる機能ブロック間のインターフェースのためにレベル
シフタを追加しなければならない。
【０００５】
【発明が解決しようとする課題】然るに、上記のように
レベルシフタをチップ内に追加すれば、半導体メモリ装
置の回路構成が複雑になりチップの面積が増加するとい
う問題点が発生する。
レベルシフタをチップ内に追加すれば、半導体メモリ装
置の回路構成が複雑になりチップの面積が増加するとい
う問題点が発生する。
【０００６】本発明の目的は、例えば、レベルシフタを
追加せずに、チップ内部の機能ブロックの出力端のイン
バーター、NANDゲート、NORゲートなどの論理ゲートを
用いて信号のレベルを変換するロジックインターフェー
ス回路を提供することにある。
追加せずに、チップ内部の機能ブロックの出力端のイン
バーター、NANDゲート、NORゲートなどの論理ゲートを
用いて信号のレベルを変換するロジックインターフェー
ス回路を提供することにある。
【０００７】本発明の他の目的は、例えば、前記目的を
達成するためのロジックインターフェース回路を用いた
半導体メモリ装置を提供することにある。
達成するためのロジックインターフェース回路を用いた
半導体メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
本発明に係るロジックインターフェース回路は、少なく
とも一つ以上の入力信号に応じて出力端子をプルアップ
するためのプルアップ手段及び前記出力端子をプルダウ
ンするためのプルダウン手段を具備した論理ゲート手段
と、第１電源電圧と前記プルアップ手段との間に連結さ
れて前記プルアップ手段から前記第１電源電圧への電流
の逆流を防止するための電流逆流防止手段と、前記電流
逆流防止手段に並列に連結され前記出力端子からの信号
に応じて前記電流逆流防止手段と前記プルアップ手段と
の共通点を前記第１電源電圧でプリチャージするための
プリチャージ手段と、第２電源電圧と前記出力端子との
間に連結され前記第１電源電圧が前記第２電源電圧より
も大きい場合には、前記第２電源電圧に応じてオフされ
て前記出力端子から前記第２電源電圧への電流逆流を防
止し、前記第１電源電圧が前記第２電源電圧よりも小さ
い場合は、前記少なくとも一つ以上の入力信号に応じて
オンされて前記出力端子を前記第２電源電圧に昇圧させ
るため電流逆流防止及び昇圧手段と、からなることを特
徴とする。
本発明に係るロジックインターフェース回路は、少なく
とも一つ以上の入力信号に応じて出力端子をプルアップ
するためのプルアップ手段及び前記出力端子をプルダウ
ンするためのプルダウン手段を具備した論理ゲート手段
と、第１電源電圧と前記プルアップ手段との間に連結さ
れて前記プルアップ手段から前記第１電源電圧への電流
の逆流を防止するための電流逆流防止手段と、前記電流
逆流防止手段に並列に連結され前記出力端子からの信号
に応じて前記電流逆流防止手段と前記プルアップ手段と
の共通点を前記第１電源電圧でプリチャージするための
プリチャージ手段と、第２電源電圧と前記出力端子との
間に連結され前記第１電源電圧が前記第２電源電圧より
も大きい場合には、前記第２電源電圧に応じてオフされ
て前記出力端子から前記第２電源電圧への電流逆流を防
止し、前記第１電源電圧が前記第２電源電圧よりも小さ
い場合は、前記少なくとも一つ以上の入力信号に応じて
オンされて前記出力端子を前記第２電源電圧に昇圧させ
るため電流逆流防止及び昇圧手段と、からなることを特
徴とする。
【０００９】前記他の目的を達成するため本発明に係る
ロジックインターフェース回路を用いた半導体メモリ装
置は、複数個の機能ブロックと複数個のメモリセルアレ
イブロックを備えた半導体メモリ装置において、前記複
数個の機能ブロックに印加する電源電圧が互いに異なる
場合、前記複数個の機能ブロックのうち第１電源電圧で
動作する機能ブロックと第２電源電圧で動作する機能ブ
ロックとの間にロジックインターフェース回路をそれぞ
れ具備することを特徴とする。
ロジックインターフェース回路を用いた半導体メモリ装
置は、複数個の機能ブロックと複数個のメモリセルアレ
イブロックを備えた半導体メモリ装置において、前記複
数個の機能ブロックに印加する電源電圧が互いに異なる
場合、前記複数個の機能ブロックのうち第１電源電圧で
動作する機能ブロックと第２電源電圧で動作する機能ブ
ロックとの間にロジックインターフェース回路をそれぞ
れ具備することを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を用いて詳しく説明する。
について図面を用いて詳しく説明する。
【００１１】図１は、本発明の好適な実施の形態に係る
インバーターロジックインターフェース回路の回路図で
ある。このロジックインターフェース回路は、PMOSトラ
ンジスタP1とNMOSトランジスタN1からなるインバーター
I1と、機能ブロック10と、インバーターI2により信号IN
TERを反転した信号に応じて信号C1,C2を発生するための
CMOS伝送ゲートT1,T2,T3,T4からなる制御部20と、NMOS
トランジスタN2と、PMOSトランジスタP2,P3と、から構
成されている。
インバーターロジックインターフェース回路の回路図で
ある。このロジックインターフェース回路は、PMOSトラ
ンジスタP1とNMOSトランジスタN1からなるインバーター
I1と、機能ブロック10と、インバーターI2により信号IN
TERを反転した信号に応じて信号C1,C2を発生するための
CMOS伝送ゲートT1,T2,T3,T4からなる制御部20と、NMOS
トランジスタN2と、PMOSトランジスタP2,P3と、から構
成されている。
【００１２】即ち、図１に示したロジックインターフェ
ース回路は、機能ブロックの出力端が電源電圧VDD1によ
り動作するインバーターI1で駆動される場合に、該機能
ブロックと電源電圧VDD2により動作する機能ブロック10
とのインバーターフェースのために、NMOSトランジスタ
N2、PMOSトランジスタP2,P3、及び制御部20を追加して
構成されている。
ース回路は、機能ブロックの出力端が電源電圧VDD1によ
り動作するインバーターI1で駆動される場合に、該機能
ブロックと電源電圧VDD2により動作する機能ブロック10
とのインバーターフェースのために、NMOSトランジスタ
N2、PMOSトランジスタP2,P3、及び制御部20を追加して
構成されている。
【００１３】以下、図１に示した回路を構成するそれぞ
れの構成要素の機能を説明する。
れの構成要素の機能を説明する。
【００１４】インバーターI1は、入力信号IN1を反転し
て出力し、NMOSトランジスタN2は、電源電圧VDD2が電源
電圧VDD1よりも大きい場合にPMOSトランジスタP1のドレ
インからNMOSトランジスタN2のソースへの電流の逆流を
防止する。
て出力し、NMOSトランジスタN2は、電源電圧VDD2が電源
電圧VDD1よりも大きい場合にPMOSトランジスタP1のドレ
インからNMOSトランジスタN2のソースへの電流の逆流を
防止する。
【００１５】PMOSトランジスタP2は、PMOSトランジスタ
P1のドレインに印加される“ロー”レベルの電圧に応じ
てNMOSトランジスタN2のソースが電源電圧VVD1からNMOS
トランジスタN2のしきい電圧を引いた電圧にならないよ
うに、NMOSトランジスタN2のソースを電源電圧VDD1でプ
リチャージする。
P1のドレインに印加される“ロー”レベルの電圧に応じ
てNMOSトランジスタN2のソースが電源電圧VVD1からNMOS
トランジスタN2のしきい電圧を引いた電圧にならないよ
うに、NMOSトランジスタN2のソースを電源電圧VDD1でプ
リチャージする。
【００１６】PMOSトランジスタP3は、PMOSトランジスタ
P1,P2及びNMOSトランジスタN1,N2よりもサイズが小さい
トランジスタであり、電源電圧VDD2が電源電圧VDD1より
も大きい場合は、"ロー"レベルの入力信号INに応じてPM
OSトランジスタP3のドレイン電圧を、電源電圧VDD1から
NMOSトランジスタN2のしきい電圧を引いた電圧から電源
電圧VDD2に昇圧し、電源電圧VDD1が電源電圧VDD2よりも
大きい場合は、電源電圧VDD1に応じてPMOSトランジスタ
P3のドレインからPMOSトランジスタP3のソースへの電流
の逆流を防止する。
P1,P2及びNMOSトランジスタN1,N2よりもサイズが小さい
トランジスタであり、電源電圧VDD2が電源電圧VDD1より
も大きい場合は、"ロー"レベルの入力信号INに応じてPM
OSトランジスタP3のドレイン電圧を、電源電圧VDD1から
NMOSトランジスタN2のしきい電圧を引いた電圧から電源
電圧VDD2に昇圧し、電源電圧VDD1が電源電圧VDD2よりも
大きい場合は、電源電圧VDD1に応じてPMOSトランジスタ
P3のドレインからPMOSトランジスタP3のソースへの電流
の逆流を防止する。
【００１７】制御部20は、電源電圧VDD1が電源電圧VDD2
よりも大きい場合は、"ハイ"レベルの信号INTERに応じ
てCMOS伝送ゲートT1,T3をオンしてPMOSトランジスタP3
のゲートに電源電圧VDD1を印加し、PMOSトランジスタP
1,P2,P3の基板に電源電圧VDD1を印加する。そして、制
御部20は、電源電圧VDD1が電源電圧VDD2よりも小さい場
合は、"ロー"レベルの信号INTERに応じてCMOS伝送ゲー
トT2,T4をオンしてPMOSトランジスタP3のゲートに入力
信号INを印加し、PMOSトランジスタP1,P2,P3の基板に電
源電圧VDD2を印加する。即ち、PMOSトランジスタP1,P2,
P3の基板には２種類の電源電圧のうち大きい電圧を印加
する。
よりも大きい場合は、"ハイ"レベルの信号INTERに応じ
てCMOS伝送ゲートT1,T3をオンしてPMOSトランジスタP3
のゲートに電源電圧VDD1を印加し、PMOSトランジスタP
1,P2,P3の基板に電源電圧VDD1を印加する。そして、制
御部20は、電源電圧VDD1が電源電圧VDD2よりも小さい場
合は、"ロー"レベルの信号INTERに応じてCMOS伝送ゲー
トT2,T4をオンしてPMOSトランジスタP3のゲートに入力
信号INを印加し、PMOSトランジスタP1,P2,P3の基板に電
源電圧VDD2を印加する。即ち、PMOSトランジスタP1,P2,
P3の基板には２種類の電源電圧のうち大きい電圧を印加
する。
【００１８】このようにPMOSトランジスタP1,P2,P3の基
板に大きい電圧を印加する理由は、PMOSトランジスタが
オフされている場合、PMOSトランジスタの基板電圧をPM
OSトランジスタのソース又はドレインに印加させる電圧
のうち大きい電圧を印加することにより、PMOSトランジ
スタのドレインから基板、及び基板からのソースへの逆
電流を防止することができるためである。
板に大きい電圧を印加する理由は、PMOSトランジスタが
オフされている場合、PMOSトランジスタの基板電圧をPM
OSトランジスタのソース又はドレインに印加させる電圧
のうち大きい電圧を印加することにより、PMOSトランジ
スタのドレインから基板、及び基板からのソースへの逆
電流を防止することができるためである。
【００１９】以下、このように構成されたインバーター
ロジックインターフェース回路の動作を説明する。
ロジックインターフェース回路の動作を説明する。
【００２０】先ず、電源電圧VDD1が電源電圧VDD2よりも
大きい場合は、"ハイ"レベルの信号INTERが印加されCMO
S伝送ゲートT1,T3がオンされて、PMOSトランジスタP3の
ゲート及びPMOSトランジスタP1,P2,P3の基板に電源電圧
VDD1レベルの信号C1,C2が印加される。
大きい場合は、"ハイ"レベルの信号INTERが印加されCMO
S伝送ゲートT1,T3がオンされて、PMOSトランジスタP3の
ゲート及びPMOSトランジスタP1,P2,P3の基板に電源電圧
VDD1レベルの信号C1,C2が印加される。
【００２１】以下、入力信号INの変化に従うインバータ
ーロジックインターフェース回路の動作を説明する。
ーロジックインターフェース回路の動作を説明する。
【００２２】入力信号INが"ハイ"レベルであれば、NMOS
トランジスタN1がオンされて、出力信号OUTは接地電圧
にプルダウンされる。これにより、機能ブロック10に接
地電圧が出力される。次いで、PMOSトランジスタP2がオ
ンされて、PMOSトランジスタP1のソースは、電源電圧VD
D1からNMOSトランジスタN2のしきい電圧を引いた電圧か
ら、電源電圧VDD1にプリチャージされる。
トランジスタN1がオンされて、出力信号OUTは接地電圧
にプルダウンされる。これにより、機能ブロック10に接
地電圧が出力される。次いで、PMOSトランジスタP2がオ
ンされて、PMOSトランジスタP1のソースは、電源電圧VD
D1からNMOSトランジスタN2のしきい電圧を引いた電圧か
ら、電源電圧VDD1にプリチャージされる。
【００２３】そして、入力信号INが"ロー"レベルであれ
ば、PMOSトランジスタP1がオンされて、出力信号OUTは
電源電圧VDD1にプルアップされる。次いで、PMOSトラン
ジスタP2はオフされ、PMOSトランジスタP3は出力信号OU
Tのレベルである電源電圧VDD1から電源電圧VDD2への電
流の逆流を防止する。即ち、機能ブロック10に電源電圧
VDD1が印加される。
ば、PMOSトランジスタP1がオンされて、出力信号OUTは
電源電圧VDD1にプルアップされる。次いで、PMOSトラン
ジスタP2はオフされ、PMOSトランジスタP3は出力信号OU
Tのレベルである電源電圧VDD1から電源電圧VDD2への電
流の逆流を防止する。即ち、機能ブロック10に電源電圧
VDD1が印加される。
【００２４】次いで、電源電圧VDD2が電源電圧VDD1より
も大きい場合は、"ロー"レベルの信号INTERが印加され
て、CMOS伝送ゲートT2,T4がオンされ、PMOSトランジス
タP3のゲートに入力信号INレベルの信号C1が印加され、
PMOSトランジスタP1,P2,P3の基板に電源電圧VDD2レベル
の信号C2が印加される。
も大きい場合は、"ロー"レベルの信号INTERが印加され
て、CMOS伝送ゲートT2,T4がオンされ、PMOSトランジス
タP3のゲートに入力信号INレベルの信号C1が印加され、
PMOSトランジスタP1,P2,P3の基板に電源電圧VDD2レベル
の信号C2が印加される。
【００２５】以下、入力信号INの変化に従うインバータ
ーロジックインターフェース回路の動作を説明する。
ーロジックインターフェース回路の動作を説明する。
【００２６】入力信号INが"ハイ"レベルであれば、NMOS
トランジスタN1がオンされて、出力信号OUTは接地電圧
にプルダウンされる。これにより、機能ブロック10に接
地電圧が出力される。次いで、PMOSトランジスタP2がオ
ンされて、PMOSトランジスタP1のソースは、電源電圧VD
D1からNMOSトランジスタN2のしきい電圧を引いた電圧か
ら、電源電圧VDD1にプリチャージされる。
トランジスタN1がオンされて、出力信号OUTは接地電圧
にプルダウンされる。これにより、機能ブロック10に接
地電圧が出力される。次いで、PMOSトランジスタP2がオ
ンされて、PMOSトランジスタP1のソースは、電源電圧VD
D1からNMOSトランジスタN2のしきい電圧を引いた電圧か
ら、電源電圧VDD1にプリチャージされる。
【００２７】そして、入力信号INが"ロー"レベルであれ
ば、PMOSトランジスタP1がオンされて、出力信号OUTは
電源電圧VDD1にプルアップされる。次いで、PMOSトラン
ジスタP2はオフされ、PMOSトランジスタP3は入力信号IN
1に応じてオンされて出力信号OUTのレベルを電源電圧VD
D2にプルアップする。即ち、機能ブロック10に電源電圧
VDD2が印加される。
ば、PMOSトランジスタP1がオンされて、出力信号OUTは
電源電圧VDD1にプルアップされる。次いで、PMOSトラン
ジスタP2はオフされ、PMOSトランジスタP3は入力信号IN
1に応じてオンされて出力信号OUTのレベルを電源電圧VD
D2にプルアップする。即ち、機能ブロック10に電源電圧
VDD2が印加される。
【００２８】即ち、インバーターロジックインターフェ
ース回路は、電源電圧VDD1が電源電圧VDD2よりも大きい
場合は、機能ブロック10に電源電圧VDD1と接地電圧レベ
ルの信号を印加し、電源電圧VDD2が電源電圧VDD1よりも
大きい場合は、機能ブロック10に電源電圧VDD2と接地電
圧レベルの信号を印加する。
ース回路は、電源電圧VDD1が電源電圧VDD2よりも大きい
場合は、機能ブロック10に電源電圧VDD1と接地電圧レベ
ルの信号を印加し、電源電圧VDD2が電源電圧VDD1よりも
大きい場合は、機能ブロック10に電源電圧VDD2と接地電
圧レベルの信号を印加する。
【００２９】図２は、本発明の好適な実施の形態に係る
NANDゲートロジックインターフェース回路の回路図であ
る。このNANDゲートロジックインターフェース回路は、
PMOSトランジスタP1,P2とNANDトランジスタN1,N2からな
るNANDゲートNAと、機能ブロック10と、インバーターIN
により信号INTERを反転した信号に応じて信号D1,D2,D3
を発生するためのCMOS伝送ゲートT1,T2,T3,T4,T5,T6か
らなる制御部20と、NMOSトランジスタN3と、PMOSトラン
ジスタP3,P4,P5と、から構成されている。
NANDゲートロジックインターフェース回路の回路図であ
る。このNANDゲートロジックインターフェース回路は、
PMOSトランジスタP1,P2とNANDトランジスタN1,N2からな
るNANDゲートNAと、機能ブロック10と、インバーターIN
により信号INTERを反転した信号に応じて信号D1,D2,D3
を発生するためのCMOS伝送ゲートT1,T2,T3,T4,T5,T6か
らなる制御部20と、NMOSトランジスタN3と、PMOSトラン
ジスタP3,P4,P5と、から構成されている。
【００３０】即ち、図２に示したロジックインターフェ
ース回路は、機能ブロックの出力端が電源電圧VDD1によ
り動作するNANDゲートNAで駆動される場合に、該機能ブ
ロックと電源電圧VDD2により動作する機能ブロック10と
のインターフェースのためにNMOSトランジスタN3、PMOS
トランジスタP3,P4,P5、及び制御部20を追加して構成さ
れている。
ース回路は、機能ブロックの出力端が電源電圧VDD1によ
り動作するNANDゲートNAで駆動される場合に、該機能ブ
ロックと電源電圧VDD2により動作する機能ブロック10と
のインターフェースのためにNMOSトランジスタN3、PMOS
トランジスタP3,P4,P5、及び制御部20を追加して構成さ
れている。
【００３１】以下、図２に示した回路を構成するそれぞ
れの構成要素の機能を説明する。
れの構成要素の機能を説明する。
【００３２】NANDゲートNAは、入力信号IN1,IN2を非論
理積演算して出力信号OUTを発生し、NMOSトランジスタN
3は、電源電圧VDD2が電源電圧VDD1よりも大きい場合
に、PMOSトランジスタP1,P2のドレインからNMOSトラン
ジスタN3のソースへの電流の逆流を防止する。
理積演算して出力信号OUTを発生し、NMOSトランジスタN
3は、電源電圧VDD2が電源電圧VDD1よりも大きい場合
に、PMOSトランジスタP1,P2のドレインからNMOSトラン
ジスタN3のソースへの電流の逆流を防止する。
【００３３】PMOSトランジスタP3は、PMOSトランジスタ
P2のドレインに印加される"ロー"レベルの電圧に応じて
NMOSトランジスタN3のソースが電源電圧VDD1からNMOSト
ランジスタN3のしきい電圧を引いた電圧にならないよう
に、NMOSトランジスタN3のソースを電源電圧VDD1でプリ
チャージする。
P2のドレインに印加される"ロー"レベルの電圧に応じて
NMOSトランジスタN3のソースが電源電圧VDD1からNMOSト
ランジスタN3のしきい電圧を引いた電圧にならないよう
に、NMOSトランジスタN3のソースを電源電圧VDD1でプリ
チャージする。
【００３４】PMOSトランジスタP4,P5は、PMOSトランジ
スタP1,P2,P3及びNMOSトランジスタN1,N2,N3よりもサイ
ズの小さいトランジスタであり、電源電圧VDD2が電源電
圧VDD1よりも大きい場合は、一つ以上の"ロー"レベルの
入力信号IN1,IN2に応じてPMOSトランジスタP2のドレイ
ン電圧を、電源電圧VDD1からNMOSトランジスタN3のしき
い電圧を引いた電圧から電源電圧VDD2に昇圧し、電源電
圧VDD1が電源電圧VDD2よりも大きい場合は、電源電圧VD
D1に応じてPMOSトランジスタP4,P5のドレインからPMOS
トランジスタP4,P5のソースへの電流の逆流を防止す
る。
スタP1,P2,P3及びNMOSトランジスタN1,N2,N3よりもサイ
ズの小さいトランジスタであり、電源電圧VDD2が電源電
圧VDD1よりも大きい場合は、一つ以上の"ロー"レベルの
入力信号IN1,IN2に応じてPMOSトランジスタP2のドレイ
ン電圧を、電源電圧VDD1からNMOSトランジスタN3のしき
い電圧を引いた電圧から電源電圧VDD2に昇圧し、電源電
圧VDD1が電源電圧VDD2よりも大きい場合は、電源電圧VD
D1に応じてPMOSトランジスタP4,P5のドレインからPMOS
トランジスタP4,P5のソースへの電流の逆流を防止す
る。
【００３５】制御部20は、電源電圧VDD1が電源電圧VDD2
よりも大きい場合は、"ハイ"レベルの信号INTERに応じ
てCMOS伝送ゲートT1,T3,T5をオンしてPMOSトランジスタ
P4,P5のゲートに電源電圧VDD1を印加し、PMOSトランジ
スタP1,P2,P3,P4,P5の基板に電源電圧VDD1を印加する。
そして、電源電圧VDD1が電源電圧VDD2よりも小さい場合
は、"ロー"レベルの信号INTERに応じてCMOS伝送ゲートT
2,T4,T6をオンしてPMOSトランジスタP4,P5のゲートに入
力信号IN1,IN2をそれぞれ印加し、PMOSトランジスタP1,
P2,P3,P4,P5の基板に電源電圧VDD2を印加する。即ち、P
MOSトランジスタP1,P2,P3,P4,P5の基板に２種類の電源
電圧のうち高い電源電圧を印加する。
よりも大きい場合は、"ハイ"レベルの信号INTERに応じ
てCMOS伝送ゲートT1,T3,T5をオンしてPMOSトランジスタ
P4,P5のゲートに電源電圧VDD1を印加し、PMOSトランジ
スタP1,P2,P3,P4,P5の基板に電源電圧VDD1を印加する。
そして、電源電圧VDD1が電源電圧VDD2よりも小さい場合
は、"ロー"レベルの信号INTERに応じてCMOS伝送ゲートT
2,T4,T6をオンしてPMOSトランジスタP4,P5のゲートに入
力信号IN1,IN2をそれぞれ印加し、PMOSトランジスタP1,
P2,P3,P4,P5の基板に電源電圧VDD2を印加する。即ち、P
MOSトランジスタP1,P2,P3,P4,P5の基板に２種類の電源
電圧のうち高い電源電圧を印加する。
【００３６】このようにPMOSトランジスタP1,P2,P3,P4,
P5の基板に大きい電圧を印加する理由は、PMOSトランジ
スタがオフされている場合、PMOSトランジスタの基板電
圧としてPMOSトランジスタのソース又はドレインに印加
される電圧のうち大きい電圧を印加することにより、PM
OSトランジスタのドレインから基板、及び基板からソー
スへの逆電流を防止することができるためである。
P5の基板に大きい電圧を印加する理由は、PMOSトランジ
スタがオフされている場合、PMOSトランジスタの基板電
圧としてPMOSトランジスタのソース又はドレインに印加
される電圧のうち大きい電圧を印加することにより、PM
OSトランジスタのドレインから基板、及び基板からソー
スへの逆電流を防止することができるためである。
【００３７】以下、このように構成されたNANDゲートロ
ジックインターフェース回路の動作を説明する。
ジックインターフェース回路の動作を説明する。
【００３８】先ず、電源電圧VDD1が電源電圧VDD2よりも
大きい場合、"ハイ"レベルの信号INTERが印加されCMOS
伝送ゲートT1,T3,T5がオンされて、PMOSトランジスタP
4,P5のゲート及びPMOSトランジスタP1,P2,P3,P4,P5の基
板に電源電圧VDD1レベルの信号D1,D2,D3が印加される。
大きい場合、"ハイ"レベルの信号INTERが印加されCMOS
伝送ゲートT1,T3,T5がオンされて、PMOSトランジスタP
4,P5のゲート及びPMOSトランジスタP1,P2,P3,P4,P5の基
板に電源電圧VDD1レベルの信号D1,D2,D3が印加される。
【００３９】このときの入力信号IN1,IN2の変化に従うN
ANDゲートロジックインターフェース回路の動作を説明
する。
ANDゲートロジックインターフェース回路の動作を説明
する。
【００４０】入力信号IN1,IN2の全てが"ハイ"レベルで
あれば、NMOSトランジスタN1,N2の全てがオンされて出
力信号OUTは接地電圧にプルダウンされ、機能ブロック1
0に接地電圧を出力する。次いで、PMOSトランジスタP3
がオンされて、PMOSトランジスタP1のソースは、電源電
圧VDD1からNMOSトランジスタN3のしきい電圧を引いた電
圧から電源電圧VDD1にプリチャージされる。
あれば、NMOSトランジスタN1,N2の全てがオンされて出
力信号OUTは接地電圧にプルダウンされ、機能ブロック1
0に接地電圧を出力する。次いで、PMOSトランジスタP3
がオンされて、PMOSトランジスタP1のソースは、電源電
圧VDD1からNMOSトランジスタN3のしきい電圧を引いた電
圧から電源電圧VDD1にプリチャージされる。
【００４１】そして、入力信号INのうち一つ以上が"ロ
ー"レベルであれば、PMOSトランジスタP1,P2のうち一つ
以上がオンされて出力信号OUTは電源電圧VDD1にプルア
ップされる。又、PMOSトランジスタP3はオフされ、PMOS
トランジスタP4,P5は出力信号OUTのレベルである電源電
圧VDD1から電源電圧VDD2への電流の逆流を防止する。即
ち、機能ブロック10に電源電圧VDD1が印加される。
ー"レベルであれば、PMOSトランジスタP1,P2のうち一つ
以上がオンされて出力信号OUTは電源電圧VDD1にプルア
ップされる。又、PMOSトランジスタP3はオフされ、PMOS
トランジスタP4,P5は出力信号OUTのレベルである電源電
圧VDD1から電源電圧VDD2への電流の逆流を防止する。即
ち、機能ブロック10に電源電圧VDD1が印加される。
【００４２】次いで、電源電圧VDD2が電源電圧VDD1より
も大きい場合は、"ロー"レベルの信号INTERが印加されC
MOS伝送ゲートT2,T4,T6がオンされて、PMOSトランジス
タP4,P5のゲートに入力信号IN1,IN2のレベルの信号D1,D
3がそれぞれ印加され、PMOSトランジスタP1,P2,P3,P4,P
5の基板に電源電圧VDD2レベルの信号D2が印加される。
も大きい場合は、"ロー"レベルの信号INTERが印加されC
MOS伝送ゲートT2,T4,T6がオンされて、PMOSトランジス
タP4,P5のゲートに入力信号IN1,IN2のレベルの信号D1,D
3がそれぞれ印加され、PMOSトランジスタP1,P2,P3,P4,P
5の基板に電源電圧VDD2レベルの信号D2が印加される。
【００４３】以下、前記入力信号IN1,IN2の変化に従うN
ANDゲートロジックインバーターフェース回路の動作を
説明する。
ANDゲートロジックインバーターフェース回路の動作を
説明する。
【００４４】入力信号IN1,IN2の全てが"ハイ"レベルで
あれば、NMOSトランジスタN1,N2の全てがオンされ出力
信号OUTは接地電圧にプルダウンされて、機能ブロック1
0に接地電圧を出力する。次いで、PMOSトランジスタP3
がオンされて、PMOSトランジスタP1のソースは、電源電
圧VDDからNMOSトランジスタN2のしきい電圧を引いた電
圧から電源電圧VDD1にプリチャージされる。
あれば、NMOSトランジスタN1,N2の全てがオンされ出力
信号OUTは接地電圧にプルダウンされて、機能ブロック1
0に接地電圧を出力する。次いで、PMOSトランジスタP3
がオンされて、PMOSトランジスタP1のソースは、電源電
圧VDDからNMOSトランジスタN2のしきい電圧を引いた電
圧から電源電圧VDD1にプリチャージされる。
【００４５】そして、入力信号IN1,IN2のうち一つ以上
が"ロー"レベルであれば、PMOSトランジスタP1,P2のう
ち一つ以上がオンされて出力信号OUTは電源電圧VDD1に
プルアップされる。次いで、PMOSトランジスタP3はオフ
され、PMOSトランジスタP4,P5は入力信号IN1,IN2に応じ
てオンされて、出力信号OUTのレベルを電源電圧VDD2に
プルアップする。即ち、機能ブロック10に電源電圧VDD2
が印加される。
が"ロー"レベルであれば、PMOSトランジスタP1,P2のう
ち一つ以上がオンされて出力信号OUTは電源電圧VDD1に
プルアップされる。次いで、PMOSトランジスタP3はオフ
され、PMOSトランジスタP4,P5は入力信号IN1,IN2に応じ
てオンされて、出力信号OUTのレベルを電源電圧VDD2に
プルアップする。即ち、機能ブロック10に電源電圧VDD2
が印加される。
【００４６】即ち、NANDゲートロジックインターフェー
ス回路は、図１に示すインバーターロジックインターフ
ェース回路と同様に、電源電圧VDD1が電源電圧VDD2より
も大きい場合は、機能ブロック10に電源電圧VDD1と接地
電圧レベルの信号を印加し、電源電圧VDD2が電源電圧VD
D1よりも大きい場合は、機能ブロック10に電源電圧VDD2
と接地電圧レベルの信号を印加する。
ス回路は、図１に示すインバーターロジックインターフ
ェース回路と同様に、電源電圧VDD1が電源電圧VDD2より
も大きい場合は、機能ブロック10に電源電圧VDD1と接地
電圧レベルの信号を印加し、電源電圧VDD2が電源電圧VD
D1よりも大きい場合は、機能ブロック10に電源電圧VDD2
と接地電圧レベルの信号を印加する。
【００４７】図３は、本発明の好適な実施の形態に係る
NORゲートロジックインターフェース回路の回路図であ
る。このNORゲートロジックインターフェース回路は、P
MOSトランジスタP1,P2及びNMOSトランジスタN1,N2から
なるNORゲートNORと、機能ブロック10と、信号INTERを
インバーターI1により反転した信号に応じて信号D1,D2,
D3を発生するためのCMOS伝送ゲートT1,T2,T3,T4,T5,T6
からなる制御部20と、NMOSトランジスタN3と、PMOSトラ
ンジスタP3,P4,P5と、から構成されている。
NORゲートロジックインターフェース回路の回路図であ
る。このNORゲートロジックインターフェース回路は、P
MOSトランジスタP1,P2及びNMOSトランジスタN1,N2から
なるNORゲートNORと、機能ブロック10と、信号INTERを
インバーターI1により反転した信号に応じて信号D1,D2,
D3を発生するためのCMOS伝送ゲートT1,T2,T3,T4,T5,T6
からなる制御部20と、NMOSトランジスタN3と、PMOSトラ
ンジスタP3,P4,P5と、から構成されている。
【００４８】即ち、図３に示したNORゲートロジックイ
ンターフェース回路は、機能ブロックの出力端が電源電
圧VDD1により動作するNORゲートにより駆動される場合
に、該機能ブロックと電源電圧VDD2により動作する機能
ブロック10とのインターフェースのために、NMOSトラン
ジスタN3、PMOSトランジスタP3,P4,P5、及び制御部20を
追加して構成されている。
ンターフェース回路は、機能ブロックの出力端が電源電
圧VDD1により動作するNORゲートにより駆動される場合
に、該機能ブロックと電源電圧VDD2により動作する機能
ブロック10とのインターフェースのために、NMOSトラン
ジスタN3、PMOSトランジスタP3,P4,P5、及び制御部20を
追加して構成されている。
【００４９】以下、図３に示した回路を構成するそれぞ
れの構成要素の機能を説明する。
れの構成要素の機能を説明する。
【００５０】NORゲートNORは、入力信号IN1,IN2を非論
理和演算して出力信号OUTを発生し、NMOSトランジスタN
3は、電源電圧VDD2が電源電圧VDD1よりも大きい場合
は、PMOSトランジスタP1,P2のドレインからNMOSトラン
ジスタN3のソースへの電流の逆流を防止する。
理和演算して出力信号OUTを発生し、NMOSトランジスタN
3は、電源電圧VDD2が電源電圧VDD1よりも大きい場合
は、PMOSトランジスタP1,P2のドレインからNMOSトラン
ジスタN3のソースへの電流の逆流を防止する。
【００５１】PMOSトランジスタP3は、PMOSトランジスタ
P2のドレインに印加される"ロー"レベルの電圧に応じて
NMOSトランジスタN3のソースが電源電圧VDD1からNMOSト
ランジスタN2のしきい電圧を引いた電圧にならないよう
に、NMOSトランジスタN3のソースを電源電圧VDD1でプリ
チャージする。
P2のドレインに印加される"ロー"レベルの電圧に応じて
NMOSトランジスタN3のソースが電源電圧VDD1からNMOSト
ランジスタN2のしきい電圧を引いた電圧にならないよう
に、NMOSトランジスタN3のソースを電源電圧VDD1でプリ
チャージする。
【００５２】PMOSトランジスタP4,P5は、PMOSトランジ
スタP1,P2,P3及びNMOSトランジスタN1,N2,N3よりもサイ
ズの小さいトランジスタであり、電源電圧VDD2が電源電
圧VDD1よりも大きい場合は、"ロー"レベルの入力信号IN
1,IN2にそれぞれ応じてPMOSトランジスタP2のドレイン
電圧を電源電圧VDD1からNMOSトランジスタN3のしきい電
圧を引いた電圧から電源電圧VDD2に昇圧し、電源電圧VD
D1が電源電圧VDD2よりも大きい場合は、電源電圧VDD1に
応じてPMOSトランジスタP4,P5のドレインからPMOSトラ
ンジスタP4,P5のソースへの電流の逆流を防止する。
スタP1,P2,P3及びNMOSトランジスタN1,N2,N3よりもサイ
ズの小さいトランジスタであり、電源電圧VDD2が電源電
圧VDD1よりも大きい場合は、"ロー"レベルの入力信号IN
1,IN2にそれぞれ応じてPMOSトランジスタP2のドレイン
電圧を電源電圧VDD1からNMOSトランジスタN3のしきい電
圧を引いた電圧から電源電圧VDD2に昇圧し、電源電圧VD
D1が電源電圧VDD2よりも大きい場合は、電源電圧VDD1に
応じてPMOSトランジスタP4,P5のドレインからPMOSトラ
ンジスタP4,P5のソースへの電流の逆流を防止する。
【００５３】制御部20は、電源電圧VDD1が電源電圧VDD2
よりも大きい場合は、"ハイ"レベルの信号INTERに応じ
てCMOS伝送ゲートT1,T3,T5をオンしてPMOSトランジスタ
P4,P5のゲートに電源電圧VDD1を印加し、PMOSトランジ
スタP1,P2,P3,P4,P5の基板に電源電圧VDD1を印加する。
そして、制御部20は、電源電圧VDD1が電源電圧VDD2より
も小さいする場合は、"ロー"レベルの信号INTERに応じ
てCMOS伝送ゲートT2,T4,T6をオンしてPMOSトランジスタ
P4,P5のゲートに入力信号IN1,IN2をそれぞれ印加し、PM
OSトランジスタP1,P2,P3,P4,P5の基板に電源電圧VDD2を
印加する。即ち、PMOSトランジスタP1,P2,P3,P4,P5の基
板には２個の電源電圧のうち高い電源電圧を印加する。
よりも大きい場合は、"ハイ"レベルの信号INTERに応じ
てCMOS伝送ゲートT1,T3,T5をオンしてPMOSトランジスタ
P4,P5のゲートに電源電圧VDD1を印加し、PMOSトランジ
スタP1,P2,P3,P4,P5の基板に電源電圧VDD1を印加する。
そして、制御部20は、電源電圧VDD1が電源電圧VDD2より
も小さいする場合は、"ロー"レベルの信号INTERに応じ
てCMOS伝送ゲートT2,T4,T6をオンしてPMOSトランジスタ
P4,P5のゲートに入力信号IN1,IN2をそれぞれ印加し、PM
OSトランジスタP1,P2,P3,P4,P5の基板に電源電圧VDD2を
印加する。即ち、PMOSトランジスタP1,P2,P3,P4,P5の基
板には２個の電源電圧のうち高い電源電圧を印加する。
【００５４】このようにPMOSトランジスタP1,P2,P3,P4,
P5の基板に大きい電圧を印加する理由は、PMOSトランジ
スタがオフされている場合、PMOSトランジスタの基板電
圧としてPMOSトランジスタのソース又はドレインに印加
される電圧のうち大きい電圧を印加することにより、PM
OSトランジスタのドレインから基板、及び基板からソー
スの逆電流を防止することができるためである。
P5の基板に大きい電圧を印加する理由は、PMOSトランジ
スタがオフされている場合、PMOSトランジスタの基板電
圧としてPMOSトランジスタのソース又はドレインに印加
される電圧のうち大きい電圧を印加することにより、PM
OSトランジスタのドレインから基板、及び基板からソー
スの逆電流を防止することができるためである。
【００５５】以下、このように構成されたNORゲートロ
ジックインターフェース回路の動作を説明する。
ジックインターフェース回路の動作を説明する。
【００５６】先ず、電源電圧VDD1が電源電圧VDD2よりも
大きい場合は、"ハイ"レベルの信号INTERが印加されCMO
S伝送ゲートT1,T3,T5がオンされて、PMOSトランジスタP
4,P5のゲート及びPMOSトランジスタP1,P2,P3,P4,P5の基
板に電源電圧VDD1レベルの信号D1,D2,D3が印加される。
大きい場合は、"ハイ"レベルの信号INTERが印加されCMO
S伝送ゲートT1,T3,T5がオンされて、PMOSトランジスタP
4,P5のゲート及びPMOSトランジスタP1,P2,P3,P4,P5の基
板に電源電圧VDD1レベルの信号D1,D2,D3が印加される。
【００５７】以下、このときの入力信号IN1,IN2の変化
に従うNORゲートロジックインターフェース回路の動作
を説明する。
に従うNORゲートロジックインターフェース回路の動作
を説明する。
【００５８】入力信号IN1,IN2のうち一つ以上が"ハイ"
レベルであれば、NMOSトランジスタN1,N2のうち一つ以
上がオンされ出力信号OUTは接地電圧にプルダウンされ
て、機能ブロック10に接地電圧を出力する。次いで、PM
OSトランジスタP3がオンされて、PMOSトランジスタP1の
ソースは、電源電圧VDD1からNMOSトランジスタN3のしき
い電圧を引いた電圧から電源電圧VDD1にプリチャージさ
れる。
レベルであれば、NMOSトランジスタN1,N2のうち一つ以
上がオンされ出力信号OUTは接地電圧にプルダウンされ
て、機能ブロック10に接地電圧を出力する。次いで、PM
OSトランジスタP3がオンされて、PMOSトランジスタP1の
ソースは、電源電圧VDD1からNMOSトランジスタN3のしき
い電圧を引いた電圧から電源電圧VDD1にプリチャージさ
れる。
【００５９】そして、入力信号IN1,IN2の全てが"ロー"
レベルであれば、PMOSトランジスタP1,P2の全てがオン
されてPMOSトランジスタP1のドレインは電源電圧VDD1に
プルアップされる。そして、このとき、制御部20から電
源電圧VDD1レベルの信号D1,D3がPMOSトランジスタP4,P5
に印加されPMOSトランジスタがオフされて、機能ブロッ
ク10に電源電圧VDD1レベルの信号が印加される。
レベルであれば、PMOSトランジスタP1,P2の全てがオン
されてPMOSトランジスタP1のドレインは電源電圧VDD1に
プルアップされる。そして、このとき、制御部20から電
源電圧VDD1レベルの信号D1,D3がPMOSトランジスタP4,P5
に印加されPMOSトランジスタがオフされて、機能ブロッ
ク10に電源電圧VDD1レベルの信号が印加される。
【００６０】次いで、電源電圧VDD2が電源電圧VDD1より
も大きい場合は、"ロー"レベルの信号INTERが印加されC
MOS伝送ゲートT2,T4,T6がオンされて、PMOSトランジス
タP4,P5のゲートに入力信号IN1,IN2のレベルの信号D1,D
3がそれぞれ印加され、PMOSトランジスタP1,P2,P3,P4,P
5の基板に電源電圧VDD2レベルの信号D2が印加される。
も大きい場合は、"ロー"レベルの信号INTERが印加されC
MOS伝送ゲートT2,T4,T6がオンされて、PMOSトランジス
タP4,P5のゲートに入力信号IN1,IN2のレベルの信号D1,D
3がそれぞれ印加され、PMOSトランジスタP1,P2,P3,P4,P
5の基板に電源電圧VDD2レベルの信号D2が印加される。
【００６１】以下、このときの入力信号IN1,IN2の変化
に従うNORゲートロジックインターフェース回路の動作
を説明する。
に従うNORゲートロジックインターフェース回路の動作
を説明する。
【００６２】入力信号IN1,IN2のうち一つ以上が"ハイ"
レベルであれば、NMOSトランジスタN1,N2のうち一つが
オンされ出力信号OUTは接地電圧にプルダウンされて、
機能ブロック10に接地電圧を出力する。次いで、PMOSト
ランジスタP3がオンされて、PMOSトランジスタP1のソー
スは、電源電圧VDD1からNMOSトランジスタN2のしきい電
圧を引いた電圧から電源電圧VDD1にプリチャージされ
る。
レベルであれば、NMOSトランジスタN1,N2のうち一つが
オンされ出力信号OUTは接地電圧にプルダウンされて、
機能ブロック10に接地電圧を出力する。次いで、PMOSト
ランジスタP3がオンされて、PMOSトランジスタP1のソー
スは、電源電圧VDD1からNMOSトランジスタN2のしきい電
圧を引いた電圧から電源電圧VDD1にプリチャージされ
る。
【００６３】そして、入力信号IN1,IN2の全てが"ロー"
レベルであれば、PMOSトランジスタP1,P2はオンされて
出力信号OUTは電源電圧VDD1にプルアップされる。次い
で、PMOSトランジスタP3はオフされ、PMOSトランジスタ
P4,P5は入力信号IN1,IN2に応じてオンされて、出力信号
OUTのレベルを電源電圧VDD2にプルアップする。即ち、
機能ブロック10に電源電圧VDD2が印加される。
レベルであれば、PMOSトランジスタP1,P2はオンされて
出力信号OUTは電源電圧VDD1にプルアップされる。次い
で、PMOSトランジスタP3はオフされ、PMOSトランジスタ
P4,P5は入力信号IN1,IN2に応じてオンされて、出力信号
OUTのレベルを電源電圧VDD2にプルアップする。即ち、
機能ブロック10に電源電圧VDD2が印加される。
【００６４】即ち、NORゲートロジックインターフェー
ス回路は、上記のNANDゲートロジックインターフェース
回路と同様に、電源電圧VDD1が電源電圧VDD2よりも大き
い場合は、機能ブロック10に電源電圧VDD1と接地電圧レ
ベルの信号を印加し、電源電圧VDD2が電源電圧VDD1より
も大きい場合は、機能ブロック10に電源電圧VDD2と接地
電圧レベルの信号を印加する。
ス回路は、上記のNANDゲートロジックインターフェース
回路と同様に、電源電圧VDD1が電源電圧VDD2よりも大き
い場合は、機能ブロック10に電源電圧VDD1と接地電圧レ
ベルの信号を印加し、電源電圧VDD2が電源電圧VDD1より
も大きい場合は、機能ブロック10に電源電圧VDD2と接地
電圧レベルの信号を印加する。
【００６５】上記の各実施の形態では、電源電圧VDD1が
電源電圧VDD2のレベルよりも大きいか小さいかに応じて
回路を制御する制御部を有するインバーター、NANDゲー
ト、NORゲートのインターフェース回路を例示的に説明
したが、一般に、これらの機能ブロックがチップ内部に
内蔵されるとき、電源電圧VDD1のレベル及び電源電圧VD
D2のレベルが固定されるので、かかる制御部を設ける必
要はない。
電源電圧VDD2のレベルよりも大きいか小さいかに応じて
回路を制御する制御部を有するインバーター、NANDゲー
ト、NORゲートのインターフェース回路を例示的に説明
したが、一般に、これらの機能ブロックがチップ内部に
内蔵されるとき、電源電圧VDD1のレベル及び電源電圧VD
D2のレベルが固定されるので、かかる制御部を設ける必
要はない。
【００６６】即ち、電源電圧VDD1のレベルが電源電圧VD
D2のレベルよりも大きい場合は、電源電圧VDD1が図１に
示したPMOSトランジスタP3のゲート及び、図２、図３に
示したPMOSトランジスタP4,P5のゲートに印加されるよ
うに構成すればよい。
D2のレベルよりも大きい場合は、電源電圧VDD1が図１に
示したPMOSトランジスタP3のゲート及び、図２、図３に
示したPMOSトランジスタP4,P5のゲートに印加されるよ
うに構成すればよい。
【００６７】そして、電源電圧VDD1のレベルが電源電圧
VDD2のレベルよりも小さい場合は、図１に示した入力信
号INがPMOSトランジスタP3のゲートに印加され、図２及
び図３に示した入力信号IN1,IN2がPMOSトランジスタP4,
P5のゲートにそれぞれ印加されるように構成すればよ
い。又、PMOSトランジスタの基板にはチップ内部で一番
大きいレベルの電源電圧が印加されるように構成すれば
よい。
VDD2のレベルよりも小さい場合は、図１に示した入力信
号INがPMOSトランジスタP3のゲートに印加され、図２及
び図３に示した入力信号IN1,IN2がPMOSトランジスタP4,
P5のゲートにそれぞれ印加されるように構成すればよ
い。又、PMOSトランジスタの基板にはチップ内部で一番
大きいレベルの電源電圧が印加されるように構成すれば
よい。
【００６８】即ち、図１乃至図３に示したロジックイン
ターフェース回路は、インバーター、NANDゲート、NOR
ゲートの出力信号OUTが接地電圧にプルダウンされる場
合はそのまま出力し、出力信号OUTが"ハイ"レベルにな
る場合に機能ブロック10の電源電圧VDD2が電源電圧VDD1
よりも大きい場合は、機能ブロック10に電源電圧VDDレ
ベルの信号を印加し、電源電圧VDD1が機能ブロック10の
電源電圧VDD2よりも大きい場合は、電源電圧VDD1レベル
の信号を印加するためのPMOS及びNMOSトランジスタを追
加して構成されるようになっている。
ターフェース回路は、インバーター、NANDゲート、NOR
ゲートの出力信号OUTが接地電圧にプルダウンされる場
合はそのまま出力し、出力信号OUTが"ハイ"レベルにな
る場合に機能ブロック10の電源電圧VDD2が電源電圧VDD1
よりも大きい場合は、機能ブロック10に電源電圧VDDレ
ベルの信号を印加し、電源電圧VDD1が機能ブロック10の
電源電圧VDD2よりも大きい場合は、電源電圧VDD1レベル
の信号を印加するためのPMOS及びNMOSトランジスタを追
加して構成されるようになっている。
【００６９】そして、上記の実施の形態においては、２
個の入力信号が印加されるNANDゲート及びNORゲートを
用いたロジックインターフェース回路を示したが、複数
個の入力信号が印加されるロジックインターフェース回
路をも同様の思想により具現できる。
個の入力信号が印加されるNANDゲート及びNORゲートを
用いたロジックインターフェース回路を示したが、複数
個の入力信号が印加されるロジックインターフェース回
路をも同様の思想により具現できる。
【００７０】図４は、本発明の好適な実施の形態に係る
ロジックインターフェース回路を適用し得る一般的な半
導体メモリ装置のブロック図である。この適用例は、メ
モリセルアレイ50、バッファ52-1,52-2,...,52-n、ロー
デコーダー54、データ入力バッファ56、ライトドライバ
58、バッファ60-1,60-2,...,60-m、カラムデコーダー6
2、センス増幅器64、及びデータ出力バッファ66と、か
らなる半導体メモリ装置100を示している。
ロジックインターフェース回路を適用し得る一般的な半
導体メモリ装置のブロック図である。この適用例は、メ
モリセルアレイ50、バッファ52-1,52-2,...,52-n、ロー
デコーダー54、データ入力バッファ56、ライトドライバ
58、バッファ60-1,60-2,...,60-m、カラムデコーダー6
2、センス増幅器64、及びデータ出力バッファ66と、か
らなる半導体メモリ装置100を示している。
【００７１】図４は、一般的な半導体メモリ装置の構成
を示すもので、各ブロックの機能に対する説明は省略す
る。
を示すもので、各ブロックの機能に対する説明は省略す
る。
【００７２】図４に示した半導体メモリ装置の動作速度
を改善するためにぞれぞれの機能ブロックの電源電圧レ
ベルを異にすることもできる。即ち、半導体メモリ装置
の動作速度を改善するために電源電圧レベルをさらに低
くすれば、信号のスイング幅が小さくなって動作速度が
改善される。
を改善するためにぞれぞれの機能ブロックの電源電圧レ
ベルを異にすることもできる。即ち、半導体メモリ装置
の動作速度を改善するために電源電圧レベルをさらに低
くすれば、信号のスイング幅が小さくなって動作速度が
改善される。
【００７３】例えば、 バッファ52-1,52-2,...,52-n,60
-1,60-2,...,60-mの電源電圧レベルよりもローデコーダ
ー54及びカラムデコーダー62の電源電圧レベルを低くす
れば、デコーダー54,62の出力信号のスイング幅が小さ
くなって、動作速度が改善される。そして、データ入力
バッファ56とライトドライバ58との間、及びセンス増幅
器64とデータ出力バッファ66との間に本発明に係るロジ
ックインターフェース回路を適用すれば動作速度を改善
することができる。
-1,60-2,...,60-mの電源電圧レベルよりもローデコーダ
ー54及びカラムデコーダー62の電源電圧レベルを低くす
れば、デコーダー54,62の出力信号のスイング幅が小さ
くなって、動作速度が改善される。そして、データ入力
バッファ56とライトドライバ58との間、及びセンス増幅
器64とデータ出力バッファ66との間に本発明に係るロジ
ックインターフェース回路を適用すれば動作速度を改善
することができる。
【００７４】即ち、図４に示したような半導体メモリ装
置の機能ブロックと機能ブロックとの間に本発明に係る
ロジックインターフェース回路を適用すれば、簡単な回
路構成で信号のレベルをシフトさせることができる。
又、外部のチップとバッファ52-152-2,...,52-n,56,60-
1,60-2,...,60-mとの間、及びデータ出力バッファ66と
外部のチップとの間に本発明に係るロジックインターフ
ェース回路を適用して、外部チップから印加する電源電
圧とチップ内部の電源電圧とが異なる場合にも信号のレ
ベルをシフトさせることができる。
置の機能ブロックと機能ブロックとの間に本発明に係る
ロジックインターフェース回路を適用すれば、簡単な回
路構成で信号のレベルをシフトさせることができる。
又、外部のチップとバッファ52-152-2,...,52-n,56,60-
1,60-2,...,60-mとの間、及びデータ出力バッファ66と
外部のチップとの間に本発明に係るロジックインターフ
ェース回路を適用して、外部チップから印加する電源電
圧とチップ内部の電源電圧とが異なる場合にも信号のレ
ベルをシフトさせることができる。
【００７５】図５は、図４に示した半導体メモリ装置の
データ出力バッファの従来の構成例を示したものであっ
て、このデータ出力バッファは、第１レジスタ70、第２
レジスタ72、論理ゲート手段74、及び出力ドライバ76か
らなる。
データ出力バッファの従来の構成例を示したものであっ
て、このデータ出力バッファは、第１レジスタ70、第２
レジスタ72、論理ゲート手段74、及び出力ドライバ76か
らなる。
【００７６】以下、図５に示したデータ出力バッファの
動作を説明する。 先ず、第１レジスタ70は、センス増
幅器から出力するセンス出力信号対SAS,SASBをラッチし
てデータ出力信号対DATAA,DATAABを発生する。第２レジ
スタ72は、クロック制御信号KDATAに応じてデータ出力
信号対DATAA,DATAABをラッチしてデータ出力信号対DATA
B,DATABBを発生する。論理ゲート手段74は、出力イネー
ブル信号OEに応じてデータ出力信号DATABを反転してデ
ータ信号DOUを発生すると共に反転データ出力信号DATAB
Bを入力してデータ信号DODを発生する。出力ドライバ76
は、NANDゲートNA1とインバーターI2の出力信号にそれ
ぞれ応じてデータ出力信号Doutを発生する。
動作を説明する。 先ず、第１レジスタ70は、センス増
幅器から出力するセンス出力信号対SAS,SASBをラッチし
てデータ出力信号対DATAA,DATAABを発生する。第２レジ
スタ72は、クロック制御信号KDATAに応じてデータ出力
信号対DATAA,DATAABをラッチしてデータ出力信号対DATA
B,DATABBを発生する。論理ゲート手段74は、出力イネー
ブル信号OEに応じてデータ出力信号DATABを反転してデ
ータ信号DOUを発生すると共に反転データ出力信号DATAB
Bを入力してデータ信号DODを発生する。出力ドライバ76
は、NANDゲートNA1とインバーターI2の出力信号にそれ
ぞれ応じてデータ出力信号Doutを発生する。
【００７７】即ち、図５に示した従来のデータ出力バッ
ファは、第１、第２レジスタ、論理ゲート手段、及び出
力ドライバに対して、同一の電源電圧VDD1レベルを印加
するように構成されている。
ファは、第１、第２レジスタ、論理ゲート手段、及び出
力ドライバに対して、同一の電源電圧VDD1レベルを印加
するように構成されている。
【００７８】しかし、一般に、半導体メモリ装置の内部
電源電圧レベルよりもチップ外部で要求する電源電圧レ
ベルが大きいため、出力ドライバの電源電圧レベルを異
にする必要がある。この場合、例えば、本発明の好適な
実施の形態に係るNANDゲートロジックインターフェース
回路を適用すれば、簡単な回路構成で信号のレベルをシ
フトさせるできる。
電源電圧レベルよりもチップ外部で要求する電源電圧レ
ベルが大きいため、出力ドライバの電源電圧レベルを異
にする必要がある。この場合、例えば、本発明の好適な
実施の形態に係るNANDゲートロジックインターフェース
回路を適用すれば、簡単な回路構成で信号のレベルをシ
フトさせるできる。
【００７９】図６は、本発明の好適な実施の形態に係る
NANDゲートロジックインターフェース回路を適用したデ
ータ出力バッファの構成を示すものである。このデータ
出力バッファは、図１に示したデータ出力バッファの論
理ゲート手段74のNANDゲートNA1と電源電圧VDD1との間
に、並列連結されたNMOSトランジスタN3からなるダイオ
ードとPMOSトランジスタP3とを追加すると共に、NANDゲ
ートNA1の出力端と電源電圧VDD2との間に、並列連結さ
れたPMOSトランジスタP4,P5を追加して構成されてい
る。そして、PMOSトランジスタP4,P5のゲートにそれぞ
れ信号D1,D3を印加し、NANDゲートNA1を構成するPMOSト
ランジスタ及びPMOSトランジスタP3,P4,P5の基板に信号
D2を印加するように構成されている。
NANDゲートロジックインターフェース回路を適用したデ
ータ出力バッファの構成を示すものである。このデータ
出力バッファは、図１に示したデータ出力バッファの論
理ゲート手段74のNANDゲートNA1と電源電圧VDD1との間
に、並列連結されたNMOSトランジスタN3からなるダイオ
ードとPMOSトランジスタP3とを追加すると共に、NANDゲ
ートNA1の出力端と電源電圧VDD2との間に、並列連結さ
れたPMOSトランジスタP4,P5を追加して構成されてい
る。そして、PMOSトランジスタP4,P5のゲートにそれぞ
れ信号D1,D3を印加し、NANDゲートNA1を構成するPMOSト
ランジスタ及びPMOSトランジスタP3,P4,P5の基板に信号
D2を印加するように構成されている。
【００８０】即ち、図６に示したデータ出力バッファ
は、論理ゲート手段を構成するNANDゲートNA1に本発明
の好適な実施の形態に係るNANDゲートロジックインター
フェース回路が適用されており、電源電圧VDD1から電源
電圧VDD2に信号のレベルをシフトさせることができる。
は、論理ゲート手段を構成するNANDゲートNA1に本発明
の好適な実施の形態に係るNANDゲートロジックインター
フェース回路が適用されており、電源電圧VDD1から電源
電圧VDD2に信号のレベルをシフトさせることができる。
【００８１】ここで、電源電圧VDD1のレベルが電源電圧
VDD2のレベルよりも小さい場合は、PMOSトランジスタP
4,P5のゲートにそれぞれ第２レジスタ72のデータ出力信
号DATABと出力イネーブル信号OEを印加するようにし、N
ANDゲートNA1を構成するPMOSトランジスタ、及びPMOSト
ランジスタP3,P4,P5の基板に半導体メモリ装置内部の電
源電圧レベルのうち一番大きい電源電圧レベルを印加す
るように構成すればよい。
VDD2のレベルよりも小さい場合は、PMOSトランジスタP
4,P5のゲートにそれぞれ第２レジスタ72のデータ出力信
号DATABと出力イネーブル信号OEを印加するようにし、N
ANDゲートNA1を構成するPMOSトランジスタ、及びPMOSト
ランジスタP3,P4,P5の基板に半導体メモリ装置内部の電
源電圧レベルのうち一番大きい電源電圧レベルを印加す
るように構成すればよい。
【００８２】又、電源電圧VDD1のレベルが電源電圧VDD2
のレベルよりも大きい場合は、PMOSトランジスタP4,P5
のゲートに電源電圧VDD1レベルを印加するように構成
し、NANDゲートNA1を構成するPMOSトランジスタ及びPMO
SトランジスタP3,P4,P5の基板には半導体メモリ装置内
部の電源電圧レベルのうち一番大きい電源電圧レベルを
印加するように構成すればよい。
のレベルよりも大きい場合は、PMOSトランジスタP4,P5
のゲートに電源電圧VDD1レベルを印加するように構成
し、NANDゲートNA1を構成するPMOSトランジスタ及びPMO
SトランジスタP3,P4,P5の基板には半導体メモリ装置内
部の電源電圧レベルのうち一番大きい電源電圧レベルを
印加するように構成すればよい。
【００８３】そして、図６に示したデータ出力バッファ
を構成するNANDゲートロジックインターフェース回路に
対する動作説明は、図２に示した回路の動作説明に基づ
いて理解されるであろう。
を構成するNANDゲートロジックインターフェース回路に
対する動作説明は、図２に示した回路の動作説明に基づ
いて理解されるであろう。
【００８４】図６に示したデータ出力バッファは、外部
のチップで要求される電源電圧のレベルが半導体メモリ
装置内部の電源電圧と異なる場合に、信号のレベルを外
部で要求される電源電圧VDD2レベルに変換して出力する
ことができる。
のチップで要求される電源電圧のレベルが半導体メモリ
装置内部の電源電圧と異なる場合に、信号のレベルを外
部で要求される電源電圧VDD2レベルに変換して出力する
ことができる。
【００８５】本発明に係るロジックインターフェース回
路は、上述の実施の形態のみに限定されず、本発明の思
想と精神を逸脱しない範囲内で多様な修正と変更が可能
である。
路は、上述の実施の形態のみに限定されず、本発明の思
想と精神を逸脱しない範囲内で多様な修正と変更が可能
である。
【００８６】
【発明の効果】以上説明したように、本発明に係るロジ
ックインターフェース回路は、例えば、NANDゲート、NO
Rゲートなどのロジックゲートに簡単な回路を追加する
ことにより信号のレベルをシフトさせることができると
いう効果がある。
ックインターフェース回路は、例えば、NANDゲート、NO
Rゲートなどのロジックゲートに簡単な回路を追加する
ことにより信号のレベルをシフトさせることができると
いう効果がある。
【００８７】また、本発明に係るロジックインターフェ
ース回路を用いた半導体メモリ装置は、例えば、それぞ
れの機能ブロックの電源電圧レベルが互いに異なる場合
において、レベルシフタを用いずに機能ブロックの出力
端を駆動するインバーター、NANDゲート及びNORゲート
等の論理ゲートに簡単な回路を追加し、又は、インバー
ター、NANDゲート、及びNORゲートロジックインターフ
ェース回路等のロジックインターフェース回路を追加す
ることにより、次段の機能ブロックとのインターフェー
スを行い得るという効果がある。
ース回路を用いた半導体メモリ装置は、例えば、それぞ
れの機能ブロックの電源電圧レベルが互いに異なる場合
において、レベルシフタを用いずに機能ブロックの出力
端を駆動するインバーター、NANDゲート及びNORゲート
等の論理ゲートに簡単な回路を追加し、又は、インバー
ター、NANDゲート、及びNORゲートロジックインターフ
ェース回路等のロジックインターフェース回路を追加す
ることにより、次段の機能ブロックとのインターフェー
スを行い得るという効果がある。
【００８８】また、本発明に係るロジックインターフェ
ース回路を用いた半導体メモリ装置は、例えば、電源電
圧が異なる機能ブロック間のインターフェースを、レベ
ルシフタを使用することなく行うことができるという効
果がある。
ース回路を用いた半導体メモリ装置は、例えば、電源電
圧が異なる機能ブロック間のインターフェースを、レベ
ルシフタを使用することなく行うことができるという効
果がある。
【００８９】また、本発明に係るロジックインターフェ
ース回路を用いた半導体メモリ装置は、例えば、機能ブ
ロックと機能ブロックとの間のスイング幅を小さくする
ことにより、動作速度を改善し得るという効果がある。
ース回路を用いた半導体メモリ装置は、例えば、機能ブ
ロックと機能ブロックとの間のスイング幅を小さくする
ことにより、動作速度を改善し得るという効果がある。
【図１】本発明の好適な実施の形態に係るインバーター
ロジックインターフェース回路の回路図である。
ロジックインターフェース回路の回路図である。
【図２】本発明の好適な実施の形態に係るNANDゲートロ
ジックインターフェース回路の回路図である。
ジックインターフェース回路の回路図である。
【図３】本発明の好適な実施の形態に係るNORゲートロ
ジックインターフェース回路の回路図である。
ジックインターフェース回路の回路図である。
【図４】本発明の好適な実施の形態に係るロジックイン
ターフェース回路を適用し得る一般的な半導体メモリ装
置の構成を示すブロック図である。
ターフェース回路を適用し得る一般的な半導体メモリ装
置の構成を示すブロック図である。
【図５】図４に示した半導体メモリ装置のデータ出力バ
ッファの従来の構成を示す図である。
ッファの従来の構成を示す図である。
【図６】本発明の好適な実施の形態に係るNANDゲートロ
ジックインターフェース回路を適用したデータ出力バッ
ファの構成を示す図である。
ジックインターフェース回路を適用したデータ出力バッ
ファの構成を示す図である。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０３Ｋ 19/20 Ｇ１１Ｃ 11/34 ３５４Ｑ
(56)参考文献 特開 平９−162294（ＪＰ，Ａ)
特開 平２−84816（ＪＰ，Ａ)
特開 平８−330940（ＪＰ，Ａ)
特開 平11−274912（ＪＰ，Ａ)
特開 平７−86914（ＪＰ，Ａ)
特開 平８−97706（ＪＰ，Ａ)
実開 平４−29239（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
G06F 3/00
G11C 11/409
Claims (31)
- 【請求項１】 “ロー”レベルの入力信号に応じて出力
端子をプルアップするためのプルアップトランジスタ、
及び前記出力端子と接地電圧との間に連結されて”ハ
イ”レベルの入力信号に応じて前記出力端子をプルダウ
ンするためのプルダウントランジスタを有するインバー
ターと、 第１電源電圧と前記プルアップトランジスタとの間に連
結されて、前記プルアップトランジスタから前記第１電
源電圧への電流の逆流を防止するための電流逆流防止手
段と、 前記電流逆流防止手段に並列に連結され、前記出力端子
からの”ロー”レベルの出力信号に応じて前記電流逆流
防止手段と前記プルアップトランジスタの共通点を前記
第１電源電圧にプリチャージするためのプリチャージ手
段と、 第２電源電圧と前記出力端子との間に連結され、前記第
１電源電圧が前記第２電源電圧よりも大きい場合は、前
記第１電源電圧に応じてオフされて前記出力端子から前
記第２電源電圧への電流の逆流を防止し、前記第１電源
電圧が前記第２電源電圧よりも小さい場合は、前記入力
信号に応じて前記出力端子を前記第２電源電圧に昇圧す
るための電流逆流防止及び昇圧手段と、 を含むことを特徴とするインバーターロジックインター
フェース回路。 - 【請求項２】 前記プルアップトランジスタは、前記入
力信号が印加されるゲートと前記出力端子に連結された
ドレインとを有する第１PMOSトランジスタを含むことを
特徴とする請求項１に記載のインバーターロジックイン
ターフェース回路。 - 【請求項３】 前記プルダウントランジスタは、前記入
力信号が印加されるゲート、前記出力端子に連結された
ドレイン、及び前記接地電圧に連結されたソースを有す
る第１NMOSトランジスタからなることを特徴とする請求
項１に記載のインバーターロジックインターフェース回
路。 - 【請求項４】 前記電流逆流防止手段は、前記第１電源
電圧に連結されたゲート及びドレイン、並びに前記第１
PMOSトランジスタのソースに連結されたソースを有する
第２NMOSトランジスタを含むことを特徴とする請求項２
に記載のインバーターロジックインターフェース回路。 - 【請求項５】 前記プリチャージ手段は、前記第２NMOS
トランジスタのドレインに連結されたソース、前記出力
端子に連結されたゲート、及び前記第１PMOSトランジス
タのソースに連結されたドレインを有する第２PMOSトラ
ンジスタを含むことを特徴とする請求項４に記載のイン
バーターロジックインターフェース回路。 - 【請求項６】 前記電流逆流防止及び昇圧手段は、前記
第２電源電圧に連結されたソース、前記出力端子に連結
されたドレイン、及び前記第１電源電圧が前記第２電源
電圧よりも大きい場合には前記第１電源電圧が印加さ
れ、前記第２電源電圧が前記第１電源電圧よりも大きい
場合には前記入力信号が印加されるゲートを有する第３
PMOSトランジスタを備えることを特徴とする請求項５に
記載のインバーターロジックインターフェース回路。 - 【請求項７】 前記第１、第２及び第３PMOSトランジス
タの基板に前記第１電源電圧と前記第２電源電圧のうち
大きい電圧が印加されることを特徴とする請求項６に記
載のインバーターロジックインターフェース回路。 - 【請求項８】 複数個の入力信号のうち一つ以上が”ロ
ー”レベルである場合に出力端子をプルアップするため
のプルアップ手段、及び複数個の入力信号が全て”ハ
イ”レベルである場合に前記出力端子をプルダウンする
ためのプルダウン手段を有するNANDゲートと、 第１電源電圧と前記プルアップ手段との間に連結されて
前記プルアップ手段から前記第１電源電圧への電流の逆
流を防止するための電流逆流防止手段と、 前記電流逆流防止手段に並列に連結され、前記出力端子
からの”ロー”レベルの出力信号に応じて前記電流逆流
防止手段と前記プルアップ手段の共通点を前記第１電源
電圧にプリチャージするためのプリチャージ手段と、 第２電源電圧と前記出力端子との間に連結され、前記第
１電源電圧が前記第２電源電圧よりも大きい場合、前記
第１電源電圧に応じてオフされて、前記出力端子から前
記第２電源電圧への電流の逆流を防止し、前記第１電源
電圧が前記第２電源電圧よりも小さい場合は、前記複数
個の入力信号のうち一つ以上の”ロー”レベルの入力信
号に応じてオンされて、前記出力端子を前記第２電源電
圧に昇圧するための電流逆流防止及び昇圧手段と、 を含むことを特徴とするNANDゲートロジックインターフ
ェース回路。 - 【請求項９】 前記プルアップ手段は、前記複数個の入
力信号がそれぞれ印加されるゲートと前記出力端子に共
通連結されたドレインを有する複数個の第１PMOSトラン
ジスタを含むことを特徴とする請求項８に記載のNANDゲ
ートロジックインターフェース回路。 - 【請求項１０】 前記プルダウン手段は、前記複数個の
入力信号がそれぞれ印加されるゲートを有し、前記出力
端子と前記接地電圧との間に並列連結された複数個の第
１NMOSトランジスタを含むことを特徴とする請求項８に
記載のNANDゲートロジックインターフェース回路。 - 【請求項１１】 前記電流逆流防止手段は、前記第１
電源電圧に連結されたゲート及びドレイン、並びに前記
複数個の第１PMOSトランジスタの共通ソースに連結され
たソースを有する第２NMOSトランジスタを含むことを特
徴とする請求項９に記載のNANDゲートロジックインター
フェース回路。 - 【請求項１２】 前記プリチャージ手段は、前記第２NM
OSトランジスタのドレインに連結されたソース、前記出
力端子に連結されたゲート、及び前記複数の第１PMOSト
ランジスタの共通ソースに連結されたドレインを有する
第２PMOSトランジスタを含むことを特徴とする請求項１
１に記載のNANDゲートロジックインターフェース回路。 - 【請求項１３】 前記電流逆流防止及び昇圧手段は、前
記第２電源電圧に共通連結されたソース、前記出力端子
に共通連結されたドレイン、及び前記第１電源電圧が前
記第２電源電圧よりも大きい場合は、前記第１電源電圧
がそれぞれ印加され、前記第２電源電圧が前記第１電源
電圧よりも大きい場合は、前記複数個の入力信号がそれ
ぞれ印加されるゲートを有する複数個の第３PMOSトラン
ジスタを含むことを特徴とする請求項１２に記載のNAND
ゲートロジックインターフェース回路。 - 【請求項１４】 前記複数個の第１PMOSトランジスタ、
前記第２PMOSトランジスタ、及び前記複数個の第３PMOS
トランジスタの基板に前記第１電源電圧と前記第２電源
電圧のうち大きい電圧が印加されることを特徴とする請
求項１３に記載のNANDゲートロジックインターフェース
回路。 - 【請求項１５】 複数個の入力信号のうち一つ以上が”
ハイ”レベルである場合に出力端子をプルダウンするた
めのプルダウン手段、及び複数個の入力信号の全てが”
ロー”レベルである場合に前記出力端子をプルアップす
るためのプルアップ手段を備えたNORゲートと、 第１電源電圧と前記プルアップ手段との間に連結されて
前記プルアップ手段から前記第１電源電圧への電流の逆
流を防止するための電流逆流防止手段と、 前記電流逆流防止手段に並列に連結され、前記出力端子
からの”ロー”レベルの出力信号に応じて前記電流逆流
防止手段と前記プルアップ手段の共通点を前記第１電源
電圧にプリチャージするためのプリチャージ手段と、 第２電源電圧と前記出力端子との間に連結され、前記第
１電源電圧が前記第２電源電圧よりも大きい場合は、前
記第１電源電圧に応じてオフされて前記出力端子から前
記第２電源電圧への電流の逆流を防止し、前記第１電源
電圧が前記第２電源電圧よりも小さい場合は、前記複数
個の入力信号の複数個の”ロー”レベルの入力信号に応
じてオンされて前記出力端子を前記第２電源電圧に昇圧
するための電流逆流防止及び昇圧手段と、 を含むことを特徴とするNORゲートロジックインターフ
ェース回路。 - 【請求項１６】 前記プルアップ手段は、前記複数個の
入力信号がそれぞれ印加されるゲートを有し、前記出力
端子をプルアップするために直列連結された複数個の第
１PMOSトランジスタを含むことを特徴とする請求項１５
に記載のNORゲートロジックインターフェース回路。 - 【請求項１７】 前記プルダウン手段は、前記複数個の
入力信号がそれぞれ印加されるゲート、前記出力端子に
共通連結されるドレイン、及び前記接地電圧に共通連結
されるソースを有する複数個の第１NMOSトランジスタを
含むことを特徴とする請求項１５に記載のNORゲートロ
ジックインターフェース回路。 - 【請求項１８】 前記電流逆流防止手段は、前記第１電
源電圧に連結されたゲートとドレインを有し、前記第１
電源電圧と前記プルアップ手段との間に連結された第２
NMOSトランジスタを含むことを特徴とする請求項１６に
記載のNORゲートロジックインターフェース回路。 - 【請求項１９】 前記プリチャージ手段は、前記第２NM
OSトランジスタのドレインに連結されるソース、前記出
力端子に連結されるゲート、及び前記第２NMOSトランジ
スタのソースに連結されるドレインを有する第２PMOSト
ランジスタを含むことを特徴とする請求項１８に記載の
NORゲートロジックインターフェース回路。 - 【請求項２０】 前記電流逆流防止及び昇圧手段は、前
記第２電源電圧と前記出力端子との間に直列連結され、
前記第１電源電圧が前記第２電源電圧よりも大きい場合
は、前記第１電源電圧がそれぞれ印加され、前記第２電
源電圧が前記第１電源電圧よりも大きい場合は、前記複
数個の入力信号がそれぞれ印加されるゲートを有する第
３PMOSトランジスタを含むことを特徴とする請求項１９
に記載のNORゲートロジックインターフェース回路。 - 【請求項２１】 前記複数個の第１PMOSトランジスタ、
前記第２PMOSトランジスタ、及び前記複数個の第３PMOS
トランジスタの基板に前記第１電源電圧と第２電源電圧
のうち大きい電圧が印加されることを特徴とする請求項
２０に記載のNORゲートロジックインターフェース回
路。 - 【請求項２２】 少なくとも一つ以上の入力信号に応じ
て出力端子をプルアップするためのプルアップ手段と前
記出力端子をプルダウンするためのプルダウン手段を具
備する論理ゲート手段と、 第１電源電圧と前記プルアップ手段との間に連結されて
前記プルアップ手段から前記第１電源電圧への電流の逆
流を防止するための電流逆流防止手段と、 前記電流逆流防止手段に並列に連結され、前記出力端子
からの信号に応じて前記電流逆流防止手段と前記プルア
ップ手段の共通点を前記第１電源電圧にプリチャージす
るためのプリチャージ手段と、 第２電源電圧と前記出力端子との間に連結され、前記第
１電源電圧が前記第２電源電圧よりも大きい場合は、前
記第１電源電圧に応じてオフされて前記出力端子から前
記第２電源電圧への電流逆流を防止し、前記第１電源電
圧が前記第２電源電圧よりも小さい場合は、前記少なく
とも一つ以上の入力信号に応じてオンされて前記出力端
子を前記第２電源電圧に昇圧するための電流逆流防止及
び昇圧手段と、 を含むことを特徴とするロジックインターフェース回
路。 - 【請求項２３】 前記電流逆流防止手段は、前記第１電
源電圧に連結されたゲートとドレインを有し、前記第１
電源電圧と前記プルアップ手段との間に連結された第１
NMOSトランジスタからなることを特徴とする請求項２２
に記載のロジックインターフェース回路。 - 【請求項２４】 前記プリチャージ手段は、前記第１NM
OSトランジスタのドレインに連結されたソース、前記出
力端子に連結されるゲート、及び前記第１NMOSトランジ
スタのソースに連結されるドレインを有する第１PMOSト
ランジスタを含むことを特徴とする請求項２３に記載の
ロジックインターフェース回路。 - 【請求項２５】 前記電流逆流防止及び昇圧手段は、前
記第２電源電圧と前記出力端子との間に連結され、前記
第１電源電圧が前記第２電源電圧よりも大きい場合に、
前記第１電源電圧がそれぞれ印加され、前記第２電源電
圧が前記第１電源電圧よりも大きい場合に、前記少なく
とも一つ以上の入力信号がそれぞれ印加されるゲートを
有する少なくとも一つ以上の第２PMOSトランジスタを含
むことを特徴とする請求項２４に記載のロジックインタ
ーフェース回路。 - 【請求項２６】 前記第１及び第２PMOSトランジスタの
基板に前記第１電源電圧と第２電源電圧のうち大きい電
圧を印加することを特徴とする請求項２５に記載のロジ
ックインターフェース回路。 - 【請求項２７】 複数個の機能ブロックと複数個のメモ
リセルアレイブロックを備えた半導体メモリ装置におい
て、 前記複数個の機能ブロックに印加される電源電圧が互い
に異なり、前記複数個の機能ブロックのうち第１電源電
圧で動作する機能ブロックと第２電源電圧で動作する機
能ブロックとの間にロジックインターフェース回路をそ
れぞれ具備し、 前記ロジックインターフェース回路は、 少なくとも一つ以上の入力信号に応じて出力端子をプル
アップするためのプルアップ手段と前記出力端子をプル
ダウンするためのプルダウン手段を具備した論理ゲート
手段と、 前記第１電源電圧と前記プルアップ手段との間に連結さ
れて前記プルアップ手段から前記第１電源電圧への電流
逆流を防止するための電流逆流防止手段と、 前記電流逆流防止手段に並列に連結され、前記出力端子
からの信号に応じて前 記電流逆流防止手段と前記プルア
ップ手段の共通点を前記第１電源電圧にプリチャージす
るためのプリチャージ手段と、 前記第２電源電圧と前記出力端子との間に連結され、前
記第１電源電圧が前記第２電源電圧よりも大きい場合
は、前記第１電源電圧に応じてオフされて前記出力端子
から前記第２電源電圧への電流逆流を防止し、前記第１
電源電圧が前記第２電源電圧よりも小さい場合は、前記
少なくとも一つ以上の入力信号に応じてオンされて前記
出力端子を前記第２電源電圧に昇圧するための電流逆流
防止及び昇圧手段と、 を含む ことを特徴とする半導体メモリ装置。 - 【請求項２８】 前記電流逆流防止手段は、前記第１電
源電圧に連結されたゲートとドレインを有し、前記第１
電源電圧と前記プルアップ手段との間に連結された第１
NMOSトランジスタからなることを特徴とする請求項２７
に記載の半導体メモリ装置。 - 【請求項２９】 前記プリチャージ手段は、前記第１NM
OSトランジスタのドレインに連結されたソース、前記出
力端子に連結されたゲート、及び前記第１NMOSトランジ
スタのソースに連結されたドレインを有する第１PMOSト
ランジスタを含むことを特徴とする請求項２８に記載の
半導体メモリ装置。 - 【請求項３０】 前記電流逆流防止及び昇圧手段は、前
記第２電源電圧と前記出力端子との間に連結され、前記
第１電源電圧が前記第２電源電圧よりも大きい場合は、
前記第１電源電圧がそれぞれ印加され、前記第２電源電
圧が前記第１電源電圧よりも大きい場合は、前記少なく
とも一つ以上の入力信号がそれぞれ印加されるゲートを
有する少なくとも一つ以上の第２PMOSトランジスタから
なることを特徴とする請求項２９に記載の半導体メモリ
装置。 - 【請求項３１】 前記第１及び第2PMOSトランジスタの
基板に前記第１電源電圧と第２電源電圧のうち大きい電
圧が印加されることを特徴とする請求項３０に記載の半
導体メモリ装置。
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