JP3240402B2 - 出力バッファ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ回路の各種の
出力バッファに係り、さらに詳しくは高電圧と低電圧に
応じて制御信号を発生させ、その制御信号により駆動能
力の異なる駆動バッファを選択するようにすることで、
高電圧では雑音の発生を減少させ、低電圧では速度を改
善する出力バッファ回路に関する。

【０００２】

【従来の技術】通常、データ出力バッファはメモリセル
から読み出されたデータの入力を受けて、これをチップ
の外部へ出力するための回路である。半導体メモリ装置
の高集積化による動作速度の高速化は大きい雑音を随伴
する。このような雑音はデータ出力バッファの出力端の
トランジスタが遷移動作を行うとき、大きいピーク電流
を発生させるためである。このピーク電流がチップ内の
各電源線に影響を及ぼして大きい雑音を誘発させて誤動
作を起こす等、半導体メモリ装置の性能を低下させる。
なお、データ出力バッファの出力端で衝撃的なピーク電
流が発生する理由は、出力端を構成するトランジスタの
チャネルが他の回路に比べてかなり大きく、しかも電源
電圧レベルである‘ハイ’から接地電圧レベルである
‘ロー’に、もしくは‘ロー’から‘ハイ’レベルにフ
ルスイング動作をするためである。動作電圧に応じてプ
ルアップとプルダウンの駆動能力を変えて雑音の発生を
避けた従来の技術としては図１に示した出力バッファ回
路図があり、米国特許出願ＵＳＰ第５，３１９，２５８
に開示されている。

【０００３】即ち、図１によれば、第１の駆動部１２と
第２の駆動部１４が並列に結合され、第１の駆動部１２
は供給電圧ＶＣＣと接地電圧ＶＳＳとの間にプルアップ
Ｎ−ＭＯＳトランジスタＭＮ１とプルダウンＮ−ＭＯＳ
トランジスタＭＮ２が連結され、前者ＭＮ１のソースと
後者のＭＮ２のドレインが共通接続されるノードに出力
端子Ｄｏｕｔが連結される。前記第２の駆動部１４も前
記第１の駆動部１２と同様に、供給電圧ＶＣＣと接地電
圧ＶＳＳとの間にプルアップＮ−ＭＯＳトランジスタＭ
ＮＳ１とプルダウンＮ−ＭＯＳトランジスタＭＮＳ２が
連結され、前記ＭＮＳ１のソースと後者ＭＮＳ２のドレ
インが共通接続されるノードに前記出力端子Ｄｏｕｔが
共通に連結される。

【０００４】動作周波数に応じてハイ又はロー信号を出
力する選択信号ＳＥＬにより前記第２の駆動部１４をイ
ネーブル又はディスエーブルさせるＡＮＤゲート１６，
１８の別の入力端にはデータが入力される入力端が連結
される。この入力端には二つのインバーターが直列連結
された第１のバッファ２０が連結され、前記第１のバッ
ファ２０の出力端には前記第１の駆動部１２のプルアッ
プＮ−ＭＯＳトランジスタＭＮ１のゲート端が連結され
る。同時に、前記入力端にはインバーターを介して二つ
のインバーターが直列連結された第２のバッファ２２が
連結され、前記第２のバッファ２２の出力端には前記第
１の駆動部１２のプルダウンＮ−ＭＯＳトランジスタＭ
Ｎ２のゲート端が連結される。ここで、前記第１，第２
のバッファ２０，２２は各信号径路に関連した遅延時間
を避けるための遅延素子である。

【０００５】このように構成された図１において、ハイ
周波数の場合は速いプルアップ、プルダウンが要求され
るので、選択信号ＳＥＬをハイにして、入力信号がハイ
の場合には、ＡＮＤ１６を通してハイ信号を出力し、入
力信号がローの場合にはインバーターによりハイとなっ
た信号がＡＮＤ１８を通してハイ信号を出力する。即
ち、ロー周波数の場合は選択信号ＳＥＬがローとなり、
ＡＮＤゲート１６，１８の出力は入力信号に関係なくロ
ーとなり、第２の駆動部１４をディスエーブルさせる。
従って、第１の駆動部１２のみが入力信号に応じて駆動
される。この際、入力信号がハイであれば、第１のバッ
ファ２０の出力はハイとなり、第２のバッファ２２には
インバーターにより一度反転された信号が入力されるの
で、第２のバッファ２２の出力はローとなる。

【０００６】従って、第１の駆動部１２のプルアップＮ
−ＭＯＳトランジスタＭＮ１はターンオンされ、プルダ
ウンＮ−ＭＯＳトランジスタＭＮ２はターンオフされ
て、出力信号Ｄｏｕｔは電源電圧ＶＣＣになる。一方、
入力信号がローであれば、前記とは逆に第１の駆動部１
２のプルアップＮ−ＭＯＳトランジスタＭＮ１はターン
オフされ、プルダウンＮ−ＭＯＳトランジスタはターン
オンされて、出力信号は接地電圧になる。このようにロ
ー周波数の場合、第１の駆動部１２のプルアップ、プル
ダウンＮ−ＭＯＳトランジスタＭＮ１，ＭＮ２のみ動作
するようにして、速度は遅くなる雑音の発生は減少させ
ることができる。

【０００７】一方、ハイ周波数の場合、選択信号ＳＥＬ
はハイとなるので、ＡＮＤゲート１６，１８の出力は入
力信号に応じてハイ又はローとなり、第１、第２のバッ
ファ２０，２２の出力も入力信号に応じてハイ又はロー
となる。従って、第１の駆動部１２と第２の駆動部１４
は入力信号に応じて同時に駆動される。つまり、入力信
号がハイであれば、第１のバッファ２０を通して第１の
駆動部１２のプルアップＮ−ＭＯＳトランジスタＭＮ１
がターンオンされ、同時にＡＮＤゲート１６を通して第
２の駆動部１４のプルアップＮ−ＭＯＳトランジスタＭ
ＮＳ１がターンオンされる。尚、入力信号がローであれ
ば、第２のバッファ２２を通して第１の駆動部１２のプ
ルダウンＮ−ＭＯＳトランジスタＭＮ２がターンオンさ
れ、同時にＡＮＤゲート１８を通して第２の駆動部１４
のプルダウンＮ−ＭＯＳトランジスタＭＮＳ２がターン
オンされる。この際、第１の駆動部１２と第２の駆動部
１４は並列構成なので、動作周波数に合わせて、即ちハ
イ周波数では速いプルアップ、プルダウンが行われる。

【０００８】図２は従来の出力バッファ回路の他の実施
の形態を示す回路図である。図２によれば、供給電圧Ｖ
ＣＣと接地電圧ＶＳＳとの間にプルアップトランジスタ
ＭＰ１とプルダウントランジスタＭＮ１が連結され、前
者ＭＰ１のソースと後者ＭＮ１のドレインが共通接続さ
れるノードに出力端子が連結される。そして、前記プル
アップトランジスタＭＰ１のゲートには入力信号ＲＤと
反転された出力イネーブル信号により駆動されるＮＯＲ
ゲートＮＯＲ１とインバーターＸ２が直列に連結され、
プルダウントランジスタＭＮ１のゲートには入力信号Ｒ
Ｄと出力イネーブル信号ＯＥにより駆動されるＮＡＮＤ
ゲートＮＡＮＤ１とインバーターＸ３が直列に連結され
る。この際、出力イネーブル信号ＯＥはインバーターＸ
１を介してＮＯＲゲートに入力され、直接ＮＡＮＤゲー
トＮＡＮＤ１に入力される。

【０００９】このように構成された図２において、出力
イネーブル信号ＯＥがローであれば、入力信号ＲＤに関
係なくＮＯＲゲートＮＯＲ１の出力はローとなり、ＮＡ
ＮＤゲートＮＡＮＤ１の出力はハイとなる。この際、Ｎ
ＯＲゲートＮＯＲ１から出力されるロー信号は、インバ
ーターＸ２によりハイに反転されてプルアップトランジ
スタＭＰ１をターンオフさせ、ＮＡＮＤゲートＮＡＮＤ
１から出力されるハイ信号はインバーターＸ３によりロ
ーに反転されてプルダウントランジスタＭＮ１をターン
オフさせるので、出力Ｄｏｕｔはハイ状態になる。

【００１０】一方、出力イネーブル信号ＯＥがハイであ
り且つ入力信号ＲＤがハイであれば、ＮＯＲゲートＮＯ
Ｒ１とＮＡＮＤゲートＮＡＮＤ１の出力は全てローにな
るので、インバーターＸ２，Ｘ３によりそれぞれ反転さ
れると、プルアップトランジスタＭＰ１はターンオフさ
れ且つプルダウントランジスタＭＮ１はターンオンされ
て、出力ＤｏｕｔはローＶＳＳになる。尚、出力イネー
ブル信号ＯＥがハイであり且つ入力信号ＲＤがローであ
れば、ＮＯＲゲートＮＯＲ１とＮＡＮＤゲートＮＡＮＤ
１の出力は全てハイになるので、インバーターＸ２，Ｘ
３によりそれぞれ反転されると、プルアップトランジス
タＭＰ１はターンオンされ且つプルダウントランジスタ
ＭＮ１はターンオフされて、出力ＤｏｕｔはハイＶＣＣ
となる。

【００１１】

【発明が解決しようとする課題】しかし、前記図１及び
図２では、駆動電圧が高ければ高いほど、プルアップ、
プルダウン動作は速くなるが、大きなピーク電流が発生
し且つ雑音が発生し易い反面、駆動電圧が低ければ低い
ほど、プルアップ、プルダウン動作は低くなるという問
題点があった。なお、低電圧時の速度マージン確保のた
めに駆動トランジスタのサイズを大きくすれば、高い電
圧では多くの電流が流れたり雑音が発生し易いという問
題点があった。

【００１２】本発明は前記問題点を解決するためのもの
であって、その目的はハイ電圧とロー電圧に応じて制御
信号を発生させ、その制御信号により駆動能力の異なる
ドライブバッファを選択するようにすることで、即ち、
ハイ電圧の場合には駆動能力の小さいドライバを選択し
てピーク電流を減少し且つ雑音が発生しないようにし、
ロー電圧の場合には駆動能力の大きいドライバを選択し
て速度マージンを確保できるようにする出力バッファ回
路を提供することにある。

【００１３】

【課題を解決するための手段】前記目的を達成するため
の本発明による出力バッファ回路は、供給電圧と接地電
圧との間に出力用プルアップトランジスタとプルダウン
トランジスタが直列に連結され、前記プルアップトラン
ジスタのソースとプルダウントランジスタのドレインが
共通接続されるノードに出力端子が連結される出力バッ
ファ回路において、チップイネーブル時に駆動電圧を基
準電圧と比較して基準電圧より高ければ高電圧と、基準
電圧より低ければ低電圧と判断し、それに応じたロジッ
ク信号を出力する駆動電圧検出手段と、前記駆動電圧検
出手段の出力に応じて選択されて前記プルアップトラン
ジスタを駆動する第１，第２のプルアップ駆動バッファ
部と、前記駆動電圧検出手段の出力に応じて選択されて
前記プルダウントランジスタを駆動する第１，第２のプ
ルダウン駆動バッファ部とから構成されることを特徴と
する。

【００１４】

【発明の実施の形態】以下、本発明による出力バッファ
回路の好ましい一実施の形態について図面を参照して詳
細に説明する。図３は本発明による出力バッファ回路の
ブロック図である。図３によれば、駆動電圧を基準電圧
と比較して駆動電圧が基準電圧より低ければハイ信号
を、基準電圧より高ければロー信号を出力する駆動電圧
検出部１０と、前記駆動電圧検出部１０の出力に応じて
駆動能力の異なる駆動バッファが選択され、選択された
駆動バッファを介して入力信号ＲＤによりハイ又はロー
信号を出力する出力駆動バッファ回路３０と、前記出力
駆動バッファ回路３０の出力に応じて駆動されるプルア
ップトランジスタＭＰ１及びプルダウントランジスタＭ
Ｎ１とから構成される。

【００１５】この際、前記出力駆動バッファ回路３０は
駆動能力の大きいトランジスタで構成された第１のプル
アップ、プルダウン駆動バッファ部４０，６０と、駆動
能力の小さいトランジスタで構成された第２のプルアッ
プ、プルダウン駆動バッファ部５０，７０からなる。な
お、プルアップトランジスタＭＰ１はＰチャンネルトラ
ンジスタであり、プルダウントランジスタＭＮ１はＮチ
ャンネルトランジスタである。そして、前記プルアップ
トランジスタＭＰ１とプルダウントランジスタＭＮ１は
駆動電圧ＶＣＣと接地電圧ＶＳＳとの間に直列に連結さ
れ、前記プルアップトランジスタＭＰ１のゲートには前
記第１，第２のプルアップ駆動バッファ部４０，５０
が、プルダウントランジスタＭＮ１のゲートには前記第
１，第２のプルダウン駆動バッファ部６０，７０が共通
連結され、前記プルアップトランジスタＭＰ１のソース
とプルダウントランジスタＭＮ１のドレインが共通接続
されるノードに出力端子Ｄｏｕｔが連結される。

【００１６】一方、図４は前記駆動電圧検出部１０の詳
細回路図であり、チップイネーブル信号（：ＣＥＳ）を
反転させるインバーターＸ１と、前記インバーターＸ１
により反転されたチップイネーブル信号ＣＥＳ＊に応じ
てターンオン／ターンオフされるＰ−ＭＯＳトランジス
タＭＰＳ１及びＮ−ＭＯＳトランジスタＭＮＳ４とから
構成される。

【００１７】前記Ｐ−ＭＯＳトランジスタＭＰＳ１のド
レインには駆動電圧ＶＣＣが接続され、前記Ｎ−ＭＯＳ
トランジスタＭＮＳ４のソースには接地電圧ＶＳＳが接
続され、前記Ｐ−ＭＯＳトランジスタＭＰＳ１のソース
とＮ−ＭＯＳトランジスタＭＮＳ４のドレインとの間に
は基準電圧を設定する第１乃至第３のダイオードＭＮＳ
１〜ＭＮＳ３が直列接続される。そして、前記第３のダ
イオードＭＮＳ３とＮ−ＭＯＳトランジスタＭＮＳ４の
ドレインが共通接続されるノードにインバーターＸ２，
Ｘ３からなるラッチ１３が連結され、前記ラッチ１３の
出力端には二つのインバーターＸ４，Ｘ５が直列連結さ
れてなるバッファ１５が連結される。

【００１８】一方、図５は前記出力駆動バッファ回路３
０の詳細回路図であり、第１のプルアップ駆動バッファ
部４０は駆動電圧ＶＣＣと接地電圧ＶＳＳとの間に直列
に接続されたトランジスタＰ４１，Ｐ４２，Ｎ４１，Ｎ
４２で構成され、第２のプルアップ駆動バッファ部５０
は駆動電圧ＶＣＣと接地電圧ＶＳＳとの間に直列に接続
されたトランジスタＰ５１，Ｐ５２，Ｎ５１，Ｎ５２で
構成される。第１のプルダウン駆動バッファ部６０及び
第２のプルダウン駆動バッファ部７０も同様に、駆動電
圧ＶＣＣと接地電圧ＶＳＳとの間に直列に接続されるト
ランジスタＰ６１，Ｐ６２，Ｎ６１，Ｎ６２、及びトラ
ンジスタＰ７１，Ｐ７２，Ｎ７１，Ｎ７２でそれぞれ構
成される。

【００１９】ここで、参照番号Ｐ４１，Ｐ４２，Ｐ５
１，Ｐ５２，Ｐ６１，Ｐ６２，Ｐ７１，Ｐ７２等Ｐが付
されたトランジスタはＰ−ＭＯＳトランジスタであり、
Ｎ４１，Ｎ４２，Ｎ５１，Ｎ５２，Ｎ６１，Ｎ６２，Ｎ
７１，Ｎ７２等Ｎが付されたトランジスタはＮ−ＭＯＳ
トランジスタである。

【００２０】そして、前記第１のプルアップ駆動バッフ
ァ部４０のトランジスタＰ４２のソースとトランジスタ
Ｎ４１のドレインが共通接続されるノードと、第２のプ
ルアップ駆動バッファ部５０のトランジスタＰ５２のソ
ースとトランジスタＮ５１のドレインが共通接続される
ノードに図３のプルアップトランジスタＭＰ１のゲート
が共通に接続され、前記第１のプルダウン駆動バッファ
部６０のトランジスタＰ６２のソースとトランジスタＮ
６１のドレインが共通接続されるノードと、第２のプル
ダウン駆動バッファ部７０のトランジスタＰ７２のソー
スとトランジスタＮ７１のドレインが共通接続されるノ
ードに図３のプルダウントランジスタＭＮ１のゲートが
共通に接続される。入力信号端ＲＤはインバーター３１
を介してトランジスタＰ４２，Ｎ４１，Ｐ５２，Ｎ５
１，Ｐ６２，Ｎ６１，Ｐ７２，Ｎ７１のゲートに共通接
続され、駆動電圧検出部１０の出力端ＨＶＣＣＤＥＴは
直接トランジスタＮ４２，Ｐ５１，Ｎ６２，Ｐ７１のゲ
ートに共通に接続され、インバーター３３を介してトラ
ンジスタＰ４１，Ｎ５２，Ｐ６１，Ｎ７２のゲートに共
通に接続される。

【００２１】このように構成された本発明では、チップ
が選択されない場合、駆動電圧検出部１０からのチップ
イネーブル信号ＣＥＳはローとなり、インバーターによ
りハイに反転されて、Ｐ−ＭＯＳトランジスタＭＰＳ１
をターンオフさせ、Ｎ−ＭＯＳトランジスタＭＮＳ４を
ターンオンさせる。Ｎ−ＭＯＳトランジスタＭＮＳ４の
ターンオンによりラッチ１３にはロー信号ＶＳＳが入力
され、ラッチ１３のインバーターＸ３によりハイに反転
された後、バッファ１５を通して最終的にハイ信号を出
力する。この際、チップが選択されない間は、ラッチ１
３により最終出力ＨＶＣＣＤＥＴがハイ状態を保持す
る。

【００２２】一方、チップが選択されてチップイネーブ
ル信号ＣＥＳがハイになると、インバーターＸ１により
ローに反転されて、Ｐ−ＭＯＳトランジスタＭＰＳ１を
ターンオンさせ、Ｎ−ＭＯＳトランジスタＭＮＳ４をタ
ーンオフさせる。この際、駆動電圧ＶＣＣが基準電圧よ
り低ければ、前記Ｐ−ＭＯＳトランジスタＭＰＳ１がタ
ーンオンされても第１乃至第３のダイオードＭＮＳ１〜
ＭＮＳ３はオフされる。ここで、基準電圧は通常チップ
を駆動する駆動電圧が５Ｖなので４．５から５．５Ｖま
での間であり、このような基準電圧は前記ダイオードを
用いて設定することができる。

【００２３】従って、前記駆動電圧ＶＣＣが基準電圧よ
り低ければ、前記ダイオードＭＮＳ１〜ＭＮＳ３はオフ
されるので、ラッチ１３にはロー信号が印加される。こ
の際、ラッチ１３にロー信号が印加されると、前記ラッ
チ１３のインバーターＸ３によりハイに反転された後、
バッファ１５を通して出力駆動バッファ回路３０へハイ
信号を出力する。

【００２４】そして、駆動電圧ＶＣＣが引き続き基準電
圧より低い場合、ラッチ１３から出力されるハイ信号は
インバーターＸ２によりローに反転されてラッチ１３の
入力端にフィードバックされるので、ラッチ１３の出力
は引き続きハイ状態を保持する。一方、駆動電圧ＶＣＣ
が基準電圧より高い場合、ターンオンされたＰ−ＭＯＳ
トランジスタＭＰＳ１を通してバイパスされる駆動電圧
ＶＣＣにより第１乃至第３のダイオードＭＮＳ１〜ＭＮ
Ｓ３がオンされる。

【００２５】前記第１乃至第３のダイオードＭＮＳ１〜
ＭＮＳ３がオンされると、ラッチ１３にはハイ信号が印
加される。前記ハイ信号はラッチ１３のインバーターＸ
３によりローに反転されてバッファ１５へ出力される。
この際、駆動電圧ＶＣＣが引き続き基準電圧より高い場
合、ラッチ１３から出力されるロー信号がインバーター
Ｘ２によりハイに反転されてラッチ１３の入力端にフィ
ードバックされるので、ラッチ１３の出力は引き続きロ
ー状態を保持する。

【００２６】このようにチップイネーブル時に駆動電圧
ＶＣＣが基準電圧より高い場合、即ちハイ電圧の場合に
は、駆動電圧検出部１０はラッチ１３のインバーターＸ
２，Ｘ３によりラッチされてロー信号をバッファ１５を
通して出力駆動バッファ回路３０へ出力し、基準電圧よ
り低い場合、即ち、ロー電圧の場合には、ハイ信号を出
力する。この際、前記駆動電圧検出部１０からハイ信号
が出力されると、駆動能力の大きいトランジスタで構成
された第１のプルアップ、プルダウン駆動バッファ部４
０，６０が選択され、第２のプルアップ、プルダウン駆
動バッファ部５０，７０はディスエーブルされ、前記駆
動電圧検出部１０からロー信号が出力されると、駆動能
力の小さいトランジスタで構成された第２のプルアッ
プ、プルダウン駆動バッファ部５０，７０が選択され、
第１のプルアップ、プルダウン駆動バッファ部４０，６
０はディスエーブルされる。

【００２７】従って、前記駆動電圧検出部１０の出力が
ハイ、即ち駆動電圧がローであり且つ入力信号ＲＤがハ
イであれば、入力信号ＲＤはインバーター３１によりロ
ーに反転されるので、第１のプルアップ、プルダウン駆
動バッファ部４０，６０のトランジスタＰ４２，Ｐ６２
はターンオンされ、トランジスタＮ４１，Ｎ６１はター
ンオフされる。そして、前記トランジスタＰ４２，Ｐ６
２がターンオンされると、ハイ信号がＰＵ出力端とＰＤ
出力端を通してプルアップトランジスタＭＰ１とプルダ
ウントランジスタＭＮ１へ入力される。この際、前記ハ
イ信号によりプルダウントランジスタＭＮ１がターンオ
ンされるので、出力はローＶＳＳとなる。

【００２８】そして、前記駆動電圧検出部１０の出力が
ハイであり且つ入力信号ＲＤがローであれば、入力信号
ＲＤがインバーター３１によりハイに反転されるので、
第１のプルアップ、プルダウン駆動バッファ部４０，６
０のトランジスタＮ４１，Ｎ６１はターンオンされ、ト
ランジスタＰ４２，Ｐ６２はターンオフされる。前記ト
ランジスタＮ４１，Ｎ６１がターンオンされると、ロー
信号がＰＵ出力端とＰＤ出力端を通してプルアップトラ
ンジスタＭＰ１とプルダウントランジスタＭＮ１へ入力
される。この際、前記ロー信号によりプルアップトラン
ジスタＭＰ１がターンオンされるので、出力Ｄｏｕｔは
ハイＶＣＣとなる。

【００２９】このように第１のプルアップ、プルダウン
駆動バッファ部４０，６０は、第２のプルアップ、プル
ダウン駆動バッファ部５０，７０より駆動能力の大きい
トランジスタを用いるので、ロー電圧でスピードアップ
をすることができる。

【００３０】一方、前記駆動電圧検出部１０の出力がロ
ー、即ち駆動電圧がハイであり且つ入力信号ＲＤがハイ
であれば、入力信号ＲＤはインバーター３１によりロー
に反転されるので、第２のプルアップ、プルダウン駆動
バッファ部４０，６０のトランジスタＰ５２，Ｐ７２は
ターンオンされ、トランジスタＮ５１，Ｎ７１はターン
オフされる。そして、前記トランジスタＰ５２，Ｐ７２
がターンオンされると、ハイ信号がＰＵ出力端とＰＤ出
力端を通してプルアップトランジスタＭＰ１とプルダウ
ントランジスタＭＮ１に入力される。この際、前記ハイ
信号によりプルダウントランジスタＭＮ１がターンオン
されるので、出力ＤｏｕｔはローＶＳＳとなる。

【００３１】そして、前記駆動電圧検出部１０の出力が
ローであり且つ入力信号ＲＤがローであれば、入力信号
ＲＤはインバーター３１によりハイに反転されるので、
第２のプルアップ、プルダウン駆動バッファ部４０，６
０のトランジスタＮ５１，Ｎ７１はターンオンされ、ト
ランジスタＰ５２，Ｐ７２はターンオフされる。前記ト
ランジスタＮ５１，Ｎ７１がターンオンされると、ロー
信号がＰＵ出力端とＰＤ出力端を通してプルアップトラ
ンジスタＭＰ１とプルダウントランジスタＭＮ１に入力
される。この際、前記ロー信号によりプルアップトラン
ジスタＭＰ１がターンオンされるので、出力Ｄｏｕｔは
ハイＶＣＣとなる。

【００３２】このように第２のプルアップ、プルダウン
駆動バッファ部５０，７０は、第１のプルアップ、プル
ダウン駆動バッファ部４０，６０より駆動能力は小さい
が、ハイ電圧ではプルアップ及びプルダウンが速く行わ
れるので、スピードマージンを確保することができ、付
加的な雑音の発生を防止することができる。

【００３３】一方、図６は本発明による出力バッファ回
路の他の実施の形態を示す回路図である。駆動電圧検出
部１０と出力駆動バッファ回路３０の構成は前記図３乃
至図５と同様であり、但し、出力イネーブル信号ＯＥが
追加される。即ち、出力イネーブル信号ＯＥを反転させ
るインバーターＸ１と、そのインバーターＸ１により反
転された出力イネーブル信号ＯＥと入力信号ＲＤを論理
演算するＮＯＲゲートＮＯＲ１と、前記出力イネーブル
信号ＯＥと入力信号ＲＤを論理演算するＮＡＮＤゲート
ＮＡＮＤ１が追加され、前記ＮＯＲゲートＮＯＲ１の出
力端は前記第１、第２のプルアップ駆動バッファ部４
０，５０に共通連結され、ＮＡＮＤゲートＮＡＮＤ１の
出力端は前記第１，第２のプルダウン駆動バッファ部６
０，７０に共通連結される。

【００３４】従って、出力イネーブル信号ＯＥがハイの
場合には、ＮＯＲゲートＮＯＲ１とＮＡＮＤゲートＮＡ
ＮＤ１の出力が入力信号ＲＤにより異なるので、前記図
３乃至図５のように正常動作する。しかし、出力イネー
ブル信号ＯＥがローの場合には入力信号ＲＤに関係なく
ＮＯＲゲートＮＯＲ１の出力はローとなり、ＮＡＮＤゲ
ートＮＡＮＤ１の出力はハイとなる。この際、前記ＮＯ
Ｒ１ゲートから出力されるロー信号は、出力駆動バッフ
ァ回路３０によりハイに反転されてプルアップトランジ
スタＭＰ１をターンオフさせ、同時にＮＡＮＤゲートＮ
ＡＮＤ１から出力されるハイ信号は前記出力駆動バッフ
ァ回路３０によりローに反転されてプルダウントランジ
スタＭＮ１をターンオフさせるので、出力Ｄｏｕｔはハ
イ状態になる。

【００３５】前記図６において、出力イネーブル信号Ｏ
Ｅがローであれば、駆動電圧検出部１０の出力と入力信
号ＲＤに関係なく出力をハイ状態とし、ＯＥ信号がハイ
であれば、駆動電圧検出部１０の出力と入力信号ＲＤに
応じて出力バッファを正常動作させる２つの状態を制御
する。

【００３６】一方、図７は本発明による出力バッファ回
路の別の実施の形態を示す回路図である。前記図７によ
れば、出力イネーブル信号ＯＥを反転させるインバータ
ーＸ１と、そのインバーターＸ１により反転された出力
イネーブル信号ＯＥと入力信号ＲＤを論理演算するＮＯ
ＲゲートＮＯＲ１と、前記反転してない出力イネーブル
信号ＯＥと入力信号ＲＤを論理演算するＮＡＮＤゲート
ＮＡＮＤ１と、前記ＮＯＲゲートＮＯＲ１の出力をそれ
ぞれ反転させるインバーターＸ２，Ｘ３と、前記ＮＡＮ
ＤゲートＮＡＮＤの出力をそれぞれ反転させるインバー
ターＸ４，Ｘ５と、前記インバーターＸ２〜Ｘ５の出力
端にそれぞれ連結され、駆動電圧検出部１０の出力信号
ＨＶＣＣＤＥＴにより駆動が選択されるトランスミッシ
ョンゲートＴ１〜Ｔ４とから構成される。この際、イン
バーターＸ２，Ｘ４は駆動能力の大きいインバーターで
あり、インバーターＸ３，Ｘ５は駆動能力の小さいイン
バーターである。

【００３７】このように構成された図７において、駆動
電圧検出部１０の出力ＨＶＣＣＤＥＴがハイであれば、
第１，第３のトランスミッションゲートＴ１，Ｔ３が電
気的に導通状態になり、ローであれば、第２、第４のト
ランスミッションゲートＴ２、Ｔ４が導通状態になる。
この際、ＯＥ信号がローの場合には図６と同様に、入力
信号ＲＤに関係なくＮＯＲゲートＮＯＲ１の出力はロー
となり、ＮＡＮＤゲートＮＡＮＤ１の出力はハイとなる
ので、インバーターＸ２，Ｘ３により反転されたハイ信
号がトランスミッションゲートＴ１，Ｔ２を通してプル
アップトランジスタＭＰ１をターンオフさせるととも
に、インバーターＸ４，Ｘ５により反転されたロー信号
がトランスミッションゲートＴ３，Ｔ４を通してプルダ
ウントランジスタＭＮ１をターンオフさせて、最終出力
をハイ状態とする。

【００３８】一方、ＯＥ信号と駆動電圧検出部１０の出
力信号ＨＶＣＣＤＥＴがハイであり且つ入力信号ＲＤが
ハイであれば、ＮＯＲゲートＮＯＲ１とＮＡＮＤゲート
ＮＡＮＤ１の出力は全てローとなり、それぞれのインバ
ーターＸ２〜Ｘ５によりハイに反転されて、第１乃至第
４のトランスミッションゲートＴ１〜Ｔ４へ入力され
る。この際、ＨＶＣＣＤＥＴ信号により第１，第３のト
ランスミッションゲートＴ１，Ｔ３のみ導通状態なの
で、駆動能力の大きいインバーターＸ２，Ｘ４により反
転されたハイ信号が第１，第３のトランスミッションゲ
ートＴ１，Ｔ３を通してプルアップトランジスタＭＰ１
とプルダウントランジスタＭＮ１に入力される。従っ
て、前記ハイ信号によりプルダウントランジスタＭＮ１
がターンオンされるので、出力ＤｏｕｔはローＶＳＳと
なる。

【００３９】尚、出力イネーブル信号ＯＥがハイであ
り、駆動電圧検出部１０の出力信号ＨＶＣＣＤＥＴがロ
ーであり且つ入力信号ＲＤがハイであれば、ＮＯＲゲー
トＮＯＲ１とＮＡＮＤゲートＮＡＮＤ１の出力は全てロ
ーとなり、それぞれのインバーターＸ２〜Ｘ５によりハ
イに反転されて、第１乃至第４のトランスミッションゲ
ートＴ１〜Ｔ４へ入力される。この際、ＨＶＣＣＤＥＴ
信号により第２，第４のトランスミッションゲートＴ
２，Ｔ４のみ導通状態なので、駆動能力の小さいインバ
ーターＸ３，Ｘ５により反転されたハイ信号が第２，第
４のトランスミッションゲートＴ２，Ｔ４を通してプル
アップトランジスタＭＰ１とプルダウントランジスタＭ
Ｎ１に入力されて、プルダウントランジスタＭＮ１をタ
ーンオンさせることにより、出力ＤｏｕｔはローＶＳＳ
となる。

【００４０】一方、出力イネーブル信号ＯＥと駆動電圧
検出部１０の出力信号ＨＶＣＣＤＥＴがハイであり且つ
入力信号ＲＤがローであれば、ＮＯＲゲートＮＯＲ１と
ＮＡＮＤゲートＮＡＮＤ１の出力はローとなり、インバ
ーターＸ２〜Ｘ４によりハイに反転された後、第１，第
３のトランスミッションゲートＴ１，Ｔ３を通してプル
アップトランジスタＭＰ１をターンオンさせる。従っ
て、出力ＤｏｕｔはハイＶＣＣとなる。

【００４１】尚、出力イネーブル信号ＯＥがハイであり
且つ駆動電圧検出部１０の出力と入力信号ＲＤがローで
あれば、ＮＯＲゲートＮＯＲ１とＮＡＮＤゲートＮＡＮ
Ｄ１の出力はローとなり、インバーターＸ２〜Ｘ４によ
り反転された後、第２，第４のトランスミッションゲー
トＴ２，Ｔ４を通してプルアップトランジスタＭＰ１を
ターンオンさせる。従って、出力ＤｏｕｔはハイＶＣＣ
となる。

【００４２】このように前記図７では、駆動能力の大き
いインバーターＸ２，Ｘ４と駆動能力の小さいインバー
ターＸ３，Ｘ５を常に動作させるが、駆動電圧検出部１
０の出力信号ＨＣＶＣＣＤＥＴによりトランスミッショ
ンゲートＴ１〜Ｔ４を選択的に導通させることにより、
ハイ電圧でスピードマージンを確保し且つ付加的な雑音
の発生を抑制することができ、又、ロー電圧でスピード
を改善することができる。本発明は出力駆動バッファ、
ワード線ドライバ、各種の内部制御信号出力端等の駆動
バッファに適用することができる。

【００４３】

【発明の効果】以上説明したように、本発明による出力
バッファ回路は、駆動電圧を基準電圧と比較して基準電
圧より高いハイ電圧の場合にはスピードマージンが許す
かぎり最小の駆動能力をもつドライバを選択し、基準電
圧より低いロー電圧の場合には駆動能力の大きいドライ
バを選択して、プルアップ、プルダウンを行うことによ
り、電圧変動に対するスピード変化を最小化することが
でき、ハイ電圧では電力消耗とピーク電流を減少して雑
音の発生を抑制し、ロー電圧ではスピードマージンを確
保できるようにしてスピードを改善するという効果があ
る。

【図面の簡単な説明】

【図１】 従来の出力バッファ回路の一実施の形態を示
す回路図である。

【図２】 従来の出力バッファ回路の他の実施の形態を
示す回路図である。

【図３】 本発明による出力バッファ回路を示すブロッ
ク図である。

【図４】 前記図３の駆動電圧検出部の詳細回路図であ
る。

【図５】 前記図３の出力駆動バッファ回路の詳細回路
図である。

【図６】 本発明による出力バッファ回路の他の実施の
形態を示す回路図である。

【図７】 本発明による出力バッファ回路の別の実施の
形態を示す回路図である。

【符号の説明】

１０…駆動電圧検出部、３０…出力駆動バッファ回路、
４０…第１のプルアップ駆動バッファ部、５０…第２の
プルアップ駆動バッファ部、６０…第１のプルダウン駆
動バッファ部、７０…第２のプルダウン駆動バッファ
部、Ｐ４１，Ｐ４２，Ｐ５１，Ｐ５２，Ｐ６１，Ｐ６
２，Ｐ７１，Ｐ７２…Ｐ−ＭＯＳトランジスタ、Ｎ４
１，Ｎ４２，Ｎ５１，Ｎ５２，Ｎ６１，Ｎ６２，Ｎ７
１，Ｎ７２…Ｎ−ＭＯＳトランジスタ、ＮＯＲ１…ＮＯ
Ｒゲート、ＮＡＮＤ１…ＮＡＮＤゲート、Ｘ１〜Ｘ５，
３１，３３…インバーター、Ｔ１〜Ｔ４…トランスミッ
ションゲート、ＭＰ１…プルアップトランジスタ、ＭＮ
１…プルダウントランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 テ・ヒョン・ゾン 大韓民国・ソウル−シ・ガンナム−ク・ ゲポ−ドン・189・ズゴンアパートメン ト 421−401 (56)参考文献 特開 平５−55892（ＪＰ，Ａ) 特開 昭64−13287（ＪＰ，Ａ) 特開 平３−121617（ＪＰ，Ａ) 特開 平４−205791（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 駆動電圧と接地電圧との間に出力用プル
   アップトランジスタとプルダウントランジスタが直列に
   接続され、前記プルアップトランジスタのソースと前記
   プルダウントランジスタのドレインが共通接続されるノ
   ードに出力端子が連結される出力バッファ回路におい
   て、 チップイネーブル時に前記駆動電圧を基準電圧と比較し
   て前記駆動電圧が前記基準電圧より高ければ高電圧、前
   記基準電圧より低ければ低電圧と判断し、それに応じた
   ロジック信号を出力する駆動電圧検出手段と、 前記駆動電圧検出手段が低電圧と判断したロジック信
   号、前記駆動電圧検出手段が高電圧と判断したロジック
   信号によりそれぞれ駆動されて前記プルアップトランジ
   スタを駆動する、直列に接続された複数個のＭＯＳトラ
   ンジスタから構成された第１、第２のプルアップ駆動バ
   ッファ部と、 前記駆動電圧検出手段が高電圧と判断したロジック信
   号、前記駆動電圧検出手段が低電圧と判断したロジック
   信号によりそれぞれ駆動されて前記プルダウントランジ
   スタを駆動する、直列に接続された複数個のＭＯＳトラ
   ンジスタから構成された第２、第１のプルダウン駆動バ
   ッファ部と、 を備え、 前記駆動電圧検出手段は、 チップイネーブル信号を反転させるインバーターと、前記 駆動電圧と前記接地電圧との間に直列に接続され、
   前記インバーターの出力に応じてターンオン／ターンオ
   フされるＰ−ＭＯＳトランジスタ及びＮ−ＭＯＳトラン
   ジスタと、 前記Ｐ−ＭＯＳトランジスタのソースと前記Ｎ−ＭＯＳ
   トランジスタのドレインとの間に直列に接続されて前記
   基準電圧を設定する所定個のダイオードと、 前記ダイオードの一側と前記Ｎ−ＭＯＳトランジスタの
   ドレインが共通接続されるノードに連結されるラッチ
   と、 前記ラッチの出力を所定の時間遅延させるバッファと、
   を含み、 前記第１のプルアップ駆動バッファ部及び前記第１のプ
   ルダウン駆動バッファ部は、前記第２のプルアップ駆動
   バッファ部及び前記第２のプルダウン駆動バッファ部に
   比べて駆動能力の大きなトランジスタから構成されてい
   ることを特徴とする出力バッファ回路。
2. 【請求項２】 前記第１のプルアップ駆動バッファ部
   は、前記駆動電圧と前記接地電圧との間に直列接続され
   るＰチャネルトランジスタＰ４１、Ｐ４２とＮチャネル
   トランジスタＮ４１、Ｎ４２からなり、前記トランジス
   タＰ４１、Ｎ４２は前記駆動電圧検出手段の出力に応じ
   てターンオン／ターンオフされ、前記トランジスタＰ４
   ２、Ｎ４１は入力信号に応じてターンオン／ターンオフ
   されて、前記出力用プルアップトランジスタを駆動する
   ことを特徴とする請求項１記載の出力バッファ回路。