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JP2003528489A - ゲート酸化物保護機能付き高速高電圧レベルシフタ - Google Patents

ゲート酸化物保護機能付き高速高電圧レベルシフタ

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Publication number
JP2003528489A
JP2003528489A JP2001553657A JP2001553657A JP2003528489A JP 2003528489 A JP2003528489 A JP 2003528489A JP 2001553657 A JP2001553657 A JP 2001553657A JP 2001553657 A JP2001553657 A JP 2001553657A JP 2003528489 A JP2003528489 A JP 2003528489A
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JP
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voltage
output stage
level
power supply
supply voltage
Prior art date
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Withdrawn
Application number
JP2001553657A
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Inventor
ジェフリー、ゴスウィック
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Koninklijke Philips NV
Original Assignee
Philips Electronics NV
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Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
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Abstract

(57)【要約】 メモリ回路で応用する場合の読み出しと書き込み双方に対してレベルシフト済み電圧を出力することが可能で、しかも回路の複雑さを増すことがないゲート酸化物保護機能付き電圧レベルシフタ回路である。このレベルシフタ回路は、電圧レベルシフタと負荷を駆動する出力段を含んでいる。レベルシフタ回路を用いて、ゲート酸化物電圧限界より高い電圧を駆動したり（メモリ書き込み動作用にベルをシフトアップする）、ディジタル電源レベル以下のレベルを駆動したり（すなわち、標準のメモリ読み出し動作用にレベルをシフトダウン又はレベルシフト無し）、また、ディジタル電源レベルより高くゲート酸化物限界未満の電圧を駆動する（すなわち、ディジタル電源電圧が標準の読み出しアクセスにとっては遅速過ぎる場合にメモり中での「ブートされた読み出し」動作用に高速でレベルをシフトアップする）ことが可能である。

Description

【発明の詳細な説明】
【０００１】 本発明は電子回路に関し、より詳しくは、電圧レベルシフタに関する。電圧レ
ベルシフタは、利用可能な１つの電圧より高い電圧レベルが必要とされる多くの
応用分野で使用されてきた。例えば、集積回路は、このチップの内部ロジックに
よって用いられるロジック１の電圧レベルより高いロジック１の電圧レベルを持
つディジタル出力ピンを駆動するために必要とされる。
【０００２】 フラッシュメモリ、ＥＰＲＯＭ及びＥ２ＰＲＯＭなどの不揮発性メモリ回路中
で応用される場合、レベルシフタは一般的に、ワードライン（すなわち、メモリ
セルのパストランジスタゲート）を駆動する。図１に、このような応用もくてき
で用いられる標準の６トランジスタ式レベルシフタ１０を示す。メモリの読み出
し動作の場合、必要とされるワードラインドライバの出力は、通常はディジタル
電源電圧Ｖｄｄ（１．８〜５．５Ｖ）以下である。メモリ書き込み動作の場合、
必要とされる出力は１０Ｖ以上となる。したがって、書き込み動作には、ワード
ラインを駆動するための、図１のレベルシフタ１０のようなレベルシフタが必要
である。チップ面積を節約し、また、回路の複雑さを減少させるために、書き込
み動作中に用いられるレベルシフタは、読み出し動作中にも用いられるが、この
場合、必要とされるロジック１の出力電圧は、通常はＶｄｄ以下でなければなら
ない。このような場合、レベルシフタ１０に連係された出力レベル電源電圧Ｖｐ
ｐは読み出し動作中に単に下がるだけである。
【０００３】 半導体製造プロセスがますます微細化するに連れて、ＭＯＳトランジスタの薄
い絶縁膜（すなわち、ゲート酸化物）は非常に薄くなっており、１部の応用分野
で必要とされるフルスケールの高電圧には耐えられない。一般的に、最大ゲート
酸化物電圧限界、ＶｇｏｘＭａｘは、用いられる集積回路製造プロセスによって
７〜２０Ｖの範囲を変動する。したがって、図１に示すレベルシフタ１０は修正
しなければならない。
【０００４】 図２に、図１の回路に基づいて修正されたレベルシフタ２０を示す。レベルシ
フタ２０中では、追加のトランジスタＱ２、Ｑ３、Ｑ１０及びＱ１１が、回路中
のどのゲート酸化物によっても見られる最大電圧を制限するために追加されてい
る。この技法は一般に「カスコーディング」と呼ばれ、また、つい冒されたコレ
ラのトランジスタは「カスコードデバイス」と呼ばれる。加えて、さらに２つの
トランジスタＱ７とＱ８を、容量性カップリング動作によって電源限界を超えか
ねないノードを放電するために追加しなければならない。これらの２つの修正に
よって修正済み回路のトランジスタの数が倍加し、また、出力のスイッチング速
度が非常に落ちる、すなわち、入力Ａにおけるロジック状態遷移と出力状態遷移
との間の遅延が増す。
【０００５】 このような落ちた速度を回復するため、１部の設計では、追加のデバイスを用
いて第２の出力駆動経路を形成し、これによって、ロジック１の出力電圧がＶｄ
ｄ以下でなければならない読み出し動作中に出力を駆動するようになっている。
このような設計においては、図２のトランジスタＱ１〜Ｑ１２で形成された回路
のレベルシフト部分は、ロジック１の出力電圧がＶｄｄを越えなければならない
書き込み動作中でだけ用いられ、他の場合ではディスエーブルされる。この第２
の出力駆動経路は、トランジスタＱ１３、Ｑ１４、Ｑ１５及びＱ１６から成って
いる。この経路上、Ｑ１３はロジックドライバとして用いられており、一方Ｑ１
４はモード制御用に用いられている。Ｑ１５は、Ｑ１３とＱ１４を保護するカス
コードデバイスである。最後に、Ｑ１６は、Ｑ７とＱ８に類似した機能を持つ放
電デバイスである。Ｑ１３、Ｑ１４及びＱ１５は直列接続されているため、これ
らの幅は、入力Ａから出力への状態変化遅延を最小化するには比較的大きい値と
なる。この第２の出力駆動経路のため、さらにトランジスタが増え、したがって
制御信号要件が追加されるが、それは、これらの追加されたトランジスタを、出
力レベル電源電圧Ｖｐｐがゲート酸化物電圧限界を超える場合には保護しなけれ
ばならないからである。
【０００６】 図２において、レベルシフタ回路２０の外部にある追加の制御回路と電源回路
は、カスコーディングの制御（すなわち、入力Ｂ、Ｃ及びＤの駆動）のためと分
離したドライバ経路の制御（すなわち、電源電圧Ｖｒｒと入力Ｅの駆動）のため
には備えなければならなず、このため、チップの全体面積と複雑性が増す。この
回路のレベルシフト動作部分は読み出し動作中にはディスエーブルされるので、
図２の修正回路は読み出し動作のために電圧をＶｄｄより高く駆動することはで
きない。カスコーディングデバイスのために、このレベルシフと動作部分は高速
読み出し用に用いるには遅速過ぎる。このため、この回路を、例えば、ワードラ
インブースト技法を用いて低ディジタル電源電圧Ｖｄｄで高速のメモリ読み出し
動作を可能とする必要がある応用物のメモリワードラインとして用いることはで
きない。
【０００７】 したがって、メモリ回路に応用され、回路のサイズや複雑さを増すことなく、
読み出し動作をするに十分な高速でレベルシフト済み電圧を駆動でき、また、書
き込み動作に対するゲート酸化物保護機能を持つ改良型の電圧レベルシフタに対
する必要性が存在する。
【０００８】 （発明の開示） 本発明は改良された電圧レベルシフタ回路を提供する。その回路は、ディジタ
ル入力に反応して所望のレベルシフト済電圧を発生するように構成された出力段
と；出力段に動作可能にカップリングされ、ロジック値を受け取って所望のレベ
ルシフト済電圧を発生させるように出力段を駆動するように構成されている電圧
レベルシフタと；レベルシフタに動作可能にカップリングされ、ディジタル入力
を受け取ってロジック値と保護信号をレベルシフタに送出するように構成されて
いる入力段と；及び入力段、出力段及びレベルシフタに動作可能にカップリング
され、所望のレベルシフト済電圧が最大ゲート酸化物電圧限界より高い場合に出
力段とレベルシフタの電圧を保護する保護信号を入力する手段と；を備えている
。
【０００９】 本発明の１つの態様によれば、レベルシフタに印加されるディジタル電源電圧
が基準レベルより低く、また（例えば、ロジック１の電圧における）所望のレベ
ルシフト済電圧が基準レベルに等しい昇圧したディジタルレベル電圧である場合
は、出力段はさらに、最大ゲート酸化物電圧限界より低い基準レベルで出力段電
源電圧を入力するように構成される。昇圧したディジタルレベル電圧は出力段の
電源電圧に等しい。
【００１０】 本発明の別の実施形態によれば、所望のレベルシフト済電圧が最大ゲート酸化
物電圧限界より高い場合、出力段はさらに、最大ゲート酸化物電圧限界より高い
出力段電源電圧を入力するように構成される。所望のレベルシフト済電圧は出力
段電源電圧に等しい。
【００１１】 本発明のさらなる態様によれば、所望のレベルシフト済電圧がレベルシフタに
印加されるディジタル電源電圧より低い場合、出力段はディジタル電源電圧より
低い出力段電源電圧を入力するように構成され、また所望のレベルシフト済電圧
は出力段電源電圧に等しい。
【００１２】 本発明のさらなる態様によれば、所望のレベルシフト済電圧がレベルシフタに
印加されるディジタル電源電圧に等しい場合、出力段はディジタル電源電圧に等
しい出力段電源電圧を入力するように構成され、また所望のレベルシフト済電圧
は出力段電源電圧に等しい。
【００１３】 本発明の回路は図２に表される従来のレベルシフタよりも約５０％小さく、そ
れはより少ない入力制御及びソースラインを持つので回路面積と制御の複雑さが
低減される。さらに、ただ１つの調整済カスコード電圧入力だけを必要とするの
で実現の複雑性が軽減される。
【００１４】 本発明の回路では、負荷を駆動するのに用いられる出力段から回路のレベルシ
フト部分を分離することによって遷移スイッチング電流が低減される。さらに、
回路のレベルシフト部分の一連のカスコードデバイスを取り除くことで、ディジ
タル入力からレベルシフト済出力への伝播の遅延が減少する（すなわち、図２の
トランジスタＱ２、Ｑ３、Ｑ１０、Ｑ１１はもはや必要でない）。
【００１５】 （発明を実施するための最良の形態） 図３は、本発明の実施形態による電圧レベルシフタ回路３０を表している。回
路３０は、インバータの形態で出力段３４と入力段３５に動作可能にカップリン
グされる電圧レベルシフタ３２を含む。この実施形態では、図２の各種のカスコ
ード電圧入力Ｂ、Ｃ、Ｄはをスコード電圧として機能する信号及びロジック信号
とともにロジックゼロ電源で置き換えることによって、回路の複雑さとトランジ
スタのカウントを減少させる。ロジック／カスコード信号は読み出し動作に対し
て十分高速にレベルシフタ回路３０をスイッチングするので、図２における別個
の読み出し経路（すなわち、第２の出力駆動経路）はもはや必要でない。
【００１６】 次に電圧レベルシフタ回路３０の機能を説明する。ある状況下では、メモリ読
み出し動作中のようにゲート酸化物電圧限界ＶｇｏｘＭａｘより低い出力電圧レ
ベルを得るために、電源電圧ＶｐｐはＶｇｏｘＭａｘに等しいか又はそれより低
く設定される。さらに、過電圧保護を必要としないために、カスコード入力電圧
Ｂは入力ライン３７を通じてＶｓｓ（ロジックゼロ）に駆動される。入力ＢがＶ
ｓｓに駆動されるので、トランジスタＴ１とＴ２は標準のロジックインバータを
形成する。同様にトランジスタＴ３とＴ４もまた標準のロジックインバータ３５
を形成する。トランジスタＴ３からＴ８は、図３の参照数字３２で表される標準
のレベルシフタと同じ機能を実行する。レベルシフタ３２はレベルシフト部分３
６を含む。レベルシフタ３２では、ノードＮ１はディジタル入力であり、ノード
Ｎ４はＴ８とＴ６によって駆動されるレベルシフト済出力である。
【００１７】 入力ＢをＶｓｓまで駆動することによって、Ｔ１１のゲートもまたＶｓｓにな
る。従ってＴ１１はオンになりまたおそらく出力ＶｏとＴ９の間にあると考えら
れる。Ｔ１２は入力Ａのバッファリングされたバージョンによって制御され、従
ってＴ１０がオン又はオフであるときは常にオン又はオフになる。従ってＴ１０
とＴ１２は、Ｎ２によって駆動されたゲートを持つ、ＶｏとＶｓｓ間に接続され
た１つのトランジスタと見なすことができる。そうであるとすれば、Ｔ１０とＴ
１２はＴ６に並列し；Ｔ１１とＴ９はまたＴ８に並列する。従って出力ＶｏとＮ
４はいっしょに遷移する、すなわちＶｏは標準のレベルシフタのレベルシフト済
出力Ｎ４と同一である。
【００１８】 従ってこの動作モード例えばメモリ読み出し動作では、電圧レベルシフタ３０
は入力に接続されたインバータを持つ標準のレベルシフタのように振舞う。ディ
ジタルレベル入力Ａがディジタル電源Ｖｄｄ（ロジック１）に設定される場合は
、出力ＶｏはＶｓｓ（ロジックゼロ）に駆動される。入力ＡがロジックゼロのＶ
ｓｓに設定される場合は、出力Ｖｏはレベルシフト済ロジック１であるＶｐｐに
等しい電圧に駆動される。ロジック１を表す所要の出力電圧がゲート酸化物電圧
限界に等しいか又はそれより低い（すなわち、Ｖｐｐ≦ＶｇｏｘＭａｘ）場合は
常にこの動作モードを用いることができる。
【００１９】 入力ＡがＶｓｓからＶｄｄに電圧レベルを変える場合は、出力ＶｏはＶｐｐか
らＶｓｓへスイッチングされる。これを行うために、ＡがＶｄｄに等しい場合、
ノードＮ１はトランジスタＴ５をオフにすることによってノードＮ３を高く引き
、ノードＮ２はトランジスタＴ６をオンにすることによってノードＮ４を低く引
く。しかしながらＴ８は、Ｎ３がＶｐｐマイナスＰＭＯＳ閾値まで上昇するまで
オンのままである。Ｔ６がＮ４をＶｐｐマイナスＰＭＯＳ閾値より下に引き下げ
るまで、Ｎ３は上昇を開始できない。この実施形態では、Ｔ８が送出できる以上
の電流をシンクできるようにＴ６を十分大きく設計することによってＴ６はＮ４
を低く引き下げることができる。
【００２０】 図１に表す標準のレベルシフタでは、（それぞれ図３のＴ８とＴ６に対応する
）ＴｅとＴｆがレベルシフタの出力を駆動するので、どちらのデバイスも出力負
荷容量を駆動できるくらい十分大きくなければならない。その結果ＴｅとＴｆを
通る電流は、標準のレベルシフタにおける高出力から低出力への遷移の間かなり
大きくなりかねない。
【００２１】 本発明のこの実施形態における１つの革新は、Ｔ５、Ｔ６、Ｔ７、Ｔ８によっ
て形成されるレベルシフト部分３６が、出力負荷を駆動するデバイスすなわちＴ
９、Ｔ１０、Ｔ１１、Ｔ１２から分離されていることである。この設計の強化に
よって、Ｔ６とＴ８は負荷を駆動するほど十分大きくなくてもよく出力段３４の
Ｔ９のゲートを駆動するのに十分大きければよいだけなので、速度が大幅に向上
する。これによってさらにＴ８とＴ６を通る遷移スイッチング電流がかなり減少
する。
【００２２】 別の状況において、例えばメモリ読み出し動作に必要とされるように出力Ｖｏ
に必要な電圧がゲート酸化物電圧限界ＶｇｏｘＭａｘよりも大きい場合は、ソー
スへのゲート、ドレインへのゲート及びチャネル電圧へのゲートの全てがＶｇｏ
ｘＭａｘよりも低い値に制限されるように電圧レベルシフタ回路３０は動作しな
ければならない。この動作モードにおいてまた１つの例として以下のシーケンス
を適用することができる。入力Ａは、ロジックゼロ又はロジック１のどちらかの
所望のロジックレベルに設定される。カスコード入力Ｂは、ディジタル電源電圧
ＶｄｄマイナスＮＭＯＳ閾値に等しいか又はそれより低い電圧レベルまで上昇す
る。それから電源入力Ｖｐｐは、ＶｐｐＨＶ＞ＶｇｏｘＭａｘであるような所望
のロジック１出力電圧レベルＶｐｐＨＶまで上昇する。入力Ａがロジックゼロの
ときは、出力ＶｏはＶｐｐとともに上昇する。入力Ａがロジック１のときは、出
力ＶｏはＶｓｓすなわちロジックゼロのままである。ＶｐｐがＶｇｏｘＭａｘよ
り低いある電圧まで低下するまで、全ての入力は安定している。ＶｐｐがＶｇｏ
ｘＭａｘより下に低下した場合は、入力ＢはＶｓｓに駆動され、それから入力Ａ
に対するディジタル入力値はロジックレベルを変化させることが可能になる。
【００２３】 前記においてカスコード入力Ｂが上昇する際、ノードＮ１とＮ２は、入力Ａで
のロジックレベルに応じて入力Ｂに対するカスコード電圧又はＶｄｄのどちらか
に等しくなる。ＶｄｄがＶｇｏｘＭａｘ以下で、Ｖｐｐマイナス入力Ｂに対する
カスコード電圧がＶｇｏｘＭａｘマイナスＮＭＯＳ閾値電圧以下であると仮定す
れば、全てのゲート酸化物はＶｇｏｘＭａｘ以下の電圧になる。
【００２４】 本発明のこの実施形態の第２の革新は、れブルシフトダウン部分３６内のプル
ダウンＴ５とＴ６のソース接続部はＶｓｓではなくカスコード入力Ｂに接続され
、ゲートＴ５とＴ６はＴ１／Ｔ２及びＴ３／Ｔ４によって形成されるインバータ
によってＶｄｄの電圧又は入力Ｂへの電圧により駆動されることである。これに
よって、電圧レベルシフタ３０のレベルシフト部分３６から（図２のＱ２、Ｑ３
、Ｑ１０、Ｑ１１等の）一連のカスコードトランジスタを取り除くことが可能に
なる。
【００２５】 以下にこの第２の革新を説明する。電圧レベルシフタ３０では、ノードＮ１と
Ｎ２におけるＴ５とＴ６のゲート電圧がそれぞれロジックゼロの入力Ｂにおける
電圧に等しい場合、Ｔ５とＴ６はオフになり、従ってノードＮ１とＮ２における
電圧は、Ｖｄｄと入力Ｂでの電圧間で変動するだけでよい。入力ＢはＶｐｐマイ
ナスＶｇｏｘＭａｘよりも大きいので、Ｎ１とＮ２における電圧はＶｐｐマイナ
スＶｇｏｘＭａｘより下に降下することができない。従ってＮ４又はＮ５がＶｇ
ｏｘＭａｘより上に上昇する場合、Ｔ５とＴ６はドレイン電圧保護へのゲートに
対するカスコードデバイスを必要としない。また入力ＢはＶｐｐ−ＶｇｏｘＭａ
ｘよりも大きいので、Ｎ３とＮ４はＶｐｐ−ＶｇｏｘＭａｘより下に引き下げら
れることはない。従ってＴ７とＴ８は電圧保護のためのカスコードデバイスを必
要とせず、またＴ７とＴ８上のソース電圧へのゲート及びドレイン電圧へのゲー
トはＶｇｏｘＭａｘを決して超えない。さらにＶｄｄはＶｇｏｘＭａｘより低い
ので、Ｎ１とＮ２における電圧はＶｇｏｘＭａｘより上に上昇できない。従って
Ｔ５とＴ６はＶｇｏｘＭａｘより高いソース電圧へのゲートに制約されない。こ
のようにしてＮ１とＮ２における電圧は、電圧保護制御信号及びロジック信号の
両方として機能し、そこではロジックゼロ値は入力Ｂ上の電圧に等しい電圧で表
される。この第２の革新の結果、入力Ａからレベルシフト済出力Ｖｏへの伝播遅
延、回路の面積、回路の複雑さ、及び必要とされる入力信号と電源電圧の数の全
てが低減される。
【００２６】 具体的な例として、入力Ａ＝５Ｖ、Ｖｄｄ＝５Ｖ、入力Ｂ＝４Ｖ、Ｖｐｐ＝１
１Ｖ、ＶｇｏｘＭａｘ＝９Ｖ、Ｖｓｓ＝０Ｖと仮定する。入力Ａにおける電圧は
５Ｖであるので、Ｔ２はオン、Ｔ１はオフになり、Ｎ１は入力Ｂ上で４Ｖのレベ
ルに引かれる。Ｎ１での電圧は４Ｖに等しいので、Ｔ３はオンになり、Ｎ２での
電圧は５Ｖに引かれる。Ｔ１、Ｔ２、Ｔ３、Ｔ４は全てＶｄｄに等しいかそれよ
り低いノードを持ち、従ってゲート酸化物電圧限界に関わることはない。Ｔ５の
ゲートからソースへの電圧はゼロであるので、Ｔ５は電圧Ｎ１によってオフにさ
れる。Ｔ６はＮ２での電圧（Ｖｇｓ＝１Ｖ）によってオンにされ、従ってＮ４で
の電圧を４Ｖに引かれたまま維持する。Ｔ７はオンになり（Ｖｇｓ＝４Ｖ−１１
Ｖ＝−７Ｖ）、Ｖｐｐが上昇する際にＮ３での電圧をＶｐｐに引かれたまま維持
する。Ｎ３での電圧によってＴ８はオフに保持される。従ってＴ５に対しては：
Ｖｇｄ＝４−１１＝−７Ｖ、Ｖｇｓ＝０Ｖ、Ｖｇｂ＝４−０＝０Ｖである。Ｔ６
に対しては：Ｖｇｓ＝５−４＝１Ｖ、Ｖｇｄ＝５−４＝１Ｖ、Ｖｇｂ＝５Ｖであ
る。Ｔ７に対しては：Ｖｇｓ＝４−１１＝−７Ｖ、Ｖｇｄ＝−７Ｖ、Ｖｇｂ＝−
７Ｖである。Ｔ８に対しては：Ｖｇｓ＝０Ｖ、Ｖｇｄ＝１１−４＝７Ｖ、Ｖｇｂ
＝０Ｖである。
【００２７】 出力段上ではＴ９はオフになる。従ってＴ９に対しては：Ｖｇｓ＝０Ｖ、Ｖｇ
ｂ＝０Ｖである。Ｎ５における電圧はＴ１１によって４ＶプラスＰＭＯＳ閾値す
なわち約５Ｖに引き下げられる。従ってＴ９上のＶｇｄは６Ｖを超えることはな
い。Ｔ１１に対しては：Ｖｇｄ＝４−０＝４Ｖ、Ｖｇｓ＝約−１Ｖ、Ｖｇｂ＝４
−１１＝−７Ｖである。Ｔ１３に対しては：Ｖｇｓ＝０Ｖ、Ｖｇｄ＝４−５＝−
１Ｖ、Ｖｇｂ＝４Ｖである。Ｔ１２に対しては：Ｖｇｓ＝５Ｖ、Ｖｇｄ＝５Ｖ、
Ｖｇｂ＝５Ｖである。Ｔ１０に対しては：Ｖｇｓ＝５Ｖ、Ｖｇｄ＝５Ｖ、Ｖｇｂ
＝５Ｖである。従ってゲート酸化物の両端の電圧が７Ｖを超えることはない。
【００２８】 類似の分析によって、Ｖｐｐが１１Ｖまで上昇し、ディジタル入力Ａが０Ｖで
ある場合、ゲート酸化物は７Ｖより高くなることがわかる。
【００２９】 Ｖｄｄと入力Ｂの電圧レベルがゲート酸化物に見られる最大の電圧であること
に注意されたい。この電圧レベルシフタによって許容され得るゲート酸化物電圧
限界を超えない最大のＶｐｐは次の場合に実現できる： Ｖｄｄ＝ＶｇｏｘＭａｘ； 入力Ｂ＝ＶｇｏｘＭａｘ−Ｖｔｎｂｂ、ここでＶｔｎｂｂは負のＶｇｏｘＭａ
ｘ基板バイアスを持つＮＭＯＳトランジスタの閾値電圧として定義される； および Ｖｐｐ＝（２＊ＶｇｏｘＭａｘ）−Ｖｔｎｂｂ。
【００３０】 さらに、機能損失すなわち酸化物保護機能の損失を伴うことなく、Ｔ１２のゲ
ートをノードＮ２ではなくてディジタル電源、Ｖｄｄに連携することができるが
、それによって入力Ａの状態変化とその結果の出力における遷移との間の遅延を
増大させかねない。
【００３１】 ＶｐｐがＶｇｏｘＭａｘより高くまた入力Ｂが０Ｖより高いときに入力Ａが遷
移する場合、レベルシフタは正常に機能するが、回路の速度は低下する。レベル
シフタがこのモードで動作する場合、入力Ａ上の遷移からその結果の出力におけ
る状態変化への遅延は、入力ＢをＶｐｐマイナスＶｇｏｘＭａｘに等しい電圧ま
で駆動することによって最小化することができる。入力Ｂをそのような電圧に設
定することによって、Ｖｄｄマイナス入力Ｂにおける電圧の値を最大化すること
ができ、従ってＴ１とＴ２によって形成されるインバータ、Ｔ３とＴ４によって
形成されるインバータ、プルダウントランジスタＴ５およびプルダウントランジ
スタＴ６の電流駆動機能が向上する。これによって入力Ａからレベルシフト済出
力への伝播遅延が最小化される。
【００３２】 図４に、入力Ｂを駆動するための例示の回路４０が表されている。入力Ｂを駆
動するのに用いることができる回路が他にも存在することは当業者に理解されよ
う。
【００３３】 本発明は特定の実施形態に関連して説明されたが、前記の説明の観点から多く
の代替例、修正例及び変形例が可能であることは当業者にとって明らかとなろう
。従ってそれは、添付のクレームの精神と範囲内にある全てのそのような代替例
、修正例及び変形例を包含することを意図したものである。
【図面の簡単な説明】
上記以外の目的及び成果並びに本発明の完全な理解は、添付図面と共に以下の
説明とクレームを読めば明瞭であり理解されよう。
【図１】 従来式電圧レベルシフタを示す図である。
【図２】 修正された従来式電圧レベルシフタを示す図である。
【図３】 本発明のある実施形態による電圧レベルシフタ回路を示す図である。
【図４】 図３の電圧レベルシフタ回路のカスコード電圧入力を駆動する例示回路を示す
図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＣＮ，Ｊ Ｐ，ＫＲ Ｆターム(参考） 5J056 AA00 AA32 BB46 CC21 DD29 EE12 FF08 GG09

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 ディジタル入力に反応して所望のレベルシフト済み電圧を発生するように構成
    された出力段と； 前記出力段に動作可能にカップリングされており、ロジック値を受け入れて、
    前記出力段に対して前記所望のレベルシフト済み電圧を発生させるように構成さ
    れた電圧レベルシフタと； 前記レベルシフタに動作可能にカップリングされており、ディジタル入力を受
    け入れてロジック値と保護信号を前記レベルシフタに出力するように構成された
    入力段と； 前記入力段、前記出力段及び前記レベルシフタに動作可能にカップリングされ
    ており、前記保護信号を受け入れて、前記所望のレベルシフト済み電圧が最大ゲ
    ート酸化物電圧限界を越えている場合に、電圧保護を前記出力段と前記レベルシ
    フタに提供する手段と； を備えた回路。
  2. 【請求項２】 前記レベルシフタに印加されたディジタル電源電圧が基準レベル未満であり、
    また、前記所望レベルシフト済み電圧が前記基準レベルに等しい昇圧済みディジ
    タルレベル電圧である場合に、前記出力段がさらに、前記最大ゲート酸化物電圧
    限界未満である前記基準レベルにある出力段電源電圧を受け入れるように構成さ
    れており、また、前記昇圧済みディジタルレベル電圧が前記出力段電源電圧に等
    しい、請求項１に記載の回路。
  3. 【請求項３】 前記所望のレベルシフト済み電圧が前記最大ゲート酸化物電圧より高い場合に
    、前記出力段がさらに、前記最大ゲート酸化物電圧限界より高い出力段電源電圧
    を受け入れるように構成されており、また、前記所望のレベルシフト済み電圧が
    前記出力段電源電圧に等しい、請求項１に記載の回路。
  4. 【請求項４】 前記所望のレベルシフト済み電圧が前記レベルシフタに印加されたディジタル
    電源電圧未満である場合に、前記出力段がさらに、前記ディジタル電源電圧未満
    の出力段電源電圧を受け入れるように構成されており、また、前記所望のレベル
    シフト済み電圧が前記出力段電源電圧に等しい、請求項１に記載の回路。
  5. 【請求項５】 前記所望のレベルシフト済み電圧が前記レベルシフタに印加されたディジタル
    電源電圧に等しい場合に、前記出力段がさらに、前記ディジタル電源電圧に等し
    い出力段電源電圧を受け入れるように構成されており、また、前記所望のレベル
    シフト済み電圧が前記出力段電源電圧に等しい、請求項１に記載の回路。
  6. 【請求項６】 前記入力段が、銭器ディジタル入力を受け入れて、ロジック値として反転済み
    ディジタル入力を前記レベルシフタに出力するインバータを含む、請求項１に記
    載の回路。
  7. 【請求項７】 前記入力段が、保護信号を受け入れて、保護電圧を前記出力段に出力する手段
    を含む、請求項６に記載の回路。
  8. 【請求項８】 前記入力段が、保護電圧と前記反転済みロジック値の双方を前記レベルシフト
    部分に１つの信号によって送信して、スイッチング速度を増して回路面積を減少
    させるように構成された、請求項６に記載の回路。
  9. 【請求項９】 前記レベルシフタがさらに、負荷駆動用である前記出力段ヲ駆動するレベルシ
    フト部分を含む、請求項１に記載の回路。
  10. 【請求項１０】 前記レベルシフト部分が、保護信号を受信して、過剰電圧状態に対する自己保
    護をイネーブルする手段を含む、請求項９に記載の回路。
  11. 【請求項１１】 前記レベルシフタが、前記保護信号を受信して、前記出力段に保護電圧を出力
    する手段を含む、請求項１に記載の回路。
  12. 【請求項１２】 前記レベルシフタが、保護電圧と前記ロジック値の双方を前記出力段に送信し
    て、スイッチング速度を増し、また、スイッチング電流を減少させるように構成
    されている、請求項１に記載の回路。
  13. 【請求項１３】 ディジタル入力に反応して所望のレベルシフト済み電圧を発生するように構成
    された出力段と； 前記出力段に動作可能にカップリングされており、ロジック値を受け入れて、
    前記出力段に対して前記所望のレベルシフト済み電圧を発生させるように構成さ
    れた電圧レベルシフタと； 前記レベルシフタに動作可能にカップリングされており、ディジタル入力を受
    け入れてロジック値と保護信号を前記レベルシフタに出力するように構成された
    入力段と； 前記入力段、前記出力段及び前記レベルシフタに動作可能にカップリングされ
    ており、前記保護信号を受け入れて、前記所望のレベルシフト済み電圧が最大ゲ
    ート酸化物電圧限界を越えている場合に、電圧保護を前記出力段と前記レベルシ
    フタに提供する手段と； を備え、 前記レベルシフタに印加されたディジタル電源電圧が基準レベル未満であり、
    また、前記所望のレベルシフト済み電圧が前記基準レベルに等しい昇圧されたデ
    ィジタルレベル電圧である場合に、前記出力段がさらに、前記最大ゲート酸化物
    電圧限界未満である前記基準レベルにある出力段電源電圧を受け入れるように構
    成されており； 前記所望のレベルシフト済み電圧が前記最大ゲート酸化物電圧限界より高い場
    合に、前記出力段がさらに、前記最大ゲート酸化物電圧限界より高い出力段電源
    電圧を受け入れるように構成されており； 前記所望のレベルシフト済み電圧が前記出力段電源電圧に等しい； 回路。
  14. 【請求項１４】 前記所望のレベルシフト済み電圧が前記レベルシフタに印加された前記ディジ
    タル電源電圧未満である場合、前記出力段がさらに、前記ディジタル電源電圧未
    満である出力電源電圧を受け入れるように構成されている、請求項１３に記載の
    回路。
  15. 【請求項１５】 前記所望のレベルシフト済み電圧が前記レベルシフタに印加されたディジタル
    電圧に等しい場合、前記出力段がさらに、前記ディジタル電源電圧に等しい出力
    段電源電圧を受け入れるように構成されている、請求項１３に記載の回路。
  16. 【請求項１６】 前記入力段がさらに、保護電圧とロジック値の双方を前記レベルシフト部分に
    送信して、スイッチング速度を増して回路面積を減少させる、請求項１３に記載
    の回路。
  17. 【請求項１７】 前記レベルシフタが、保護電圧とロジック値の双方を前記出力段に送信して、
    スイッチング速度を増してスイッチング電流を減少させるように構成されている
    、請求項１３に記載の回路。
  18. 【請求項１８】 ディジタル入力に反応して所望のレベルシフト済み電圧を出力段を用いて発生
    するステップと； 前記出力段を電圧レベルシフタを用いて駆動して、前記出力段に対して、前記
    所望のレベルシフト済み電圧を発生させるステップと； ロジック値と保護信号を前記レベルシフタに対して、入力段を用いて出力する
    ステップと； 前記所望のレベルシフト済み電圧が最大ゲート酸化物電圧限界より高い場合に
    、電圧保護を前記出力段、前記出力段及び前記レベルシフタに提供するステップ
    と； を含む方法。
  19. 【請求項１９】 前記レベルシフタに印加されたディジタル電源電圧が基準レベル未満であり、
    また、前記所望のレベルシフト済み電圧が前記基準レベルに等しい昇圧されたデ
    ィジタルレベル電圧である場合に、前記最大ゲート酸化物電圧限界未満である前
    記基準レベルにある出力段電源電圧を前記出力段によって受け入れるステップを
    さらに含み、また、前記昇圧されたディジタルレベル電圧が前記出力段電源電圧
    に等しい、請求項１８に記載の方法。
  20. 【請求項２０】 前記所望のレベルシフト済み電圧が前記最大ゲート酸化物電圧限界より高い場
    合に前記最大ゲート酸化物電圧限界より高い出力段電源電圧を前記出力段によっ
    て受け入れるステップをさらに含み、また、前記所望のレベルシフト済み電圧が
    前記出力段電源電圧に等しい、請求項１８に記載の方法。
  21. 【請求項２１】 前記所望のレベルシフト済み電圧が前記レベルシフタに印加されたディジタル
    電源電圧未満である場合に前記ディジタル電源電圧未満の出力段電源電圧を前記
    出力段によって受け入れるステップをさらに含み、また、前記所望のレベルシフ
    ト済み電圧が前記出力段電源電圧に等しい、請求項１８に記載の方法。
  22. 【請求項２２】 前記所望のレベルシフト済み電圧が前記レベルシフタに印加されたディジタル
    電源電圧に等しい場合に前記ディジタル電源電圧に等しい出力段電源電圧を前記
    出力段によって受け入れるステップをさらに含み、また、前記所望のレベルシフ
    ト済み電圧が前記出力段電源電圧に等しい、請求項１８に記載の方法。
  23. 【請求項２３】 スイッチング速度を増し、スイッチング電流を減少させるために保護電圧とロ
    ジック値の双方を前記出力段に対して前記レベルシフタから送信するステップを
    さらに含む、請求項１８に記載の方法。
  24. 【請求項２４】 スイッチング層度を増し、回路面積を減少させるために、保護電圧とロジック
    値の双方を前記レベルシフト部分に対して前記入力段から送信するステップをさ
    らに含む、請求項１８に記載の方法。
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