JP3227946B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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Description
【0001】
【産業上の利用分野】本発明は、入力電圧レベルを他の
電圧レベルに変換するレベル変換回路に関するものであ
る。
電圧レベルに変換するレベル変換回路に関するものであ
る。
【0002】
【従来の技術】半導体不揮発性記憶装置、たとえばEE
PROMなどでは、たとえば5Vの電源電圧VCCから、
たとえば12Vや20Vの高電圧VPPにレベル変換を行
う昇圧回路を用い、書き込み/消去動作時に昇圧電圧V
PPを生成して、書き込み/消去の制御系に供給するよう
に構成される。このようなレベル変換には、たとえばU
SP4673829に開示されているように、チャージ
ポンプを利用したものが用いられてきたが、近年、CM
OS回路を利用したものが用いられるようになった。
PROMなどでは、たとえば5Vの電源電圧VCCから、
たとえば12Vや20Vの高電圧VPPにレベル変換を行
う昇圧回路を用い、書き込み/消去動作時に昇圧電圧V
PPを生成して、書き込み/消去の制御系に供給するよう
に構成される。このようなレベル変換には、たとえばU
SP4673829に開示されているように、チャージ
ポンプを利用したものが用いられてきたが、近年、CM
OS回路を利用したものが用いられるようになった。
【0003】図7は、EPROMなどで通常用いられる
CMOS回路を用いた従来のレベル変換回路の第1の構
成例を示す回路図である。図7において、NT11,NT
31はNMOSトランジスタ、PT21,PT31はPMOS
トランジスタをそれぞれ示している。PMOSトランジ
スタPT31とNMOSトランジスタNT31のドレインお
よびゲート同士が接続され、PMOSトランジスタPT
31のソースは高電圧VPPの供給ラインに接続され、NM
OSトランジスタNT31のソースは接地されてCMOS
インバータが構成されている。そして、両トランジスタ
のドレイン同士の接続中点により出力ノードND31が構
成されている。また、NMOSトランジスタNT11のゲ
ートは電源電圧VCCの供給ラインに接続され、ソースは
入力電圧VINの供給ラインに接続され、ドレインはPM
OSトランジスタPT21のドレインに接続されている。
これらNMOSトランジスタNT11およびPMOSトラ
ンジスタPT21のドレイン同士の接続中点によりノード
ND21が構成されている。このノードND21はCMOS
インバータを構成するPMOSトランジスタPT31およ
びNMOSトランジスタNT31のゲート同士の接続中点
に接続されている。さらに、PMOSトランジスタPT
21のソースは高電圧VPPの供給ラインに接続され、ゲー
トは出力ノードND31に接続されている。
CMOS回路を用いた従来のレベル変換回路の第1の構
成例を示す回路図である。図7において、NT11,NT
31はNMOSトランジスタ、PT21,PT31はPMOS
トランジスタをそれぞれ示している。PMOSトランジ
スタPT31とNMOSトランジスタNT31のドレインお
よびゲート同士が接続され、PMOSトランジスタPT
31のソースは高電圧VPPの供給ラインに接続され、NM
OSトランジスタNT31のソースは接地されてCMOS
インバータが構成されている。そして、両トランジスタ
のドレイン同士の接続中点により出力ノードND31が構
成されている。また、NMOSトランジスタNT11のゲ
ートは電源電圧VCCの供給ラインに接続され、ソースは
入力電圧VINの供給ラインに接続され、ドレインはPM
OSトランジスタPT21のドレインに接続されている。
これらNMOSトランジスタNT11およびPMOSトラ
ンジスタPT21のドレイン同士の接続中点によりノード
ND21が構成されている。このノードND21はCMOS
インバータを構成するPMOSトランジスタPT31およ
びNMOSトランジスタNT31のゲート同士の接続中点
に接続されている。さらに、PMOSトランジスタPT
21のソースは高電圧VPPの供給ラインに接続され、ゲー
トは出力ノードND31に接続されている。
【0004】このような構成において、電源電圧VCCレ
ベル、たとえば5Vで供給された入力電圧VINは、NM
OSトランジスタNT11を介して、PMOSトランジス
タPT31およびNMOSトランジスタNT31のゲートに
印加される。これに伴い、PMOSトランジスタPT31
がオフ状態となり、NMOSトランジスタNT31がオン
状態となる。これにより、出力ノードND31は接地レベ
ルに引き込まれる。すなわち、5Vの入力電圧VINが0
Vに変換され、VOUT として出力される。また、出力ノ
ードND31の接地レベルはPMOSトランジスタPT21
のゲートに供給される。これにより、PMOSトランジ
スタPT21はオン状態となり、高電圧VPPがノードND
21、すなわちPMOSトランジスタPT31およびNMO
SトランジスタNT31のゲートに印加される。したがっ
て、PMOSトランジスタPT31のオフ状態およびNM
OSトランジスタNT31のオン状態が安定に保持され
る。
ベル、たとえば5Vで供給された入力電圧VINは、NM
OSトランジスタNT11を介して、PMOSトランジス
タPT31およびNMOSトランジスタNT31のゲートに
印加される。これに伴い、PMOSトランジスタPT31
がオフ状態となり、NMOSトランジスタNT31がオン
状態となる。これにより、出力ノードND31は接地レベ
ルに引き込まれる。すなわち、5Vの入力電圧VINが0
Vに変換され、VOUT として出力される。また、出力ノ
ードND31の接地レベルはPMOSトランジスタPT21
のゲートに供給される。これにより、PMOSトランジ
スタPT21はオン状態となり、高電圧VPPがノードND
21、すなわちPMOSトランジスタPT31およびNMO
SトランジスタNT31のゲートに印加される。したがっ
て、PMOSトランジスタPT31のオフ状態およびNM
OSトランジスタNT31のオン状態が安定に保持され
る。
【0005】これに対して、入力電圧VINが接地レベル
0Vで入力されると、PMOSトランジスタPT31がオ
ン状態となり、NMOSトランジスタNT31がオフ状態
となる。これにより、出力ノードND31は高電圧VPPレ
ベルに引き上げられる。すなわち、0Vの入力電圧VIN
が20Vの高電圧に変換され、VOUT として出力され
る。また、出力ノードND31のVPPレベルはPMOSト
ランジスタPT21のゲートに供給される。これにより、
PMOSトランジスタPT21はオフ状態となり、入力電
圧VINは安定にPMOSトランジスタPT31およびNM
OSトランジスタNT31のゲートに印加される。したが
って、PMOSトランジスタPT31のオン状態およびN
MOSトランジスタNT31のオフ状態が安定に保持され
る。
0Vで入力されると、PMOSトランジスタPT31がオ
ン状態となり、NMOSトランジスタNT31がオフ状態
となる。これにより、出力ノードND31は高電圧VPPレ
ベルに引き上げられる。すなわち、0Vの入力電圧VIN
が20Vの高電圧に変換され、VOUT として出力され
る。また、出力ノードND31のVPPレベルはPMOSト
ランジスタPT21のゲートに供給される。これにより、
PMOSトランジスタPT21はオフ状態となり、入力電
圧VINは安定にPMOSトランジスタPT31およびNM
OSトランジスタNT31のゲートに印加される。したが
って、PMOSトランジスタPT31のオン状態およびN
MOSトランジスタNT31のオフ状態が安定に保持され
る。
【0006】図8は、従来のレベル変換回路の第2の構
成例を示す回路図である。この回路は、図7の回路構成
要素に加えて、ノードND21と接地との間にNMOSト
ランジスタNT21を接続し、NMOSトランジスタNT
21のゲートをPMOSトランジスタPT21のゲートと出
力ノードND31との接続中点に接続し、かつ、ノードN
D21をNMOSトランジスタNT31のゲートには接続せ
ずPMOSトランジスタPT31のゲートのみに接続し、
NMOSトランジスタNT31のゲートを入力電圧VINの
供給ラインに接続している。
成例を示す回路図である。この回路は、図7の回路構成
要素に加えて、ノードND21と接地との間にNMOSト
ランジスタNT21を接続し、NMOSトランジスタNT
21のゲートをPMOSトランジスタPT21のゲートと出
力ノードND31との接続中点に接続し、かつ、ノードN
D21をNMOSトランジスタNT31のゲートには接続せ
ずPMOSトランジスタPT31のゲートのみに接続し、
NMOSトランジスタNT31のゲートを入力電圧VINの
供給ラインに接続している。
【0007】この回路においても、図7の回路と同様の
レベル変換動作が行われるが、0Vの入力電圧VINを高
電圧VPPレベルに変換して出力する場合に、NMOSト
ランジスタNT21がオン状態となり、ノードND21が接
地レベルに引き込まれ、PMOSトランジスタPT31の
オン状態が安定に保持される。
レベル変換動作が行われるが、0Vの入力電圧VINを高
電圧VPPレベルに変換して出力する場合に、NMOSト
ランジスタNT21がオン状態となり、ノードND21が接
地レベルに引き込まれ、PMOSトランジスタPT31の
オン状態が安定に保持される。
【0008】図9は、従来のレベル変換回路の第3の構
成例を示す回路図である。この回路は、ノードND21と
PMOSトランジスタPT31のゲートとを接続し、出力
ノードND31とPMOSトランジスタPT21のゲートと
を接続して交差結合を構成し、NMOSトランジスタN
T21のゲートを入力電圧VINの供給ラインに直接接続
し、NMOSトランジスタNT32のゲートをインバータ
INV11の出力に接続し、インバータINV11の入力を
NMOSトランジスタNT21のゲートと入力電圧VINの
供給ラインとの接続中点に接続している。
成例を示す回路図である。この回路は、ノードND21と
PMOSトランジスタPT31のゲートとを接続し、出力
ノードND31とPMOSトランジスタPT21のゲートと
を接続して交差結合を構成し、NMOSトランジスタN
T21のゲートを入力電圧VINの供給ラインに直接接続
し、NMOSトランジスタNT32のゲートをインバータ
INV11の出力に接続し、インバータINV11の入力を
NMOSトランジスタNT21のゲートと入力電圧VINの
供給ラインとの接続中点に接続している。
【0009】この回路において、電源電圧VCCレベル、
たとえば5Vあるいは3Vで供給された入力電圧V
INは、NMOSトランジスタNT21のゲートに印加され
るとともに、インバータINV11でレベル反転作用を受
け、接地レベルでNMOSトランジスタNT31のゲート
に印加される。これに伴い、NMOSトランジスタNT
21がオン状態となり、NMOSトランジスタNT31がオ
フ状態となる。これにより、ノードND21は接地レベル
に引き込まれる。ノードND21の接地レベルはPMOS
トランジスタPT31のゲートに印加され、PMOSトラ
ンジスタPT31はオン状態となる。これにより、出力ノ
ードND31は高電圧VPPレベルに引き上げられる。すな
わち、VCCレベルの入力電圧VINが20Vの高電圧に変
換され、VOUT として出力される。また、出力ノードN
D31のVPPレベルはPMOSトランジスタPT21のゲー
トに供給される。これにより、PMOSトランジスタP
T21はオフ状態となり、ノードND21のレベルは安定に
接地レベルに保持され、PMOSトランジスタPT 31の
オン状態が安定に保持される。
たとえば5Vあるいは3Vで供給された入力電圧V
INは、NMOSトランジスタNT21のゲートに印加され
るとともに、インバータINV11でレベル反転作用を受
け、接地レベルでNMOSトランジスタNT31のゲート
に印加される。これに伴い、NMOSトランジスタNT
21がオン状態となり、NMOSトランジスタNT31がオ
フ状態となる。これにより、ノードND21は接地レベル
に引き込まれる。ノードND21の接地レベルはPMOS
トランジスタPT31のゲートに印加され、PMOSトラ
ンジスタPT31はオン状態となる。これにより、出力ノ
ードND31は高電圧VPPレベルに引き上げられる。すな
わち、VCCレベルの入力電圧VINが20Vの高電圧に変
換され、VOUT として出力される。また、出力ノードN
D31のVPPレベルはPMOSトランジスタPT21のゲー
トに供給される。これにより、PMOSトランジスタP
T21はオフ状態となり、ノードND21のレベルは安定に
接地レベルに保持され、PMOSトランジスタPT 31の
オン状態が安定に保持される。
【0010】これに対して、入力電圧VINが0Vで入力
されると、NMOSトランジスタNT21がオフ状態とな
り、NMOSトランジスタNT31がオン状態となる。こ
れにより、出力ノードND31は接地レベルに引き込まれ
る。すなわち、0Vの入力電圧VINが接地レベルのまま
で、VOUT として出力される。また、出力ノードND31
の接地レベルはPMOSトランジスタPT21のゲートに
供給される。これにより、PMOSトランジスタPT21
はオン状態となり、高電圧VPPがノードND21、すなわ
ちPMOSトランジスタPT31のゲートに印加される。
したがって、PMOSトランジスタPT31のオフ状態が
安定に保持され、出力電圧VOUT は接地レベルで安定に
出力される。
されると、NMOSトランジスタNT21がオフ状態とな
り、NMOSトランジスタNT31がオン状態となる。こ
れにより、出力ノードND31は接地レベルに引き込まれ
る。すなわち、0Vの入力電圧VINが接地レベルのまま
で、VOUT として出力される。また、出力ノードND31
の接地レベルはPMOSトランジスタPT21のゲートに
供給される。これにより、PMOSトランジスタPT21
はオン状態となり、高電圧VPPがノードND21、すなわ
ちPMOSトランジスタPT31のゲートに印加される。
したがって、PMOSトランジスタPT31のオフ状態が
安定に保持され、出力電圧VOUT は接地レベルで安定に
出力される。
【0011】図10は、従来のレベル変換回路の第4の
構成例を示す回路図であって、この回路は、図9の回路
に対応した負電圧用の回路である。この回路では、NM
OSトランジスタNT21a およびNT31a のソースをた
とえば−10V等の負の高電圧VBBの供給ラインに接続
し、ノードND21とNMOSトランジスタNT31a のゲ
ート、並びに出力ノードND31とNMOSトランジスタ
NT21a のゲートを接続して交差結合を構成し、PMO
SトランジスタPT 21のゲートを入力電圧VINの供給ラ
インに直接接続し、PMOSトランジスタPT32のゲー
トをインバータINV12の出力に接続し、インバータI
NV12の入力をPMOSトランジスタPT21のゲートと
入力電圧VINの供給ラインとの接続中点に接続し、また
PMOSトランジスタPT21およびPT31のソースを電
源電圧VCCの供給ラインに接続している。
構成例を示す回路図であって、この回路は、図9の回路
に対応した負電圧用の回路である。この回路では、NM
OSトランジスタNT21a およびNT31a のソースをた
とえば−10V等の負の高電圧VBBの供給ラインに接続
し、ノードND21とNMOSトランジスタNT31a のゲ
ート、並びに出力ノードND31とNMOSトランジスタ
NT21a のゲートを接続して交差結合を構成し、PMO
SトランジスタPT 21のゲートを入力電圧VINの供給ラ
インに直接接続し、PMOSトランジスタPT32のゲー
トをインバータINV12の出力に接続し、インバータI
NV12の入力をPMOSトランジスタPT21のゲートと
入力電圧VINの供給ラインとの接続中点に接続し、また
PMOSトランジスタPT21およびPT31のソースを電
源電圧VCCの供給ラインに接続している。
【0012】この回路において、電源電圧VCCレベルで
供給された入力電圧VINは、PMOSトランジスタPT
21のゲートに印加されるとともに、インバータINV11
でレベル反転作用を受け、VCCレベルでPMOSトラン
ジスタPT31のゲートに印加される。これに伴い、PM
OSトランジスタPT21がオフ状態となり、PMOSト
ランジスタPT31がオン状態となる。これにより、出力
ノードND31はVCCレベルに引き上げられる。すなわ
ち、VCCレベルの入力電圧VINはVCCレベルのままで、
VOUT として出力される。また、出力ノードND31のV
CCレベルはNMOSトランジスタNT21a のゲートに供
給される。これにより、NMOSトランジスタNT21a
はオン状態となり、負の高電圧VBBがノードND21、す
なわちNMOSトランジスタNT31a のゲートに印加さ
れる。したがって、NMOSトランジスタNT31a はオ
フ状態に安定に保持され、出力電圧VOUT はVCCレベル
で安定に出力される。
供給された入力電圧VINは、PMOSトランジスタPT
21のゲートに印加されるとともに、インバータINV11
でレベル反転作用を受け、VCCレベルでPMOSトラン
ジスタPT31のゲートに印加される。これに伴い、PM
OSトランジスタPT21がオフ状態となり、PMOSト
ランジスタPT31がオン状態となる。これにより、出力
ノードND31はVCCレベルに引き上げられる。すなわ
ち、VCCレベルの入力電圧VINはVCCレベルのままで、
VOUT として出力される。また、出力ノードND31のV
CCレベルはNMOSトランジスタNT21a のゲートに供
給される。これにより、NMOSトランジスタNT21a
はオン状態となり、負の高電圧VBBがノードND21、す
なわちNMOSトランジスタNT31a のゲートに印加さ
れる。したがって、NMOSトランジスタNT31a はオ
フ状態に安定に保持され、出力電圧VOUT はVCCレベル
で安定に出力される。
【0013】これに対して、入力電圧VINが0Vで入力
されると、PMOSトランジスタPT21がオン状態とな
り、PMOSトランジスタPT31がオフ状態となる。こ
れにより、ノードND21はVCCレベルに引き上げられ
る。ノードND21のVCCレベルはNMOSトランジスタ
NT31a のゲートに印加され、NMOSトランジスタN
T31a はオン状態となる。これにより、出力ノードND
31は負の高電圧VBBレベルに引き下げられる。すなわ
ち、0Vの入力電圧V INが−10Vの負の高電圧に変換
され、VOUT として出力される。また、出力ノードND
31のVBBレベルはNMOSトランジスタNT21a のゲー
トに供給される。これにより、NMOSトランジスタN
T21a はオフ状態となり、ノードND21のレベルは安定
にVCCレベルに保持され、NMOSトランジスタNT
31a のオン状態が安定に保持され、出力電圧VOUT はV
BBレベルで安定に出力される。
されると、PMOSトランジスタPT21がオン状態とな
り、PMOSトランジスタPT31がオフ状態となる。こ
れにより、ノードND21はVCCレベルに引き上げられ
る。ノードND21のVCCレベルはNMOSトランジスタ
NT31a のゲートに印加され、NMOSトランジスタN
T31a はオン状態となる。これにより、出力ノードND
31は負の高電圧VBBレベルに引き下げられる。すなわ
ち、0Vの入力電圧V INが−10Vの負の高電圧に変換
され、VOUT として出力される。また、出力ノードND
31のVBBレベルはNMOSトランジスタNT21a のゲー
トに供給される。これにより、NMOSトランジスタN
T21a はオフ状態となり、ノードND21のレベルは安定
にVCCレベルに保持され、NMOSトランジスタNT
31a のオン状態が安定に保持され、出力電圧VOUT はV
BBレベルで安定に出力される。
【0014】
【発明が解決しようとする課題】以上のように従来、レ
ベル変換回路として種々の構成のものが知られている
が、図7〜図10に示す回路には、以下に示すような問
題があった。
ベル変換回路として種々の構成のものが知られている
が、図7〜図10に示す回路には、以下に示すような問
題があった。
【0015】EPROMなどで通常用いられる図7の回
路においては、VPP用の外部電源を有することから、出
力段のPMOSトランジスタPT31およびNMOSトラ
ンジスタNT31のスイッチング時おける貫通電流が問題
になることはないが、近年の低電圧化に伴い、電源電圧
が5Vより低い電圧、たとえば3Vや2Vになった場合
には、NMOSトランジスタNT11のバックバイアス効
果でしきい値電圧が増大することにより、動作しなくな
るという問題がある。
路においては、VPP用の外部電源を有することから、出
力段のPMOSトランジスタPT31およびNMOSトラ
ンジスタNT31のスイッチング時おける貫通電流が問題
になることはないが、近年の低電圧化に伴い、電源電圧
が5Vより低い電圧、たとえば3Vや2Vになった場合
には、NMOSトランジスタNT11のバックバイアス効
果でしきい値電圧が増大することにより、動作しなくな
るという問題がある。
【0016】これに対して、図8〜図10の回路では、
低電圧動作は可能であるが、貫通電流が問題になる。以
下に、この貫通電流の問題について詳述する。この問題
は、昇圧回路出力を「電源」として用いる場合に重大な
問題となる。回路に含むレベル変換回路やインバータ、
ノア、ナンド回路等の論理回路が多いと、その遷移状態
で流れる貫通電流が問題となってくる。貫通電流は、ト
ランジスタのサイズが小さくてもmAオーダとなり、昇
圧電圧の大きな低下を招く。これは、貫通電流の流れる
時間は、0.1〜1nsであるのに対し、昇圧回路でチ
ャージを運ぶ時間は数10ns毎であることによる。特
に、レベル変換回路は、たとえば3Vで6Vをスイッチ
ングする場合、6Vで6Vをスイッチングする場合に比
べて、スイッチング時間が遅いため、貫通電流が流れて
いる時間が長い。
低電圧動作は可能であるが、貫通電流が問題になる。以
下に、この貫通電流の問題について詳述する。この問題
は、昇圧回路出力を「電源」として用いる場合に重大な
問題となる。回路に含むレベル変換回路やインバータ、
ノア、ナンド回路等の論理回路が多いと、その遷移状態
で流れる貫通電流が問題となってくる。貫通電流は、ト
ランジスタのサイズが小さくてもmAオーダとなり、昇
圧電圧の大きな低下を招く。これは、貫通電流の流れる
時間は、0.1〜1nsであるのに対し、昇圧回路でチ
ャージを運ぶ時間は数10ns毎であることによる。特
に、レベル変換回路は、たとえば3Vで6Vをスイッチ
ングする場合、6Vで6Vをスイッチングする場合に比
べて、スイッチング時間が遅いため、貫通電流が流れて
いる時間が長い。
【0017】また、レベル変換回路の後段に接続される
のは、一般に、より大きな容量を駆動するためなどの理
由によりバッファであることから、貫通電流は少なく、
ほとんどが負荷容量の充放電電流である。したがって、
昇圧回路の出力を無駄に消費しないためには、レベル変
換回路の貫通電流を少なくすることが重要となる。
のは、一般に、より大きな容量を駆動するためなどの理
由によりバッファであることから、貫通電流は少なく、
ほとんどが負荷容量の充放電電流である。したがって、
昇圧回路の出力を無駄に消費しないためには、レベル変
換回路の貫通電流を少なくすることが重要となる。
【0018】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電圧動作が可能であることは
もとより、貫通電流の低減を図れ、ひいては昇圧回路の
過度の消費電流出力を防止できるレベル変換回路を提供
することにある。
のであり、その目的は、低電圧動作が可能であることは
もとより、貫通電流の低減を図れ、ひいては昇圧回路の
過度の消費電流出力を防止できるレベル変換回路を提供
することにある。
【0019】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、第1の電源と第2の電源との間に直列
に接続され、その接続点により出力ノードを構成する第
1のトランジスタおよび該第1のトランジスタと反対極
性の第2のトランジスタと、第1の電源に対して第1お
よび第2のトランジスタと並列に接続された第3のトラ
ンジスタを有し、少なくとも第1および第3のトランジ
スタが交差結合され、入力電圧を第1または第2の電源
レベルに変換するレベル変換回路であって、上記第1の
電源と上記出力ノードとの間に、第1のトランジスタと
同一極性の第4のトランジスタが直列に接続され、上記
第1のトランジスタのゲートと入力電圧の供給ラインと
の間に、上記第1のトランジスタと反対極性の第5のト
ランジスタのソースおよびドレインが直列に接続され、
少なくとも上記第2および第4のトランジスタのゲート
が上記入力電圧の供給ラインに接続されている。
め、本発明では、第1の電源と第2の電源との間に直列
に接続され、その接続点により出力ノードを構成する第
1のトランジスタおよび該第1のトランジスタと反対極
性の第2のトランジスタと、第1の電源に対して第1お
よび第2のトランジスタと並列に接続された第3のトラ
ンジスタを有し、少なくとも第1および第3のトランジ
スタが交差結合され、入力電圧を第1または第2の電源
レベルに変換するレベル変換回路であって、上記第1の
電源と上記出力ノードとの間に、第1のトランジスタと
同一極性の第4のトランジスタが直列に接続され、上記
第1のトランジスタのゲートと入力電圧の供給ラインと
の間に、上記第1のトランジスタと反対極性の第5のト
ランジスタのソースおよびドレインが直列に接続され、
少なくとも上記第2および第4のトランジスタのゲート
が上記入力電圧の供給ラインに接続されている。
【0020】
【作用】本発明によれば、たとえば、出力レベルを第1
の電源レベルから第2の電源レベルに切り替える場合、
第1および第4のトランジスタはオフ状態となるように
制御され、第2のトランジスタがオン状態となるように
制御される。このレベルスイッチング時において、貫通
電流は第4のトランジスタの存在により小さく絞られ
る。
の電源レベルから第2の電源レベルに切り替える場合、
第1および第4のトランジスタはオフ状態となるように
制御され、第2のトランジスタがオン状態となるように
制御される。このレベルスイッチング時において、貫通
電流は第4のトランジスタの存在により小さく絞られ
る。
【0021】
【実施例1】図1は、本発明に係るレベル変換回路の第
1の実施例を示す回路図であって、従来例を示す図8と
同一構成部分は同一符号をもって表す。すなわち、NT
11,NT21,NT31はNMOSトランジスタ、PT21,
PT31,PT32はPMOSトランジスタ、ND31は出力
ノード,VINは入力電圧、VOU T は出力電圧をそれぞれ
示している。
1の実施例を示す回路図であって、従来例を示す図8と
同一構成部分は同一符号をもって表す。すなわち、NT
11,NT21,NT31はNMOSトランジスタ、PT21,
PT31,PT32はPMOSトランジスタ、ND31は出力
ノード,VINは入力電圧、VOU T は出力電圧をそれぞれ
示している。
【0022】本回路が図8に示す従来の回路と異なる点
は、PMOSトランジスタPT31のドレインと出力ノー
ドND31との間にPMOSトランジスタPT32を接続
し、PMOSトランジスタPT32のゲートを入力電圧V
INの供給ラインとNMOSトランジスタNT31のゲート
との接続中点に接続したことにある。
は、PMOSトランジスタPT31のドレインと出力ノー
ドND31との間にPMOSトランジスタPT32を接続
し、PMOSトランジスタPT32のゲートを入力電圧V
INの供給ラインとNMOSトランジスタNT31のゲート
との接続中点に接続したことにある。
【0023】次に、上記構成よる動作を説明する。たと
えば、接地レベル(0V)から切り替えられて電源電圧
VCCレベルで供給された入力電圧VINは、NMOSトラ
ンジスタNT11を介してPMOSトランジスタPT31の
ゲートに印加されるとともに、直接NMOSトランジス
タNT31およびPMOSトランジスタPT 32 のゲートに
印加される。これに伴い、PMOSトランジスタPT31
およびPT32が略オフ状態(VCC−VPP<Vthp のた
め、完全にはオフ状態とはならない)となり、NMOS
トランジスタNT31がオン状態となる。これにより、出
力ノードND31は接地レベルに引き込まれる。すなわ
ち、VCCレベルの入力電圧VINが接地レベル0Vに変換
され、VOUT として出力される。このとき、貫通電流は
PMOSトランジスタPT32の存在により小さく絞られ
る。
えば、接地レベル(0V)から切り替えられて電源電圧
VCCレベルで供給された入力電圧VINは、NMOSトラ
ンジスタNT11を介してPMOSトランジスタPT31の
ゲートに印加されるとともに、直接NMOSトランジス
タNT31およびPMOSトランジスタPT 32 のゲートに
印加される。これに伴い、PMOSトランジスタPT31
およびPT32が略オフ状態(VCC−VPP<Vthp のた
め、完全にはオフ状態とはならない)となり、NMOS
トランジスタNT31がオン状態となる。これにより、出
力ノードND31は接地レベルに引き込まれる。すなわ
ち、VCCレベルの入力電圧VINが接地レベル0Vに変換
され、VOUT として出力される。このとき、貫通電流は
PMOSトランジスタPT32の存在により小さく絞られ
る。
【0024】また、出力ノードND31の接地レベルはP
MOSトランジスタPT21およびNMOSトランジスタ
NT21のゲートに供給される。これにより、PMOSト
ランジスタPT21はオン状態となり、NMOSトランジ
スタNT21はオフ状態となる。これに伴い、高電圧VPP
がノードND21、すなわちPMOSトランジスタPT 31
のゲートに印加される。したがって、PMOSトランジ
スタPT31がオフ状態に保持される。
MOSトランジスタPT21およびNMOSトランジスタ
NT21のゲートに供給される。これにより、PMOSト
ランジスタPT21はオン状態となり、NMOSトランジ
スタNT21はオフ状態となる。これに伴い、高電圧VPP
がノードND21、すなわちPMOSトランジスタPT 31
のゲートに印加される。したがって、PMOSトランジ
スタPT31がオフ状態に保持される。
【0025】これに対して、入力電圧VINが電源電圧V
CCレベルから0Vに切り替えられて入力されると、PM
OSトランジスタPT31およびPT32がオン状態とな
り、NMOSトランジスタNT31がオフ状態となる。こ
れにより、出力ノードND31は高電圧VPPレベルに引き
上げられる。すなわち、0Vの入力電圧VINが20Vの
高電圧に変換され、VOUT として出力される。また、出
力ノードND31のVPPレベルはPMOSトランジスタP
T21およびNMOSトランジスタNT21のゲートに供給
される。これにより、PMOSトランジスタPT21はオ
フ状態となり、NMOSトランジスタNT21はオン状態
となる。これにより、ノードND21が接地レベルに引き
込まれ、PMOSトランジスタPT31のオン状態が安定
に保持される。
CCレベルから0Vに切り替えられて入力されると、PM
OSトランジスタPT31およびPT32がオン状態とな
り、NMOSトランジスタNT31がオフ状態となる。こ
れにより、出力ノードND31は高電圧VPPレベルに引き
上げられる。すなわち、0Vの入力電圧VINが20Vの
高電圧に変換され、VOUT として出力される。また、出
力ノードND31のVPPレベルはPMOSトランジスタP
T21およびNMOSトランジスタNT21のゲートに供給
される。これにより、PMOSトランジスタPT21はオ
フ状態となり、NMOSトランジスタNT21はオン状態
となる。これにより、ノードND21が接地レベルに引き
込まれ、PMOSトランジスタPT31のオン状態が安定
に保持される。
【0026】この場合、NMOSトランジスタNT31は
すばやくオフ状態に切り替わるが、PMOSトランジス
タPT32を挿入した分、出力ノードND31のレベルの上
昇が遅れることにより、PMOSトランジスタPT21の
オフ状態への遷移が遅れて、PMOSトランジスタPT
21を流れる貫通電流を大きくしそうであるが、次の2点
により、上述した0Vの出力を得る場合の貫通電流削減
効果の方が大きい。第1点目は、PMOSトランジスタ
PT21およびNMOSトランジスタNT21のサイズよ
り、負荷を駆動する分、PMOSトランジスタPT31,
PT32およびNMOSトランジスタNT31のサイズの方
が大きく設定されることから、貫通電流に差がある。第
2点目は、PMOSトランジスタPT32は常時オン状態
にあるから、耐圧の点で心配が少なく、チャネル長をP
MOSトランジスタPT21およびPT31よりも短くする
ことができ、ゲート電圧が0Vのときの能力は十分大き
くすることができる。また、ゲート電圧がVCCレベルの
ときは、2乗的にゲート電圧が効果を及ぼすので、上述
した0Vの出力を得る場合の貫通電流阻止効果も大き
い。
すばやくオフ状態に切り替わるが、PMOSトランジス
タPT32を挿入した分、出力ノードND31のレベルの上
昇が遅れることにより、PMOSトランジスタPT21の
オフ状態への遷移が遅れて、PMOSトランジスタPT
21を流れる貫通電流を大きくしそうであるが、次の2点
により、上述した0Vの出力を得る場合の貫通電流削減
効果の方が大きい。第1点目は、PMOSトランジスタ
PT21およびNMOSトランジスタNT21のサイズよ
り、負荷を駆動する分、PMOSトランジスタPT31,
PT32およびNMOSトランジスタNT31のサイズの方
が大きく設定されることから、貫通電流に差がある。第
2点目は、PMOSトランジスタPT32は常時オン状態
にあるから、耐圧の点で心配が少なく、チャネル長をP
MOSトランジスタPT21およびPT31よりも短くする
ことができ、ゲート電圧が0Vのときの能力は十分大き
くすることができる。また、ゲート電圧がVCCレベルの
ときは、2乗的にゲート電圧が効果を及ぼすので、上述
した0Vの出力を得る場合の貫通電流阻止効果も大き
い。
【0027】図2は図1の回路の入出力特性を示し、図
3は図1の回路(本発明品)および従来回路の貫通電流
iVPP を示している。図2および図3からわかるよう
に、本発明回路は良好な入出力特性を有し、また、スイ
ッチング時の貫通電流iVPP は従来回路に比べて、大幅
に減少している。
3は図1の回路(本発明品)および従来回路の貫通電流
iVPP を示している。図2および図3からわかるよう
に、本発明回路は良好な入出力特性を有し、また、スイ
ッチング時の貫通電流iVPP は従来回路に比べて、大幅
に減少している。
【0028】以上説明したように、本実施例によれば、
高電圧VPPの供給ラインと接地との間にPMOSトラン
ジスタPT31およびNMOSトランジスタNT31を直列
に接続して出力段を構成し、両トランジスタの接続中点
から構成される出力ノードND31とPMOSトランジス
タPT31との間にPMOSトランジスタPT32を直列に
接続して、そのゲートに入力電圧VINを供給するように
したので、低電圧動作が可能であることはもとより、貫
通電流の低減を図れる。したがって、昇圧回路の過度の
消費電流出力を防止でき、出力電圧の低下を回避でき
る。その結果、昇圧回路の出力電流能力を小さくでき、
ひいては昇圧回路のサイズを小さくできる利点がある。
高電圧VPPの供給ラインと接地との間にPMOSトラン
ジスタPT31およびNMOSトランジスタNT31を直列
に接続して出力段を構成し、両トランジスタの接続中点
から構成される出力ノードND31とPMOSトランジス
タPT31との間にPMOSトランジスタPT32を直列に
接続して、そのゲートに入力電圧VINを供給するように
したので、低電圧動作が可能であることはもとより、貫
通電流の低減を図れる。したがって、昇圧回路の過度の
消費電流出力を防止でき、出力電圧の低下を回避でき
る。その結果、昇圧回路の出力電流能力を小さくでき、
ひいては昇圧回路のサイズを小さくできる利点がある。
【0029】なお、本実施例では、貫通電流阻止用のP
MOSトランジスタPT32を出力ノードND31とPMO
SトランジスタPT31との間に直列に接続したが、これ
に限定されるものではなく、高電圧VPPの供給ラインと
出力ノードND31との間であればよい。したがって、高
電圧VPPの供給ラインとPMOSトランジスタPT31と
の間にPMOSトランジスタPT32を直列に接続して
も、貫通電流を減少させることができる。
MOSトランジスタPT32を出力ノードND31とPMO
SトランジスタPT31との間に直列に接続したが、これ
に限定されるものではなく、高電圧VPPの供給ラインと
出力ノードND31との間であればよい。したがって、高
電圧VPPの供給ラインとPMOSトランジスタPT31と
の間にPMOSトランジスタPT32を直列に接続して
も、貫通電流を減少させることができる。
【0030】
【実施例2】図4は、本発明に係るレベル変換回路の第
2の実施例を示す回路図である。本実施例では、上述し
た実施例1の構成に加えて、ノードND21とPMOSト
ランジスタPT21との間にも、貫通電流阻止用のPMO
SトランジスタPT22を直列に接続している。そして、
入力電圧VINをインバータINV13でレベル反転させて
PMOSトランジスタPT22およびNMOSトランジス
タNT21のゲートに供給し、かつ、インバータINV13
の出力をゲートが電源電圧VCCに接続されたNMOSト
ランジスタNT12を介して出力ノードND31およびPM
OSトランジスタPT21のゲートに供給するように構成
している。
2の実施例を示す回路図である。本実施例では、上述し
た実施例1の構成に加えて、ノードND21とPMOSト
ランジスタPT21との間にも、貫通電流阻止用のPMO
SトランジスタPT22を直列に接続している。そして、
入力電圧VINをインバータINV13でレベル反転させて
PMOSトランジスタPT22およびNMOSトランジス
タNT21のゲートに供給し、かつ、インバータINV13
の出力をゲートが電源電圧VCCに接続されたNMOSト
ランジスタNT12を介して出力ノードND31およびPM
OSトランジスタPT21のゲートに供給するように構成
している。
【0031】次に、上記構成よる動作を説明する。接地
レベル(0V)から切り替えられ電源電圧VCCレベルで
供給された入力電圧VINは、NMOSトランジスタNT
11を介してPMOSトランジスタPT31のゲートに印加
されるとともに、直接NMOSトランジスタNT31およ
びPMOSトランジスタNT32のゲートに印加される。
これと並行して、電源電圧VCCレベルで供給された入力
電圧VINがインバータINV13でレベル反転作用を受け
て、接地レベルでNMOSトランジスタNT12を介し出
力ノードND31およびPMOSトランジスタPT21のゲ
ートに供給されるとともに、直接NMOSトランジスタ
NT21およびPMOSトランジスタNT 22のゲートに印
加される。
レベル(0V)から切り替えられ電源電圧VCCレベルで
供給された入力電圧VINは、NMOSトランジスタNT
11を介してPMOSトランジスタPT31のゲートに印加
されるとともに、直接NMOSトランジスタNT31およ
びPMOSトランジスタNT32のゲートに印加される。
これと並行して、電源電圧VCCレベルで供給された入力
電圧VINがインバータINV13でレベル反転作用を受け
て、接地レベルでNMOSトランジスタNT12を介し出
力ノードND31およびPMOSトランジスタPT21のゲ
ートに供給されるとともに、直接NMOSトランジスタ
NT21およびPMOSトランジスタNT 22のゲートに印
加される。
【0032】出力ノードND31には、インバータINV
13による接地レベルの電圧が供給され、また、PMOS
トランジスタPT31およびPT32が略オフ状態となり、
NMOSトランジスタNT31がオン状態となることか
ら、出力ノードND31のレベルは急速に接地レベルに遷
移する。すなわち、VCCレベルの入力電圧VINが接地レ
ベル0Vに変換され、VOUT として出力される。このと
き、貫通電流はPMOSトランジスタPT32の存在によ
り小さく絞られる。またこのとき、PMOSトランジス
タPT21およびPT22がオン状態となり、NMOSトラ
ンジスタNT21がオフ状態となることから、ノードND
21のレベルは高電圧VPPレベルに引き上がられる。これ
により、PMOSトランジスタPT 31のオフ状態が安定
に保持される。
13による接地レベルの電圧が供給され、また、PMOS
トランジスタPT31およびPT32が略オフ状態となり、
NMOSトランジスタNT31がオン状態となることか
ら、出力ノードND31のレベルは急速に接地レベルに遷
移する。すなわち、VCCレベルの入力電圧VINが接地レ
ベル0Vに変換され、VOUT として出力される。このと
き、貫通電流はPMOSトランジスタPT32の存在によ
り小さく絞られる。またこのとき、PMOSトランジス
タPT21およびPT22がオン状態となり、NMOSトラ
ンジスタNT21がオフ状態となることから、ノードND
21のレベルは高電圧VPPレベルに引き上がられる。これ
により、PMOSトランジスタPT 31のオフ状態が安定
に保持される。
【0033】これに対して、入力電圧VINが電源電圧V
CCレベルから0Vに切り替えられて入力されると、PM
OSトランジスタPT31およびPT32がオン状態とな
り、NMOSトランジスタNT31がオフ状態となり、ま
た、出力ノードND31には、NMOSトランジスタNT
12を介して電源電圧VCCレベルが供給される。これによ
り、出力ノードND31はすばやく高電圧VPPレベルに引
き上げられる。すなわち、0Vの入力電圧VINが20V
の高電圧に変換され、VOUT として出力される。
CCレベルから0Vに切り替えられて入力されると、PM
OSトランジスタPT31およびPT32がオン状態とな
り、NMOSトランジスタNT31がオフ状態となり、ま
た、出力ノードND31には、NMOSトランジスタNT
12を介して電源電圧VCCレベルが供給される。これによ
り、出力ノードND31はすばやく高電圧VPPレベルに引
き上げられる。すなわち、0Vの入力電圧VINが20V
の高電圧に変換され、VOUT として出力される。
【0034】また、PMOSトランジスタPT21および
PT22が略オフ状態となり、NMOSトランジスタNT
21がオン状態となることから、出力ノードND21のレベ
ルは接地レベルに遷移する。また、出力ノードND31の
VPPレベルはPMOSトランジスタPT21のゲートに供
給される。これにより、PMOSトランジスタPT21は
オフ状態となる。したがって、ノードND21は安定に接
地レベルに保持され、PMOSトランジスタPT31のオ
ン状態が安定に保持される。また、このときの貫通電流
はPMOSトランジスタPT22の存在により小さく絞ら
れる。
PT22が略オフ状態となり、NMOSトランジスタNT
21がオン状態となることから、出力ノードND21のレベ
ルは接地レベルに遷移する。また、出力ノードND31の
VPPレベルはPMOSトランジスタPT21のゲートに供
給される。これにより、PMOSトランジスタPT21は
オフ状態となる。したがって、ノードND21は安定に接
地レベルに保持され、PMOSトランジスタPT31のオ
ン状態が安定に保持される。また、このときの貫通電流
はPMOSトランジスタPT22の存在により小さく絞ら
れる。
【0035】本実施例2によれば、上述した実施例1の
効果に加えて、さらに貫通電流を減少させることがで
き、また、動作速度の向上を図れる利点がある。
効果に加えて、さらに貫通電流を減少させることがで
き、また、動作速度の向上を図れる利点がある。
【0036】なお、本実施例では、貫通電流阻止用のP
MOSトランジスタPT22をノードND21とPMOSト
ランジスタPT21との間にを直列に接続したが、これに
限定されるものではなく、上述したPMOSトランジス
タPT32の場合と同様に、高電圧VPPの供給ラインと出
力ノードND31との間であればよい。したがって、高電
圧VPPの供給ラインとPMOSトランジスタPT21との
間にPMOSトランジスタPT32を直列に接続しても、
貫通電流を減少させることができる。
MOSトランジスタPT22をノードND21とPMOSト
ランジスタPT21との間にを直列に接続したが、これに
限定されるものではなく、上述したPMOSトランジス
タPT32の場合と同様に、高電圧VPPの供給ラインと出
力ノードND31との間であればよい。したがって、高電
圧VPPの供給ラインとPMOSトランジスタPT21との
間にPMOSトランジスタPT32を直列に接続しても、
貫通電流を減少させることができる。
【0037】
【実施例3】図5は、本発明に係るレベル変換回路の第
3の実施例を示す回路図である。本実施例が上記実施例
2と異なる点は、NMOSトランジスタNT11を介して
入力電圧VINをPMOSトランジスタPT31のゲートに
供給し、NMOSトランジスタNT12を介してインバー
タINV13の出力を出力ノードND31およびPMOSト
ランジスタPT21のゲートに供給する代わりに、入力電
圧VINを直接NMOSトランジスタNT31のゲートに供
給し、インバータINV13の出力を直接NMOSトラン
ジスタNT21のゲートに供給するようにしたことにあ
る。
3の実施例を示す回路図である。本実施例が上記実施例
2と異なる点は、NMOSトランジスタNT11を介して
入力電圧VINをPMOSトランジスタPT31のゲートに
供給し、NMOSトランジスタNT12を介してインバー
タINV13の出力を出力ノードND31およびPMOSト
ランジスタPT21のゲートに供給する代わりに、入力電
圧VINを直接NMOSトランジスタNT31のゲートに供
給し、インバータINV13の出力を直接NMOSトラン
ジスタNT21のゲートに供給するようにしたことにあ
る。
【0038】本実施例によれば、動作速度の点では実施
例2の場合に比べて劣るものの、トランジスタのサイズ
に制約を受けないという利点があり、また貫通電流を減
少させることができる。
例2の場合に比べて劣るものの、トランジスタのサイズ
に制約を受けないという利点があり、また貫通電流を減
少させることができる。
【0039】
【実施例4】図6は、本発明に係るレベル変換回路の第
4の実施例を示す回路図であって、本回路は、実施例1
の構成に対応した負電圧用の回路である。
4の実施例を示す回路図であって、本回路は、実施例1
の構成に対応した負電圧用の回路である。
【0040】この回路では、図1の回路のNMOSトラ
ンジスタNT11の代わりに、ゲートが接地され、基板が
電源電圧VCCの供給ラインに接続されたPMOSトラン
ジスタPT11を用い、NMOSトランジスタNT21a お
よびNT31a のソースをたとえば−10V等の負の高電
圧VBBの供給ラインに接続し、ノードND21とNMOS
トランジスタNT31a のゲート、並びに出力ノードND
31とNMOSトランジスタNT21a およびPMOSトラ
ンジスタPT21のゲートを接続して交差結合を構成して
いる。そして、出力ノードND31とNMOSトランジス
タNT31a との間に貫通電流阻止用NMOSトランジス
タNT32a を直列に接続し、NMOSトランジスタNT
32a のゲートおよびPMOSトランジスタPT31のゲー
トを入力電圧VINの供給ラインに直接接続している。
ンジスタNT11の代わりに、ゲートが接地され、基板が
電源電圧VCCの供給ラインに接続されたPMOSトラン
ジスタPT11を用い、NMOSトランジスタNT21a お
よびNT31a のソースをたとえば−10V等の負の高電
圧VBBの供給ラインに接続し、ノードND21とNMOS
トランジスタNT31a のゲート、並びに出力ノードND
31とNMOSトランジスタNT21a およびPMOSトラ
ンジスタPT21のゲートを接続して交差結合を構成して
いる。そして、出力ノードND31とNMOSトランジス
タNT31a との間に貫通電流阻止用NMOSトランジス
タNT32a を直列に接続し、NMOSトランジスタNT
32a のゲートおよびPMOSトランジスタPT31のゲー
トを入力電圧VINの供給ラインに直接接続している。
【0041】本回路において、電源電圧VCCレベルで供
給された入力電圧VINは、PMOSトランジスタPT11
を介してNMOSトランジスタNT31a のゲートに印加
されるとともに、直接、PMOSトランジスタPT31お
よびNMOSトランジスタNT32a のゲートに印加され
る。これに伴い、NMOSトランジスタNT31a および
NT32a がオン状態となり、PMOSトランジスタPT
31がオフ状態となる。これにより、これにより、出力ノ
ードND31は負の高電圧VBBレベルに引き下げられる。
すなわち、電源電圧VCCレベルの入力電圧VINが−10
Vの負の高電圧に変換され、VOUT として出力される。
また、出力ノードND31のVBBレベルはNMOSトラン
ジスタNT21a およびPMOSトランジスタPT21のゲ
ートに供給される。これにより、NMOSトランジスタ
NT21a はオフ状態、PMOSトランジスタPT21はオ
ン状態となり、ノードND21のレベルは安定にVCCレベ
ルに保持され、NMOSトランジスタNT31a のオン状
態が安定に保持され、出力電圧VOUT はVBBレベルで安
定に出力される。
給された入力電圧VINは、PMOSトランジスタPT11
を介してNMOSトランジスタNT31a のゲートに印加
されるとともに、直接、PMOSトランジスタPT31お
よびNMOSトランジスタNT32a のゲートに印加され
る。これに伴い、NMOSトランジスタNT31a および
NT32a がオン状態となり、PMOSトランジスタPT
31がオフ状態となる。これにより、これにより、出力ノ
ードND31は負の高電圧VBBレベルに引き下げられる。
すなわち、電源電圧VCCレベルの入力電圧VINが−10
Vの負の高電圧に変換され、VOUT として出力される。
また、出力ノードND31のVBBレベルはNMOSトラン
ジスタNT21a およびPMOSトランジスタPT21のゲ
ートに供給される。これにより、NMOSトランジスタ
NT21a はオフ状態、PMOSトランジスタPT21はオ
ン状態となり、ノードND21のレベルは安定にVCCレベ
ルに保持され、NMOSトランジスタNT31a のオン状
態が安定に保持され、出力電圧VOUT はVBBレベルで安
定に出力される。
【0042】これに対して、入力電圧VINが0Vで入力
されると、PMOSトランジスタPT31がオン状態とな
り、NMOSトランジスタNT31a およびNT32a が略
オフ状態となる。これにより、出力ノードND31はVCC
レベルに引き上げられ、出力電圧VOUT はVccレベルで
出力される。出力ノードND31のVCCレベルはNMOS
トランジスタNT21a およびPMOSトランジスタPT
21のゲートに印加され、NMOSトランジスタNT21a
はオン状態となり、PMOSトランジスタPT21はオフ
状態となる。これにより、ノードND21は負の高電圧V
BBレベルに引き下げられる。ノードND21のVBBレベル
はNMOSトランジスタNT31a のゲートに供給され
る。したがって、NMOSトランジスタNT31a はオフ
状態に安定に保持され、出力電圧VOUT はVCCレベルで
安定に出力される。
されると、PMOSトランジスタPT31がオン状態とな
り、NMOSトランジスタNT31a およびNT32a が略
オフ状態となる。これにより、出力ノードND31はVCC
レベルに引き上げられ、出力電圧VOUT はVccレベルで
出力される。出力ノードND31のVCCレベルはNMOS
トランジスタNT21a およびPMOSトランジスタPT
21のゲートに印加され、NMOSトランジスタNT21a
はオン状態となり、PMOSトランジスタPT21はオフ
状態となる。これにより、ノードND21は負の高電圧V
BBレベルに引き下げられる。ノードND21のVBBレベル
はNMOSトランジスタNT31a のゲートに供給され
る。したがって、NMOSトランジスタNT31a はオフ
状態に安定に保持され、出力電圧VOUT はVCCレベルで
安定に出力される。
【0043】本実施例においても、上述した実施例1の
効果と同様の効果を得ることができる。なお、本実施例
では、貫通電流阻止用のNMOSトランジスタNT32a
を出力ノードND31とNMOSトランジスタNT31a と
の間に直列に接続したが、これに限定されるものではな
く、負の高電圧VBBの供給ラインと出力ノードND31と
の間であればよい。したがって、高電圧VBBの供給ライ
ンとNMOSトランジスタNT31a との間にNMOSト
ランジスタNT31a を直列に接続しても、貫通電流を減
少させることができる。また、ノードND21と負の高電
圧VBBの供給ラインとの間にNMOSトランジスタを直
列に接続することにより、さらに貫通電流を減少させる
ことができる。
効果と同様の効果を得ることができる。なお、本実施例
では、貫通電流阻止用のNMOSトランジスタNT32a
を出力ノードND31とNMOSトランジスタNT31a と
の間に直列に接続したが、これに限定されるものではな
く、負の高電圧VBBの供給ラインと出力ノードND31と
の間であればよい。したがって、高電圧VBBの供給ライ
ンとNMOSトランジスタNT31a との間にNMOSト
ランジスタNT31a を直列に接続しても、貫通電流を減
少させることができる。また、ノードND21と負の高電
圧VBBの供給ラインとの間にNMOSトランジスタを直
列に接続することにより、さらに貫通電流を減少させる
ことができる。
【0044】
【発明の効果】以上説明したように、本発明によれば、
低電圧動作が可能で、貫通電流の低減を図れ、ひいては
昇圧回路の過度の消費電流出力を防止できるレベル変換
回路を実現できる利点がある。
低電圧動作が可能で、貫通電流の低減を図れ、ひいては
昇圧回路の過度の消費電流出力を防止できるレベル変換
回路を実現できる利点がある。
【図1】本発明に係るレベル変換回路の第1の実施例を
示す回路図である。
示す回路図である。
【図2】図1の回路の入出力特性を示す図である。
【図3】図1の回路および従来回路の貫通電流を示す図
である。
である。
【図4】本発明に係るレベル変換回路の第2の実施例を
示す回路図である。
示す回路図である。
【図5】本発明に係るレベル変換回路の第3の実施例を
示す回路図である。
示す回路図である。
【図6】本発明に係るレベル変換回路の第4の実施例を
示す回路図である。
示す回路図である。
【図7】従来のレベル変換回路の第1の構成例を示す回
路図である。
路図である。
【図8】従来のレベル変換回路の第2の構成例を示す回
路図である。
路図である。
【図9】従来のレベル変換回路の第3の構成例を示す回
路図である。
路図である。
【図10】従来のレベル変換回路の第4の構成例を示す
回路図である。
回路図である。
NT11,NT21,NT31,NT21a ,NT31a ,NT
32a …NMOSトランジスタ PT21,PT22,PT31,PT32…PMOSトランジス
タ ND31…出力ノード VIN…入力電圧 VOUT …出力電圧 VCC…電源電圧 VPP…正の高電圧 VBB…負の高電圧
32a …NMOSトランジスタ PT21,PT22,PT31,PT32…PMOSトランジス
タ ND31…出力ノード VIN…入力電圧 VOUT …出力電圧 VCC…電源電圧 VPP…正の高電圧 VBB…負の高電圧
Claims (1)
- 【請求項1】 第1の電源と第2の電源との間に直列に
接続され、その接続点により出力ノードを構成する第1
のトランジスタおよび該第1のトランジスタと反対極性
の第2のトランジスタと、第1の電源に対して第1およ
び第2のトランジスタと並列に接続された第3のトラン
ジスタを有し、少なくとも第1および第3のトランジス
タが交差結合され、入力電圧を第1または第2の電源レ
ベルに変換するレベル変換回路であって、 上記第1の電源と上記出力ノードとの間に、第1のトラ
ンジスタと同一極性の第4のトランジスタが直列に接続
され、上記第1のトランジスタのゲートと入力電圧の供給ライ
ンとの間に、上記第1のトランジスタと反対極性の第5
のトランジスタのソースおよびドレインが直列に接続さ
れ、 少なくとも上記第2および第4のトランジスタのゲート
が上記入力電圧の供給ラインに接続されていることを特
徴とするレベル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28368393A JP3227946B2 (ja) | 1993-11-12 | 1993-11-12 | レベル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28368393A JP3227946B2 (ja) | 1993-11-12 | 1993-11-12 | レベル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07142989A JPH07142989A (ja) | 1995-06-02 |
JP3227946B2 true JP3227946B2 (ja) | 2001-11-12 |
Family
ID=17668728
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28368393A Expired - Fee Related JP3227946B2 (ja) | 1993-11-12 | 1993-11-12 | レベル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3227946B2 (ja) |
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JP4023276B2 (ja) | 2002-09-30 | 2007-12-19 | 株式会社デンソー | 駆動回路 |
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GB2471572B (en) * | 2009-07-02 | 2015-04-22 | Advanced Risc Mach Ltd | Voltage level shifter |
CN102981547B (zh) * | 2011-09-02 | 2015-01-14 | 华邦电子股份有限公司 | 保护电路和控制电路 |
JP5395203B2 (ja) * | 2012-03-23 | 2014-01-22 | 力晶科技股▲ふん▼有限公司 | レベルシフト回路及びそれを用いた半導体デバイス |
-
1993
- 1993-11-12 JP JP28368393A patent/JP3227946B2/ja not_active Expired - Fee Related
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---|---|
JPH07142989A (ja) | 1995-06-02 |
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