JP3123463B2 - レベル変換回路 - Google Patents
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
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- H—ELECTRICITY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Description
【0001】
【発明の属する技術分野】本発明は、レベル変換回路に
関し、特に回路の論理電圧レベルをHIGHレベル、L
OWレベルとも異なった論理電圧レベルに変換するレベ
ル変換回路に関する。
関し、特に回路の論理電圧レベルをHIGHレベル、L
OWレベルとも異なった論理電圧レベルに変換するレベ
ル変換回路に関する。
【0002】
【従来の技術】回路の論理電圧レベルをHIGHレベ
ル、LOWレベルとも異なった論理電圧レベルに変換す
るレベル変換回路として、図6に示すような、ワード線
ドライバ回路が提案されている。例えば文献(ISSC
C ’95 DIGEST OFTECHNICAL
PAPERS“Circuit Design Tec
hniques for Low−voltage O
perating and/or Giga−Scal
e DRAMs”)参照。
ル、LOWレベルとも異なった論理電圧レベルに変換す
るレベル変換回路として、図6に示すような、ワード線
ドライバ回路が提案されている。例えば文献(ISSC
C ’95 DIGEST OFTECHNICAL
PAPERS“Circuit Design Tec
hniques for Low−voltage O
perating and/or Giga−Scal
e DRAMs”)参照。
【0003】入力されたアドレス信号(Addres
s)がRowデコーダ(Row Decorder)で
デコードされ、節点A3に出力された論理電位レベル
(HIGHレベルは内部電源電圧VINT、LOWレベ
ルはGND)を異なった論理電位レベル(HIGHレベ
ルは昇圧電源電圧VPP、LOWレベルは負の降圧電源
電圧VBB)に変換している。
s)がRowデコーダ(Row Decorder)で
デコードされ、節点A3に出力された論理電位レベル
(HIGHレベルは内部電源電圧VINT、LOWレベ
ルはGND)を異なった論理電位レベル(HIGHレベ
ルは昇圧電源電圧VPP、LOWレベルは負の降圧電源
電圧VBB)に変換している。
【0004】すなわち、サブスレッショルドリークを低
減するためスタンバイ時はワード線電圧を負電圧レベル
にし、アクティブ時は、ワード線を内部動作電位レベル
より高い昇圧電位レベルにする。
減するためスタンバイ時はワード線電圧を負電圧レベル
にし、アクティブ時は、ワード線を内部動作電位レベル
より高い昇圧電位レベルにする。
【0005】図6に示した従来技術は、ワード線ドライ
バ回路であるため、節点A3が論理ゲートであるROW
デコーダの出力により駆動されている。
バ回路であるため、節点A3が論理ゲートであるROW
デコーダの出力により駆動されている。
【0006】ここで、節点A3を他のブロックのドライ
バから配線の引き回しを介して間接的に駆動する場合を
考えてみる。この構成を図8に示す。
バから配線の引き回しを介して間接的に駆動する場合を
考えてみる。この構成を図8に示す。
【0007】他のブロックのインバータD3からの入力
波形は、配線H1の配線負荷を通して入力部VINに伝
達されるので、立ち上がり(RISE)時間、立ち下が
り(FALL)時間が大きくなる。
波形は、配線H1の配線負荷を通して入力部VINに伝
達されるので、立ち上がり(RISE)時間、立ち下が
り(FALL)時間が大きくなる。
【0008】このため、入力部VINにおける論理レベ
ルの遷移時間が大きくなり、インバータD3からの、立
ち下がり波形に対して、トランジスタQ2、Q5、配線
H1を介して電源VPPからGNDへ大きな貫通電流I
1が流れ、またインバータD3からの立ち上がり波形に
対して、配線H1、トランジスタQ6、Q4を介して、
電源VINTから電源VBBへ大きな貫通電流I2が流
れる等の問題が発生する。
ルの遷移時間が大きくなり、インバータD3からの、立
ち下がり波形に対して、トランジスタQ2、Q5、配線
H1を介して電源VPPからGNDへ大きな貫通電流I
1が流れ、またインバータD3からの立ち上がり波形に
対して、配線H1、トランジスタQ6、Q4を介して、
電源VINTから電源VBBへ大きな貫通電流I2が流
れる等の問題が発生する。
【0009】このため、従来の回路方式では、節点A3
を、論理ゲート出力により、直接駆動する方法が望まし
い。
を、論理ゲート出力により、直接駆動する方法が望まし
い。
【0010】そこで、より一般的な従来技術として、図
7に示すような、節点A3をインバータD2で直接駆動
するレベル変換回路についてその動作を説明する。以下
では、図7に示したレベル変換回路の動作について、図
9の波形図を参照して説明する。
7に示すような、節点A3をインバータD2で直接駆動
するレベル変換回路についてその動作を説明する。以下
では、図7に示したレベル変換回路の動作について、図
9の波形図を参照して説明する。
【0011】図7において、Q1、Q2は基板電位がV
PPレベルのPチャネルトランジスタ、Q3、Q4は基
板電位がVBBレベルのNチャネルトランジスタ、Q5
は基板電位がGNDレベルでゲート部にVINTレベル
が入力されているNチャネルトランジスタ、Q6は基板
電位がVINTレベルでゲート部にGNDレベルが入力
されているPチャネルトランジスタである。
PPレベルのPチャネルトランジスタ、Q3、Q4は基
板電位がVBBレベルのNチャネルトランジスタ、Q5
は基板電位がGNDレベルでゲート部にVINTレベル
が入力されているNチャネルトランジスタ、Q6は基板
電位がVINTレベルでゲート部にGNDレベルが入力
されているPチャネルトランジスタである。
【0012】なお、インバータD2を構成するPチャネ
ルトランジスタ、Nチャネルトランジスタのサイズは、
それぞれトランジスタQ6、Q5と同じサイズを想定し
ている。
ルトランジスタ、Nチャネルトランジスタのサイズは、
それぞれトランジスタQ6、Q5と同じサイズを想定し
ている。
【0013】最初に、出力VOUT電位の立ち上がり
(RISE)動作について考える。
(RISE)動作について考える。
【0014】入力VINがGNDレベルのとき、インバ
ータD2の出力節点A3はVINTレベル、節点A1は
VPPレベル、節点A2はVINTレベル、VOUTは
VBBレベルとなっている。
ータD2の出力節点A3はVINTレベル、節点A1は
VPPレベル、節点A2はVINTレベル、VOUTは
VBBレベルとなっている。
【0015】ここで、トランジスタQ5、Q1、Q4は
非導通状態であり、トランジスタQ6、Q2、Q3は導
通状態とされ各節点を所定の電源電圧に接続している。
非導通状態であり、トランジスタQ6、Q2、Q3は導
通状態とされ各節点を所定の電源電圧に接続している。
【0016】入力VINがGNDレベルからVINTレ
ベルになったとき、節点A3はVINTレベルからGN
Dレベルになる。このとき、トランジスタQ6が導通し
ていることにより節点A2の電位は引き下げられ、VT
P(VTPは、Pチャネルトランジスタの負のしきい値
電圧)の絶対値|VTP|付近に近づいていく。
ベルになったとき、節点A3はVINTレベルからGN
Dレベルになる。このとき、トランジスタQ6が導通し
ていることにより節点A2の電位は引き下げられ、VT
P(VTPは、Pチャネルトランジスタの負のしきい値
電圧)の絶対値|VTP|付近に近づいていく。
【0017】このとき、トランジスタQ6のソース・ド
レイン間(A2−A3間)電圧の減少により、トランジ
スタQ6の駆動能力は低下し、節点A2の電位レベルは
ゆっくり下降する。
レイン間(A2−A3間)電圧の減少により、トランジ
スタQ6の駆動能力は低下し、節点A2の電位レベルは
ゆっくり下降する。
【0018】一方、節点A3の電位が、VINT−VT
N(VTNは、Nチャネルトランジスタの正のしきい値
電圧)レベル以下に下げられると、トランジスタQ5が
導通状態になり節点A1の電位が引き下げられる。
N(VTNは、Nチャネルトランジスタの正のしきい値
電圧)レベル以下に下げられると、トランジスタQ5が
導通状態になり節点A1の電位が引き下げられる。
【0019】そして、節点A1の電位が、VPP−|V
TP|レベル以下になったとき、トランジスタQ1が導
通するが、トランジスタQ3も導通しているため出力V
OUTの電位はゆっくり上昇する。
TP|レベル以下になったとき、トランジスタQ1が導
通するが、トランジスタQ3も導通しているため出力V
OUTの電位はゆっくり上昇する。
【0020】それから、出力VOUTの電位が、VBB
+VTNレベル以上になって、トランジスタQ4が導通
状態となり、節点A2の電位をVBBレベルに引き下
げ、トランジスタQ3、Q6は非導通状態となる。この
とき、出力VOUTはVPPレベルに上昇し、トランジ
スタQ2は非導通状態、トランジスタQ1、Q5は導通
状態にある。
+VTNレベル以上になって、トランジスタQ4が導通
状態となり、節点A2の電位をVBBレベルに引き下
げ、トランジスタQ3、Q6は非導通状態となる。この
とき、出力VOUTはVPPレベルに上昇し、トランジ
スタQ2は非導通状態、トランジスタQ1、Q5は導通
状態にある。
【0021】次に、出力VOUT電位の立ち下がり(F
ALL)動作について考える。
ALL)動作について考える。
【0022】入力VINがVINTレベルのとき、イン
バータD2の出力節点A3はGNDレベル、節点A1は
GNDレベル、節点A2はVBBレベル、VOUTはV
PPレベルとなっている。
バータD2の出力節点A3はGNDレベル、節点A1は
GNDレベル、節点A2はVBBレベル、VOUTはV
PPレベルとなっている。
【0023】ここで、トランジスタQ6、Q2、Q3は
非導通状態であり、トランジスタQ5、Q1、Q4は導
通状態で、各節点を所定の電源電圧に接続している。
非導通状態であり、トランジスタQ5、Q1、Q4は導
通状態で、各節点を所定の電源電圧に接続している。
【0024】入力VINがVINTレベルからGNDレ
ベルになったとき、節点A3はGNDレベルからVIN
Tレベルになる。このとき、トランジスタQ5が導通し
ていることにより節点A1の電位は引き上げられ、VI
NT−VTN付近に近づいていく。
ベルになったとき、節点A3はGNDレベルからVIN
Tレベルになる。このとき、トランジスタQ5が導通し
ていることにより節点A1の電位は引き上げられ、VI
NT−VTN付近に近づいていく。
【0025】このとき、トランジスタQ5のソース・ド
レイン間(A1−A3間)電圧の減少により、トランジ
スタQ5の駆動能力は低下し、節点A1の電位レベルの
上昇は遅くなる。
レイン間(A1−A3間)電圧の減少により、トランジ
スタQ5の駆動能力は低下し、節点A1の電位レベルの
上昇は遅くなる。
【0026】一方、節点A3の電位が|VTP|レベル
以上に上げられると、トランジスタQ6が導通状態にな
り、節点A2の電位が引き上げられる。
以上に上げられると、トランジスタQ6が導通状態にな
り、節点A2の電位が引き上げられる。
【0027】そして、節点A2の電位が、VBB+VT
Nレベル以上になったとき、トランジスタQ3が導通す
る。
Nレベル以上になったとき、トランジスタQ3が導通す
る。
【0028】それから、出力VOUTの電位が、VPP
−|VTP|レベル以下になったとき、トランジスタQ
2が導通状態となり、節点A1の電位をVPPレベルに
引き上げ、トランジスタQ1、Q5は導通状態となる。
このとき、出力VOUTはVBBレベルに下降し、トラ
ンジスタQ4は非導通状態、トランジスタQ3、Q6は
導通状態にある。
−|VTP|レベル以下になったとき、トランジスタQ
2が導通状態となり、節点A1の電位をVPPレベルに
引き上げ、トランジスタQ1、Q5は導通状態となる。
このとき、出力VOUTはVBBレベルに下降し、トラ
ンジスタQ4は非導通状態、トランジスタQ3、Q6は
導通状態にある。
【0029】こうして、回路の論理電位レベル(HIG
Hレベル:VINT(内部電源電圧)、LOWレベル:
GND)を異なった論理電位レベル(HIGHレベル:
VPP(昇圧電源電圧)、LOWレベル:VBB(負の
降圧電源電圧))に変換される。
Hレベル:VINT(内部電源電圧)、LOWレベル:
GND)を異なった論理電位レベル(HIGHレベル:
VPP(昇圧電源電圧)、LOWレベル:VBB(負の
降圧電源電圧))に変換される。
【0030】図7に示した上記従来のレベル変換回路で
は、入力VINが受け取られる入力部において、インバ
ータD2等の入力論理ゲートの出力(節点A3)を、ト
ランスファーゲートトランジスタQ5、Q6(節点A3
の論理レベルをVPPレベルや、VBBレベルに遷移さ
せないために設置されたトランジスタ)を介して出力し
ている(節点A1、A2)。
は、入力VINが受け取られる入力部において、インバ
ータD2等の入力論理ゲートの出力(節点A3)を、ト
ランスファーゲートトランジスタQ5、Q6(節点A3
の論理レベルをVPPレベルや、VBBレベルに遷移さ
せないために設置されたトランジスタ)を介して出力し
ている(節点A1、A2)。
【0031】そして、入力部からの出力をドライバ部に
入力して出力VOUTの立ち上がり、立ち下がりを行っ
ている。
入力して出力VOUTの立ち上がり、立ち下がりを行っ
ている。
【0032】
【発明が解決しようとする課題】しかしながら、上述し
た従来のレベル変換回路は、次のような問題点を有して
いる。
た従来のレベル変換回路は、次のような問題点を有して
いる。
【0033】出力VOUTの立ち上がり(RISE)動
作において、入力部の論理ゲート(インバータD2)を
構成するNチャネルトランジスタとNチャネルトランス
ファゲートトランジスタ(Q5)の複数のトランジスタ
を介してドライバ部のPチャンネルトランジスタ(Q
1)を駆動させる。
作において、入力部の論理ゲート(インバータD2)を
構成するNチャネルトランジスタとNチャネルトランス
ファゲートトランジスタ(Q5)の複数のトランジスタ
を介してドライバ部のPチャンネルトランジスタ(Q
1)を駆動させる。
【0034】また、出力VOUTの立ち下がり(FAL
L)動作において、入力部の論理ゲート(インバータD
2)を構成するPチャネルトランジスタとPチャネルト
ランスファゲートトランジスタ(Q6)の複数トランジ
スタを介してドライバ部のNチャネルトランジスタ(Q
3)を駆動させる。
L)動作において、入力部の論理ゲート(インバータD
2)を構成するPチャネルトランジスタとPチャネルト
ランスファゲートトランジスタ(Q6)の複数トランジ
スタを介してドライバ部のNチャネルトランジスタ(Q
3)を駆動させる。
【0035】このように、複数トランジスタを介してド
ライバ部トランジスタを駆動させるため、論理電圧レベ
ルのより高速なレベル変換を行うことができない。
ライバ部トランジスタを駆動させるため、論理電圧レベ
ルのより高速なレベル変換を行うことができない。
【0036】したがって、本発明は、上記問題点を解消
するためになされたものであって、その目的は、論理電
圧レベルを高速にレベル変換させるためのレベル変換回
路を提供することにある。
するためになされたものであって、その目的は、論理電
圧レベルを高速にレベル変換させるためのレベル変換回
路を提供することにある。
【0037】
【課題を解決するための手段】前記目的を達成するため
に本発明のレベル変換回路は、出力端子にドレインが接
続されソースが第1電源電圧よりも高い電位の第3電源
電圧に接続された第1トランジスタと、前記出力端子に
ゲートが接続されソースが前記第3電源電圧に接続され
た第2トランジスタと、前記出力端子にドレインが接続
され、ソースが第2電源電圧よりも低い電位の第4電源
電圧に接続された第3トランジスタと、前記出力端子が
ゲートに接続されソースが前記第4電源電圧に接続され
た第4トランジスタと、入力端子からの信号をゲートに
入力しソースが前記第2電源電圧に接続しドレインが前
記第1トランジスタのゲートおよび前記第2トランジス
タのドレインに接続された第5トランジスタと、前記入
力端子からの信号をゲートに入力しソースが前記第1電
源電圧に接続しドレインが前記第3トランジスタのゲー
トおよび前記第4トランジスタのドレインに接続された
第6トランジスタと、を備え、好ましくは、以下のよう
な回路構成を備えている。
に本発明のレベル変換回路は、出力端子にドレインが接
続されソースが第1電源電圧よりも高い電位の第3電源
電圧に接続された第1トランジスタと、前記出力端子に
ゲートが接続されソースが前記第3電源電圧に接続され
た第2トランジスタと、前記出力端子にドレインが接続
され、ソースが第2電源電圧よりも低い電位の第4電源
電圧に接続された第3トランジスタと、前記出力端子が
ゲートに接続されソースが前記第4電源電圧に接続され
た第4トランジスタと、入力端子からの信号をゲートに
入力しソースが前記第2電源電圧に接続しドレインが前
記第1トランジスタのゲートおよび前記第2トランジス
タのドレインに接続された第5トランジスタと、前記入
力端子からの信号をゲートに入力しソースが前記第1電
源電圧に接続しドレインが前記第3トランジスタのゲー
トおよび前記第4トランジスタのドレインに接続された
第6トランジスタと、を備え、好ましくは、以下のよう
な回路構成を備えている。
【0038】本発明のレベル変換回路においては、前記
入力端子からの信号を入力し前記第1電源電圧と前記第
2電源電圧を電源とした第1インバータと、前記第1イ
ンバータの出力をゲートに入力しドレインが前記第1電
源電圧に接続されソースが前記第5トランジスタのドレ
インに接続された第7トランジスタと、前記第1インバ
ータの出力をゲートに入力しドレインが前記第2電源電
圧に接続されソースが前記第6トランジスタのドレイン
に接続された第8トランジスタと、を含むことを特徴と
する。
入力端子からの信号を入力し前記第1電源電圧と前記第
2電源電圧を電源とした第1インバータと、前記第1イ
ンバータの出力をゲートに入力しドレインが前記第1電
源電圧に接続されソースが前記第5トランジスタのドレ
インに接続された第7トランジスタと、前記第1インバ
ータの出力をゲートに入力しドレインが前記第2電源電
圧に接続されソースが前記第6トランジスタのドレイン
に接続された第8トランジスタと、を含むことを特徴と
する。
【0039】また、本発明のレベル変換回路において
は、前記入力端子からの信号を入力し前記第1電源電圧
と前記第2電源電圧を電源とした第1インバータと、前
記第1インバータの出力をゲートに入力しドレインが前
記第3電源電圧に接続されソースが前記第5トランジス
タのドレインに接続された第7トランジスタと、前記第
1インバータの出力をゲートに入力しドレインが前記第
4電源電圧に接続されソースが前記第6トランジスタの
ドレインに接続された第8トランジスタと、をさらに含
むことを特徴とする。
は、前記入力端子からの信号を入力し前記第1電源電圧
と前記第2電源電圧を電源とした第1インバータと、前
記第1インバータの出力をゲートに入力しドレインが前
記第3電源電圧に接続されソースが前記第5トランジス
タのドレインに接続された第7トランジスタと、前記第
1インバータの出力をゲートに入力しドレインが前記第
4電源電圧に接続されソースが前記第6トランジスタの
ドレインに接続された第8トランジスタと、をさらに含
むことを特徴とする。
【0040】また、本発明のレベル変換回路において
は、前記入力端子からの信号を入力し前記第1電源電圧
と前記第2電源電圧を電源とした第1インバータと、前
記第1インバータの出力にドレインが接続されゲートが
前記第1電源電圧に接続されソースが前記第5トランジ
スタのドレインに接続された第7トランジスタと、前記
第1インバータの出力にドレインが接続されゲートが前
記第2電源電圧に接続されソースが前記第6トランジス
タのドレインに接続された第8トランジスタと、をさら
に含むことを特徴とする。
は、前記入力端子からの信号を入力し前記第1電源電圧
と前記第2電源電圧を電源とした第1インバータと、前
記第1インバータの出力にドレインが接続されゲートが
前記第1電源電圧に接続されソースが前記第5トランジ
スタのドレインに接続された第7トランジスタと、前記
第1インバータの出力にドレインが接続されゲートが前
記第2電源電圧に接続されソースが前記第6トランジス
タのドレインに接続された第8トランジスタと、をさら
に含むことを特徴とする。
【0041】また、本発明のレベル変換回路において
は、前記第1電源電圧にソースが接続されドレインに自
身のゲートが接続された第9トランジスタと、前記入力
端子がゲートに接続されソースが前記第9トランジスタ
のドレインに接続されドレインが前記第5トランジスタ
のドレインに接続された第10トランジスタと、前記第
2電源電圧にソースが接続されドレインに自身のゲート
が接続された第11トランジスタと、前記入力端子にゲ
ートが接続されソースが前記第11トランジスタのドレ
インに接続されドレインが前記第6トランジスタのドレ
インに接続された第12トランジスタと、をさらに含む
ことを特徴とする。
は、前記第1電源電圧にソースが接続されドレインに自
身のゲートが接続された第9トランジスタと、前記入力
端子がゲートに接続されソースが前記第9トランジスタ
のドレインに接続されドレインが前記第5トランジスタ
のドレインに接続された第10トランジスタと、前記第
2電源電圧にソースが接続されドレインに自身のゲート
が接続された第11トランジスタと、前記入力端子にゲ
ートが接続されソースが前記第11トランジスタのドレ
インに接続されドレインが前記第6トランジスタのドレ
インに接続された第12トランジスタと、をさらに含む
ことを特徴とする。
【0042】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のレベル変換回路は、その好ましい
実施の形態において、HIGH側が第1の電源電圧、L
OW側が第2の電源電圧で動作する半導体集積回路にお
いて、第1の電源電圧よりも高電位の第3の電源電圧と
出力端子との間に接続された第1トランジスタ(図1の
Q1)と、出力端子にゲートが接続され第3の電源電圧
と第1トランジスタのゲートとの間に接続された第2ト
ランジスタ(図1のQ2)と、第2の電源電圧よりも低
電位の第4の電源電圧と出力端子との間に接続された第
3トランジスタ(図1のQ3)と、出力端子にゲートが
接続され第4の電源電圧と第3トランジスタのゲートと
の間に接続された第4トランジスタ(図1のQ4)と、
を有するドライバ部と、入力端子にゲートが接続され、
ドライバ部の第1トランジスタのゲートと第2電源電圧
との間に接続された第5トランジスタ(図1のQ5)
と、入力端子にゲートが接続され、第3トランジスタの
ゲートと第1電源電圧との間に接続された第6トランジ
スタ(図1のQ6)と、を含む入力部と、から構成され
ている。
に説明する。本発明のレベル変換回路は、その好ましい
実施の形態において、HIGH側が第1の電源電圧、L
OW側が第2の電源電圧で動作する半導体集積回路にお
いて、第1の電源電圧よりも高電位の第3の電源電圧と
出力端子との間に接続された第1トランジスタ(図1の
Q1)と、出力端子にゲートが接続され第3の電源電圧
と第1トランジスタのゲートとの間に接続された第2ト
ランジスタ(図1のQ2)と、第2の電源電圧よりも低
電位の第4の電源電圧と出力端子との間に接続された第
3トランジスタ(図1のQ3)と、出力端子にゲートが
接続され第4の電源電圧と第3トランジスタのゲートと
の間に接続された第4トランジスタ(図1のQ4)と、
を有するドライバ部と、入力端子にゲートが接続され、
ドライバ部の第1トランジスタのゲートと第2電源電圧
との間に接続された第5トランジスタ(図1のQ5)
と、入力端子にゲートが接続され、第3トランジスタの
ゲートと第1電源電圧との間に接続された第6トランジ
スタ(図1のQ6)と、を含む入力部と、から構成され
ている。
【0043】本発明の実施の形態においては、出力VO
UTの立ち上がり(RISE)動作では、入力端子から
の入力信号(VIN)がゲートに入力され、第1トラン
ジスタ(Q1)のゲートと第2電源電圧との間に接続さ
れた第5トランジスタ(Q5)により、ドライバ部の第
1トランジスタ(Q1)のゲートが駆動される。
UTの立ち上がり(RISE)動作では、入力端子から
の入力信号(VIN)がゲートに入力され、第1トラン
ジスタ(Q1)のゲートと第2電源電圧との間に接続さ
れた第5トランジスタ(Q5)により、ドライバ部の第
1トランジスタ(Q1)のゲートが駆動される。
【0044】また、出力VOUTの立ち上がり(FAL
L)動作では、入力端子がゲート部に入力され、第3ト
ランジスタ(Q3)のゲートと第1電源電圧との間に接
続された第6トランジスタ(Q6)により、ドライバ部
の第3トランジスタ(Q3)のゲートが駆動される。
L)動作では、入力端子がゲート部に入力され、第3ト
ランジスタ(Q3)のゲートと第1電源電圧との間に接
続された第6トランジスタ(Q6)により、ドライバ部
の第3トランジスタ(Q3)のゲートが駆動される。
【0045】このように、本発明の実施の形態において
は、入力端子から入力(VIN)ゲート入力されたトラ
ンジスタにより、出力端子に接続されたトランジスタの
ゲートが直接駆動されるので、論理電圧レベルを高速に
レベル変換させることができる。
は、入力端子から入力(VIN)ゲート入力されたトラ
ンジスタにより、出力端子に接続されたトランジスタの
ゲートが直接駆動されるので、論理電圧レベルを高速に
レベル変換させることができる。
【0046】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【0047】図1は、本発明のレベル変換回路の第1の
実施例の構成を示すブロック図である。図5は、本発明
のレベル変換回路の第1の実施例の動作を説明するため
のタイミング形図である。
実施例の構成を示すブロック図である。図5は、本発明
のレベル変換回路の第1の実施例の動作を説明するため
のタイミング形図である。
【0048】図1において、Q1、Q2は基板電位が昇
圧電源電圧VPPレベルのPチャネルトランジスタ、Q
3、Q4は基板電位が降圧電源電圧VBBレベルのNチ
ャネルトランジスタ、Q5、Q7は基板電位がGNDレ
ベルのNチャネルトランジスタ、Q6、Q8は基板電位
が内部電源電圧VINTレベルのPチャネルトランジス
タである。
圧電源電圧VPPレベルのPチャネルトランジスタ、Q
3、Q4は基板電位が降圧電源電圧VBBレベルのNチ
ャネルトランジスタ、Q5、Q7は基板電位がGNDレ
ベルのNチャネルトランジスタ、Q6、Q8は基板電位
が内部電源電圧VINTレベルのPチャネルトランジス
タである。
【0049】図1を参照すると、本発明の第1の実施例
において、内部電源電圧VINTよりも高電位の電源電
圧VPPと出力端子VOUTとの間に接続されたトラン
ジスタQ1と、出力端子にゲートが接続され電源電圧V
PPとトランジスタQ1のゲートQ1との間に接続され
たトランジスタQ2と、GNDレベルよりも低電位の電
源電圧VBBと出力端子との間に接続されたトランジス
タQ3と、出力端子にゲートが接続され電源電圧VBB
とトランジスタQ3のゲートとの間に接続されたトラン
ジスタQ4と、を有するドライバ部と、入力端子VIN
にゲートが接続され、ドライバ部のトランジスタQ1の
ゲートとGNDとの間に接続されたトランジスタQ5
と、入力端子にゲートが接続され、トランジスタQ3の
ゲートと電源電圧VINTとの間に接続されたトランジ
スタQ6と、入力端子からの信号を入力しVINTとG
NDを電源としたインバータD1と、インバータD1の
出力をゲートに入力しドレインが電源電圧VINTに接
続されソースがトランジスタQ5のドレインに接続され
たトランジスタQ7と、インバータD1の出力をゲート
に入力しドレインが電源電圧VINTに接続されソース
がトランジスタQ6のドレインに接続されたトランジス
タQ8と、を有する入力部と、から構成されている。
において、内部電源電圧VINTよりも高電位の電源電
圧VPPと出力端子VOUTとの間に接続されたトラン
ジスタQ1と、出力端子にゲートが接続され電源電圧V
PPとトランジスタQ1のゲートQ1との間に接続され
たトランジスタQ2と、GNDレベルよりも低電位の電
源電圧VBBと出力端子との間に接続されたトランジス
タQ3と、出力端子にゲートが接続され電源電圧VBB
とトランジスタQ3のゲートとの間に接続されたトラン
ジスタQ4と、を有するドライバ部と、入力端子VIN
にゲートが接続され、ドライバ部のトランジスタQ1の
ゲートとGNDとの間に接続されたトランジスタQ5
と、入力端子にゲートが接続され、トランジスタQ3の
ゲートと電源電圧VINTとの間に接続されたトランジ
スタQ6と、入力端子からの信号を入力しVINTとG
NDを電源としたインバータD1と、インバータD1の
出力をゲートに入力しドレインが電源電圧VINTに接
続されソースがトランジスタQ5のドレインに接続され
たトランジスタQ7と、インバータD1の出力をゲート
に入力しドレインが電源電圧VINTに接続されソース
がトランジスタQ6のドレインに接続されたトランジス
タQ8と、を有する入力部と、から構成されている。
【0050】なお、従来のレベル変換回路との比較のた
め、トランジスタQ1〜Q6は、図7の従来技術と同じ
サイズとし、トランジスタQ7、Q8は、それぞれトラ
ンジスタQ5、Q6と同じサイズかそれより小さいサイ
ズでもよい。インバータD1のサイズは、トランジスタ
Q7、Q8が十分駆動できる程度のサイズでよい。
め、トランジスタQ1〜Q6は、図7の従来技術と同じ
サイズとし、トランジスタQ7、Q8は、それぞれトラ
ンジスタQ5、Q6と同じサイズかそれより小さいサイ
ズでもよい。インバータD1のサイズは、トランジスタ
Q7、Q8が十分駆動できる程度のサイズでよい。
【0051】まず、最初に、出力VOUT電位の立ち上
がり(RISE)動作について説明する。
がり(RISE)動作について説明する。
【0052】入力VINがGNDレベルのときインバー
タD1の出力節点B3は、VINTレベル、節点B1は
VPPレベル、接点B2はVINTレベル、VOUTは
VBBレベルとなっている。
タD1の出力節点B3は、VINTレベル、節点B1は
VPPレベル、接点B2はVINTレベル、VOUTは
VBBレベルとなっている。
【0053】ここで、トランジスタQ1、Q5、Q7、
Q4、Q8は非導通状態であり、トランジスタQ2、Q
3、Q6は導通状態で各節点を所定の電源電圧に接続し
ている。
Q4、Q8は非導通状態であり、トランジスタQ2、Q
3、Q6は導通状態で各節点を所定の電源電圧に接続し
ている。
【0054】入力VINがGNDレベルからVINTレ
ベルになったとき、節点B3はVINTレベルからGN
Dレベルになる。
ベルになったとき、節点B3はVINTレベルからGN
Dレベルになる。
【0055】一方、入力VINがVTNレベル以上にな
ったとき(但しVTNはNチャネルトランジスタのしき
い値電圧)、入力VINが直接ゲート入力されているト
ランジスタQ5は導通し、さらにインバータD1の出力
節点B3の電位がGNDレベルに引き下げられたとき、
節点B3が入力されているトランジスタQ7は非導通と
なり、節点B1の電位をGNDレベルに引き下げる。
ったとき(但しVTNはNチャネルトランジスタのしき
い値電圧)、入力VINが直接ゲート入力されているト
ランジスタQ5は導通し、さらにインバータD1の出力
節点B3の電位がGNDレベルに引き下げられたとき、
節点B3が入力されているトランジスタQ7は非導通と
なり、節点B1の電位をGNDレベルに引き下げる。
【0056】また、入力VINが、VINT−|VTP
|レベル以上になったとき(但しVTPはPチャネルト
ランジスタのしきい値電圧VTPの絶対値)、入力VI
Nが直接ゲート入力されているトランジスタQ6は非導
通となり、さらにインバータD1の出力節点B3の電位
がGNDレベルに引き下げられたとき、節点B3をゲー
トに接続しているトランジスタQ8は導通し、節点B2
の電位は引き下げられ、|VTP|付近に近づいてい
く。このとき、トランジスタQ8のソース・ドレイン間
(B2−GND間)電圧の減少により、トランジスタQ
8の駆動能力は低下し、節点B2の電位レベルはゆっく
り下降する。
|レベル以上になったとき(但しVTPはPチャネルト
ランジスタのしきい値電圧VTPの絶対値)、入力VI
Nが直接ゲート入力されているトランジスタQ6は非導
通となり、さらにインバータD1の出力節点B3の電位
がGNDレベルに引き下げられたとき、節点B3をゲー
トに接続しているトランジスタQ8は導通し、節点B2
の電位は引き下げられ、|VTP|付近に近づいてい
く。このとき、トランジスタQ8のソース・ドレイン間
(B2−GND間)電圧の減少により、トランジスタQ
8の駆動能力は低下し、節点B2の電位レベルはゆっく
り下降する。
【0057】節点B1の電位が、VINT−VTPレベ
ル以下になって、トランジスタQ1が導通するが、トラ
ンジスタQ3も導通しているため、出力VOUTの電位
はゆっくり上昇する。
ル以下になって、トランジスタQ1が導通するが、トラ
ンジスタQ3も導通しているため、出力VOUTの電位
はゆっくり上昇する。
【0058】それから、出力VOUTの電位が、VBB
+VTNレベル以上になったとき、トランジスタQ4が
導通状態となり、節点B2の電位をVBBレベルに引き
下げ、トランジスタQ3、Q8は非導通状態となる。こ
のとき、出力VOUTはVPPレベルに上昇し、トラン
ジスタQ2は非導通状態、トランジスタQ1、Q5は導
通状態にある。
+VTNレベル以上になったとき、トランジスタQ4が
導通状態となり、節点B2の電位をVBBレベルに引き
下げ、トランジスタQ3、Q8は非導通状態となる。こ
のとき、出力VOUTはVPPレベルに上昇し、トラン
ジスタQ2は非導通状態、トランジスタQ1、Q5は導
通状態にある。
【0059】次に、出力VOUT電位の立ち上がり(F
ALL)動作について説明する。
ALL)動作について説明する。
【0060】入力VINがVINTレベルのときインバ
ータD1の出力節点B3はGNDレベル、節点B1はG
NDレベル、節点VBBレベル、VOUTはVPPレベ
ルとなっている。
ータD1の出力節点B3はGNDレベル、節点B1はG
NDレベル、節点VBBレベル、VOUTはVPPレベ
ルとなっている。
【0061】ここで、トランジスタQ2、Q3、Q6、
Q7、Q8は非導通状態であり、トランジスタQ1、Q
4、Q5は非導通状態で各節点を所定の電源電圧に接続
している。
Q7、Q8は非導通状態であり、トランジスタQ1、Q
4、Q5は非導通状態で各節点を所定の電源電圧に接続
している。
【0062】入力VINがVINTレベルからGNDレ
ベルになったとき、節点B3はGNDレベルからVIN
Tレベルになる。
ベルになったとき、節点B3はGNDレベルからVIN
Tレベルになる。
【0063】一方、入力VINがVINT−|VTP|
レベル以下になったとき、入力VINが直接ゲート入力
されているトランジスタQ6は導通し、さらにインバー
タD1の出力節点B3の電位がVINTレベルに引き上
げられたとき、節点B3が入力されているトランジスタ
Q8は非導通となり、節点B2の電位をVINTレベル
に引き上げる。
レベル以下になったとき、入力VINが直接ゲート入力
されているトランジスタQ6は導通し、さらにインバー
タD1の出力節点B3の電位がVINTレベルに引き上
げられたとき、節点B3が入力されているトランジスタ
Q8は非導通となり、節点B2の電位をVINTレベル
に引き上げる。
【0064】また、入力VINがVTNレベル以下にな
ったとき、入力VINが直接ゲート入力されているトラ
ンジスタQ5は非導通となり、さらにインバータD1の
出力節点B3の電位がVINTレベルに引き上げられた
とき、節点B3が入力されているトランジスタQ7は導
通し、節点B1の電位は引き上げられ、VINT−VT
N付近に近づいていく。トランジスタQ7のソース・ド
レイン間(B1−VINT間)電圧の減少により、トラ
ンジスタQ7の駆動能力は低下し、節点B1の電位レベ
ルはゆっくり上昇する。
ったとき、入力VINが直接ゲート入力されているトラ
ンジスタQ5は非導通となり、さらにインバータD1の
出力節点B3の電位がVINTレベルに引き上げられた
とき、節点B3が入力されているトランジスタQ7は導
通し、節点B1の電位は引き上げられ、VINT−VT
N付近に近づいていく。トランジスタQ7のソース・ド
レイン間(B1−VINT間)電圧の減少により、トラ
ンジスタQ7の駆動能力は低下し、節点B1の電位レベ
ルはゆっくり上昇する。
【0065】節点B2が、VBB+VTNレベル以上に
なったとき、トランジスタQ3が導通する。
なったとき、トランジスタQ3が導通する。
【0066】それから、出力VOUTの電位がVPP−
|VTP|レベル以下になったとき、トランジスタQ2
が導通状態となり節点B1の電位をVPPレベルに引き
上げ、トランジスタQ1、Q7は非導通状態となる。こ
のとき、出力VOUTはVBBレベルに下降し、トラン
ジスタQ4は非導通状態、トランジスタQ3、Q6は導
通状態にある。
|VTP|レベル以下になったとき、トランジスタQ2
が導通状態となり節点B1の電位をVPPレベルに引き
上げ、トランジスタQ1、Q7は非導通状態となる。こ
のとき、出力VOUTはVBBレベルに下降し、トラン
ジスタQ4は非導通状態、トランジスタQ3、Q6は導
通状態にある。
【0067】このように、図7に示した従来のレベル変
換回路では、入力部の論理ゲート(インバータD2)の
トランジスタ(Nチャネルトランジスタ、Pチャネルト
ランジスタ)とトランスファゲートトランジスタ(Q
5、Q6)の2段積みのトランジスタを介してドライバ
部のトランジスタ(Q1、Q3)を駆動させていたのに
対し、図1に示した実施例では、出力VOUTの立ち上
がり(RISE)、立ち上がり(FALL)動作におい
て、入力VINが直接入力された1つのトランジスタ
(Q5、Q6)により、ドライバ部のトランジスタ(Q
1、Q3)のゲート部を直接駆動させている。このた
め、ドライバ部トランジスタのゲート部を制御するトラ
ンジスタの駆動能力が向上し、より高速に出力VOUT
の電位をレベル変換することができる。
換回路では、入力部の論理ゲート(インバータD2)の
トランジスタ(Nチャネルトランジスタ、Pチャネルト
ランジスタ)とトランスファゲートトランジスタ(Q
5、Q6)の2段積みのトランジスタを介してドライバ
部のトランジスタ(Q1、Q3)を駆動させていたのに
対し、図1に示した実施例では、出力VOUTの立ち上
がり(RISE)、立ち上がり(FALL)動作におい
て、入力VINが直接入力された1つのトランジスタ
(Q5、Q6)により、ドライバ部のトランジスタ(Q
1、Q3)のゲート部を直接駆動させている。このた
め、ドライバ部トランジスタのゲート部を制御するトラ
ンジスタの駆動能力が向上し、より高速に出力VOUT
の電位をレベル変換することができる。
【0068】図2は、本発明のレベル変換回路の第2の
実施例の構成を示した図である。
実施例の構成を示した図である。
【0069】図2を参照して、本実施例が、図1に示し
た前記第1の実施例と相違する点は、トランジスタQ7
の一端がVPP電源に、トランジスタQ8の一端がVB
B電源に接続されていることであり、他の構成は変わら
ない。
た前記第1の実施例と相違する点は、トランジスタQ7
の一端がVPP電源に、トランジスタQ8の一端がVB
B電源に接続されていることであり、他の構成は変わら
ない。
【0070】本発明の第2の実施例について説明する。
なお、本実施例のタイミング波形は図5に示した前記第
1の実施例と変わらないため省略する。
なお、本実施例のタイミング波形は図5に示した前記第
1の実施例と変わらないため省略する。
【0071】出力VOUTの立ち上がり(RISE)動
作において、入力VINがVINT−|VTP|レベル
以上になったとき、入力VINが直接ゲート入力されて
いるトランジスタQ6は非導通となり、さらにインバー
タD1の出力節点B3の電位がGNDレベルに引き下げ
られたとき、節点B3が入力されているトランジスタQ
8は導通する。
作において、入力VINがVINT−|VTP|レベル
以上になったとき、入力VINが直接ゲート入力されて
いるトランジスタQ6は非導通となり、さらにインバー
タD1の出力節点B3の電位がGNDレベルに引き下げ
られたとき、節点B3が入力されているトランジスタQ
8は導通する。
【0072】このとき、トランジスタQ8の一端が負に
降圧されているVBB電源に接続されていることによ
り、トランジスタQ8の電流駆動能力が高まり、節点B
2の電位引き抜きが速まる。
降圧されているVBB電源に接続されていることによ
り、トランジスタQ8の電流駆動能力が高まり、節点B
2の電位引き抜きが速まる。
【0073】結果として、トランジスタQ3の非導通に
なる時間が速まり、出力VOUTの立ち上がり時間(R
ISE TIME)が第1の実施例よりも速くなる。
なる時間が速まり、出力VOUTの立ち上がり時間(R
ISE TIME)が第1の実施例よりも速くなる。
【0074】出力VOUTの立ち上がり(FALL)動
作において、入力VINがVTNレベル以下になったと
き、入力VINが直接ゲート入力されているトランジス
タQ5は非導通となり、さらにインバータD1の出力節
点B3の電位がVINTレベルに引き上げられたとき、
節点B3が入力されているトランジスタQ7は導通す
る。このとき、トランジスタQ7の一端が正に昇圧され
ているVPP電源に接続されていることにより、トラン
ジスタQ7の電流駆動能力が高まり、節点B1の電位引
き上げが速まる。
作において、入力VINがVTNレベル以下になったと
き、入力VINが直接ゲート入力されているトランジス
タQ5は非導通となり、さらにインバータD1の出力節
点B3の電位がVINTレベルに引き上げられたとき、
節点B3が入力されているトランジスタQ7は導通す
る。このとき、トランジスタQ7の一端が正に昇圧され
ているVPP電源に接続されていることにより、トラン
ジスタQ7の電流駆動能力が高まり、節点B1の電位引
き上げが速まる。
【0075】結果として、トランジスタQ1の非導通に
なる時間が速まり、出力VOUTの立ち上がり時間(F
ALL TIME)が第1の実施例より速くなる。
なる時間が速まり、出力VOUTの立ち上がり時間(F
ALL TIME)が第1の実施例より速くなる。
【0076】これ以外の動作は、前記第1の実施例と同
様であるため省略する。
様であるため省略する。
【0077】図3は、本発明のレベル変換回路の第3の
実施例の構成を示した図である。
実施例の構成を示した図である。
【0078】図3において、トランジスタQ7のゲート
部はVINT電源、ドレイン部とソース部はそれぞれイ
ンバータD1の出力節点B3と節点B1に接続してい
る。そして、トランジスタQ8のゲート部はGND電
源、ドレイン部とソース部はそれぞれインバータD1の
出力節点B3と節点B2に接続している。
部はVINT電源、ドレイン部とソース部はそれぞれイ
ンバータD1の出力節点B3と節点B1に接続してい
る。そして、トランジスタQ8のゲート部はGND電
源、ドレイン部とソース部はそれぞれインバータD1の
出力節点B3と節点B2に接続している。
【0079】インバータD1のサイズは、トランジスタ
Q7、Q8、節点B1、B2が十分駆動できる程度のサ
イズでよい。他の構成は、前記第1の実施例と変わらな
い。
Q7、Q8、節点B1、B2が十分駆動できる程度のサ
イズでよい。他の構成は、前記第1の実施例と変わらな
い。
【0080】図3を参照して、第3の実施例について説
明する。なお、本発明の第3の実施例のタイミング波形
は、図5に示したものと基本的に変わらないので省略す
る。
明する。なお、本発明の第3の実施例のタイミング波形
は、図5に示したものと基本的に変わらないので省略す
る。
【0081】最初に、出力VOUT電位の立ち上がり
(RISE)動作について説明する。
(RISE)動作について説明する。
【0082】入力VINがGNDレベルのときインバー
タD1の出力節点B3はVINTレベル、節点B1はV
PPレベル、節点B2はVINTレベル、VOUTはV
BBレベルとなっている。
タD1の出力節点B3はVINTレベル、節点B1はV
PPレベル、節点B2はVINTレベル、VOUTはV
BBレベルとなっている。
【0083】ここで、トランジスタQ1、Q5、Q7、
Q4は非導通状態であり、トランジスタQ2、Q3、Q
6、Q8は非導通状態で各節点を所定の電源電圧に接続
している。
Q4は非導通状態であり、トランジスタQ2、Q3、Q
6、Q8は非導通状態で各節点を所定の電源電圧に接続
している。
【0084】入力VINがGNDレベルからVINTレ
ベルになったとき、節点B3はVINTレベルからGN
Dレベルになる。
ベルになったとき、節点B3はVINTレベルからGN
Dレベルになる。
【0085】一方、入力VINがVTNレベル以上にな
ったとき、入力VINが直接ゲート入力されているトラ
ンジスタQ5は導通し、さらにインバータD1の出力節
点B3の電位がGNDTレベルに引き下げられたとき、
節点B3が一端に接続されているトランジスタQ7も導
通し、節点B1の電位をGNDレベルに引き下げる。
ったとき、入力VINが直接ゲート入力されているトラ
ンジスタQ5は導通し、さらにインバータD1の出力節
点B3の電位がGNDTレベルに引き下げられたとき、
節点B3が一端に接続されているトランジスタQ7も導
通し、節点B1の電位をGNDレベルに引き下げる。
【0086】また、入力VINが、VINT−|VTP
|レベル以上になったとき、入力VINが直接ゲート入
力されているトランジスタQ6は非導通となり、さらに
インバータD1の出力節点B3の電位がGNDレベルに
引き下げられたとき、節点B3が一端に接続されている
トランジスタQ8は導通し、節点B2の電位が引き下げ
られ、|VTP|付近に近づいていく。このとき、トラ
ンジスタQ8のソース・ドレイン間(B2−GND間)
電圧の減少により、トランジスタQ8の駆動能力は低下
し、節点B2の電位レベルはゆっくり下降する。
|レベル以上になったとき、入力VINが直接ゲート入
力されているトランジスタQ6は非導通となり、さらに
インバータD1の出力節点B3の電位がGNDレベルに
引き下げられたとき、節点B3が一端に接続されている
トランジスタQ8は導通し、節点B2の電位が引き下げ
られ、|VTP|付近に近づいていく。このとき、トラ
ンジスタQ8のソース・ドレイン間(B2−GND間)
電圧の減少により、トランジスタQ8の駆動能力は低下
し、節点B2の電位レベルはゆっくり下降する。
【0087】節点B1電位が、VINT−|VTP|レ
ベル以下になったとき、トランジスタQ1が導通する
が、トランジスタQ3も導通しているため出力、VOU
Tの電位はゆっくり上昇する。
ベル以下になったとき、トランジスタQ1が導通する
が、トランジスタQ3も導通しているため出力、VOU
Tの電位はゆっくり上昇する。
【0088】それから、出力VOUTの電位が、VBB
+VTNレベル以上になったとき、トランジスタQ4が
導通状態となり、節点B2の電位をVBBレベルに引き
下げ、トランジスタQ3、Q8は非導通状態となる。こ
のとき、出力VOUTはVPPレベルに上昇し、トラン
ジスタQ2は非導通状態、トランジスタQ1、Q5は導
通状態にある。
+VTNレベル以上になったとき、トランジスタQ4が
導通状態となり、節点B2の電位をVBBレベルに引き
下げ、トランジスタQ3、Q8は非導通状態となる。こ
のとき、出力VOUTはVPPレベルに上昇し、トラン
ジスタQ2は非導通状態、トランジスタQ1、Q5は導
通状態にある。
【0089】次に、出力VOUT電位の立ち上がり(F
ALL)動作について説明する。
ALL)動作について説明する。
【0090】入力VINがVINTレベルのときインバ
ータD1の出力節点B3はGNDレベル、節点B1はG
NDレベル、節点B2はVBBレベル、VOUTはVP
Pレベルとなっている。
ータD1の出力節点B3はGNDレベル、節点B1はG
NDレベル、節点B2はVBBレベル、VOUTはVP
Pレベルとなっている。
【0091】ここで、トランジスタQ2、Q3、Q6、
Q8は非導通状態であり、トランジスタQ1、Q4、Q
5、Q7は導通状態で各節点を所定の電源電圧に接続し
ている。
Q8は非導通状態であり、トランジスタQ1、Q4、Q
5、Q7は導通状態で各節点を所定の電源電圧に接続し
ている。
【0092】入力VINがVINTレベルからGNDレ
ベルになったとき、節点B3はGNDレベルからVIN
Tレベルになる。
ベルになったとき、節点B3はGNDレベルからVIN
Tレベルになる。
【0093】一方、入力VINが、VINT−|VTP
|レベル以下になったとき、入力VINが直接ゲート入
力されているトランジスタQ6は導通し、さらにインバ
ータD1の出力節点B3の電位がVINTレベルに引き
上げられたとき、節点B3が一端に接続されているトラ
ンジスタQ8は導通し、節点B2の電位をVINTレベ
ルに引き上げる。
|レベル以下になったとき、入力VINが直接ゲート入
力されているトランジスタQ6は導通し、さらにインバ
ータD1の出力節点B3の電位がVINTレベルに引き
上げられたとき、節点B3が一端に接続されているトラ
ンジスタQ8は導通し、節点B2の電位をVINTレベ
ルに引き上げる。
【0094】また、入力VINがVNTレベル以下にな
ったとき、入力VINが直接ゲート入力されているトラ
ンジスタQ5は非導通となり、さらにインバータD1の
出力節点B3の電位がVINTレベルに引き上げられた
とき、節点B3が一端に接続されているトランジスタQ
7は導通し、節点B2の電位は引き下げられ、VINT
−VTN付近に近づいていく。このとき、トランジスタ
Q7のソース・ドレイン間(B1−VINT間)電圧の
減少により、トランジスタQ7の駆動能力は低下し、節
点B1の電位レベルはゆっくり上昇する。
ったとき、入力VINが直接ゲート入力されているトラ
ンジスタQ5は非導通となり、さらにインバータD1の
出力節点B3の電位がVINTレベルに引き上げられた
とき、節点B3が一端に接続されているトランジスタQ
7は導通し、節点B2の電位は引き下げられ、VINT
−VTN付近に近づいていく。このとき、トランジスタ
Q7のソース・ドレイン間(B1−VINT間)電圧の
減少により、トランジスタQ7の駆動能力は低下し、節
点B1の電位レベルはゆっくり上昇する。
【0095】節点B2の電位がVBB+VTNレベル以
上になったとき、トランジスタQ3が導通する。
上になったとき、トランジスタQ3が導通する。
【0096】それから、出力VOUTの電位がVPP−
|VTP|レベル以下になったとき、トランジスタQ2
が導通状態となり節点B1の電位をVPPレベルに引き
上げ、トランジスタQ1、Q7は非導通状態となる。こ
のとき、出力VOUTはVBBレベルに下降し、トラン
ジスタQ4は非導通状態、トランジスタQ3、Q6は導
通状態にある。
|VTP|レベル以下になったとき、トランジスタQ2
が導通状態となり節点B1の電位をVPPレベルに引き
上げ、トランジスタQ1、Q7は非導通状態となる。こ
のとき、出力VOUTはVBBレベルに下降し、トラン
ジスタQ4は非導通状態、トランジスタQ3、Q6は導
通状態にある。
【0097】本実施例の特徴として、出力VOUTの立
ち上がり(RISE)動作時に、節点B1の電位は、ト
ランジスタQ5、Q7の並列動作により引き下げられ
る。
ち上がり(RISE)動作時に、節点B1の電位は、ト
ランジスタQ5、Q7の並列動作により引き下げられ
る。
【0098】結果として、節点B1のGNDレベルへの
遷移時間が速まり、トランジスタQ1の電流駆動能力も
高まるので、出力VOUTの立ち上がり(RISE)時
間が第1の実施例よりも速くなる。
遷移時間が速まり、トランジスタQ1の電流駆動能力も
高まるので、出力VOUTの立ち上がり(RISE)時
間が第1の実施例よりも速くなる。
【0099】また、出力VOUTの立ち上がり(FAL
L)動作時に、節点B2の電位はトランジスタQ6、Q
8の並列動作により引き上げられる。
L)動作時に、節点B2の電位はトランジスタQ6、Q
8の並列動作により引き上げられる。
【0100】結果として、節点B2のVINTレベルへ
の遷移時間が早まり、トランジスタQ3の電流駆動能力
が高まるので、出力VOUTの立ち上がり(FALL)
時間が第1の実施例よりも速くなる。
の遷移時間が早まり、トランジスタQ3の電流駆動能力
が高まるので、出力VOUTの立ち上がり(FALL)
時間が第1の実施例よりも速くなる。
【0101】さらに、図4は、本発明の第4の実施例の
構成を示した図である。
構成を示した図である。
【0102】図4において、Q9、Q10は基板電位が
VINTレベルのPチャネルトランジスタQ11、Q1
2は基板電位がGNDレベルのNチャネルトランジスタ
であり、他のトランジスタの構成、サイズは、前記第1
の実施例と変わらない。
VINTレベルのPチャネルトランジスタQ11、Q1
2は基板電位がGNDレベルのNチャネルトランジスタ
であり、他のトランジスタの構成、サイズは、前記第1
の実施例と変わらない。
【0103】トランジスタQ9のゲート部は自身のドレ
イン部に接続され、ソース部はVINT電源に接続され
ている。そして、トランジスタQ8のゲート部は入力V
IN、ソース部はトランジスタQ9のドレイン部、ドレ
イン部は節点B1に接続されている。
イン部に接続され、ソース部はVINT電源に接続され
ている。そして、トランジスタQ8のゲート部は入力V
IN、ソース部はトランジスタQ9のドレイン部、ドレ
イン部は節点B1に接続されている。
【0104】また、トランジスタQ11のゲート部は自
身のレベル部に接続され、ソース部はGND電源に接続
されている。そして、トランジスタQ12のゲート部は
入力VIN、ソース部はトランジスタQ11のドレイン
部、ドレイン部は節点B2に接続されている。
身のレベル部に接続され、ソース部はGND電源に接続
されている。そして、トランジスタQ12のゲート部は
入力VIN、ソース部はトランジスタQ11のドレイン
部、ドレイン部は節点B2に接続されている。
【0105】トランジスタQ9、Q10のサイズは、ト
ランジスタQ6と同程度の大きさ、トランジスタQ1
1、Q12のサイズは、トランジスタQ5と同程度の大
きさでよい。
ランジスタQ6と同程度の大きさ、トランジスタQ1
1、Q12のサイズは、トランジスタQ5と同程度の大
きさでよい。
【0106】以下、本発明の第4の実施例について説明
する。なお、本発明の第4の実施例のタイミング波形
は、図5に示したものと基本的に変わらないので省略す
る。
する。なお、本発明の第4の実施例のタイミング波形
は、図5に示したものと基本的に変わらないので省略す
る。
【0107】最初に、出力VOUT電位の立ち上がり
(RISE)動作について説明する。
(RISE)動作について説明する。
【0108】入力VINがGNDレベルのとき節点B1
はVPPレベル、節点B2はVINTレベル、VOUT
はVBBレベルとなっている。
はVPPレベル、節点B2はVINTレベル、VOUT
はVBBレベルとなっている。
【0109】ここで、トランジスタQ1、Q4、Q5、
Q12は非導通状態であり、トランジスタQ2、Q3、
Q6、Q10は導通状態で各節点を所定の電源電圧に接
続している。
Q12は非導通状態であり、トランジスタQ2、Q3、
Q6、Q10は導通状態で各節点を所定の電源電圧に接
続している。
【0110】入力VINがVTNレベル以上になったと
き、入力VINが直接ゲート入力されているトランジス
タQ5は導通し、節点B1の電位をGNDレベルに引き
下げる。また、入力VINがVINTレベルになり節点
B1の電位がVINT+|VTP|レベル以下になる
と、入力VINが直接ゲート入力されているトランジス
タQ10は非導通となる。
き、入力VINが直接ゲート入力されているトランジス
タQ5は導通し、節点B1の電位をGNDレベルに引き
下げる。また、入力VINがVINTレベルになり節点
B1の電位がVINT+|VTP|レベル以下になる
と、入力VINが直接ゲート入力されているトランジス
タQ10は非導通となる。
【0111】一方、入力VINがVINT−|VTP|
レベル以上になった時、入力VINが直接ゲート入力さ
れているトランジスタQ6は非導通となり、また、入力
VINがVINTレベルになると、入力VINが直接ゲ
ート入力されているトランジスタQ12は導通し、節点
B2の電位は引き下げられ、VTN付近(トランジスタ
Q11のドレイン部電位)に近づいていく。このとき、
トランジスタQ12のソース・ドレイン間(B2−トラ
ンジスタQ11のドレイン間)電圧の減少により、トラ
ンジスタQ12の駆動能力は低下し、節点B2の電位レ
ベルはゆっくり下降する。
レベル以上になった時、入力VINが直接ゲート入力さ
れているトランジスタQ6は非導通となり、また、入力
VINがVINTレベルになると、入力VINが直接ゲ
ート入力されているトランジスタQ12は導通し、節点
B2の電位は引き下げられ、VTN付近(トランジスタ
Q11のドレイン部電位)に近づいていく。このとき、
トランジスタQ12のソース・ドレイン間(B2−トラ
ンジスタQ11のドレイン間)電圧の減少により、トラ
ンジスタQ12の駆動能力は低下し、節点B2の電位レ
ベルはゆっくり下降する。
【0112】節点B1の電位がVINT−|VTP|レ
ベル以下になったとき、トランジスタQ1が導通する
が、トランジスタQ3も導通しているため出力VOUT
の電位はゆっくり上昇する。
ベル以下になったとき、トランジスタQ1が導通する
が、トランジスタQ3も導通しているため出力VOUT
の電位はゆっくり上昇する。
【0113】それから、出力VOUTの電位がVBB+
VTNレベル以上になったとき、トランジスタQ4が導
通状態となり節点B2の電位をVBBレベルに引き下
げ、トランジスタQ3非導通状態となる。このとき、出
力VOUTはVPPレベルに上昇し、トランジスタQ
2、Q10は非導通状態、トランジスタQ1、Q5は導
通状態にある。
VTNレベル以上になったとき、トランジスタQ4が導
通状態となり節点B2の電位をVBBレベルに引き下
げ、トランジスタQ3非導通状態となる。このとき、出
力VOUTはVPPレベルに上昇し、トランジスタQ
2、Q10は非導通状態、トランジスタQ1、Q5は導
通状態にある。
【0114】次に、出力VOUT電位の立ち上がり(F
ALL)動作について説明する。
ALL)動作について説明する。
【0115】入力VINがVINTレベルのとき節点B
1はGNDレベル、節点B2はVBBレベル、VOUT
はVPPレベルとなっている。
1はGNDレベル、節点B2はVBBレベル、VOUT
はVPPレベルとなっている。
【0116】ここで、トランジスタQ2、Q3、Q6、
Q10は非導通状態であり、トランジスタQ1、Q4、
Q5、Q12は導通状態で各節点を所定の電源電圧に接
続している。
Q10は非導通状態であり、トランジスタQ1、Q4、
Q5、Q12は導通状態で各節点を所定の電源電圧に接
続している。
【0117】入力VINがVINT−|VTP|レベル
以下になったとき、入力VINが直接ゲート入力されて
いるトランジスタQ6は導通し、節点B2の電位をVI
NTレベルに引き上げる。また、入力VINがGNDレ
ベルになり節点B2の電位がGND−VTNレベル以上
になると、入力VINが直接ゲート入力されているトラ
ンジスタQ12は非導通となる。
以下になったとき、入力VINが直接ゲート入力されて
いるトランジスタQ6は導通し、節点B2の電位をVI
NTレベルに引き上げる。また、入力VINがGNDレ
ベルになり節点B2の電位がGND−VTNレベル以上
になると、入力VINが直接ゲート入力されているトラ
ンジスタQ12は非導通となる。
【0118】また、入力VINがVTNレベル以下にな
ったとき、入力VINが直接ゲート入力されているトラ
ンジスタQ5は非導通となり、また、入力VINがGN
Dレベルになると、入力VINが直接ゲート入力されて
いるトランジスタQ10は導通し、節点B1の電位は引
き上げられ、VINT−|VTP|付近(トランジスタ
Q9のドレイン部電位)に近づいていく。
ったとき、入力VINが直接ゲート入力されているトラ
ンジスタQ5は非導通となり、また、入力VINがGN
Dレベルになると、入力VINが直接ゲート入力されて
いるトランジスタQ10は導通し、節点B1の電位は引
き上げられ、VINT−|VTP|付近(トランジスタ
Q9のドレイン部電位)に近づいていく。
【0119】このとき、トランジスタQ10のソース・
ドレイン間(B1−トランジスタQ9のドレイン間)電
圧の減少により、トランジスタQ10の駆動能力は低下
し、節点B1の電位レベルはゆっくり上昇する。
ドレイン間(B1−トランジスタQ9のドレイン間)電
圧の減少により、トランジスタQ10の駆動能力は低下
し、節点B1の電位レベルはゆっくり上昇する。
【0120】そして、節点B2の電位がVBB+VTN
レベル以上になったとき、トランジスタQ3が導通す
る。
レベル以上になったとき、トランジスタQ3が導通す
る。
【0121】それから、出力VOUTの電位がVPP−
|VTP|レベル以下になったとき、トランジスタQ2
が導通状態となり節点B1の電位をVPPレベルに引き
上げ、トランジスタQ1は非導通状態となる。このと
き、出力VOUTはVBBレベルに下降し、トランジス
タQ4、Q12は非導通状態、トランジスタQ3、Q6
は導通状態にある。
|VTP|レベル以下になったとき、トランジスタQ2
が導通状態となり節点B1の電位をVPPレベルに引き
上げ、トランジスタQ1は非導通状態となる。このと
き、出力VOUTはVBBレベルに下降し、トランジス
タQ4、Q12は非導通状態、トランジスタQ3、Q6
は導通状態にある。
【0122】本実施例の特徴として、VPP電源とVI
NT電源の導通を防ぐトランジスタQ9、GND電源と
VBB電源の導通を防ぐトランジスタQ11が設置され
ることにより、ドライバ部トランジスタQ1、Q3のゲ
ート部が、それぞれトランジスタQ5、Q10で構成さ
れるCMOSインバータ、トランジスタQ6、Q12で
構成されるCMOSインバータで制御されている。結果
として、節点B1、B2の電位変化を速めることがで
き、電位レベル変換が高速に行われる。
NT電源の導通を防ぐトランジスタQ9、GND電源と
VBB電源の導通を防ぐトランジスタQ11が設置され
ることにより、ドライバ部トランジスタQ1、Q3のゲ
ート部が、それぞれトランジスタQ5、Q10で構成さ
れるCMOSインバータ、トランジスタQ6、Q12で
構成されるCMOSインバータで制御されている。結果
として、節点B1、B2の電位変化を速めることがで
き、電位レベル変換が高速に行われる。
【0123】
【発明の効果】以上説明したように、本発明によれば、
入力端子がゲート入力されたトランジスタにより、出力
端子に接続されたトランジスタのゲート部が直接駆動さ
れるので、従来例とほぼ同程度の回路サイズで論理電圧
レベルを高速にレベル変換させることができるという効
果がある。
入力端子がゲート入力されたトランジスタにより、出力
端子に接続されたトランジスタのゲート部が直接駆動さ
れるので、従来例とほぼ同程度の回路サイズで論理電圧
レベルを高速にレベル変換させることができるという効
果がある。
【図1】本発明の第1の実施例の回路構成を示す図であ
る。
る。
【図2】本発明の第2の実施例の回路構成を示す図であ
る。
る。
【図3】本発明の第3の実施例の回路構成を示す図であ
る。
る。
【図4】本発明の第4の実施例の回路構成を示す図であ
る。
る。
【図5】本発明の第1の実施例のタイミングチャートで
ある。
ある。
【図6】従来のレベル変換回路の回路構成を示す図であ
る。
る。
【図7】従来のレベル変換回路の回路構成を示す図であ
る。
る。
【図8】図6に示した従来のレベル変換回路を補足説明
するための図である。
するための図である。
【図9】図7の従来のレベル変換回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
Q1、Q2、Q6、Q8、Q9、Q10 PチャネルM
OSトランジスタ Q3、Q4、Q5、Q7、Q11、Q12 Nチャネル
MOSトランジスタ D、D2、D3 インバータ H1 配線 VIN 入力端子 VOUT 出力端子 VINT 内部電源電圧 GND GND電源電圧 VPP 昇圧電源電圧 VBB 降圧電源電圧
OSトランジスタ Q3、Q4、Q5、Q7、Q11、Q12 Nチャネル
MOSトランジスタ D、D2、D3 インバータ H1 配線 VIN 入力端子 VOUT 出力端子 VINT 内部電源電圧 GND GND電源電圧 VPP 昇圧電源電圧 VBB 降圧電源電圧
Claims (9)
- 【請求項1】出力端子にドレインが接続されソースが第
1電源電圧よりも高い電位の第3電源電圧に接続された
第1トランジスタと、 前記出力端子にゲートが接続されソースが前記第3電源
電圧に接続された第2トランジスタと、 前記出力端子にドレインが接続され、ソースが第2電源
電圧よりも低い電位の第4電源電圧に接続された第3ト
ランジスタと、 前記出力端子がゲートに接続されソースが前記第4電源
電圧に接続された第4トランジスタと、 入力端子からの信号をゲートに入力しソースが前記第2
電源電圧に接続されドレインが前記第1トランジスタの
ゲートおよび前記第2トランジスタのドレインに接続さ
れた第5トランジスタと、 前記入力端子からの信号をゲートに入力しソースが前記
第1電源電圧に接続されドレインが前記第3トランジス
タのゲートおよび前記第4トランジスタのドレインに接
続された第6トランジスタと、 前記入力端子からの信号を入力し前記第1電源電圧と前
記第2電源電圧を電源とした第1インバータと 、前記第1インバータの出力をゲートに入力しドレインが
前記第1電源電圧に接続されソースが前記第5トランジ
スタのドレインに接続された第7トランジスタと 、前記第1インバータの出力をゲートに入力しドレインが
前記第2電源電圧に接続されソースが前記第6トランジ
スタのドレインに接続された第8トランジスタと 、を含
むことを特徴とするレベル変換回路。 - 【請求項2】出力端子にドレインが接続されソースが第
1電源電圧よりも高い電位の第3電源電圧に接続された
第1トランジスタと、 前記出力端子にゲートが接続されソースが前記第3電源
電圧に接続された第2トランジスタと、 前記出力端子にドレインが接続され、ソースが第2電源
電圧よりも低い電位の第4電源電圧に接続された第3ト
ランジスタと 、前記出力端子がゲートに接続されソースが前記第4電源
電圧に接続された第4トランジスタと、 入力端子からの信号をゲートに入力しソースが前記第2
電源電圧に接続されドレインが前記第1トランジスタの
ゲートおよび前記第2トランジスタのドレインに接続さ
れた第5トランジスタと、 前記入力端子からの信号をゲートに入力しソースが前記
第1電源電圧に接続されドレインが前記第3トランジス
タのゲートおよび前記第4トランジスタのドレインに接
続された第6トランジスタと、 前記入力端子からの信号を入力し前記第1電源電圧と前
記第2電源電圧を電源とした第1インバータと、 前記第1インバータの出力をゲートに入力しドレインが
前記第3電源電圧に接続されソースが前記第5トランジ
スタのドレインに接続された第7トランジスタと、 前記第1インバータの出力をゲートに入力しドレインが
前記第4電源電圧に接続されソースが前記第6トランジ
スタのドレインに接続された第8トランジスタと、 を含むことを特徴とするレベル変換回路。 - 【請求項3】出力端子にドレインが接続されソースが第
1電源電圧よりも高い電位の第3電源電圧に接続された
第1トランジスタと、 前記出力端子にゲートが接続されソースが前記第3電源
電圧に接続された第2トランジスタと、 前記出力端子にドレインが接続され、ソースが第2電源
電圧よりも低い電位の第4電源電圧に接続された第3ト
ランジスタと、 前記出力端子がゲートに接続されソースが前記第4電源
電圧に接続された第4トランジスタと、 入力端子からの信号をゲートに入力しソースが前記第2
電源電圧に接続されド レインが前記第1トランジスタの
ゲートおよび前記第2トランジスタのドレインに接続さ
れた第5トランジスタと、 前記入力端子からの信号をゲートに入力しソースが前記
第1電源電圧に接続されドレインが前記第3トランジス
タのゲートおよび前記第4トランジスタのドレインに接
続された第6トランジスタと、 前記入力端子からの信号を入力し前記第1電源電圧と前
記第2電源電圧を電源とした第1インバータと、 前記第1インバータの出力にドレインが接続されゲート
が前記第1電源電圧に接続されソースが前記第5トラン
ジスタのドレインに接続された第7トランジスタと、 前記第1インバータの出力にドレインが接続されゲート
が前記第2電源電圧に接続されソースが前記第6トラン
ジスタのドレインに接続された第8トランジスタと、 を含むことを特徴とするレベル変換回路。 - 【請求項4】出力端子にドレインが接続されソースが第
1電源電圧よりも高い電位の第3電源電圧に接続された
第1トランジスタと、 前記出力端子にゲートが接続されソースが前記第3電源
電圧に接続された第2トランジスタと、 前記出力端子にドレインが接続され、ソースが第2電源
電圧よりも低い電位の第4電源電圧に接続された第3ト
ランジスタと、 前記出力端子がゲートに接続されソースが前記第4電源
電圧に接続された第4トランジスタと、 入力端子からの信号をゲートに入力しソースが前記第2
電源電圧に接続されドレインが前記第1トランジスタの
ゲートおよび前記第2トランジスタのドレインに接続さ
れた第5トランジスタと、 前記入力端子からの信号をゲートに入力しソースが前記
第1電源電圧に接続されしドレインが前記第3トランジ
スタのゲートおよび前記第4トランジスタのドレインに
接続された第6トランジスタと、 前記第1電源電圧にソースが接続されドレインに自身の
ゲートが接続された第9トランジスタと、 前記入力端子がゲートに接続されソースが前記第9トラ
ンジスタのドレインに接続されドレインが前記第5トラ
ンジスタのドレインに接続された第10トランジスタ
と、 前記第2電源電圧にソースが接続されドレインに自身の
ゲートが接続された第11トランジスタと、 前記入力端子にゲートが接続されソースが前記第11ト
ランジスタのドレインに接続されドレインが前記第6ト
ランジスタのドレインに接続された第12トランジスタ
と、 を含むことを特徴とするレベル変換回路。 - 【請求項5】前記第1電源電圧は内部電源電圧、前記第
2電源電圧はGND電圧であることを特徴とする請求項
1〜4のいずれか一に記載のレベル変換回路。 - 【請求項6】内部電源電圧よりも高電位の昇圧電源電圧
にソースがともに接続され、ゲートとドレインとが交差
接続されてなるP型の第1、第2のトランジスタと、グランド電位よりも 低電位の負側電源電圧にソースがと
もに接続され、ゲートとドレインが交差接続されてなる
N型の第3、第4のトランジスタと、 を備え、前記第1のトランジスタと前記第3のトランジ
スタのドレイン同士を接続して出力端子に接続してなる
ドライバ部と、入力端子からの信号をゲートに入力しソースが前記グラ
ンド電位に接続されドレインが前記第1のトランジスタ
のゲートおよび前記第2のトランジスタのドレインに接
続されたN型の第5のトランジスタと 、前記入力端子からの信号をゲートに入力しソースが前記
内部電源電圧に接続されドレインが前記第3のトランジ
スタのゲートおよび前記第4のトランジスタのドレイン
に接続されたP型の第6のトランジスタと、 前記入力端子からの信号を入力し前記内部電源電圧と前
記グランド電位を電源としたインバータと 、前記インバータの出力をゲートに入力しドレインが前記
内部電源電圧に接続されソースが前記第5のトランジス
タのドレインに接続されたN型の第7のトランジスタ
と 、前記インバータの出力をゲートに入力しドレインが前記
グランド電位に接続されソースが前記第6のトランジス
タのドレインに接続されたP型の第8のトランジスタ
と、を備えた 入力部と、 を有することを特徴とするレベル変換回路。 - 【請求項7】内部電源電圧よりも高電位の昇圧電源電圧
にソースがともに接続され、ゲートとドレインとが交差
接続されてなるP型の第1、第2のトランジスタと、 グランド電位よりも低電位の負側電源電圧にソースがと
もに接続され、ゲートとドレインが交差接続されてなる
N型の第3、第4のトランジスタと、 を備え、前記第1のトランジスタと前記第3のトランジ
スタのドレイン同士を接続して出力端子に接続してなる
ドライバ部と、 入力端子からの信号をゲートに入力しソースが前記グラ
ンド電位に接続されドレインが前記第1のトランジスタ
のゲートおよび前記第2のトランジスタのドレインに接
続されたN型の第5のトランジスタと 、前記入力端子からの信号をゲートに入力しソースが前記
内部電源電圧に接続されドレインが前記第3のトランジ
スタのゲートおよび前記第4のトランジスタのドレイン
に接続されたP型の第6のトランジスタと、 前記入力端子からの信号を入力し前記内部電源電圧と前
記グランド電位を電源としたインバータと 、前記インバータの出力をゲートに入力しドレインが前記
昇圧電源電圧に接続されソースが前記第5のトランジス
タのドレインに接続されたN型の第7のトランジスタ
と 、前記インバータの出力をゲートに入力しドレインが前記
負側電源電圧に接続されソースが前記第6のトランジス
タのドレインに接続されたP型の第8のトランジスタ
と、を備えた入力部と 、を有する ことを特徴とするレベル変換回路。 - 【請求項8】内部電源電圧よりも高電位の昇圧電源電圧
にソースがともに接続され、ゲートとドレインとが交差
接続されてなるP型の第1、第2のトランジスタと、 グランド電位よりも低電位の負側電源電圧にソースがと
もに接続され、ゲートとドレインが交差接続されてなる
N型の第3、第4のトランジスタと、 を備え、前記第1のトランジスタと前記第3のトランジ
スタのドレイン同士を接続して出力端子に接続してなる
ドライバ部と、 入力端子からの信号をゲートに入力しソースが前記グラ
ンド電位に接続されドレインが前記第1のトランジスタ
のゲートおよび前記第2のトランジスタのドレインに接
続されたN型の第5のトランジスタと 、前記入力端子からの信号をゲートに入力しソースが前記
内部電源電圧に接続されドレインが前記第3のトランジ
スタのゲートおよび前記第4のトランジスタのドレイン
に接続されたP型の第6のトランジスタと、 前記入力端子からの信号を入力し前記内部電源電圧と前
記グランド電位を電源としたインバータと 、前記インバータの出力にドレインが接続されゲートが前
記内部電源電圧に接続されソースが前記第5のトランジ
スタのドレインに接続されたN型の第7のトランジスタ
と、 前記インバータの出力にドレインが接続されゲートが前
記グランド電位に接続されソースが前記第6のトランジ
スタのドレインに接続されたP型の第8のトランジスタ
と、を備えた入力部と、 を有する ことを特徴とするレベル変換回路。 - 【請求項9】内部電源電圧よりも高電位の昇圧電源電圧
にソースがともに接続され、ゲートとドレインとが交差
接続されてなるP型の第1、第2のトランジスタと、 グランド電位よりも低電位の負側電源電圧にソースがと
もに接続され、ゲートとドレインが交差接続されてなる
N型の第3、第4のトランジスタと、 を備え、前記第1のトランジスタと前記第3のトランジ
スタのドレイン同士を接続して出力端子に接続してなる
ドライバ部と、 入力端子からの信号をゲートに入力しソースが前記グラ
ンド電位に接続されドレインが前記第1のトランジスタ
のゲートおよび前記第2のトランジスタのドレインに接
続されたN型の第5のトランジスタと 、前記入力端子からの信号をゲートに入力しソースが前記
内部電源電圧に接続されドレインが前記第3のトランジ
スタのゲートおよび前記第4のトランジスタのドレイン
に接続されたP型の第6のトランジスタと、 前記内部電源電圧にソースが接続されドレインに自身の
ゲートが接続されたP型の第9のトランジスタと、 前記入力端子がゲートに接続されソースが前記第9のト
ランジスタのドレインに接続されドレインが前記第5の
トランジスタのドレインに接続されたP型の第10のト
ランジスタと、 前記グランド電位にソースが接続されドレインに自身の
ゲートが接続されたN型の第11のトランジスタと、 前記入力端子にゲートが接続されソースが前記第11の
トランジスタのドレインに接続されドレインが前記第6
のトランジスタのドレインに接続されたN型の第12の
トランジスタと、を備えた入力部と、 を有することを特徴とするレベル変換回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09143319A JP3123463B2 (ja) | 1997-05-16 | 1997-05-16 | レベル変換回路 |
US09/076,915 US6066975A (en) | 1997-05-16 | 1998-05-13 | Level converter circuit |
KR1019980017746A KR100299978B1 (ko) | 1997-05-16 | 1998-05-16 | 레벨변환기회로 |
CN98101926A CN1114994C (zh) | 1997-05-16 | 1998-05-18 | 电平转换器电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09143319A JP3123463B2 (ja) | 1997-05-16 | 1997-05-16 | レベル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10322192A JPH10322192A (ja) | 1998-12-04 |
JP3123463B2 true JP3123463B2 (ja) | 2001-01-09 |
Family
ID=15336024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09143319A Expired - Fee Related JP3123463B2 (ja) | 1997-05-16 | 1997-05-16 | レベル変換回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6066975A (ja) |
JP (1) | JP3123463B2 (ja) |
CN (1) | CN1114994C (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000138104A (ja) * | 1998-08-26 | 2000-05-16 | Yazaki Corp | 回路保護素子の検査構造 |
JP3680594B2 (ja) * | 1998-11-10 | 2005-08-10 | 株式会社日立製作所 | 半導体集積回路 |
JP2001053598A (ja) * | 1999-08-16 | 2001-02-23 | Nec Corp | インターフェイス回路、該インターフェイス回路を備えた電子機器及び通信システム |
US6384643B1 (en) * | 1999-12-16 | 2002-05-07 | Texas Instruments Incorporated | Temperature and process compensated LDMOS drain-source voltage |
EP1139567B1 (en) * | 2000-03-27 | 2006-02-08 | Kabushiki Kaisha Toshiba | Level converter circuit |
TW546615B (en) * | 2000-11-22 | 2003-08-11 | Hitachi Ltd | Display device having an improved voltage level converter circuit |
JP2003060495A (ja) * | 2001-08-10 | 2003-02-28 | Seiko Epson Corp | 半導体集積回路 |
JP3410084B2 (ja) * | 2001-09-20 | 2003-05-26 | 沖電気工業株式会社 | 電圧トランスレータ |
JP3532181B2 (ja) * | 2001-11-21 | 2004-05-31 | 沖電気工業株式会社 | 電圧トランスレータ |
JP3865689B2 (ja) * | 2002-01-15 | 2007-01-10 | 松下電器産業株式会社 | レベルシフト回路 |
US7006389B2 (en) * | 2003-12-12 | 2006-02-28 | Micron Technology, Inc. | Voltage translator for multiple voltage operations |
TWI229499B (en) * | 2003-10-01 | 2005-03-11 | Toppoly Optoelectronics Corp | Voltage level shifting circuit |
JP2008516543A (ja) * | 2004-10-12 | 2008-05-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | レーザまたは変調器駆動用の低電圧高速出力段 |
US7345510B1 (en) * | 2006-08-31 | 2008-03-18 | Ati Technologies Inc. | Method and apparatus for generating a reference signal and generating a scaled output signal based on an input signal |
KR100768240B1 (ko) * | 2006-09-19 | 2007-10-17 | 삼성에스디아이 주식회사 | 전압 레벨 변환 회로 |
KR100845106B1 (ko) * | 2007-09-07 | 2008-07-09 | 주식회사 동부하이텍 | 전압레벨 변경회로 |
US8466732B2 (en) * | 2010-10-08 | 2013-06-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voltage level shifter |
CN104505118B (zh) * | 2014-12-18 | 2018-05-18 | 西安紫光国芯半导体有限公司 | 一种用于高速dram中的电平转换器 |
CN106681414B (zh) * | 2015-11-10 | 2019-01-22 | 台湾积体电路制造股份有限公司 | 位准转换电路及转换电压位准的方法 |
CN112383298B (zh) * | 2021-01-18 | 2021-06-11 | 灿芯半导体(上海)股份有限公司 | 一种ddr发送电路 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5891680A (ja) * | 1981-11-26 | 1983-05-31 | Fujitsu Ltd | 半導体装置 |
JPH082019B2 (ja) * | 1989-09-13 | 1996-01-10 | 株式会社東芝 | レベル変換回路 |
US5204557A (en) * | 1991-10-15 | 1993-04-20 | National Semiconductor Corporation | Digital signal level translator |
JP2567172B2 (ja) * | 1992-01-09 | 1996-12-25 | 株式会社東芝 | 半導体回路の出力段に配置される出力回路 |
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JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
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JPH09200035A (ja) * | 1996-01-17 | 1997-07-31 | Sharp Corp | レベル変換回路 |
US5781026A (en) * | 1996-03-28 | 1998-07-14 | Industrial Technology Research Institute | CMOS level shifter with steady-state and transient drivers |
-
1997
- 1997-05-16 JP JP09143319A patent/JP3123463B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-13 US US09/076,915 patent/US6066975A/en not_active Expired - Fee Related
- 1998-05-18 CN CN98101926A patent/CN1114994C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6066975A (en) | 2000-05-23 |
CN1114994C (zh) | 2003-07-16 |
CN1202764A (zh) | 1998-12-23 |
JPH10322192A (ja) | 1998-12-04 |
KR19980087139A (ko) | 1998-12-05 |
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