[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH10173511A - 電圧レベルシフチング回路 - Google Patents

電圧レベルシフチング回路

Info

Publication number
JPH10173511A
JPH10173511A JP9327280A JP32728097A JPH10173511A JP H10173511 A JPH10173511 A JP H10173511A JP 9327280 A JP9327280 A JP 9327280A JP 32728097 A JP32728097 A JP 32728097A JP H10173511 A JPH10173511 A JP H10173511A
Authority
JP
Japan
Prior art keywords
pull
voltage
level
transistor
voltage terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9327280A
Other languages
English (en)
Inventor
Jae-Hong Jeong
載 泓 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH10173511A publication Critical patent/JPH10173511A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【課題】 電圧レベルの変換速度を向上させ、電力消耗
及びレイアウト面積を減少し得る電圧レベルシフチング
回路を提供すること。 【解決手段】 Ｖｐｐ電圧端子とＶｓｓ電圧端子間に、
直列連結されたプルアップＰＭＯＳトランジスタ２０及
びプルダウンＮＭＯＳトランジスタ２１と、上記プルア
ップＰＭＯＳトランジスタ２０及びプルダウンＮＭＯＳ
トランジスタ２１とは対称構造を形成するプルアップＰ
ＭＯＳトランジスタ２２及びプルダウンＮＭＯＳトラン
ジスタ２３と、を並列接続し、ハイレベルに転換する側
の第２電圧端子Ｖ２を１個のプルアップＰＭＯＳトラン
ジスタ２２により構成し、ローレベルに転換する側の第
１の電圧端子Ｖ１ではしきい電圧の低いＮＭＯＳトラン
ジスタ２５によりプルアップＰＭＯＳトランジスタ２０
のプルダウン能力を低下させて、レベル転換速度を向上
させるようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電圧レベルシフチ
ング回路に係るもので、詳しくは、電圧レベルの変換速
度を向上させ、電力消耗及びレイアウト面積を減少し得
る電圧レベルシフチング回路に関するものである。
【０００２】
【従来の技術】従来の電圧レベルシフチング回路の１例
として米国特許ＵＳＰ第４，８４５，３８１号に記載さ
れたものを図５に示して説明すると次のようであった。
【０００３】即ち、 Ｖｐｐ端子とＶｓｓ端子間に直列連
結されたＰＭＯＳトランジスタ１０及び第１インバータ
１１と、 上記Ｖｐｐ端子とＶｓｓ端子間に直列連結さ
れ、上記ＰＭＯＳトランジスタ１０及び第１インバータ
１１とは並列連結されて対称的構造を形成するＰＭＯＳ
トランジスタ１２及び第２インバータ１３と、 から構成
されていた。
【０００４】かつ、 上記第１インバータ１１はゲートに
入力信号（Ｖｉｎ）が印加するプルアップＰＭＯＳトラ
ンジスタ（ＰＭ１）及びプルダウンＮＭＯＳトランジス
タ（ＮＭ１）から構成され、 第１電圧端子（Ｖ１）が上
記ＰＭＯＳトランジスタ１２のゲートに接続されてい
た。
【０００５】また、 上記第２インバータ１３はゲートに
反転された入力信号（Ｖｉｎ）が入力するプルアップＰ
ＭＯＳトランジスタ（ＰＭ２）及びプルダウンＮＭＯＳ
トランジスタ（ＮＭ２）から構成され、 第２電圧端子
（Ｖ２）が上記ＰＭＯＳトランジスタ１０のゲートに接
続されていた。
【０００６】以下、 このように構成された従来の電圧レ
ベルシフチング回路の動作を説明する。
【０００７】先ず、 入力端子（Ｖｉｎ）を通ってＶｓｓ
電圧が入力すると、 第１インバータ１１にはＶｓｓ電圧
が、 第２インバータ１３にはＶｄｄ電圧がそれぞれ入力
されて、上記第１インバータ１１のプルアップＰＭＯＳ
トランジスタ（ＰＭ１）及び上記第２インバータ１３の
プルダウンＮＭＯＳトランジスタ（ＮＭ２）は完全にタ
ーンオンされ、 上記第２インバータ１３のプルアップＰ
ＭＯＳトランジスタ（ＰＭ２）は若干（Slightly）ター
ンオンされる。
【０００８】したがって、プルダウンＮＭＯＳトランジ
スタ（ＮＭ２）の駆動能力がプルアップＰＭＯＳトラン
ジスタ（ＰＭ２）の駆動能力より大きくなるため、 上記
第２インバータ１３の第２電圧端子（Ｖ２）はＶｓｓ電
圧に、 上記第１インバータ１１の第１電圧端子（Ｖ１）
はＶｐｐ電圧になり、更に、該第１電圧端子（Ｖ１）の
Ｖｐｐ電圧によりＰＭＯＳトランジスタ１２がターンオ
フされるため、 最終出力電圧（Ｖｏｕｔ）はＶｓｓ電圧
になる。
【０００９】若し、 上記第１インバータ１１にＶｐｐよ
り低いＶｄｄ電圧が、 そして上記第２インバータ１３に
Ｖｓｓ電圧がそれぞれ入力すると、 上記第１インバータ
１１のプルアップＰＭＯＳトランジスタ（ＰＭ１）は若
干ターンオンされてプルダウンＮＭＯＳトランジスタ
（ＮＭ１）は完全にターンオンされるため、 上記プルダ
ウンＮＭＯＳトランジスタ（ＮＭ１）の駆動能力がプル
アップＰＭＯＳトランジスタ（ＰＭ２）の駆動能力より
大きくなる。
【００１０】したがって、 上記第１インバータ１１の第
１電圧端子（Ｖ１）はＶｓｓ電圧に近接し、 ＰＭＯＳト
ランジスタ１２は上記第１インバータ１１のＶｓｓ電圧
によりターンオンされて、上記第２インバータ１３の第
２電圧端子（Ｖ２）にＶｐｐ電圧を供給する。
【００１１】このとき、上記第２電圧端子（Ｖ２）のＶ
ｐｐ電圧によりＰＭＯＳトランジスタ１０がターンオフ
されるため、該ＰＭＯＳトランジスタ１０は上記第１電
圧端子（Ｖ１）に電源を供給しなくなり、 その結果、 上
記第１インバータ１１の第１電圧端子（Ｖ１）は完全に
Ｖｓｓ電圧になって、該Ｖｓｓ電圧によりＰＭＯＳトラ
ンジスタ１２がターンオンされるため、 最終出力電圧
（Ｖｏｕｔ）は完全にＶｐｐレベルになる。
【００１２】即ち、 従来の電圧レベルシフチング回路
は、ローレベルのＶｄｄ電圧が入力され、 ハイレベルの
Ｖｐｐ電圧を出力するようになっていた。
【００１３】
【発明が解決しようとする課題】然るに、このような従
来電圧レベルシフチング回路においては、駆動能力の小
さいＰＭＯＳトランジスタ１０とプルアップＰＭＯＳト
ランジスタ（ＰＭ１）、並びにＰＭＯＳトランジスタ１
２とプルアップＰＭＯＳトランジスタ（ＰＭ２）とがそ
れぞれ直列に連結されているため、電圧レベルシフチン
グ回路が充分な駆動能力を維持しようとすると、それら
ＰＭＯＳトランジスタを駆動能力の大きいものに替えな
ければならず、したがってそのサイズ（Ｗ／Ｌ：Width
／Length）を大きくしなければならず、よって、レベル
シフチング回路のレイアウト面積が増加するという不都
合な点があった。
【００１４】かつ、 それら駆動能力の小さいＰＭＯＳト
ランジスタ１２及びプルアップＰＭＯＳトランジスタ
（ＰＭ２）を通してハイレベルの変換が行われるため、
迅速なレベル変換速度を期待し得ないという不都合な点
があった。
【００１５】本発明は、このような従来の課題に鑑みて
なされたもので、電圧レベルの変換時に、ローレベルに
転換される側ではプルアップＰＭＯＳトランジスタのプ
ルアップ能力を弱化させ、 ハイレベルに転換される側で
はＮＭＯＳトランジスタによりプルアップ能力を強化さ
せてレベル変換速度を向上させ、 電力消耗及びレイアウ
ト面積を減少し得る電圧レベルシフチング回路を提供す
ることを目的とする。
【００１６】
【課題を解決するための手段】このため、本発明に係る
電圧レベルシフチング回路においては、 Ｖｐｐ電圧端子
とＶｓｓ電圧端子の間に直列連結され、共通ドレインが
第１電圧端子（Ｖ１）を形成するプルアップＰＭＯＳト
ランジスタ及びプルダウンＮＭＯＳトランジスタと、Ｖ
ｐｐ電圧端子とＶｓｓ電圧端子間に直列連結され、上記
プルアップＰＭＯＳトランジスタ及びプルダウンＮＭＯ
Ｓトランジスタとは対称構造を形成し、共通ドレインが
第２電圧端子（Ｖ２）を形成するプルアップＰＭＯＳト
ランジスタ及びプルダウンＮＭＯＳトランジスタと、レ
ベル変換過程で、上記第２電圧端子（Ｖ２）のレベルを
昇圧させて上記プルアップＰＭＯＳトランジスタの駆動
能力を低下させる第１導電型ＭＯＳトランジスタと、レ
ベル変換過程で、上記第１電圧端子（Ｖ１）のレベルを
昇圧させて上記プルアップＰＭＯＳトランジスタの駆動
能力を低下させる第２導電型ＭＯＳトランジスタと、を
包含して構成されている。
【００１７】
【発明の実施の形態】以下、本発明に係る電圧レベルシ
フチング回路の実施の形態を図１〜４に基づいて説明す
る。
【００１８】先ず、第１実施の形態について説明する。
【００１９】第１実施の形態では、図１に示したよう
に、Ｖｐｐ電圧端子とＶｓｓ電圧端子間に直列連結され
たプルアップＰＭＯＳトランジスタ２０及びプルダウン
ＮＭＯＳトランジスタ２１と、Ｖｐｐ電圧端子とＶｓｓ
電圧端子間に直列連結され、上記プルアップＰＭＯＳト
ランジスタ２０及びプルダウンＮＭＯＳトランジスタ２
１とは対称構造を形成するプルアップＰＭＯＳトランジ
スタ２２及びプルダウンＮＭＯＳトランジスタ２３と、
ソースがプルアップＰＭＯＳトランジスタ２０のゲート
及び第２電圧端子（Ｖ２）に接続され、ゲートは入力端
子（Ｖｉｎ）に接続されて低いしきい電圧（Ｖｔｈ）を
有するＮＭＯＳトランジスタ２４と、ソースがプルアッ
プＰＭＯＳトランジスタ２２のゲート及び第１電圧端子
（Ｖ１）に接続され、ゲートはインバータを介して入力
端子（Ｖｉｎ）に接続されて低いしきい電圧（Ｖｔｈ）
を有するＮＭＯＳトランジスタ２５と、から構成されて
いる。
【００２０】このように構成された本発明の第１実施の
形態の動作を説明すると次のようである。
【００２１】先ず、 入力端子（Ｖｉｎ）を通ってＶｓｓ
電圧が入力すると、 ＮＭＯＳトランジスタ２５がターン
オンされ、 該ＮＭＯＳトランジスタ２５のソースのＶｄ
ｄ−Ｖｔｈｌ電圧がプルアップＰＭＯＳトランジスタ２
２のゲート及び第１電圧端子（Ｖ１）に印加する。この
とき、Ｖｄｄ−Ｖｔｈｌ電圧が入力される上記プルアッ
プＰＭＯＳトランジスタ２２のプルアップ能力は、Ｖｄ
ｄ電圧が入力されるプルダウンＮＭＯＳトランジスタ２
３のプルダウン能力より低下するため、 第２電圧端子
（Ｖ２）はＶｓｓ電圧に近接するようになる。
【００２２】即ち、 上記ＮＭＯＳトランジスタ２５は上
記第１電圧端子（Ｖ１）の初期電圧を上昇させて、 上記
プルアップＰＭＯＳトランジスタ２２のプルアップ能力
を低下させる役割をする。
【００２３】次いで、 上記第２電圧端子（Ｖ２）のＶｓ
ｓ電圧によりプルアップＰＭＯＳトランジスタ２０がタ
ーンオンされ、 上記第１電圧端子（Ｖ１）はＶｄｄ−Ｖ
ｔｈ電圧からＶｐｐ電圧に上昇し、 該上昇されたＶｐｐ
電圧により上記プルアップＰＭＯＳトランジスタ２２が
完全にターンオフされるため、 上記第２電圧端子（Ｖ
２）はＶｓｓ電圧を維持する。
【００２４】また、 入力信号（Ｖｉｎ）がＶｓｓ電圧か
らＶｄｄ電圧に上昇すると、 ＮＭＯＳトランジスタ２４
及びプルダウンＮＭＯＳトランジスタ２１がターンオン
され、 該ＮＭＯＳトランジスタ２４のソースのＶｄｄ−
Ｖｔｈ電圧がプルアップＰＭＯＳトランジスタ２０のゲ
ート及び第２電圧端子（Ｖ２）に印加する。このとき、
Ｖｄｄ−Ｖｔｈ電圧が入力される上記プルアップＰＭＯ
Ｓトランジスタ２０のプルアップ能力は、Ｖｄｄ電圧が
入力される上記プルダウンＮＭＯＳトランジスタ２１の
プルダウン能力より低下するため、 第１電圧端子（Ｖ
１）はＶｓｓ電圧に近接するようになる。
【００２５】即ち、 ＮＭＯＳトランジスタ２４は上記第
２電圧端子（Ｖ２）の初期電圧を上昇させて、 上記プル
アップＰＭＯＳトランジスタ２０のプルアップ能力を低
下させる役割をする。
【００２６】次いで、 上記第１電圧端子（Ｖ１）のＶｓ
ｓ電圧によりプルアップＰＭＯＳトランジスタ２２がタ
ーンオンされ、 上記第２電圧端子（Ｖ２）及びプルアッ
プＰＭＯＳトランジスタ２０のゲート電圧はＶｄｄ−Ｖ
ｔｈ電圧からＶｐｐ電圧に上昇する。
【００２７】したがって、 上記第２電圧端子（Ｖ２）は
Ｖｐｐ電圧になり、 上記第１電圧端子（Ｖ１）はプルア
ップＰＭＯＳトランジスタ２０が完全にターンオフされ
るため、 完全なＶｓｓ電圧になる。
【００２８】即ち、 本発明の第１実施の形態に係る電圧
レベルシフチング回路は従来の技術とは違って、ハイレ
ベルに転換する側の第２電圧端子（Ｖ２）を１個のプル
アップＰＭＯＳトランジスタにより構成し、 ローレベル
に転換する側の第１電圧端子（Ｖ１）ではしきい電圧の
低いＮＭＯＳトランジスタによりプルアップＰＭＯＳト
ランジスタのプルアップ能力を低下させて、レベル転換
速度を向上させるようになっている。このことについて
付言すると、一般的にトランジスタは、ドレインとソー
スとの間の電圧がしきい電圧（Ｖｔｈ）ほどの差がある
とターンオフされる。したがって、Ｖ１、Ｖ２の初期電
圧を上昇させると、プルアップＰＭＯＳトランジスタ
（２０）（２２）の駆動能力が低下される。このことに
よってＶ１及びＶ２が完全なＶｓｓレベルになって、プ
ルアップＰＭＯＳトランジスタ（２２）が速くターンオ
フされるため、ＶｓｓとＶｐｐレベルとの間のレベル変
換が迅速に行われることになる。
【００２９】そして、本発明の第２実施の形態では、図
２に示したように、 第１実施の形態におけるしきい電圧
（Ｖｔｈ）の低いＮＭＯＳトランジスタ２４、２５を、
一般的しきい電圧を有するＮＭＯＳトランジスタ２
４′、２５′に代替し、その他は第１実施の形態と同様
に構成している。
【００３０】かつ、図３は本発明に係る電圧レベルシフ
チング回路の第３実施の形態を示したもので、図示した
ように、第１実施の形態におけるＶｐｐ電圧端子とプル
アップＰＭＯＳトランジスタ２０、並びにプルアップＰ
ＭＯＳトランジスタ２２間に位置され、ゲートが各ＮＭ
ＯＳトランジスタ２４、２５のゲートにそれぞれ連結さ
れた２個のＰＭＯＳトランジスタ２６、２７を追加包含
し、その他は第１実施の形態と同様に構成されている。
【００３１】即ち、第３実施の形態では、各ＮＭＯＳト
ランジスタ２４、２５のソース電圧（Ｖｄｄ−Ｖｔｈ）
が各プルアップＰＭＯＳトランジスタ２０、２２のゲー
トに入力するとき、各ＰＭＯＳトランジスタ２６、２７
を外部信号により若干ターンオンさせて電流の流れを制
限するため、上記各プルアップＰＭＯＳトランジスタ２
０、２２のプルアップ能力をより確実に向上させ、レベ
ル転換速度が向上されて、電力消耗が低減される。
【００３２】かつ、図４は本発明に係る電圧レベルシフ
チング回路の第４実施の形態を示したもので、図示した
ように、第１実施の形態におけるプルアップＰＭＯＳト
ランジスタ２０とプルダウンＮＭＯＳトランジスタ２１
間に位置され、ゲートが入力端子（Ｖｉｎ）に連結され
たＰＭＯＳトランジスタ２８と、プルアップＰＭＯＳト
ランジスタ２２とプルダウンＮＭＯＳトランジスタ２３
間に位置され、ゲートがインバータを介して入力端子
（Ｖｉｎ）に連結されたＰＭＯＳトランジスタ２９と、
を追加包含し、その他は第１実施の形態と同様に構成さ
れている。
【００３３】即ち、第４実施の形態では、入力電圧（Ｖ
ｉｎ）により各ＰＭＯＳトランジスタ２８、２９を若干
ターンオンさせて電流の流れを制限するため、ローレベ
ルに転換する側のプルアップＰＭＯＳトランジスタ２
０、２２から第１、第２電圧端子（Ｖ１）（Ｖ２）への
電流の流れを制限して、ハイレベルに転換する側からの
プルアップＰＭＯＳトランジスタ２０、２２のプルアッ
プ能力をより一層確実に低下させる。
【００３４】ここで、各実施の形態は請求範囲を限定し
ない単なる実施例である。
【００３５】
【発明の効果】以上説明したように、請求項１の発明に
かかる電圧レベルシフチング回路の構成によれば、１個
のプルアップＰＭＯＳトランジスタによりハイレベルに
転換する側の第２電圧端子を構成してレイアウト面積を
減少させ、かつ、各ＰＭＯＳトランジスタ２４、２５を
使用して第１、第２電圧端子（Ｖ１）（Ｖ２）の初期電
圧を上昇させ、更に、プルアップＰＭＯＳトランジスタ
２０、２２のプルアップ能力を低下させるため、レイア
ウト面積を減少させ、レベル変換速度を向上し得るとい
う効果がある。なお、レイアウト面積を減少させる効果
が得られる理由は、第２電圧端子（Ｖ２）側を２個のＰ
ＭＯＳトランジスタで構成せず１つのプルアップＰＭＯ
Ｓトランジスタ（２２）で構成するためである。
【００３６】請求項２から５の発明にかかる電圧レベル
シフチング回路の構成によれば、各ＮＭＯＳトランジス
タ２４、２５を利用して第１、第２電圧端子（Ｖ１）
（Ｖ２）の初期電圧を上昇させ、かつ、プルアップＰＭ
ＯＳトランジスタ２０、２２のプルアップ能力を低下し
得るという効果がある。
【００３７】請求項６から９の発明にかかる電圧レベル
シフチング回路の構成によれば、第１、第２電圧端子を
初期に昇圧させるため、レベル変換速度を増加し得ると
いう効果がある。
【００３８】請求項１０の発明にかかる電圧レベルシフ
チング回路の構成によれば、第１、第２電圧端子（Ｖ
１）（Ｖ２）の初期電圧を向上させ、かつ、プルアップ
ＰＭＯＳトランジスタ２０、２２のプルアップ能力を低
下し得るという効果がある。
【００３９】請求項１１及び１２の発明にかかる電圧レ
ベルシフチング回路の構成によれば、入力信号（Ｖｉ
ｎ）によりＰＭＯＳトランジスタ２８、２９を制御する
ため、プルアップＰＭＯＳトランジスタ２０、２２のプ
ルアップ能力を確実に低下し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る電圧レベルシフチング回路の第１
実施の形態を示した構成図である。
【図２】本発明に係る電圧レベルシフチング回路の第２
実施の形態を示した構成図である。
【図３】本発明に係る電圧レベルシフチング回路の第３
実施の形態を示した構成図である。
【図４】本発明に係る電圧レベルシフチング回路の第４
実施の形態を示した構成図である。
【図５】従来の電圧レベルシフチング回路を示した構成
図である。
【符号の説明】
２０、２２ プルアップＰＭＯＳトランジスタ ２６、２７、２８、２９ ＰＭＯＳトランジスタ ２１、２３ プルダウンＮＭＯＳトランジスタ ２４′、２５′ ＮＭＯＳトランジスタ ２４、２５ ＮＭＯＳトランジスタ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 Ｖｐｐ電圧端子とＶｓｓ電圧端子間に直
    列連結され、共通ドレインが第１電圧端子（Ｖ１）を形
    成するプルアップＰＭＯＳトランジスタ及びプルダウン
    ＮＭＯＳトランジスタと、 Ｖｐｐ電圧端子とＶｓｓ電圧端子間に直列連結され、上
    記プルアップＰＭＯＳトランジスタ及びプルダウンＮＭ
    ＯＳトランジスタとは対称構造を形成し、共通ドレイン
    が第２電圧端子（Ｖ２）を形成するプルアップＰＭＯＳ
    トランジスタ及びプルダウンＮＭＯＳトランジスタと、 レベル変換過程において、上記第２電圧端子（Ｖ２）の
    レベルを昇圧させて上記プルアップＰＭＯＳトランジス
    タの駆動能力を低下させる第１ＮＭＯＳトランジスタ
    （２４）と、 レベル変換過程において、上記第１電圧端子（Ｖ１）の
    レベルを昇圧させて上記プルアップＰＭＯＳトランジス
    タの駆動能力を低下させる第２ＮＭＯＳトランジスタ
    （２５）と、から構成されたことを特徴とする電圧レベ
    ルシフチング回路。
  2. 【請求項２】 上記第１ＮＭＯＳトランジスタは、ドレ
    インがＶｐｐ電圧端子に接続され、ゲートはプルダウン
    ＮＭＯＳトランジスタのゲート及び入力端子（Ｖｉｎ）
    に接続され、ソースはプルアップＰＭＯＳトランジスタ
    のゲート及び第２電圧端子（Ｖ２）にそれぞれ接続され
    ることを特徴とする請求項１記載の電圧レベルシフチン
    グ回路。
  3. 【請求項３】 上記第２ＮＭＯＳトランジスタは、ドレ
    インがＶｐｐ電圧端子に接続され、ゲートはプルダウン
    ＮＭＯＳトランジスタのゲート及びインバータを介して
    入力端子（Ｖｉｎ）に接続され、ソースはプルアップＰ
    ＭＯＳトランジスタのゲート及び第１電圧端子（Ｖ１）
    にそれぞれ接続されることを特徴とする請求項１記載の
    電圧レベルシフチング回路。
  4. 【請求項４】 上記各第１、第２ＮＭＯＳトランジスタ
    は、一般のきい電圧特性より低いしきい電圧（Ｖｔｈ）
    特性を有することを特徴とする請求項１記載の電圧レベ
    ルシフチング回路。
  5. 【請求項５】 上記第２ＮＭＯＳトランジスタは、入力
    信号がＶｓｓレベルであるとき、上記第１電圧端子（Ｖ
    １）をＶｄｄ−Ｖｔｈレベルに昇圧させることを特徴と
    する請求項１記載の電圧レベルシフチング回路。
  6. 【請求項６】 上記第１ＮＭＯＳトランジスタは、入力
    信号がＶｄｄレベルであるとき、上記第２電圧端子（Ｖ
    ２）をＶｄｄ−Ｖｔｈレベルに昇圧させることを特徴と
    する請求項１記載の電圧レベルシフチング回路。
  7. 【請求項７】 上記第１電圧端子（Ｖ１）は、入力信号
    がＶｓｓレベルであるときＶｄｄ−Ｖｔｈレベルに昇圧
    された後Ｖｐｐレベルに昇圧されることを特徴とする請
    求項１記載の電圧レベルシフチング回路。
  8. 【請求項８】 上記第２電圧端子（Ｖ２）は、入力信号
    がＶｄｄレベルであるときＶｄｄ−Ｖｔｈレベルに昇圧
    された後Ｖｐｐレベルに昇圧されることを特徴とする請
    求項１記載の電圧レベルシフチング回路。
  9. 【請求項９】 上記各ＮＭＯＳトランジスタは、一般の
    しきい電圧（Ｖｔｈ）を有するＮＭＯＳトランジスタに
    より構成されることを特徴とする請求項１記載の電圧レ
    ベルシフチング回路。
  10. 【請求項１０】 上記Ｖｐｐ電圧端子とプルアップＰＭ
    ＯＳトランジスタの間、並びにＶｐｐ電圧端子とプルア
    ップＰＭＯＳトランジスタ間には、電流の流れを制限す
    るＰＭＯＳトランジスタ、及びＰＭＯＳトランジスタが
    追加接続されることを特徴とする請求項１記載の電圧レ
    ベルシフチング回路。
  11. 【請求項１１】 上記プルアップＰＭＯＳトランジスタ
    と第１電圧端子（Ｖ１）間、並びにプルアップＰＭＯＳ
    トランジスタと第２電圧端子（Ｖ２）間には、電流の流
    れを制限するＰＭＯＳトランジスタ、及びＰＭＯＳトラ
    ンジスタがそれぞれ追加接続されることを特徴とする請
    求項１記載の電圧レベルシフチング回路。
JP9327280A 1996-11-28 1997-11-28 電圧レベルシフチング回路 Pending JPH10173511A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960058666A KR100218336B1 (ko) 1996-11-28 1996-11-28 레벨 시프터
KR58666/1996 1996-11-28

Publications (1)

Publication Number Publication Date
JPH10173511A true JPH10173511A (ja) 1998-06-26

Family

ID=19484098

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9327280A Pending JPH10173511A (ja) 1996-11-28 1997-11-28 電圧レベルシフチング回路

Country Status (5)

Country Link
US (1) US6084459A (ja)
JP (1) JPH10173511A (ja)
KR (1) KR100218336B1 (ja)
DE (1) DE19751789A1 (ja)
TW (1) TW417283B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176351A (ja) * 2000-12-06 2002-06-21 Kawasaki Microelectronics Kk レベルシフタ回路

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9920172D0 (en) * 1999-08-25 1999-10-27 Sgs Thomson Microelectronics Cmos switching cicuitry
DE19951129A1 (de) * 1999-10-23 2001-04-26 Bosch Gmbh Robert Schaltungsanordnung zum Wandeln eines Spannungspegels eines digitalen Signales
US6331797B1 (en) * 1999-11-23 2001-12-18 Philips Electronics North America Corporation Voltage translator circuit
JP4087229B2 (ja) * 2002-03-11 2008-05-21 三菱電機株式会社 振幅変換回路およびそれを用いた半導体装置
US7535280B2 (en) * 2004-04-30 2009-05-19 Texas Instruments Incorporated Apparatus and method for shifting a signal from a first reference level to a second reference level
US7151391B2 (en) * 2004-05-24 2006-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit for level-shifting voltage levels
KR100594319B1 (ko) 2005-02-02 2006-06-30 삼성전자주식회사 확장된 입력 레벨을 갖는 레벨 쉬프터
JP4768300B2 (ja) * 2005-03-29 2011-09-07 株式会社東芝 電圧レベル変換回路及び半導体集積回路装置
US7187207B2 (en) * 2005-06-27 2007-03-06 Texas Instruments Incorporated Leakage balancing transistor for jitter reduction in CML to CMOS converters
JP4816077B2 (ja) * 2005-12-28 2011-11-16 日本電気株式会社 レベルシフト回路及びそれを用いたドライバ回路
US20070229139A1 (en) * 2006-03-30 2007-10-04 Chun-Hung Lin Level shifter circuit with a wide operating voltage range
KR100788356B1 (ko) * 2006-10-26 2008-01-02 동부일렉트로닉스 주식회사 전압차가 큰 레벨 변환이 가능한 단일 전원 레벨 변환기
US8319540B2 (en) 2010-07-01 2012-11-27 Integrated Device Technology, Inc. Apparatuses and methods for a voltage level shifting
US8384431B2 (en) 2010-12-09 2013-02-26 Integrated Device Technology, Inc. Voltage level shifting apparatuses and methods
US9124276B2 (en) * 2012-12-20 2015-09-01 Qualcomm Incorporated Sense amplifier including a level shifter
CN107528581A (zh) * 2017-09-26 2017-12-29 格科微电子（上海）有限公司 电平转换电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4695744A (en) * 1985-12-16 1987-09-22 Rca Corporation Level shift circuit including source follower output
US4845381A (en) * 1987-10-01 1989-07-04 Vlsi Technology, Inc. Voltage level shifting circuit
US5698993A (en) * 1996-03-28 1997-12-16 Industrial Technology Research Institute CMOS level shifting circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176351A (ja) * 2000-12-06 2002-06-21 Kawasaki Microelectronics Kk レベルシフタ回路

Also Published As

Publication number Publication date
TW417283B (en) 2001-01-01
DE19751789A1 (de) 1998-06-04
US6084459A (en) 2000-07-04
KR100218336B1 (ko) 1999-09-01
KR19980039608A (ko) 1998-08-17

Similar Documents

Publication Publication Date Title
US4740717A (en) Switching device with dynamic hysteresis
US4574203A (en) Clock generating circuit providing a boosted clock signal
JPH10173511A (ja) 電圧レベルシフチング回路
JPS62203416A (ja) 特にマイクロプロセツサの周辺装置用の、ｍｏｓ技術の論理回路のためのパワ−オンリセツテイング回路
JPH0158896B2 (ja)
JPH10322192A (ja) レベル変換回路
US4638182A (en) High-level CMOS driver circuit
JPH04229714A (ja) バッファを有する集積回路
JPH08294267A (ja) 昇圧回路
JP3652793B2 (ja) 半導体装置の電圧変換回路
JPH07142989A (ja) レベル変換回路
JP3601901B2 (ja) 昇圧回路
JPH03219495A (ja) 出力回路
JP2769653B2 (ja) 反転回路
JPH0677804A (ja) 出力回路
JP2001068991A (ja) レベルシフト回路
JP3224712B2 (ja) 論理＆レベル変換回路及び半導体装置
JPH1127137A (ja) 半導体集積回路
JPH0576811B2 (ja)
JPS5842558B2 (ja) アドレス バッファ回路
JP3055165B2 (ja) 出力バッファ回路
JP3000950B2 (ja) 半導体メモリ装置のワード線駆動回路
JP2765330B2 (ja) 出力回路
JPH10126244A (ja) 入力抵抗を有する集積回路
JP3575878B2 (ja) 半導体記憶装置