JP3268138B2 - 通信装置、周波数シンセサイザ及びシンセサイズ方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ダイレクトディジタ
ルシンセサイザを利用した周波数シンセサイザを用いた
通信装置に関するものである。特に、無線通信システム
に用いられる送受信装置および周波数シンセサイザの小
形化、高精度化に関するものである。

【０００２】

【従来の技術】図４８は、例えば、山本平一他著「ＴＤ
ＭＡ通信」（電子通信学会）８７ページから８９ページ
や１９９３年電子情報通信学会春季大会Ｂ−１９８、特
開平３−２８４０１６号公報、特開平３−２９６３１８
号公報、特開平４−１５６７１２号公報などに示された
自動周波数制御（Auto Frequency Contril，以下ＡＦ
Ｃ）回路を有する受信装置をもとに作成した従来の受信
装置の構成例である。図において、１は低音増幅器（Ｌ
ＮＡ）、２ａ，２ｂ，２ｃは帯域通過フィルタ（ＢＰ
Ｆ）、３ａ，３ｂはミクサ（ＭＩＸ）、４は位相同期ル
ープ（ＰＬＬ）シンセサイザ、５は温度補償水晶発振器
（ＴＣＸＯ）、６は高周波周波数変換器、７ａ，７ｂは
増幅器（ＡＭＰ）、８は電圧制御水晶発振器（ＶＣＸ
Ｏ）、９は低い周波数の周波数変換器、１０はアナログ
−ディジタル変換器（Ａ−Ｄ変換器）、１１は周波数誤
差検出手段、１２は周波数制御手段、１３はメモリ、１
４はディジタル−アナログ変換器（Ｄ−Ａ変換器）であ
る。高周波周波数変換器６はＬＮＡ１，ＢＰＦ２ａ，Ｍ
ＩＸ３ａ，ＴＣＸＯ５，ＰＬＬシンセサイザ４とからな
る。ここでは、チャネル設定データに従い、ＰＬＬシン
セサイザ４の出力周波数を制御し、これにより受信周波
数を設定する。また、低い周波数の周波数変換器９はＡ
ＭＰ７ａ，ＢＰＦ２ｂ，ＭＩＸ３ｂ，ＶＣＸＯ８とから
なる。ここでは、ＶＣＸＯ８への制御電圧により受信周
波数を微調整できる。

【０００３】次に、動作について説明する。図４８に示
す従来の構成による受信装置においては、受信波を、高
周波周波数変換器６および低い周波数の周波数変換器９
とにより、低周波の中間周波（ＩＦ）信号に周波数変換
する。さらに、ＡＭＰ７ｂで増幅し、ＢＰＦ２ｃで濾波
することにより隣接周波数の他の受信波を抑制する。そ
して、Ａ−Ｄ変換器１０でＡ−Ｄ変換しディジタル量に
変換する。通常のディジタル通信用受信装置では、ディ
ジタル量で表現された受信波をディジタル演算で復調
し、伝送信号を取り出す。このとき受信波の中心周波数
と受信装置の受信周波数との間に差異があり、この周波
数誤差が大きくなると次第に復調性能（ディジタル伝送
方式の場合、符号誤り率）が劣化する。さらに、周波数
誤差が大きくなると受信波がＢＰＦ２ｃの通過帯域外と
なり受信できなくなる、などの現象を生じる。このよう
な現象は、音声伝送を主体としたＳＣＰＣ（Single cha
nnel per carrier）方式など低伝送速度のシステムでは
顕著となる。

【０００４】そのため、一般には図４８に示す受信装置
のように、復調演算と別に周波数誤差検出手段１１によ
りこの周波数誤差を検出し、ＶＣＸＯ８の周波数を制御
し、周波数誤差を補正する。すなわち、周波数誤差検出
手段１１により得られた周波数誤差データに従い、周波
数制御手段１２により受信周波数誤差を補正するような
周波数制御データを求め、この周波数制御データにより
メモリ１３をアクセスする。ここでメモリ１３にはＶＣ
ＸＯ８の出力周波数対制御電圧のテーブル、ないしはＶ
ＣＸＯ８の出力周波数の増分対制御電圧の増分のテーブ
ルが格納されており、周波数制御データによりＶＣＸＯ
８への電圧データが出力される。そしてこの電圧データ
をＤ−Ａ変換器１４でＶＣＸＯ８への制御電圧へ変換す
る。このような一連の周波数制御を指してＡＦＣと呼
ぶ。

【０００５】次に、図４９にＰＬＬシンセサイザ４の構
成を示す。図において、１５は可変分周器、１６は基準
波分周器、１７は位相比較器、１８はループフィルタ、
１９は電圧制御発振器（ＶＣＯ）、５は基準発振器とな
る温度補償水晶発振器（ＴＣＸＯ）、３４はＰＬＬであ
る。可変分周器１５により周波数がＮ分周されたＶＣＯ
１９の出力波と、基準波分周器１６により周波数がＲ分
周されたＴＣＸＯ５の出力波との周波数が一致するよう
ＰＬＬが動作する。従って、出力周波数ｆｏｕｔはＴＣ
ＸＯ５の出力周波数ｆｘｏのＮ／Ｒ倍（ｆｏｕｔ＝（Ｎ
／Ｒ）・ｆｘｏ）となる。このＰＬＬシンセサイザ４に
おいては、チャネル設定データによる可変分周器１５の
分周数Ｎの変更によって、出力周波数をｆｘｏ／Ｒの間
隔で周波数を切り換えることができる。

【０００６】ＰＬＬシンセサイザ４のその他の構成とし
ては、図５０に示す１９８１年５月に開催されたＩＥＥ
Ｅ ３５th. Ann. Frequency control Symposiumの論文
集の４０６ページから４１４ページに掲載されたA.L.Br
amble quency Synthesisや米国特許ＵＳ４９６５５３３
の構成がある。図５０において、３１はダイレクトディ
ジタルシンセサイザ（Direct DigitalSynthesizer：以
下ＤＤＳ）、３２は基準クロック、３３は分周器であ
る。このＰＬＬシンセサイザ４はＰＬＬ３４の基準発振
器として、基準クロック３２に同期したＤＤＳ３１を用
いるものである。

【０００７】図５１にＤＤＳ３１の構成を示す。図にお
いて、４０は位相アキュームレータ、４１はメモリ、４
２はディジタル−アナログ変換器、４３はフィルタであ
る。このＤＤＳ３１では位相アキュームレータ４０にお
いて、複数ビットで示される周波数データ（Δφ）を入
力して累算し、位相データφに変換し出力する。メモリ
４１には正弦波の振幅データｓｉｎφが格納されてお
り、位相データφに従い正弦波の振幅データｓｉｎφが
出力される。そしてＤ−Ａ変換器４２でアナログ波形に
変換される。以上のディジタル演算は、基準クロックに
同期し実施される。Ｄ−Ａ変換器４２の出力はフィルタ
４３に入力され、フィルタ４３で基準クロックや高調波
などのスプリアス成分が除去される。このＤＤＳ３１で
は周波数データ（Δφ）のビット数を増加させることに
より、他の特性の劣化をきたさずに容易に高周波数分解
能が得られる。従って、ＤＤＳ３１を基準発振器とする
ＰＬＬ３４も容易に高周波数分解能が得られる。

【０００８】ＤＤＳ３１には図５２に示す構成のものも
あり、このＤＤＳ３１は、周波数データ（Δφ）のビッ
ト数を増加させることにより、ＤＤＳ３１を高周波数分
解能とした場合のメモリ４１の大容量化を避けるため、
メモリ４１の代わりにＣＯＲＤＩＣアルゴリズムなどを
利用したｓｉｎφ演算回路４４を設け、ディジタル演算
で正弦波の振幅データｓｉｎφを求めるものである。

【０００９】

【発明が解決しようとする課題】このような従来の構成
の受信装置で、例えば、ＳＣＰＣで音声伝送を目的とし
た低シンボル速度の狭帯域ディジタル伝送を行う場合、
ＢＰＦ２ｃが狭帯域となるため、ＡＦＣにおいて周波数
の設定精度を高める必要がある。従来の受信装置におい
ては、周波数制御データに対し、Ｄ−Ａ変換器１４、メ
モリ１３およびＶＣＸＯ８の組み合せで受信周波数を微
調整する。ここでＶＣＸＯ８は、水晶共振器にバラクタ
ダイオードを結合させ周波数変調を行なう構成であり、
制御電圧により変調感度が変化する。そのため周波数設
定精度を高めるためには、メモリ１３に格納する出力周
波数対制御電圧のテーブルのエントリー数を増やし、分
解能を高める必要がある。そのためメモリ１３の容量が
大きくなる問題がある。

【００１０】また、ＶＣＸＯ８は温度により出力周波数
およびその変調感度が変動する。そのため、周波数設定
精度の劣化が避けられない問題もある。

【００１１】また、ＶＣＸＯ８の出力周波数対制御電圧
の特性は、各ＶＣＸＯにより個別に異なるため、高精度
に周波数設定を行うためには、受信装置１台ごとに出力
周波数対制御電圧の特性データを計測し、メモリ１３に
書き込む必要がある。そのため、受信装置が高コストと
なる問題もある。

【００１２】従来、このようなＡＦＣに関する問題に対
する解決案の１つとして、桑原守二監修「ディジタル移
動通信」（科学出版社）の２６９ページから２７１ペー
ジに示されたディジタル発振器を用い、ディジタル演算
で周波数誤差を補正する方法がある。図５３にその構成
を示す。図において、３５は復調器、３６はディジタル
発振器である。この構成によると、周波数の設定精度を
高めることは容易である。しかしながら、周波数誤差が
大きく受信波がＢＰＦ２ｃの通過帯域外となるような場
合には、適用できない。

【００１３】以上、受信装置のＡＦＣにＶＣＸＯ８を適
用した場合の問題について述べた。同様の構成は、送信
装置の送信周波数の制御にも用いられている。すなわ
ち、受信周波数の誤差より送信周波数の誤差を求め、送
信装置の局部発振器に用いているＶＣＸＯ８を制御する
方法である。この場合でも、受信装置と同様にＶＣＸＯ
８を用いるため、周波数設定精度を高めるためには、メ
モリ１３の容量が大きくなる問題がある。あるいは、所
望の周波数設定精度が得られない装置が高コストとなる
などの問題もある。

【００１４】次に、図４９に示した従来の構成のＰＬＬ
シンセサイザを受信装置に適用した場合の問題について
述べる。一般に可変分周器で周波数を切り換えるＰＬＬ
シンセサイザの位相比較周波数ｆｒ（ｆｒ＝ｆｘｏ／
Ｒ）は、チャネルの周波数間隔と等しい。そのため、低
伝送速度のＳＣＰＣ方式などチャネルの周波数間隔が狭
いシステムでは、ＰＬＬシンセサイザの位相比較周波数
ｆｒは低周波となる。この場合、次式で与えられるＰＬ
Ｌシンセサイザの搬送波近傍の位相雑音ＰＮは増加し、
通信品質や受信周波数選択度の劣化が生じる問題があ
る。

【００１５】 ＰＮ＝ １０・ＬＯＧ₁₀｛（ｆｏｕｔ／ｆｒ）² ・（１／２）・（Ｅｆ／Ｋｐ）² ｝ （ｄＢｃ／Ｈｚ） （１）

【００１６】ここで、ｆｏｕｔはＰＬＬ３４の出力周波
数、Ｅｆはループフィルタの入力換算の雑音電圧、Ｋｐ
は位相比較器１７の検波感度である。また、位相比較周
波数ｆｒが低周波となると、ＰＬＬ３４のループ帯域も
狭帯域となる。そのためＰＬＬ３４の応答が低速とな
り、周波数切り換え時間が長時間化する問題がある。

【００１７】図５０に示すＤＤＳ３１をＰＬＬ３４の基
準発振器として用いたＰＬＬシンセサイザ４は、これら
の欠点を克服するために提案されたものであり、ＤＤＳ
３１で周波数を変更するため可変分周器１５を用いない
ので、位相比較周波数ｆｒを任意に選定できる。また、
ＤＤＳ３１で周波数を変更するため、位相雑音や周波数
の切替え時間など他の特性の劣化をきたすことなく、容
易に狭いチャネルの周波数を得ることができる。そのた
め、位相雑音の増加や周波数切替え時間の長時間化など
の問題は解決される。しかしながら、ＤＤＳ３１はディ
ジタル演算により正弦波を生成するため、量子化誤差に
起因するスプリアスレベルが高い問題がある。図５４に
ＤＤＳ３１の出力スペクトルの一例を示す。スプリアス
は、ＰＬＬ３４の通過帯域内では増幅される。ＤＤＳ３
１のスプリアスレベルをＳＰｄｄｓ（ｄＢｃ）、ＰＰＬ
シンセサイザ４からの出力波のスプリアスレベルをＳＰ
ｏｕｔ（ｄＢｃ）とすると、これらの関係は次式で与え
られる。

【００１８】 ＳＰｏｕｔ＝１０・ＬＯＧ₁₀（ｆｏｕｔ／ｆｒ）² ＋ＳＰｄｄｓ ＝１０・ＬＯＧ₁₀（Ｎ）² ＋ＳＰｄｄｓ （ｄＢｃ） （２）

【００１９】そのため、この構成のＰＬＬシンセサイザ
では、スプリアスレベルが高く、通信品質や周波数選択
度の劣化が生じる問題がある。そのため、この構成のＰ
ＬＬシンセサイザに適用できる出力周波数ｆｏｕｔは、
比較的低周波に限られている。

【００２０】また、このような問題を解決するために、
ＤＤＳ３１の出力周波数（位相比較周波数）ｆｒを高め
る方法もあるが、図５５に示すように、動作周波数に比
例し消費電力が増加する問題がある。

【００２１】本発明は、上記のような問題点を解決する
ためになされたもので、低コストで高精度の周波数設定
が可能な通信装置と、周波数シンセサイザを得ることを
目的とする。また、低コストで構成度の周波数設定が可
能な通信方法と、シンセサイズ方法を得ることを目的と
する。

【００２２】

【課題を解決するための手段】第１の発明は、通信装置
において、指定された周波数を持つ周期信号を発生する
局部発振器とその周期信号と他の信号とを混合するミク
サを有する周波数変換器と、受信信号の周波数と装置の
受信周波数との周波数誤差を検出する周波数誤差検出手
段と、上記周波数誤差を低減するように、上記局部発振
器から出力される周期信号の周波数を補正する周波数制
御手段とを備え、上記局部発振器は、上記周波数制御手
段の制御に基づき周期信号を発生するダイレクトディジ
タルシンセサイザを備えたことを特徴とする。

【００２３】また、第２の発明は、通信装置において、
位相同期ループを備え、第１の周期信号を発生する位相
同期ループシンセサイザと、指定された周波数を持つ第
２の周期信号を発生するダイレクトディジタルシンセサ
イザとを備え、上記位相同期ループシンセサイザによ
り、第１の周期信号の周波数の粗設定を行い、上記ダイ
レクトディジタルシンセサイザにより、第２の周期信号
の周波数の微設定と通信を行う信号の周波数の補正を行
うことを特徴とする。

【００２４】また、第３の発明は、通信装置において、
指定された周波数を持つ基準信号を発生するダイレクト
ディジタルシンセサイザを含む周波数シンセサイザと、
上記基準信号を入力する位相同期ループを有し、所定の
周波数を持つ周期信号を発生する位相同期ループシンセ
サイザとを備え、上記位相同期ループシンセサイザによ
り周期信号の周波数の粗設定を行い、上記ダイレクトデ
ィジタルシンセサイザにより周期信号の周波数の微設定
と通信を行う信号の周波数の補正を行うことを特徴とす
る。

【００２５】また、第４の発明は、ホモダイン構成の通
信装置において、 指定された周波数を持つ基準信号を
発生するダイレクトディジタルシンセサイザを含む周波
数シンセサイザと、上記基準信号を入力する位相同期ル
ープを有し、所定の周波数を持つ周期信号を発生する位
相同期ループシンセサイザと、２つの単位ミクサとこれ
ら２つの単位ミクサを電気的に結合する回路を有する直
交ミクサとを備え、上記直交ミクサは、上記位相同期ル
ープシンセサイザから出力される周期信号を入力するこ
とを特徴とする。

【００２６】また、第５の発明は、ホモダイン構成の通
信装置において、 指定された周波数を持つ第１の周期
信号を発生するダイレクトディジタルシンセサイザを含
む周波数シンセサイザと、位相同期ループを有し、第２
の周期信号を発生する位相同期ループシンセサイザと、
２つの単位ミクサとこれら２つの単位ミクサを電気的に
結合する回路を有する直交ミクサと、上記周波数シンセ
サイザと位相同期ループシンセサイザに接続され、上記
第１と第２の周期信号を混合して、上記直交ミクサに供
給する周波数変換器を備えたことを特徴とする。

【００２７】また、第６の発明において、上記通信装置
は、上記ダイレクトディジタルシンセサイザをそれぞれ
有する受信装置と送信装置を備え、上記周波数制御手段
は周波数誤差に基づいて受信装置のダイレクトディジタ
ルシンセサイザを制御する補正データを出力することに
より、受信装置のダイレクトディジタルシンセサイザか
ら発生する周期信号の周波数を補正するとともに、上記
補正データを入力し送信装置の周波数シンセサイザを制
御する補正データを出力することにより、上記受信装置
のダイレクトディジタルシンセサイザから発生する周期
信号とは異なる周波数を持つ周期信号を送信装置の周波
数シンセサイザから発生させる変換手段を備えたことを
特徴とする。

【００２８】また、第７の発明において、上記通信装置
は、さらに、周波数を補正する補正データを一時格納し
て修正する補正データ修正手段を備えたことを特徴とす
る。

【００２９】また、第８の発明は、通信装置において、
受信装置と送信装置を備え、さらに、指定された周波数
を持つ基準信号を発生するダイレクトディジタルシンセ
サイザと、上記基準信号の周波数を補正する周波数制御
手段と、上記基準信号に同期した周期信号を発生する局
部発振器とを備え、上記局部発振器から出力される周期
信号を上記受信装置と送信装置に供給することを特徴と
する。

【００３０】また、第９の発明において、上記通信装置
は、さらに、ドプラ周波数を演算して上記周波数制御手
段へ出力するドプラ周波数演算手段を備え、上記周波数
制御手段は、ドプラ周波数を補正するようにダイレクト
ディジタルシンセサイザを制御することを特徴とする。

【００３１】また、第１０の発明は、所望の周波数の信
号を発生する周波数シンセサイザにおいて、所定の周波
数の信号を発生するダイレクトディジタルシンセサイザ
と、上記ダイレクトディジタルシンセサイザからの信号
を分周する分周器と、上記分周器により分周された信号
の周波数を変換する周波数変換器と、上記周波数変換器
により周波数変換された信号を基準信号として入力し、
所望の周波数の信号を発生する位相同期ループとを備え
たことを特徴とする。

【００３２】また、第１１の発明において、上記周波数
シンセサイザは、さらに、上記周波数変換器と上記位相
同期ループの間に、上記周波数変換器により周波数変換
された信号を分周して位相同期ループの基準信号とする
分周器を備えたことを特徴とする。

【００３３】また、第１２の発明において、上記周波数
シンセサイザは、１つの発振器を備え、その発振器から
の信号に基づいて、上記ダイレクトディジタルシンセサ
イザに基準クロックを供給するとともに、上記周波数変
換器に局部発振信号を供給することを特徴とする。

【００３４】また、第１３の発明は、周波数シンセサイ
ザにおいて、所定の周波数の信号を発生するダイレクト
ディジタルシンセサイザと、上記ダイレクトディジタル
シンセサイザからの信号を基準信号として入力し、所望
の周波数の信号を発生する第１の位相同期回路と、上記
第１の位相同期回路からの信号を基準信号として所望の
周波数の信号を発生する第２の位相同期回路とを備えた
ことを特徴とする。

【００３５】また、第１４の発明は、上記周波数シンセ
サイザにおいて、上記ダイレクトディジタルシンセサイ
ザと上記分周器の間に、上記ダイレクトディジタルシン
セサイザからの信号のレベルを変換するレベル変換器を
備えたことを特徴とする。

【００３６】また、第１５の発明は、ダイレクトディジ
タルシンセサイザを備えた周波数シンセサイザにおい
て、周波数を指定するデータを入力し、周期信号の振幅
値を出力するディジタル演算手段と、雑音を発生する雑
音発生手段と、上記周期信号の振幅値と雑音を加算して
加算データを出力するディジタル加算器と、上記加算デ
ータを第１のアナログ信号に変換する第１のディジタル
−アナログ変換手段と、上記雑音を第２のアナログ信号
に変換する第２のディジタル−アナログ変換手段と、上
記第１と第２のアナログ信号を加算するアナログ加算器
を備えたことを特徴とする。

【００３７】また、第１６の発明は、ループフィルタを
有する位相同期ループを用いた周波数シンセサイザにお
いて、上記ループフィルタは、所定の遮断周波数を持つ
第１のフィルタと、上記第１のフィルタの遮断周波数よ
りも低い遮断周波数を持ち、選択的に位相同期ループに
挿入可能な第２のフィルタを備えたことを特徴とする。

【００３８】また、第１７の発明は、基準発振器からの
基準クロックを入力して動作するダイレクトディジタル
シンセサイザを備えた周波数シンセサイザにおいて、異
なる周波数の基準クロックを発生する複数の基準発振器
と、上記複数の基準発振器を選択的に切り換える切り換
え手段とを備えたことを特徴とする。

【００３９】また、第１８の発明において、上記ダイレ
クトディジタルシンセサイザは、周波数を指定するデー
タを入力し、基準クロックに同期して周期信号の振幅値
を出力するディジタル演算手段と、上記周期信号の振幅
値をアナログ波形に変換するディジタル−アナログ変換
器を備えていることを特徴とする。

【００４０】また、第１９の発明において、上記位相同
期ループシンセサイザは、周期信号の周波数の粗設定を
行い、上記ダイレクトディジタルシンセサイザは、周期
信号の周波数の微設定と補正を行うことを特徴とする。

【００４１】また、第２０の発明は、以下の工程を備え
た受信装置の通信方法である。受信信号の周波数とダイ
レクトディジタルシンセサイザからの発振信号とを混合
し受信信号の周波数を変換する周波数変換工程、周波数
を変換された受信信号の周波数と装置の受信周波数との
周波数誤差を検出する誤差検出工程、検出された周波数
誤差に基づいて発振信号の周波数の補正を指示する指示
工程、指示工程の指示に基づき、ダイレクトディジタル
シンセサイザにより発振信号の周波数を変更する周波数
変更工程。

【００４２】また、第２１の発明において、上記周波数
変換工程は、高周波信号を中間周波信号に変換する第１
の周波数変換工程と、中間周波信号を低周波に変換する
第２の周波数変換工程を有し、少なくとも第２の周波数
変換工程において、ダイレクトディジタルシンセサイザ
により発振信号の周波数を変更する周波数変更工程を備
えたことを特徴とする。

【００４３】また、第２２の発明において、上記周波数
変換工程は、高周波信号を中間周波信号に変換する第１
の周波数変換工程と、中間周波信号を低周波に変換する
第２の周波数変換工程を有し、少なくとも第１の周波数
変換工程において、ダイレクトディジタルシンセサイザ
により発振信号の周波数を変更する周波数変更工程を備
えたことを特徴とする。

【００４４】また、第２３の発明において、上記通信方
法は、さらに、第１の周波数変換工程において、受信信
号の粗同調を行う工程を備え、第２の周波数変換工程に
おいて、微同調を行う工程を備えたことを特徴とする。

【００４５】また、第２４の発明は、以下の工程を備え
たシンセサイズ方法である。ダイレクトディジタルシン
セサイザにより発振信号を発生する発振工程、上記発振
信号の周波数を分周する分周工程、上記分周された信号
の周波数を変換する変換工程、上記変換された信号を基
準信号として位相同期ループに入力して所望の周波数の
信号を発生させる位相同期工程。

【００４６】また、第２５の発明において、上記変換工
程と位相同期の間に、さらに、変換された信号を分周す
る分周工程を備えたことを特徴とする。

【００４７】また、第２６の発明は、以下の工程を備え
たシンセサイズ方法である。ダイレクトディジタルシン
セサイザにより発振信号を発生する発振工程、上記発振
信号を基準信号として第１の位相同期ループに入力して
第１の所望の周波数の信号を発生させる第１の位相同期
工程、上記第１の周波数信号を基準信号として第２の位
相同期ループに入力して第２の所望の周波数の信号を発
生させる第２の位相同期工程。

【００４８】また、第２７の発明は、以下の工程を有す
るダイレクトディジタルシンセサイザを用いたシンセサ
イズ方法である。ダイレクトディジタルシンセサイザの
振幅データに雑音を加算する工程、雑音を加算した振幅
データを第１のアナログ信号に変換する工程、雑音を第
２のアナログ信号に変換する工程、上記第１と第２のア
ナログ信号を加算して出力する工程。

【００４９】また、第２８の発明は、以下の工程を有す
るダイレクトディジタルシンセサイザを用いたシンセサ
イズ方法である。ダイレクトディジタルシンセサイザか
らの出力信号の近傍にスプリアスが出力されているかを
判断する工程、上記判断結果に基づいて、出力信号の周
波数を指定するデータと基準クロックの周波数とを変更
して上記ダイレクトディジタルシンセサイザに与える工
程。

【００５０】

【作用】第１の発明に係る通信装置においては、周波数
の誤差を低減するための周波数の調整の手段としてＤＤ
Ｓを用いる。ＤＤＳを用いることにより、高い精度で周
波数を合わせることが可能となり、量産性や経済性を高
めることができる。

【００５１】第２の発明に係る通信装置においては、容
易に高い周波数設定精度が得られるＤＤＳを用い、これ
で送受信周波数の設定誤差の補正を行うとともに、送受
信チャネルの微設定とを併せてを行う。これにより、Ｐ
ＬＬシンセサイザのチャネル間隔を広げることができ、
位相比較周波数を高めることができる。従って、ＰＬＬ
シンセサイザの位相雑音を低減でき、さらには、周波数
設定速度を高速化できる。また、その結果、簡易な構成
で良好な性能が得られるため、量産性や経済性を高める
ことができる。

【００５２】第３の発明に係る通信装置においては、局
部発振器としてＰＬＬシンセサイザを用い、その基準発
振器としＤＤＳを含む周波数シンセサイザを用いる。送
受信周波数の微設定および設定周波数の誤差の補正をＤ
ＤＳで行うことにより、ＰＬＬシンセサイザのチャネル
間隔を広げることができ、位相比較周波数を高めること
ができる。従って、このＰＬＬシンセサイザの位相雑音
を低減でき、さらには、周波数設定速度を高速化でき
る。また、その結果、簡易な構成で良好な性能が得られ
るため、量産性や経済性を高めることができる。

【００５３】第４の発明に係る通信装置は、直交ミクサ
を用いてベースバンド信号と高周波信号とを直接周波数
変換するホモダイン構成である。直交ミクサの搬送波源
としてＰＬＬシンセサイザを用い、このＰＬＬシンセサ
イザの基準発振器としてＤＤＳを含む周波数シンセサイ
ザを用いる。送受信周波数の微設定および設定周波数の
誤差の補正をＤＤＳで行うことにより、ＰＬＬシンセサ
イザのチャネル間隔を広げることができ、位相比較周波
数を高めることができる。従って、このＰＬＬシンセサ
イザの位相雑音を低減でき、さらには、周波数渤定速度
を高速化できる。また、その結果、簡易な構成で良好な
性能が得られるため、量産性や経済性を高めることがで
きる。また、ホモダイン構成のように高周波の局部発振
器を１つしか必要としない構成であっても、従来の低周
波の局部発振器でおこなっていたＡＦＣの機能を実現で
きる。

【００５４】第５の発明に係る通信装置は、直交ミクサ
を用いてベースバンド信号と高周波信号とを直接周波数
変換するホモダイン構成である。この直交ミクサに供給
する搬送波源として、ＤＤＳを含む周波数シンセサイザ
からの出力信号と、ＰＬＬシンセサイザからの出力信号
とを周波数変換器で周波数混合した出力波を用いる。送
受信周波数の微設定および設定周波数の誤差の補正をＤ
ＤＳで行うことにより、ＰＬＬシンセサイザのチャネル
間隔を広げることができ、位相比較周波数を高めること
ができる。従って、このＰＬＬシンセサイザの位相雑音
を低減でき、さらには、周波数設定速度を高速化でき
る。また、その結果、簡易な構成で良好な性能が得られ
るため、量産性や経済性を高めることができる。また、
ホモダイン構成のように高周波の局部発振器を１つしか
必要としない構成であっても、従来の低周波の局部発振
器でおこなっていたＡＦＣの機能を実現できる。

【００５５】第６の発明に係る通信装置においては、周
波数誤差を低減するよう受信装置用局部発振器に用いる
ＤＤＳの出力周波数を制御する。そして、受信周波数の
周波数誤差情報から送信周波数の誤差を演算し、この誤
差情報により、受信装置と共通の基準発振器に同期する
送信装置用局部発振器用ＤＤＳの出力周波数を制御す
る。これにより、高周波数精度の水晶発振器を用いるこ
となしに送信周波数の設定精度を高めることができる。
また、その結果、送受信装置の経済性を高めることがで
きる。

【００５６】第７の発明に係る通信装置においては、検
出された受信周波数の誤差情報あるいは送信周波数の補
正情報を一旦メモリに格納する。そして、このメモリの
内容を新たな情報で徐々に修正する。つまり、急激なメ
モリ内容の修正を避け、或る程度時定数を設定すること
により、異常な応答を緩和することができる。例えば、
送受信装置の振動による周波数飛びなど、突発的な変動
による制御ループの同期はずれなどの異常な応答を緩和
することができる。

【００５７】第８の発明に係る通信装置においては、Ｄ
ＤＳを用いた基準発振器を備え、この基準発振器に同期
した受信装置で周波数誤差を低減するようＤＤＳの出力
周波数を制御する。そして、この基準発振器に送信装置
も同期させることにより、送信周波数も高精度に設定す
ることができる。これにより、高周波数精度の水晶発振
器を用いることなしに送信周波数の設定精度を高めるこ
とができる。また、その結果、送受信装置の経済性を高
めることができる。

【００５８】第９の発明においては、高速な移動体、例
えば、航空機や飛翔体などに搭載された送受信装置を想
定している。ここでは、送受信装置の局部発振器にＤＤ
Ｓを用い、移動に伴い発生するドプラ周波数の演算しこ
れを補正するようＤＤＳの出力周波数を制御することに
より、送信周波数ないしは受信周波数あるいはその双方
を高精度に補正できる。

【００５９】第１０の発明に係る周波数シンセサイザ
は、ＤＤＳの出力を周波数分周し、さらに周波数変換器
で周波数をアップコンバージョンする構成の基準発振器
を有する。分周器で周波数分周することによりＤＤＳの
スプリアスが抑制できる。また、周波数変換器でのアッ
プコンバージョンによりＰＬＬへ入力する基準信号の周
波数を高め、ＰＬＬでの周波数逓倍数を低減できるの
で、これもスプリアスが抑制できる。また、周波数変換
器で周波数をアップコンバージョンすることにより、Ｄ
ＤＳの動作周波数を高めることなくＰＬＬへ入力する基
準信号の周波数を高めることができるので、ＤＤＳの消
費電力を低減できる。

【００６０】第１１の発明に係る周波数シンセサイザ
は、ＤＤＳの出力を周波数分周し、さらに周波数変換器
で周波数をアップコンバージョンし、さらに周波数分周
する構成の基準発振器を有する。２つの分周器で周波数
分周することによりＤＤＳのスプリアスが大幅に抑制で
きる。また、周波数変換器でのアップコンバージョンに
よりＰＬＬへ入力する基準信号の周波数を高め、ＰＬＬ
での周波数逓倍数を低減できるので、さらにスプリアス
が抑制できる。また、周波数変換器で周波数をアップコ
ンバージョンすることにより、ＤＤＳの動作周波数を高
めることなくＰＬＬの基準周波数を高めることができる
ので、ＤＤＳの消費電力を低減できる。

【００６１】第１２の発明に係る周波数シンセサイザ
は、ＤＤＳに入力する基準クロックと周波数変換器の局
部発振器とに共通の発振器を用いるので、低コスト化が
図れる。

【００６２】第１３の発明に係る周波数シンセサイザ
は、ＤＤＳの出力をＰＬＬを２回通過させることによ
り、従来のＰＬＬを１回通過させるものと比較し、より
スプリアスの低減が図れる。

【００６３】第１４の発明に係る周波数シンセサイザ
は、ＤＤＳの出力をＴＴＬなどの論理回路を駆動するレ
ベルに変換することにより矩形波とするので、正弦波の
振幅誤差を抑制することが可能となり、スプリアスの低
減が図れる。

【００６４】第１５の発明に係る周波数シンセサイザ
は、ＤＤＳの振幅データに疑似ランダム雑音を加算し、
これを第１のＤ−Ａ変換器により第１の出力波に変換す
るとともに、疑似ランダム雑音を別途第２のＤ−Ａ変換
器により第２の出力波に変換する。従来より、疑似ラン
ダム雑音の付加によりＤＤＳの量子化雑音を低減できる
ことが知られているが、さらに第１の出力波から第２の
出力波を差し引くことによりこの方式の欠点である雑音
レベルの増加を抑制することができる。

【００６５】第１６の発明に係る周波数シンセサイザ
は、周波数切り換え時にはＰＬＬのループフィルタを低
次の広帯域フィルタとし、周波数切り換え後には高次の
狭帯域フィルタとすることにより、高速周波数切り換え
と、低スプリアス特性の双方を満たすループフィルタを
提供する。

【００６６】第１７の発明に係る周波数シンセサイザ
は、ＤＤＳのスプリアスの周波数が基準発振器の周波数
とＤＤＳの出力周波数とから決まることに着目し、ＤＤ
Ｓからフィルタで濾波できない出力波近傍のスプリアス
が出力される周波数関係となる場合、基準発振器を切り
換えることにより低スプリアスな特性を得る。

【００６７】第１８の発明に係る通信装置は、ディジタ
ル演算手段と、ディジタル−アナログ変換器を備えたＤ
ＤＳを備えているので、高い精度の周波数をもった信号
を発生することができる。

【００６８】第１９の発明に係る通信装置においては、
ＤＳＳを用いて周波数の補正を行うとともに、送受信チ
ャネルの微設定を合わせて行う。これにより、ＰＬＬシ
ンセサイザのチャネル間隔を広げることができ、位相比
較周波数を高めることができる。したがって、ＰＬＬシ
ンセサイザの位相雑音を低減でき、さらには、周波数設
定速度を高速化できる。

【００６９】第２０の発明に係る通信方法は、ＡＦＣ回
路をもった受信装置において、周波数の変更をＤＤＳに
より行うため、高い精度で周波数を合せることが可能に
なる。

【００７０】第２１の発明に係る通信方法は、高い周波
数の周波数変換工程と低い周波数の周波数変換工程を備
え、ＤＤＳにより低い周波数の変換を行うので、周波数
の補正を低い周波数の変換時に実行することができる。

【００７１】第２２の発明に係る通信方法は、高い周波
数の周波数変換工程においてＤＤＳにより周波数の補正
を行う。

【００７２】第２３の発明に係る通信方法は、高い周波
数の周波数変換工程においてチャネルの粗同調を行い、
低い周波数の周波数変換工程においてチャネルの微同調
を行うので、高い周波数の周波数変換工程において変換
するチャネルの間隔を広げることができる。

【００７３】第２４の発明に係るシンセサイズ方法は、
ＤＤＳの出力信号を分周し、さらに、周波数変換器で周
波数を変換しているので、ＤＤＳのスプリアスを抑制す
る。また、周波数変換することにより、位相同期ループ
へ入力する基準信号の周波数を高める。したがって、Ｐ
ＬＬの周波数逓倍数を低減でき、スプリアスをさらに抑
制する。

【００７４】第２５の発明に係るシンセサイズ方法は、
周波数を分周するので、スプリアスをさらに抑制する。

【００７５】第２６の発明に係るシンセサイズ方法は、
２つのＰＬＬを用いることにより、ＰＬＬを一度通過さ
せるものと比べてスプリアスをより抑制する。

【００７６】第２７の発明に係るシンセサイズ方法は、
ＤＤＳが内部出用いている振幅データに雑音を加算し、
アナログ信号に変換する。また、雑音をアナログ信号に
変換し、２つのアナログ信号を加算することにより、振
幅データによって生ずる量子化雑音を低減する。

【００７７】第２８の発明に係るシンセサイズ方法は、
ＤＤＳからの出力信号の近傍にスプリアスが出力されて
いるかを判断し、基準クロックの周波数と出力信号の周
波数を指定するデータを変更することにより、ＤＤＳか
らの出力信号の近傍にスプリアスが出現するのを防止す
る。

【００７８】

【実施例】実施例１． この実施例に係る受信装置においては、受信波の中心周
波数と受信装置の受信周波数との周波数誤差情報を検出
する検出手段とを有し、この検出手段により検出される
周波数誤差情報を低減するよう受信周波数の微調整を行
なうＤＤＳを用いる構成とする。

【００７９】以下、実施例１に係る受信装置の一実施例
を図に基づいて説明する。図１において、１０１はＤＤ
Ｓを用いたシンセサイザであり、図４８に示した従来例
と同一ないしは相当部分には、同一符号を付している。
ＤＤＳを用いたシンセサイザ１０１は、図２に示すよう
に、ＤＤＳ３１をミクサ３、ＢＰＦ２および増幅器７と
からなる周波数変換部１０２で周波数変換する直接合成
方式のシンセサイザである。また、図３，図４に示すよ
うに、図５１と図５２に示したＤＤＳ単体のものでもよ
い。また、図５に示すように、図５０に示したＤＤＳと
ＰＰＬと組み合せたものでもよい。

【００８０】次に、動作を説明する。本実施例の構成に
よる受信装置においては、周波数制御手段１２におい
て、周波数制御データを生成する動作までは従来の構成
と同一である。しかしながら、本実施例の受信装置のＡ
ＦＣにおける周波数制御データは、ＤＤＳを用いたシン
セサイザ１０１に用いるＤＤＳ３１の周波数設定データ
とすることができ、メモリやＤ−Ａ変換器を用いること
なく直接ディジタルデータにより周波数制御できる。

【００８１】図３を用いて動作をさらに詳しく説明す
る。周波数誤差検出手段１１は、周波数誤差に比例した
周波数誤差データを出力する。周波数誤差データは、周
波数制御手段１２に入力され、周波数制御データΔφと
なる。位相アキュームレータ４０は、基準クロック３２
を用いて周波数制御データΔφを累積加算し、位相デー
タφを出力する。位相アキュームレータ４０では、図６
の最上段の信号波形図で示される基準クロックの出力の
タイミングを基準として、周波数制御データΔφを累積
して、図６の中段の信号波形図で示される位相データφ
を出力する。位相アキュームレータ４０は、累算された
位相が２πになると累算された位相を０にリセットし、
０〜２πの値を繰り返し出力する。この基準クロック
は、出力信号の１周期に２回以上のクロックが含まれる
ように構成されている。図６の中段の信号波形図には、
周波数制御データΔφの値が小さくなり、０〜２πまで
の累積時間が長くなるに従って、位相アキュームレータ
４０において生じる三角波の周期間隔が広くなる場合を
示している。。メモリ４１は、図７に示すように、デー
タφをアドレスデータとして位相に対応する波形データ
（振幅データ）をルックアップテーブルとして保持して
いる。図７に示すように、位相データφは、メモリ４１
に格納された振幅データに対応した位相を表している
が、同時にメモリ４１のアドレスを表しており、これに
よって振幅データを読み出す。振幅データは、Ｄ−Ａ変
換器４２によってアナログ値に変換され、必要な周波数
成分を取り出すためにフィルタ４３を通過させる。通
常、フィルタ４３はＬＰＦが用いられるが、ナイキスト
の折り返し周波数を利用する場合は、ＢＰＦを用いてよ
り高い周波数を発生させることもできる。フィルタ４３
を通過したアナログ信号は、図６の下段に示すような出
力信号となり、ミクサ３ｂに出力される。このようにし
て、受信信号の周波数が高ければ、周波数データΔφの
値がおおきくなり、ＤＤＳ３１の出力信号の周波数を高
くし、周波数を同じにするように働く。逆に、受信信号
の周波数が低くなれば、周波数データΔφの値が小さく
なり、ＤＤＳ３１の出力信号の周波数を低くし、周波数
を同じにするように働く。このようにして、受信信号と
同一周波数を持つ出力信号が得られる。

【００８２】このようにして、受信装置は、ＤＤＳ３１
が、周波数制御データΔφを入力し基準クロックを用い
て上記出力信号を生成することにより、広範囲に設定し
た又は変化する上記受信信号の周波数に追従できる信号
を生成することができる。

【００８３】以上のように、この実施例は、ミクサと局
部発振器とからなる周波数変換器を備えた受信装置であ
って、受信波の中心周波数と受信装置の受信周波数との
周波数誤差情報を検出する検出手段とを有し、前記検出
手段により検出される周波数誤差情報を低減するよう前
記局部発振器の出力周波数を制御する周波数制御手段を
有する受信装置において、前記局部発振器として、基準
クロックに同期して周期関数の波形の振幅値を出力する
ディジタル演算手段と前記ディジタル演算手段の出力を
アナログ波形に変換するＤ−Ａ変換器とからなるダイレ
クトディジタルシンセサイザを有する周波数シンセサイ
ザを用いたことを特徴とする。

【００８４】本構成による受信装置では、ＶＣＸＯ８、
メモリ１３やＤ−Ａ変換器１４が不要で、装置の簡易化
が図れ、製造コストを低減できる効果がある。さらに、
ＶＣＸＯ８の出力周波数対制御電圧の特性を測定する必
要もなく、また、これら測定データのメモリ１３への書
込が不要となるため、装置の製造コストを低減できる効
果がある。また、ＤＤＳ３１の周波数設定精度は基準ク
ロック３２に依存するが、相対精度は正確であり、受信
周波数の設定誤差が少なく符号誤り率の劣化が少ない受
信装置が得られる効果もある。

【００８５】以上述べた実施例１に係る説明では、受信
装置を例に取り説明したが、図８に示すように、同様の
構成が送信装置についても適用可能である。図８におい
て、５７は高出力増幅器（ＨＰＡ）、５８は送信用周波
数変換器である。

【００８６】次に、動作を説明する。図示していない変
調器により変調された変調波を入力し、ミクサ３ｂで周
波数変換を行う。そして、その信号を周波数変換器５８
内のミクサ３ａでＲＦ信号に周波数変換し、ＨＰＡ５７
で増幅し出力する。ミクサ３ｂの搬送波源として、ＤＤ
Ｓを用いたシンセサイザ１０１を用いる。そして、周波
数制御手段１２からの周波数制御データを、ＤＤＳを用
いたシンセサイザ１０１に入力し、周波数の制御を行う
ことにより、送信装置においても受信装置と同様の効果
を奏する。

【００８７】実施例２． この実施例に係る送信装置あるいは受信装置において
は、局部発振器を２つ以上有する構成であり、受信周波
数あるいは送信周波数の誤差を低減するよう局部発振器
の出力周波数を制御する周波数制御手段を有し、高周波
の周波数変換に用いる第１の局部発振器として位相同期
ループ構成の周波数シンセサイザを用い、中間周波の周
波数変換に用いる第２の局部発振器としてＤＤＳを含む
周波数シンセサイザを用い、第１の局部発振器で送受信
チャネルの粗設定を、第２の局部発振器で送受信チャネ
ルの微設定と送受信周波数の設定誤差の補正とを行う構
成とする。

【００８８】実施例２に係る受信装置ないしは送信装置
の一実施例を図に基づいて説明する。ここでは、まず受
信装置を例にとり説明を実施する。図９において、１０
３は加算器であり、図１と同一ないしは相当部分には、
同一符号を付している。またＤＤＳを用いたシンセサイ
ザ１０１としては、実施例１と同様の構成を想定してい
る。

【００８９】次に、動作を説明する。この受信装置で
は、実施例１でのＡＦＣに用いるＤＤＳを用いたシンセ
サイザ１０１が、ＡＦＣの他に受信チャネル設定の役割
を持っている。つまり、ＰＬＬシンセサイザ４で粗い周
波数設定、例えば、１０チャネルごとの設定を行う。そ
して、ＤＤＳを用いたシンセサイザ１０１で細かな周波
数設定を、例えば、１０チャネル分の設定を行う。そし
て、加算器１０３においてＡＦＣによる周波数制御デー
タとチャネル設定データを加算し、これをＤＤＳ３１の
周波数設定データとする。

【００９０】図１０は、チャネル設定データの一例を示
す図である。チャネル設定データは、図示していない
が、ＣＰＵやマイクロプロセッサを持ったチャネル設定
回路から与えられるものである。この実施例のチャネル
設定回路は、図１０に示すようなチャネル設定データを
受信回路に供給する。図１０に示す（ａ）は粗同調を行
う場合のチャネル設定データを示し、（ｂ）は微同調を
行う場合のチャネル設定データを示している。粗同調を
行う場合には、１００ｋＨｚ単位の指定を行い、微同調
を行う場合には、１０ｋＨｚ単位の指定を行う。例え
ば、１２００．１１ＭＨｚのチャネルに設定したい場合
には、粗同調のチャネル設定データとして、‘００１’
を粗同調用のチャネル設定データとする。また、‘００
０１’を微同調用のチャネル設定用データとする。微同
調用のチャネル設定データは、周波数制御データΔφと
加算され、ＤＤＳを用いたシンセサイザ１０１に入力さ
れる。従って、ＤＤＳを用いたシンセサイザ１０１は、
チャネルの微同調を行うとともに、併せて周波数の補正
を行う。

【００９１】このように、ＤＤＳを用いたシンセサイザ
１０１で細かな周波数設定を行うことにより、ＰＬＬシ
ンセサイザ４のチャネル間隔を粗くすることができる。
従って、ＰＬＬシンセサイザ４の位相比較周波数ｆｒを
高めることが可能となり、式（１）の位相雑音ＰＮを低
減できる効果がある。また、周波数切り換え速度を速め
る効果もある。当然、ＡＦＣにＤＤＳ３１を用いる効果
により実施例１と同様の効果も奏する。

【００９２】以上述べた実施例１あるいは２に係る受信
装置では、ＩＦ信号をＡ−Ｄ変換し、復調する構成の受
信装置について示した。その他に図１１に示すように、
ＩＦ帯の直交ミクサ５３で準同期検波し、そのベースバ
ンド出力をＡ−Ｄ変換し復調する構成であってもよく、
同様の効果を奏する。図１１において、５０ａ，５０ｂ
は単位ミクサ、５１は同相分配器、５２は逆相分配器、
５３は単位ミクサ５０ａ、５０ｂ、同相分配器５１、逆
相分配器５２とからなる直交ミクサ、５４ａ，５４ｂは
直交ミクサの出力を濾波する低域通過フィルタ（ＬＰ
Ｆ）、５５ａ，５５ｂはベースバンド増幅器である。図
１や図９の受信装置では、ディジタル信号処理でＩＦ信
号から時間的に遷移する直交座標の値を求めているが、
図１１ではこれを直交ミクサで求めている。その他は全
く同じであり、同様の効果を奏する。

【００９３】以上述べた実施例２に係る説明では、受信
装置を例にとり説明を実施した。同様の構成が図１２に
示すように、送信装置にも適用可能である。図１２にお
いて、５６ａ，５６ｂはＤ−Ａ変換器、５７は高出力増
幅器（ＨＰＡ）、５８は送信用周波数変換器である。

【００９４】次に、動作を説明する。変調波の座標点を
与えるＩ，ＱのデータをＤ−Ａ変換器５６ａ，５６ｂに
て電圧波形に変換する。そして、ベースバンド増幅器５
５ａ，５５ｂ、ＬＰＦ５４ａ，５４ｂを介し直交ミクサ
５３で変調を行う。そして、送信用周波数変換器５８内
のミクサ３ａでＲＦ信号に周波数変換し、ＨＰＡ５７で
増幅し、出力する。ここで、直交ミクサ５３の搬送波源
として、ＤＤＳを用いたシンセサイザ１０１を用いる。
そして、周波数制御手段１２からの周波数制御データと
細かなチャネル設定データとを加算器１０３で加算し、
その結果を持ってＤＤＳを用いたシンセサイザ１０１を
制御してやれば、受信装置と同様の効果を奏する。

【００９５】以上のように、この実施例は、局部発振器
を２つ以上有し、受信周波数あるいは送信周波数の誤差
を低減するよう局部発振器の出力周波数を制御する周波
数制御手段を有する受信装置ないしは送信装置におい
て、高周波の周波数変換に用いる第１の局部発振器とし
て位相同期ループ構成の周波数シンセサイザを用い、中
間周波の周波数変換に用いる第２の局部発振器として基
準クロックに同期して周期関数の波形の振幅値を出力す
るディジタル演算手段と前記ディジタル演算手段の出力
をアナログ波形に変換するＤ−Ａ変換器とからなるダイ
レクトディジタルシンセサイザを含む周波数シンセサイ
ザを用い、前記第１の局部発振器で送受信チャネルの粗
設定を行い、前記第２の局部発振器で送受信チャネルの
微設定と送受信周波数の設定誤差の補正とを行うことを
特徴とする。

【００９６】実施例３． この実施例に係る送信装置あるいは受信装置において
は、ＤＤＳを用いた低い周波数の周波数シンセサイザ
と、低い周波数の周波数シンセサイザを基準発振器と
し、かつ可変分周器を有する位相同期ループ構成の高周
波周波数シンセサイザとを備え、送受信周波数の粗設定
を可変分周器の分周数の変更により行い、送受信周波数
の微設定および設定周波数の誤差の補正をＤＤＳで行う
構成とする。

【００９７】実施例３に係る受信装置ないしは送信装置
の一実施例を、図に基づいて説明する。ここでは、まず
受信装置を例にとり説明を実施する。図１３において、
図１と同一ないしは相当部分には、同一符号を付してい
る。また、ＤＤＳを用いたシンセサイザ１０１として
は、実施例１と同様の構成を想定している。

【００９８】次に、動作を説明する。この受信装置で
は、実施例２と同様、ＡＦＣおよび細かな受信チャネル
の設定にＤＤＳを用いたシンセサイザ１０１を用い、粗
い周波数設定にＰＬＬシンセサイザ４を用いている。つ
まり、ＰＬＬシンセサイザ４の可変分周器１５の分周数
の変更で粗い周波数変更を行い、細かな周波数変更をＤ
ＤＳ３１を用いて行う。そして、加算器１０３において
ＡＦＣによる周波数制御データとチャネル設定データを
加算し、これをＤＤＳ３１の周波数設定データとする。
実施例２と異なるのは、ＰＬＬシンセサイザ４の基準発
振器としてＤＤＳを用いたシンセサイザ１０１を用いて
いる点である。

【００９９】本構成によっても、実施例２と同様、ＰＬ
Ｌシンセサイザ４のチャネル間隔を粗くすることができ
るため、ＰＬＬシンセサイザ４の位相比較周波数ｆｒを
高めることが可能となり、式（１）の位相雑音ＰＮを低
減できる効果がある。また、周波数切り換え速度を速め
る効果もある。当然、ＡＦＣにＤＤＳ３１を用いる効果
により、実施例１と同様の効果も奏する。さらに、実施
例１，２と異なり、受信装置の高周波段にシンセサイザ
機能を集約することにより、ミクサ３ａからの出力は１
チャネル分の帯域幅しかなく、ＢＰＦ２ｂで帯域を制限
することにより、隣接チャネルとの干渉を抑制できる効
果を奏する。

【０１００】以上述べた説明では、ＰＬＬシンセサイザ
４として可変分周器１５を用いた場合について説明した
が、固定分周を用いる場合であってもよい。その場合、
チャネル設定とＡＦＣを、ＤＤＳを用いたシンセサイザ
１０１を用いればよく、同様の効果を奏する。

【０１０１】以上述べた実施例３に係る受信装置では、
ＩＦ信号をＡ−Ｄ変換し、復調する構成の受信装置につ
いて示した。その他に図１４に示すように、ＩＦ帯の直
交ミクサで準同期検波し、そのベースバンド出力をＡ−
Ｄ変換し、復調する構成であってもよく、同様の効果を
奏する。

【０１０２】以上述べた実施例３に係る説明では、受信
装置を例にとり説明を実施した。同様の構成は図１５に
示すように、送信装置にも適用可能であり、受信装置と
同様の効果を奏する。

【０１０３】以上のように、この実施例は、基準クロッ
クに同期して周期関数の波形の振幅値を出力するディジ
タル演算手段と、前記ディジタル演算手段の出力をアナ
ログ波形に変換するＤ−Ａ変換器とからなるダイレクト
ディジタルシンセサイザを用いた低い周波数の周波数シ
ンセサイザと、前記低い周波数の周波数シンセサイザを
基準発振器とし、かつ可変分周器を有する位相同期ルー
プ構成の高周波周波数シンセサイザとを備える受信装置
ないしは送信装置であって、送信ないしは受信周波数の
粗設定を前記可変分周器の分周数の変更により行い、前
記ダイレクトディジタルシンセサイザで送信ないしは受
信周波数の微設定および設定周波数の誤差の補正とを行
うことを特徴とする。

【０１０４】実施例４． 以上述べた実施例１から３では、ヘテロダイン構成の送
受信装置について説明を実施した。この実施例に係る送
信装置あるいは受信装置においては、直交ミクサを用い
てベースバンド信号と高周波信号とを直接周波数変換す
るホモダイン構成であり、直交ミクサに供給する搬送波
源として、ＤＤＳを用いた低い周波数の周波数シンセサ
イザを基準発振器とする位相同期ループ構成の高周波周
波数シンセサイザを用いる構成とする。

【０１０５】実施例４に係わる送信装置ないしは受信装
置ではＲＦ帯の直交ミクサ５３で準同期検波を行うホモ
ダイン構成の場合であり、これを図に基づいて説明す
る。ここでは、まず受信装置を例にとり説明を実施す
る。このようなホモダイン構成の場合、局部発振器を１
つしか必要としないため、従来のように低周波のＶＣＸ
Ｏ８でＡＦＣを行うことができない問題があった。図１
６において、図１１と同一ないしは相当部分には、同一
符号を付している。また、ＤＤＳを用いたシンセサイザ
１０１としては、実施例１と同様の構成を想定してい
る。

【０１０６】次に、動作を説明する。この受信装置で
は、ＬＮＡ１で受信波を増幅し、ＢＰＦ２で濾波した上
でＲＦ帯の直交ミクサ５３に入力する。直交ミクサ５３
では、受信波と搬送波とのアナログ的な乗算により、受
信波の時間的に遷移する変調信号の直交座標点が出力さ
れる。これをＬＰＦ５４ａ，５４ｂで濾波し、ベースバ
ンド増幅器５５で増幅し、所望のレベルとした上でＡ−
Ｄ変換器１０ａ，１０ｂに入力する。Ａ−Ｄ変換されデ
ィジタルデータとなった受信波の座標データより、伝送
情報を復調すると同時に、周波数誤差検出手段１１によ
り周波数誤差データを抽出する。周波数制御手段１２に
より、周波数誤差データに従い、ＰＬＬシンセサイザ４
の基準発振器であるＤＤＳを用いたシンセサイザ１０１
を制御し、周波数誤差を低減するよう制御する。ここで
実施例２と同様、周波数制御データに加算器１０３によ
り細かなチャネル設定データを加算してもよい。

【０１０７】このようなホモダイン構成の受信装置にお
いては、構成が簡易である利点がある。しかし、直交ミ
クサ５３の搬送波の入力は１つなので、ＡＦＣを必要と
する場合、搬送波源であるＰＬＬシンセサイザ４の基準
発振器としてＶＣＸＯ８を用いる必要がある。この場
合、ＶＣＸＯ８の出力周波数は、ＰＬＬシンセサイザ４
で周波数逓倍されるためより高度なＶＣＸＯ８の制御技
術を必要とし、実際には実現が困難であった。しかしな
がら本実施例の構成によれば、ＤＤＳ３１により厳密な
周波数の相対精度が実現できるため、ホモダイン構成で
あっても容易にＡＦＣを用いることができる効果があ
る。

【０１０８】以上述べた本構成固有の効果の他、実施例
２および３と同様、ＰＬＬシンセサイザ４のチャネル間
隔を粗くすることができるため、ＰＬＬシンセサイザ８
の位相比較周波数ｆｒを高めることが可能となり、式
（１）の位相雑音ＰＮを低減できる効果がある。また、
周波数切り換え速度を速める効果もある。当然、ＡＦＣ
にＤＤＳ３１を用いる効果により、実施例１と同様の効
果も奏する。

【０１０９】以上述べた説明では、ＰＬＬシンセサイザ
４として可変分周器１５を用いた場合について説明した
が、固定分周を用いる場合であってもよい。その場合、
チャネル設定とＡＦＣを、ＤＤＳを用いたシンセサイザ
１０１を用いればよく、同様の効果を奏する。

【０１１０】以上述べた実施例４に係る説明では、受信
装置を例にとり説明を実施した。同様の構成は、図１７
に示すように送信装置にも適用可能である。図１７で
は、ＲＦ帯の直交ミクサ５３を用い、ＤＤＳを用いたシ
ンセサイザ１０１を基準発振器とするＰＬＬシンセサイ
ザ４の出力波を変調している。このように送信装置は受
信装置と同様の構成であり、本実施例により受信装置と
同様の効果を奏する。

【０１１１】以上のように、この実施例は、Ｉチャネル
およびＱチャネルに対応する２つの単位ミクサと、前記
２つの単位ミクサを電気的に結合する９０度ハイブリッ
ド回路とからなる直交ミクサを用い、ベースバンド信号
と高周波信号とを直接周波数変換するホモダイン構成の
受信装置ないしは送信装置において、前記直交ミクサに
供給する搬送波源として、基準クロックに同期して周期
関数の波形の振幅値を出力するディジタル演算手段と前
記ディジタル演算手段の出力をアナログ波形に変換する
Ｄ−Ａ変換器とからなるダイレクトディジタルシンセサ
イザを用いた低い周波数の周波数シンセサイザと、前記
低い周波数の周波数シンセサイザを基準発振器とする位
相同期ループ構成の高周波周波数シンセサイザを用いた
ことを特徴とする。

【０１１２】実施例５． この実施例に係る送信装置あるいは受信装置において
は、直交ミクサを用いてベースバンド信号と高周波信号
とを直接周波数変換するホモダイン構成であり、直交ミ
クサに供給する搬送波源として、ＤＤＳを用いた低い周
波数の周波数シンセサイザと、位相同期ループ構成の高
周波周波数シンセサイザとを周波数変換器で周波数混合
した出力波を用いる構成とする。

【０１１３】実施例５に係る送信装置ないしは受信装置
は、ＲＦ帯の直交ミクサ５３で準同期検波を行うホモダ
イン構成の場合であり、これを図に基づいて説明する。
ここでは、まず受信装置を例にとり説明を実施する。実
施例４の場合と同様、このようなホモダイン構成の場
合、局部発振器を１つしか必要としないため、従来のよ
うに、低周波のＶＣＸＯ８でＡＦＣを行うことができな
い問題があった。図１８において、５９はミクサ３およ
びＢＰＦ２ｂとからなる周波数変換器であり、ＤＤＳを
用いたシンセサイザ１０１とＰＬＬシンセサイザ４の出
力波を合成し、直交ミクサ５３に搬送波源として供給す
る機能を有する。図において、図１１と同一ないしは相
当部分には、同一符号を付している。また、ＤＤＳを用
いたシンセサイザ１０１としては、実施例１と同様の構
成を想定している。

【０１１４】次に、動作を説明する。この受信装置は実
施例４と比較し、直交ミクサ５３の搬送波源以外は同じ
構成である。搬送波源は、ＤＤＳを用いたシンセサイザ
１０１とＰＬＬシンセサイザ４の出力波を周波数変換器
５９で合成する構成である。ＤＤＳを用いたシンセサイ
ザ１０１の周波数を受信装置の周波数誤差を低減するよ
う制御する。ここで実施例２と同様、周波数制御データ
に加算器１０３により細かなチャネル設定データを加算
してもよい。ＰＬＬシンセサイザ４では、粗いチャネル
設定を行っている。

【０１１５】この実施例５の搬送波源は、実施例４と比
較し、利点としてはＤＤＳ３１の出力波がＰＬＬシンセ
サイザ４で周波数逓倍されないため、周波数逓倍による
式（２）で与えられるスプリアスの増加がない点であ
る。欠点としては、周波数変換器５９が必要で構成がや
や複雑となる点である。その他については、実施例４の
場合と全く同様の効果を奏する。

【０１１６】以上述べた実施例５に係る説明では、受信
装置を例にとり説明を実施した。同様の構成は、図１９
に示すように送信装置にも適用可能であり、受信装置と
同様の効果を奏する。

【０１１７】以上のように、この実施例は、Ｉチャネル
およびＱチャネルに対応する２つの単位ミクサと、前記
２つの単位ミクサを電気的に結合する９０度ハイブリッ
ド回路とからなる直交ミクサを用い、ベースバンド信号
と高周波信号とを直接周波数変換するホモダイン構成の
受信装置ないしは送信装置において、基準クロックに同
期して周期関数の波形の振幅値を出力するディジタル演
算手段と前記ディジタル演算手段の出力をアナログ波形
に変換するＤ−Ａ変換器とからなるダイレクトディジタ
ルシンセサイザを用いた低い周波数の周波数シンセサイ
ザと、位相同期ループ構成の高周波周波数シンセサイザ
とを備え、前記直交ミクサに供給する搬送波源として前
記低い周波数の周波数シンセサイザと前記高周波周波数
シンセサイザとを周波数変換器で周波数混合した出力波
を用いたことを特徴とする。

【０１１８】実施例６． この実施例に係る送受信装置においては、第１のＤＤＳ
を用いた第１の局部発振器を備えた受信装置を備え、受
信波の中心周波数と受信周波数との周波数誤差情報を検
出する検出手段により検出される周波数誤差を低減する
よう第１のＤＤＳの出力周波数を制御するとともに、第
１の局部発振器と共通の基準発振器に同期する送信装置
用の第２の局部発振器を備え、受信周波数の周波数誤差
情報から送信周波数の補正値への変換手段を備え、第２
の局部発振器に変換手段の出力に従い送信周波数を変更
する第２のＤＤＳを備えた構成とする。

【０１１９】以下、実施例６に係る送受信装置の一実施
例を図に基づいて説明する。図２０において、１０４は
受信周波数の誤差を送信周波数の誤差に変換する手段
（以下、変換手段）であり、図１１と同一ないしは相当
部分には、同一符号を付している。また、ＤＤＳを用い
たシンセサイザ１０１ａ，１０１ｂとしては、実施例１
のＤＤＳを用いたシンセサイザ１０１と同様の構成を想
定している。

【０１２０】次に、動作を説明する。本実施例の構成に
よる送受信装置においては、受信周波数制御手段１２に
おいて、周波数制御データを生成する動作までは従来の
構成と同一である。しかしながら、本実施例の送受信装
置のＡＦＣにおける周波数制御データは、実施例１から
５と同様、ＤＤＳを用いたシンセサイザに用いるＤＤＳ
３１の周波数設定データであり、メモリやＤ−Ａ変換器
を用いることなく、直接ディジタルデータにより周波数
制御できる。ここではさらに、受信ＡＦＣの情報をもと
に送信周波数の誤差を補正する。本実施例では周波数誤
差データから変換手段１０４で送信周波数の補正値をデ
ィジタル演算により求め、送信装置用のＤＤＳを用いた
シンセサイザ１０１ｂの出力周波数を制御する。

【０１２１】受信用周波数と送信用周波数は、異なって
いるため、受信周波数制御手段１２が生成する周波数制
御データを、そのまま送信周波数を制御するためのＤＤ
Ｓを用いたシンセサイザ１０１ｂに入力することができ
ない。そこで、変換手段１０４は、送信周波数に併せた
送信周波数制御データを発生して、ＤＤＳを用いたシン
セサイザ１０１ｂに出力する。

【０１２２】本構成による受信装置では、実施例１から
５と同様、メモリとメモリへの書込やＤ−Ａ変換器が不
要で、装置の簡易化が図れ、製造コストを低減できる効
果がある。またＤＤＳ３１を用いるため周波数設定が高
精度となる効果もある。

【０１２３】以上述べた実施例６に係る説明では、ＤＤ
Ｓを用いたシンセサイザ１０１ａ，１０１ｂで、ＡＦＣ
により送受信周波数の微調整を行う例について示した。
図２１に示すように、ＤＤＳを用いたシンセサイザ１０
１ａ，１０１ｂでＡＦＣのみならず、送受信チャネルの
細かな設定を行ってもよい。その場合、ＰＬＬシンセサ
イザ４のチャネル間隔を広げ、基準周波数を高めること
が可能となる。従って、実施例２と同様、位相雑音を低
減し、周波数切り換え速度を速める効果がある。

【０１２４】以上の説明では、受信装置としてＩＦ信号
をＡ−Ｄ変換する構成を示したが、図１１に示すよう
な、ＩＦ信号を準同期検波し、そのＩＱ信号をＡ−Ｄ変
換する構成であってもよく、同様の効果を奏する。ま
た、図１６に示すような、ＲＦ信号を準同期検波し、そ
のＩＱ信号をＡ−Ｄ変換するホモダイン構成であっても
よく、同様の効果を奏する。

【０１２５】以上の説明では、送信装置としてＩＦ信号
を直交ミクサで変調する構成を示したが、図１７に示す
ような、ＲＦ信号を直交ミクサで変調するホモダイン構
成であってもよく、同様の効果を奏する。

【０１２６】以上のように、この実施例は、基準クロッ
クに同期して周期関数の波形の振幅値を出力するディジ
タル演算手段と前記ディジタル演算手段の出力をアナロ
グ波形に変換するＤ−Ａ変換器とからなる第１のダイレ
クトディジタルシンセサイザを用いた第１の局部発振器
を備えた受信装置を備え、受信波の中心周波数と受信周
波数との周波数誤差情報を検出する検出手段とを備え、
前記受信装置に前記検出手段により検出される周波数誤
差を低減するよう前記第１のダイレクトディジタルシン
セサイザの出力周波数を制御する周波数制御手段を備
え、受信装置に用いる前記第１の局部発振器と共通の基
準発振器に同期する送信装置用の第２の局部発振器を備
え、前記検出手段により検出される受信周波数の周波数
誤差情報から送信周波数の補正値への変換手段を備え、
前記第２の局部発振器に前記変換手段の出力に従い送信
周波数を変更する第２のダイレクトディジタルシンセサ
イザを備えたことを特徴とする。

【０１２７】実施例７． この実施例に係る送受信装置においては、実施例６に示
した送受信装置に加え、検出手段により検出された受信
周波数の誤差情報あるいは変換手段から出力された送信
周波数の補正値を格納するメモリを有し、このメモリに
格納されたデータに従い、出力周波数を制御する第２の
ＤＤＳを送信装置用局部発振器に備えた構成とする。

【０１２８】以下、実施例７に係る送受信装置の一実施
例を図に基づいて説明する。図２２において、１０５は
積分手段、１０６はメモリであり、図２１と同一ないし
は相当部分には、同一符号を付している。また、ＤＤＳ
を用いたシンセサイザ１０１ａ，１０１ｂとしては、実
施例１のＤＤＳを用いたシンセサイザ１０１と同様の構
成を想定している。

【０１２９】次に、動作を説明する。本実施例の構成に
よる送受信装置においては、受信装置のＡＦＣにより送
信周波数の制御を行う点では実施例６と同じである。本
実施例は、この実施例６の構成に送信周波数の制御デー
タの積分手段１０５とその積分値を保存するメモリ１０
６を設けたものである。この積分手段１０５は、送信周
波数の制御データの時間変化に時定数を与えるために設
けたものである。この積分手段１０５により、突発的な
受信波のふらつき（急峻なフェージング）や振動等によ
る受信装置の周波数変動による受信ＡＦＣの乱れ、例え
ば周波数とび、などの影響による急激な送信周波数の変
化を抑制することができる効果がある。

【０１３０】ＡＦＣに加え、送受信チャネルの細かな設
定をＤＤＳを用いたシンセサイザ１０１ａ，１０１ｂで
行う場合については、図２３に示すように、積分手段１
０５を加算器１０３ｂの前に設けてやればよく、同様の
効果を奏する。

【０１３１】以上のように、この実施例は、送受信装置
において、検出手段により検出された受信周波数の誤差
情報ないしは変換手段から出力された送信周波数の補正
値をメモリに時定数をかけながら格納あるいは修正し、
この前記メモリに格納されたデータに従い、周波数を制
御する第２のダイレクトディジタルシンセサイザを送信
装置用局部発振器に備えたことを特徴とする。

【０１３２】実施例８． この実施例に係る送受信装置においては、ＤＤＳを用い
た基準発振器を備え、この基準発振器に同期した受信装
置を備え、この受信装置の受信周波数と受信波の中心周
波数との周波数誤差情報を検出する検出手段および検出
手段により検出される周波数誤差を低減するようＤＤＳ
の出力周波数を制御する周波数制御手段を備え、基準発
振器に同期した送信装置を備えた構成とする。

【０１３３】以下、実施例８に係る送受信装置の一実施
例を図に基づいて説明する。図２４において、１１０は
周波数制御手段１２とＤＤＳを用いたシンセサイザ１０
１とＴＣＸＯ５とからなる基準発振器であり、図２２と
同一ないしは相当部分には、同一符号を付している。ま
た、ＤＤＳを用いたシンセサイザ１０１としては、実施
例１と同様の構成を想定している。

【０１３４】次に、動作を説明する。本実施例の構成に
よる送受信装置においては、受信装置と送信装置に共通
の基準発振器１１０を用い、これを周波数制御手段１２
とＤＤＳを用いたシンセサイザ１０１とＴＣＸＯ５とか
ら構成する。そして、受信周波数の誤差を周波数誤差検
出手段１１により検出し、これを補正するよう周波数制
御手段１２により、ＤＤＳを用いたシンセサイザ１０１
を制御する。この受信周波数の誤差はＴＣＸＯ５の誤差
に起因するため、受信ＡＦＣの操作により、基準発振器
１１０の出力では、誤差が補正され正確な周波数とな
る。従って、送信周波数も自動的に補正される。

【０１３５】従って、本構成による送受信装置では、実
施例１から７と同様、メモリとメモリへの書込やＤ−Ａ
変換器が不要で、装置の簡易化が図れ、製造コストを低
減できる効果がある。また、ＤＤＳ３１を用いるため周
波数設定が高精度となる効果もある。

【０１３６】以上述べた実施例８に係る説明では、ＤＤ
Ｓを用いたシンセサイザ１０１でＡＦＣにより、送受信
周波数の微調整を行う例について示した。実施例２と同
様、ＤＤＳを用いたシンセサイザ１０１でＡＦＣのみな
らず、送受信チャネルの細かな設定を行ってもよい。そ
の場合、ＰＬＬシンセサイザ４のチャネル間隔を広げ、
基準周波数を高めることが可能となる。従って、実施例
２と同様、位相雑音を低減し、周波数切り換え速度を速
める効果がある。

【０１３７】以上の説明では、受信装置としてＩＦ信号
をＡ−Ｄ変換する構成を示したが、図１１に示すよう
な、ＩＦ信号を準同期検波し、そのＩＱ信号をＡ−Ｄ変
換する構成であってもよく、同様の効果を奏する。ま
た、図１６に示すような、ＲＦ信号を準同期検波し、そ
のＩＱ信号をＡ−Ｄ変換するホモダイン構成であっても
よく、同様の効果を奏する。

【０１３８】以上の説明では、送信装置としてＩＦ信号
を直交ミクサで変調する構成を示したが、図１７に示す
ような、ＲＦ信号を直交ミクサで変調するホモダイン構
成であってもよく、同様の効果を奏する。

【０１３９】以上のように、この実施例は、基準クロッ
クに同期して周期関数の波形の振幅値を出力するディジ
タル演算手段と前記ディジタル演算手段の出力をアナロ
グ波形に変換するＤ−Ａ変換器とからなるダイレクトデ
ィジタルシンセサイザを用いた基準発振器を備え、前記
基準発振器に同期した第１の局部発振器を用いた受信装
置を備え、前記受信装置の受信周波数と受信波の中心周
波数との周波数誤差情報を検出する検出手段および前記
検出手段により検出される周波数誤差を低減するよう前
記ダイレクトディジタルシンセサイザの出力周波数を制
御する周波数制御手段を備え、前記基準発振器に同期し
た第２の局部発振器を用いた送信装置を備えたことを特
徴とする。

【０１４０】実施例９． この実施例に係る送受信装置は、移動体に搭載され、Ｄ
ＤＳを用いた局部発振器と、移動に伴い発生するドプラ
周波数の演算手段と、ドプラ周波数の演算手段により演
算されるドプラ周波数を補正するようＤＤＳの出力周波
数を制御する周波数制御手段を備え、送信周波数ないし
は受信周波数あるいはその双方を補正する構成とする。

【０１４１】以下、実施例９に係る送受信装置の一実施
例を図に基づいて説明する。図２５において、１１１は
スピードメータ、１１２はドプラ周波数演算手段であ
り、図２４と同一ないしは相当部分には、同一符号を付
している。また、ＤＤＳを用いたシンセサイザ１０１と
しては、実施例１と同様の構成を想定している。

【０１４２】次に、動作を説明する。本実施例の構成に
よる送受信装置は、飛行機やロケットなどの高速の飛行
体や飛翔体への搭載を想定している。本実施例の構成に
よる送受信装置においては、実施例８に係る送受信装置
と同様、受信装置と送信装置に共通の基準発振器１１０
を用い、これを周波数制御手段１２とＤＤＳを用いたシ
ンセサイザ１０１とＴＣＸＯ５とから構成する。そし
て、高速の移動に伴い生じるドプラ周波数を、スピード
メータ１１１およびドプラ周波数演算手段１１２により
求め、これを補正するよう周波数制御手段１２により、
ＤＤＳを用いたシンセサイザ１０１を制御する。

【０１４３】従って、本構成による送受信装置では、実
施例１から８と同様、メモリとメモリへの書込やＤ−Ａ
変換器が不要で、装置の簡易化が図れ、製造コストを低
減できる効果がある。また、ＤＤＳ３１を用いるため周
波数設定が高精度となる効果もある。

【０１４４】以上述べた実施例９に係る説明では、ＤＤ
Ｓを用いたシンセサイザ１０１でドプラ周波数の補正を
行う例について示した。実施例２と同様、ＤＤＳを用い
たシンセサイザ１０１でドプラ周波数の補正のみなら
ず、ＡＦＣや送受信チャネルの細かな設定を行ってもよ
い。その場合、ＰＬＬシンセサイザ４のチャネル間隔を
広げ、基準周波数を高めることが可能となる。従って、
実施例２と同様、位相雑音を低減し、周波数切り換え速
度を速める効果がある。

【０１４５】以上の説明では、受信装置としてＩＦ信号
をＡ−Ｄ変換する構成を示したが、図１１に示すよう
な、ＩＦ信号を準同期検波し、そのＩＱ信号をＡ−Ｄ変
換する構成であってもよく、同様の効果を奏する。ま
た、図１６に示すような、ＲＦ信号を準同期検波し、そ
のＩＱ信号をＡ−Ｄ変換するホモダイン構成であっても
よく、同様の効果を奏する。

【０１４６】以上の説明では、送信装置としてＩＦ信号
を直交ミクサで変調する構成としたが、図１７に示すよ
うな、ＲＦ信号を直交ミクサで変調するホモダイン構成
であってもよく、同様の効果を奏する。

【０１４７】以上のように、この実施例は、移動体に搭
載される送受信装置において、移動に伴い発生するドプ
ラ周波数の演算手段と、前記ドプラ周波数の演算手段に
より演算されるドプラ周波数を補正するようダイレクト
ディジタルシンセサイザの出力周波数を制御する周波数
制御手段とを備え、送信周波数ないしは受信周波数ある
いはその双方を補正することを特徴とする。

【０１４８】実施例１０． この実施例に係る周波数シンセサイザは、電圧制御発振
器と第１の分周器と位相比較器とループフィルタとから
なる位相同期ループ構成の周波数シンセサイザであっ
て、基準波をＤＤＳと第２の分周器と周波数変換器とか
ら生成する構成とする。

【０１４９】以下、実施例１０に係る周波数シンセサイ
ザの一実施例を図に基づいて説明する。図２６におい
て、２０１は分周器、２０２ａ，２０２ｂは帯域通過フ
ィルタ（ＢＰＦ）、２０３ａ，２０３ｂは周波数変換
器、２０４ａ，２０４ｂは増幅器、２０５はミクサであ
る。図４９あるいは図５０に示した従来例と同一ないし
は相当部分には、同一符号を付している。

【０１５０】次に、動作を説明する。本実施例の構成に
よる周波数シンセサイザでは、ＤＤＳ３１を分周器２０
１で周波数分周し、さらに、これを周波数変換器２０３
ｂで周波数変換し、ＰＬＬ３４の基準発振波としてい
る。ここで、ＢＰＦ２０２ａは、分周器２０１の高調波
を抑制するためのもので、低域通過フィルタであっても
よい。ＢＰＦ２０２ｂは、ミクサ２０５の不要波を抑制
するためのものである。ＤＤＳ３１の出力周波数をｆ
ｄ、ＰＬＬ３４中の分周器３３の分周数をＮ１、分周器
３０１の分周数をＮ２、ＴＣＸＯ５の出力周波数をｆｘ
ｏとすると、周波数シンセサイザの出力周波数ｆｏｕｔ
は、次式で与えられる。

【０１５１】 ｆｏｕｔ＝｜（ｆｄ／Ｎ２）±ｆｘｏ｜・Ｎ１
（３）

【０１５２】このＤＤＳ３１へ与えるチャネル設定デー
タを変更し、ＤＤＳ３１の出力周波数ｆｄを変更するこ
とにより、ＰＬＬ３４の出力周波数を変更することがで
きる。その変化幅はＤＤＳ３１の変化幅のＮ１／Ｎ２倍
となる。従って、このＤＤＳ３１のスプリアスＳＰｄｄ
ｓ（ｄＢｃ）に起因する、ＰＬＬ３４の通過帯域内にお
けるシンセサイザ出力でのスプリアスレベルＳＰｏｕｔ
は、次式で与えられる。

【０１５３】 ＳＰｏｕｔ＝１０・ＬＯＧ₁₀（Ｎ１／Ｎ２）² ＋ＳＰｄｄｓ （ｄＢｃ） （４）

【０１５４】式（４）より、本実施例の構成による周波
数シンセサイザでは、分周器２０１の効果で図５０に示
す従来の構成の周波数シンセサイザと比較し、 ２０・ＬＯＧ₁₀（Ｎ２） （ｄＢ） だけスプリアスレベルが低減される効果がある。また、
一般には周波数分周によって基準発振周波数が低周波化
し、ＰＬＬ３４での分周数Ｎ１が増加すると、この周波
数分周によるスプリアスレベルの低減効果は相殺され
る。しかし、ここでは周波数変換器２０３ｂを設けるこ
とにより、基準発振周波数の低周波数化を抑制し、低ス
プリアス化を達成している。同時に、周波数変換器２０
３ｂで基準発振周波数を高めることにより、ＤＤＳ３１
の動作周波数を低周波化することができ、ＤＤＳ３１の
低消費電力化を可能とする効果もある。

【０１５５】以上の説明では、ＴＣＸＯ５とＤＤＳ３１
の基準クロック３２とを別の発振器としたが、図２７に
示すように同一の発振器としてもよく、同様の効果を奏
する。また、発振器の個数を減らすことができ、低コス
ト化の効果がある。

【０１５６】以上の説明では、ＤＤＳ３１でチャネル設
定を行う説明を行ったが、図２８に示すように、ＤＤＳ
３１でチャネルの微同調、ＰＬＬ３４の可変分周器３３
で疎同調してもよく、同様の効果を奏する。

【０１５７】以上の説明では、実施例１０の構成による
周波数シンセサイザについて述べたが、これを実施例１
から９に示した送受信装置のＰＬＬシンセサイザ４や、
ＤＤＳを用いたシンセサイザ１０１，１０１ａ，１０１
ｂに適用してもよく、同様の効果を奏する。

【０１５８】以上のように、この実施例は、電圧制御発
振器と第１の分周器と位相比較器とループフィルタとか
らなる位相同期ループ構成の周波数シンセサイザにおい
て、基準クロックに同期して周期関数の波形の振幅値を
出力するディジタル演算手段と前記ディジタル演算手段
の出力をアナログ波形に変換するＤ−Ａ変換器とからな
るダイレクトディジタルシンセサイザを備え、前記ダイ
レクトディジタルシンセサイザの出力波を第２の分周器
で周波数分周し、前記第２の分周器の出力波を周波数変
換器で周波数変換し、前記周波数変換器の出力波を基準
波としたことを特徴とする。

【０１５９】実施例１１． この実施例に係る周波数シンセサイザは、電圧制御発振
器と第１の分周器と位相比較器とループフィルタとから
なる位相同期ループ構成の周波数シンセサイザであっ
て、基準波をＤＤＳと第２の分周器と周波数変換器と第
３の分周器とから生成する構成とする。

【０１６０】以下、実施例１１に係る周波数シンセサイ
ザの一実施例を図に基づいて説明する。図２９におい
て、図２６と同一ないしは相当部分には、同一符号を付
している。

【０１６１】次に、動作を説明する。本実施例の構成に
よる周波数シンセサイザでは、ＤＤＳ３１を分周器２０
１で周波数分周し、この出力波を周波数変換器２０３ｂ
で周波数変換し、さらに、分周器１６で周波数分周し、
ＰＬＬ３４の基準発振波としている。ここで、周波数変
換器２０３は、実施例１０と同様の構成である。ＤＤＳ
３１の出力周波数をｆｄ、ＰＬＬ３４中の分周器３３の
分周数をＮ１、分周器３０１の分周数をＮ２、ＴＣＸＯ
５の出力周波数をｆｘｏ、分周器１６の分周数をＲとす
ると、周波数シンセサイザの出力周波数ｆｏｕｔは、次
式で与えられる。

【０１６２】 ｆｏｕｔ＝｜（ｆｄ／Ｎ２）±ｆｘｏ｜・Ｎ１／Ｒ （５）

【０１６３】このＤＤＳ３１へ与えるチャネル設定デー
タを狐更し、ＤＤＳ３１の出力周波数ｆｄを変更するこ
とにより、ＰＬＬ３４の出力周波数を変更することがで
きる。その変化幅は、ＤＤＳ３１の変化幅のＮ１／（Ｎ
２・Ｒ）倍となる。従って、このＤＤＳ３１のスプリア
スＳＰｄｄｓ（ｄＢｃ）に起因する、ＰＬＬ３４の通過
帯域内におけるシンセサイザ出力でのスプリアスレベル
ＳＰｏｕｔは、次式で与えられる。

【０１６４】 ＳＰｏｕｔ＝１０・ＬＯＧ₁₀｛Ｎ１／（Ｎ２・Ｒ）｝² ＋ＳＰｄｄｓ （ｄＢｃ） （６）

【０１６５】式（６）より、本実施例の構成による周波
数シンセサイザでは、分周器２０１および分周器１６の
効果で図５０に示す従来の構成の周波数シンセサイザと
比較し、 ２０・ＬＯＧ₁₀（Ｎ２・Ｒ） （ｄＢ） だけスプリアスレベルが低減される効果がある。また、
周波数変換器２３ｂを設ける効果により、実施例１０と
同様、低消費電力化が図れる効果もある。また、一般に
低価格で市販されているＰＬＬシンセサイザ用ＩＣに
は、分周器１６が設けられている場合が多く、低コスト
化の面で効果がある。

【０１６６】以上の説明では、ＴＣＸＯ５とＤＤＳ３１
の基準クロック３２とを別の発振器としたが、実施例１
０の図２７と同様、同一の発振器としてもよく、同様の
効果を奏する。また、発振器の個数を減らすことがで
き、低コスト化の効果がある。

【０１６７】以上の説明では、ＤＤＳ３１でチャネル設
定を行う説明を行ったが、実施例１０の図２８と同様、
ＤＤＳ３１でチャネルの微同調を実行し、ＰＬＬ３４の
可変分周器３３で疎同調を実行してもよく、同様の効果
を奏する。また、この場合、主にＰＬＬ３４の可変分周
器３３の分周数の変更で、発振帯域を広範にカバーする
ため、ＤＤＳ３１での出力周波数の帯域幅が極端に狭く
することができる。その結果、出力周波数に応じて異な
る周波数に出現するＤＤＳ３１のスプリアスが、ＰＬＬ
３４で抑制できない搬送波近傍に出現する可能性が低減
する効果がある。すなわち、ＤＤＳ３１の周波数関係の
選択によっては、スプリアスを回避できる効果がある。
これは、分周器１６の分周数を高める程、この効果は顕
著である。

【０１６８】以上の説明では、実施例１１の構成による
周波数シンセサイザについて述べたが、これを実施例１
から９に示した送受信装置のＰＬＬシンセサイザ４や、
ＤＤＳを用いたシンセサイザ１０１，１０１ａ，１０１
ｂに適用してもよく、同様の効果を奏する。

【０１６９】以上のように、この実施例は、電圧制御発
振器と第１の分周器と位相比較器とループフィルタとか
らなる位相同期ループ構成の周波数シンセサイザにおい
て、基準クロックに同期して周期関数の波形の振幅値を
出力するディジタル演算手段と前記ディジタル演算手段
の出力をアナログ波形に変換するＤ−Ａ変換器とからな
るダイレクトディジタルシンセサイザを備え、前記ダイ
レクトディジタルシンセサイザの出力波を第２の分周器
で周波数分周し、前記第２の分周器の出力波を周波数変
換器で周波数変換し、前記周波数変換器の出力波を第３
の分周器で周波数分周し、前記第３の分周器の出力波を
基準波としたことを特徴とする。

【０１７０】実施例１２． この実施例に係る周波数シンセサイザは、実施例１０又
は１１の周波数シンセサイザにおいて、ＤＤＳに入力す
る基準クロックを備え、この基準クロックの出力波を周
波数分周ないしは周波数逓倍し周波数変換器の局部発振
波とする構成とする。

【０１７１】以下、実施例１２に係る周波数シンセサイ
ザの一実施例を図に基づいて説明する。図３０，図３１
および図３２において、２０６は周波数分周ないしは周
波数逓倍手段であり、図２６と同一ないしは相当部分に
は、同一符号を付している。

【０１７２】次に、動作を説明する。本実施例の構成に
よる周波数シンセサイザの基本的な動作および効果は、
基本的には実施例１０および１１と同様である。図３
０，図３１および図３２には、実施例１０に係わる周波
数シンセサイザに本実施例を適用した場合について示し
た。実施例１２に係る周波数シンセサイザにおいては、
１つのＴＣＸＯ５の出力波を周波数分周ないしは周波数
逓倍手段２０６を利用し、ＤＤＳ３１の基準クロックと
するとともに、周波数変換器２０３ｂの局部発振波とし
ている。そのため、発振器の個数を減らすことができ、
低コスト化の効果がある。尚、図３０は、周波数分周な
いしは周波数逓倍手段２０６をＤＤＳ３１の基準クロッ
ク生成に用いた場合を示している。図３１は、周波数分
周ないしは周波数逓倍手段２０６を周波数変換器２０３
ｂの局部発振波生成に用いた場合を示している。図３２
は、周波数分周ないしは周波数逓倍手段２０６をＤＤＳ
３１の基準クロック生成と、周波数変換器２０３ｂの局
部発振波生成の双方に用いた場合を示している。

【０１７３】次に、図３３に本実施例の構成による周波
数シンセサイザの周波数設定の具体例を示す。ＤＤＳ３
１の出力周波数を概略４．５ＭＨｚとする。そして、１
０分周し概略４５０ｋＨｚとする。そしてＴＣＸＯ５の
出力波１０．２５ＭＨｚと周波数混合を行う。通常、Ｄ
ＤＳ３１の基準クロック周波数は出力周波数の４倍以上
（標本化定理からすると２倍以上であるが、実用的には
４倍以上）必要である。そのため、２逓倍器２０６ｂに
よりＴＣＸＯ５出力を２逓倍し、２０．５ＭＨｚとし、
これを基準クロックとしている。このような構成とした
場合、 （１）ＤＤＳ３１内部のフィルタ４３にＶＴＲ用４．５
ＭＨｚＢＰＦ （２）分周器２０１出力のＢＰＦ２０２ａにＡＭラジオ
用４５０ｋＨｚＢＰＦ （３）ミクサ２０５出力のＢＰＦ２０２ｂにＦＭラジオ
用１０．７ＭＨｚＢＰＦなど極めて低コストのＢＰＦの
適用が可能となる。このように、周波数分周ないしは周
波数逓倍手段２０６により周波数選択の自由度が増し、
低コストな部品選択が可能となる効果がある。

【０１７４】以上の説明では、実施例１２の構成による
周波数シンセサイザについて述べたが、これを実施例１
から９に示した送受信装置のＰＬＬシンセサイザ４や、
ＤＤＳを用いたシンセサイザ１０１，１０１ａ，１０１
ｂに適用してもよく、同様の効果を奏する。

【０１７５】以上のように、この実施例は、周波数シン
セサイザにおいて、ダイレクトディジタルシンセサイザ
に入力する基準クロックを備え、前記基準クロックの出
力波を周波数分周ないしは周波数逓倍し、周波数変換器
の局部発振波としたことを特徴とする。

【０１７６】実施例１３． この実施例に係る周波数シンセサイザは、ＤＤＳを含む
周波数シンセサイザを基準発振器とし第１の電圧制御発
振器と第１の分周器と第１の位相比較器と第１のループ
フィルタとからなる第１の位相同期ループ構成の周波数
シンセサイザと、第１の位相同期ループ構成の周波数シ
ンセサイザを基準発振器とし第２の電圧制御発振器と第
２の分周器と第２の位相比較器と第２のループフィルタ
とからなる第２の位相同期ループ構成の周波数シンセサ
イザとからなる構成とする。

【０１７７】以下、実施例１３に係る周波数シンセサイ
ザの一実施例を図に基づいて説明する。図３４におい
て、図２６と同一ないしは相当部分には、同一符号を付
している。また、ＤＤＳを用いたシンセサイザ１０１と
しては、実施例１と同様の構成を想定している。また、
ここではＰＬＬを２つ備えた周波数シンセサイザを例に
とり説明を実施する。

【０１７８】次に、動作を説明する。ＤＤＳを用いたシ
ンセサイザ１０１の出力波は、ＰＬＬ３４ｂの基準発振
波となる。そして、ＰＬＬ３４ｂの出力波は、ＰＬＬ３
４ａの基準発振波となる。このような構成の場合、ＤＤ
Ｓを用いたシンセサイザ１０１のスプリアスＳＰｄｄｓ
（ｄＢｃ）に起因した、ＰＬＬ３４ａ出力でのスプリア
スＳＰｏｕｔ（ｄＢｃ）は、次式で与えられる。

【０１７９】 ＳＰｏｕｔ＝１０・ＬＯＧ₁₀｛Ｈ１（ｆ）・Ｈ２（ｆ）｝² ＋ＳＰｄｄｓ （７）

【０１８０】ここで、Ｈ１（ｆ）は、搬送波からの離調
周波数ｆに対するＰＬＬ３４ａの閉ループ伝達関数、Ｈ
２（ｆ）は、ｆに対するＰＬＬ３４ｂの閉ループ伝達関
数であり、低域通過特性を有する。そのため、Ｈ１
（ｆ）およびＨ２（ｆ）の遮断周波数以上、搬送波から
離れたスプリアスはＰＬＬ３４ａ、３４ｂで抑制するこ
とができる。また、従来のＰＬＬ３４が１つの場合と比
較し、より減衰量が得られる効果がある。これを図３５
でさらに説明を行う。通常、ＰＬＬ３４の遮断特性は、
２次特性であり、図３５に示すように、遮断周波数以上
では２０ｄＢ／ｏｃｔで減衰する。これ以上高次の特性
を１つのＰＬＬ３４で得ようとした場合、ループ内の位
相の遷移が大きく、発振などの不安定動作が生じやす
い。本実施例の構成のように、ＰＬＬ３４が２つの場合
には、ＰＬＬ３４が安定な２次特性であっても、全体で
は４次特性が得られ、図３５に示すように遮断周波数以
上では、４０ｄＢ／ｏｃｔで減衰する。従って、スプリ
アスレベルが高いＤＤＳを基準発振器に用いた場合のよ
うに急峻な減衰特性が必要な場合、本実施例の構成によ
れば安定に低スプリアス特性が得られる効果がある。

【０１８１】以上の説明では、ＰＬＬ３４が２つの場合
について述べたが、３つ以上でもよく、回路規模が大き
くなるものの、より低スプリアス特性が得られる効果が
ある。

【０１８２】以上の説明では、チャネル設定の手段につ
いて特に言及しなかったが、実施例１０の図２８と同
様、ＤＤＳを用いたシンセサイザ１０１、ＰＬＬ３４ａ
の可変分周器３３ａおよびＰＬＬ３４ｂの可変分周器３
３ｂのいずれで同調してもよく、同様の効果を奏する。

【０１８３】以上の説明では、実施例１３の構成による
周波数シンセサイザについて述べたが、これを実施例１
から９に示した送受信装置のＰＬＬシンセサイザ４や、
ＤＤＳを用いたシンセサイザ１０１，１０１ａ，１０１
ｂに適用してもよく、同様の効果を奏する。

【０１８４】以上のように、この実施例は、基準クロッ
クに同期して周期関数の波形の振幅値を出力するディジ
タル演算手段と前記ディジタル演算手段の出力をアナロ
グ波形に変換するＤ−Ａ変換器とからなるダイレクトデ
ィジタルシンセサイザを備え、ダイレクトディジタルシ
ンセサイザを含む周波数シンセサイザを基準発振器とし
第１の電圧制御発振器と第１の分周器と第１の位相比較
器と第１のループフィルタとからなる第１の位相同期ル
ープ構成の周波数シンセサイザと、前記第１の位相同期
ループ構成の周波数シンセサイザを基準発振器とし、第
２の電圧制御発振器と第２の分周器と第２の位相比較器
と第２のループフィルタとからなる第２の位相同期ルー
プ構成の周波数シンセサイザとからなることを特徴とす
る。

【０１８５】実施例１４． この実施例に係る周波数シンセサイザは、ＤＤＳの出力
をフィルタで濾波し、さらに、レベル変換器でＴＴＬレ
ベルなどのディジタル回路を駆動するレベルに変換し、
分周器への入力波とする構成とする。

【０１８６】以下、実施例１４に係る周波数シンセサイ
ザの一実施例を図に基づいて説明する。図３６におい
て、２０７はレベル変換器であり、図２６と同一ないし
は相当部分には、同一符号を付している。

【０１８７】次に、動作を説明する。本実施例の構成に
よる周波数シンセサイザでは、ＤＤＳ３１を分周器２０
１で周波数分周するにあたって、ＤＤＳ３１から出力の
小信号レベルをレベル変換器２０７によりレベル変換し
て分周器２０１を駆動するためのＴＴＬレベルの信号に
変換するためのものである。このレベル変換器２０７
は、一般にはコンパレータと呼ばれているもので、図３
７の（ａ）に示すように、入力レベルに対し非線形な入
出力特性を有し、入力波のレベル変動を吸収し、安定し
たデューティ比の矩形波を生成する。そのため、単なる
増幅器でＴＴＬレベルまで増幅するより、安定に周波数
分周を行うことができる効果がある。また、図３７の
（ｂ）のように、ヒステリシス特性を有するレベル変換
器２０７を用いると、雑音などによるレベル変換器の誤
動作を抑制でき、より動作を安定化できる効果がある。

【０１８８】このようなレベル変換器２０７をＤＤＳ３
１に用いる場合、ＤＤＳ３１の出力波に含まれる量子化
雑音が抑制でき、低スプリアス化できる効果もある。

【０１８９】以上の説明では、ＴＣＸＯ５とＤＤＳ３１
の基準クロック３４とを別の発振器としたが、図２７に
示すように同一の発振器としてもよく、同様の効果を奏
する。また、発振器の個数を減らすことができ、低コス
ト化の効果がある。

【０１９０】以上の説明では、実施例１４の構成による
周波数シンセサイザについて述べたが、これを実施例１
から９に示した送受信装置のＰＬＬシンセサイザ４や、
ＤＤＳを用いたシンセサイザ１０１，１０１ａ，１０１
ｂに適用してもよく、同様の効果を奏する。

【０１９１】以上のように、この実施例は、ダイレクト
ディジタルシンセサイザの出力をフィルタで濾波し、前
記フィルタの出力波をレベル変換器でＴＴＬレベルなど
のディジタル回路を駆動するレベルに変換し、分周器へ
の入力波としたことを特徴とする。

【０１９２】実施例１５． この実施例に係る周波数シンセサイザは、基準クロック
に同期して周期関数の波形の振幅値を出力するディジタ
ル演算手段と前記ディジタル演算手段の出力をアナログ
波形に変換する第１のＤ−Ａ変換器とからなるＤＤＳで
あって、疑似ランダム雑音発生手段と、ディジタル演算
手段の出力データと疑似ランダム雑音発生手段の出力デ
ータとのディジタル加算手段とを備え、加算手段の出力
データを第１のＤ−Ａ変換器により第１の出力波に変換
し、疑似ランダム雑音発生手段の出力データを第２のＤ
−Ａ変換器により第２の出力波に変換し、アナログ加算
する手段により第１の出力波と第２の出力波とを減算
し、出力する構成とする。

【０１９３】以下、実施例１５に係る周波数シンセサイ
ザの一実施例を図に基づいて説明する。図３８におい
て、２０１は疑似ランダム雑音発生回路、２０９はディ
ジタル加算器、２１０はアナログ減算器であり、図５１
に示した従来例と同一ないしは相当部分には、同一符号
を付している。

【０１９４】次に、動作を説明する。本実施例の構成に
よる周波数シンセサイザでは、基準クロックに同期し位
相アキュームレータ４０において入力した周波数データ
（Δφ）を累算し、位相データφに変換し出力する。メ
モリ４１には、正弦波の振幅データｓｉｎφが格納され
ており、位相データφに従いｓｉｎφが出力される。同
時に、基準クロックに同期し、疑似ランダム雑音発生回
路２０８で雑音データを生成する。この雑音データを振
幅データｓｉｎφに加算し、そして、Ｄ−Ａ変換器４２
ａでアナログ波形に変換される。さらに、フィルタ４３
ａで基準クロックや高調波などのスプリアス成分を除去
し（正弦波電圧＋雑音電圧）とする。また、雑音データ
もＤ−Ａ変換器４２ｂでアナログ波形に変換される。さ
らに、フィルタ４３ｂで濾波し、雑音電圧とする。そし
て、アナログ減算器２１０で（正弦波電圧＋雑音電圧）
から雑音電圧を除去し、正弦波を取り出す。

【０１９５】ディジタル演算を利用したシステムでは、
振幅データに疑似ランダム雑音を加え、量子化誤差を緩
和する方法は一般的であり、ＤＤＳへの適用例も報告さ
れている。図３９に示すように、ＤＤＳの高レベルなデ
ルタ関数状のスプリアスが、疑似ランダム雑音の注入に
より拡散される効果がある。しかしながら、雑音レベル
が高まり、信号のＳ／Ｎが劣化する問題がある。そこで
本実施例では、ディジタル演算で注入した疑似ランダム
雑音もＤ−Ａ変換し、アナログ演算により除去し、図３
９の（ｃ）のように、Ｓ／Ｎを改善している。従って、
本実施例の構成によれば、疑似ランダム雑音を注入して
いるＤＤＳにおいて、Ｓ／Ｎを改善する効果がある。

【０１９６】以上の説明では、実施例１５の構成による
周波数シンセサイザについて述べたが、これを実施例１
から１４に示した送受信装置のＤＤＳ３１や、ＤＤＳを
用いたシンセサイザ１０１，１０１ａ，１０１ｂに適用
してもよく、同様の効果を奏する。

【０１９７】以上のように、この実施例は、基準クロッ
クに同期して周期関数の波形の振幅値を出力するディジ
タル演算手段と前記ディジタル演算手段の出力をアナロ
グ波形に変換する第１のＤ−Ａ変換器とからなるダイレ
クトディジタルシンセサイザにおいて、疑似ランダム雑
音発生手段と、前記ディジタル演算手段の出力データと
前記疑似ランダム雑音発生手段の出力データのディジタ
ル加算手段とを備え、前記加算手段の出力データを前記
第１のＤ−Ａ変換器に入力し第１の出力波を出力し、前
記疑似ランダム雑音発生手段の出力データを第２のＤ−
Ａ変換器に入力し第２の出力波を出力し、アナログ加算
する手段により前記第１の出力波と前記第２の出力波と
を減算し、出力することを特徴とする。

【０１９８】実施例１６． この実施例に係る周波数シンセサイザは、位相同期ルー
プ構成の周波数シンセサイザにおいて、第１のラグリー
ド形フィルタと第２のラグリード形フィルタを直列接続
したループフィルタを備え、第２のラグリード形フィル
タを選択的に接続する構成とする。

【０１９９】以下、実施例１６に係る周波数シンセサイ
ザの一実施例を図に基づいて説明する。図４０は、ルー
プフィルタ１８を備えた周波数シンセサイザの全体図、
図４１は、ループフィルタ１８の詳細図であり、図にお
いて、２１１は第１のラグリードフィルタ、２１２、２
１３は抵抗、２１４はキャパシタ、２１５はＳＰＤＴス
イッチ、２１６は増幅器、２１７はＳＰＳＴスイッチ、
２１８は第２のラグリードフィルタである。図中、図４
９に示した従来例と同一ないしは相当部分には、同一符
号を付している。

【０２００】次に、動作について説明する。本実施例の
構成による周波数シンセサイザでは、ループフィルタ１
８を第１のラグリードフィルタ２１１と第２のラグリー
ドフィルタ２１８とから構成する。そして、周波数切り
換え時のように高速な過渡応答が要求される場合には、
第１のラグリードフィルタ２１１のみＰＬＬに接続し、
定常状態で通信などに使用する時のように低雑音・低ス
プリアスな特性が要求される場合には、第１のラグリー
ドフィルタ２１１と第２のラグリードフィルタ２１８の
双方をＰＬＬに接続する。なおかつ本実施例では、図４
２に示すように、第２のラグリードフィルタ２１８の遮
断周波数を第１のラグリードフィルタ２１１より十分低
く設定する。これにより、フィルタを多段化したときに
生じる位相遅れの蓄積によるＰＬＬの不安定動作を回避
することが可能となる。尚、図４１において、周波数切
り換え時において、ＳＰＳＴスイッチ２１７はＯＮ、Ｓ
ＰＤＴスイッチ２１５はキャパシタ２１４と増幅器２１
６とを接続する。従って、第２のラグリードフィルタ２
１８をバイパスし、高速な周波数切り換えを可能とする
とともに、増幅器２１６によりキャパシタ２１４をＶＣ
Ｏ１９側と同じ電位となるよう充電できる。また、定常
状態となるならば、ＳＰＳＴスイッチ２１７はＯＦＦ、
ＳＰＤＴスイッチ２１５はキャパシタ２１４と抵抗２１
３とを接続する。従って、第２のラグリードフィルタ２
１８が接続でき、低雑音・低スプリアスな特性が得られ
る。

【０２０１】以上のように、本実施例の構成による周波
数シンセサイザによると、高速周波数切り換えと低雑音
・低スプリアス特性の双方を満たす効果を奏する。

【０２０２】以上の説明では、実施例１６の構成による
周波数シンセサイザについて述べたが、これを実施例１
から１４に示した送受信装置のＰＬＬ３４に適用しても
よく、同様の効果を奏する。

【０２０３】以上のように、この実施例は、電圧制御発
振器と分周器と位相比較器とループフィルタとからなる
位相同期ループ構成の周波数シンセサイザにおいて、第
１のラグリード形フィルタと第２のラグリード形フィル
タを直列接続したループフィルタを備え、前記第１のラ
グリード形フィルタの遮断周波数が前記第２のラグリー
ド形フィルタの遮断周波数より低周波であって、周波数
切り換え時にはスイッチ手段により前記第２のラグリー
ド形フィルタを前記ループフィルタから切りはなすとと
もに、前記第２のラグリード形フィルタに用いるキャパ
シタの端子間の電位差が前記電圧制御発振器の制御電圧
となるよう充電する手段を有し、周波数切り換えが終了
し定常状態では、前記スイッチ手段により前記第２のラ
グリード形フィルタを前記ループフィルタループフィル
タに接続するとともに、前記キャパシタを充電する手段
を遮断することを特徴とする。

【０２０４】実施例１７． この実施例に係る周波数シンセサイザは、ダイレクトデ
ィジタルシンセサイザの基準発振器を複数備え、判断手
段によりこれらの基準発振器を切り換える構成とする。

【０２０５】以下、実施例１７に係る周波数シンセサイ
ザの一実施例を図に基づいて説明する。図４３におい
て、２２０は基準クロック３２ａと３２ｂとを切り換え
るスイッチ、２２１はチャネル設定データに従い、基準
クロック３２ａと３２ｂとを選択する判断回路、２２２
は判断回路にデータを提供するメモリ２２２である。図
中、図５０に示した従来例と同一ないしは相当部分に
は、同一符号を付している。

【０２０６】次に、動作を説明する。ＤＤＳ３１を用い
周波数シンセサイザを構成する場合、問題となるのは、
図４４の（ａ）に示すような、フィルタやＰＬＬで除去
できない程、所望波に近接したスプリアスである。そこ
で、ここでは、ＤＤＳ３１のスプリアスの周波数ｆｓｐ
は、基準クロックの周波数ｆｃｋと出力周波数ｆｄとの
周波数関係から決まり、 ｆｓｐ＝｜ｍ・ｆｃｋ−ｎ・ｆｄ｜（ｍ，ｎは整数） で与えられることに着目し、問題となる周波数で基準ク
ロック３２の周波数を切り換える構成とし、図４４の
（ｂ）に示すように、スプリアス周波数を遠ざけてい
る。すなわち、チャネル設定データに従い、判断回路２
２１で基準クロック３２ａないしは基準クロック３２ｂ
の選択を決定し、スイッチ２２０を制御する。ここでメ
モリ２２２には、図４５のように、周波数設定データを
アドレスとし、スイッチ２２０の設定と、基準クロック
３２ｂを選択した場合の周波数設定データがあらかじめ
書き込まれている。

【０２０７】図４５に示すメモリ２２２の情報は、基準
クロック３２ａを用いて周波数設定データを変換させた
場合に、所望波に近接したスプリアスが発生するかどう
かを事前に測定し、その結果により内容１と内容２を予
め設定したものである。所望波の近傍にスプリアスが存
在しない場合には、スイッチを変更することがない。従
って、内容１は‘０’と設定される。この場合には、内
容２に値を設定する必要はない。一方、所望波の近傍に
スプリアスが発生する場合には、内容１の値を‘１’に
設定し、スイッチを切り換えるように設定する。スイッ
チを切り換える場合には、基準クロック３２ａから基準
クロック３２ｂに切り換えがなされるため、基準クロッ
ク３２ｂに適合するような周波数設定データを内容２に
設定する。チャネル設定データが同一である限り、基準
クロック３２ａおよび基準クロック３２ｂのいずれを使
用する場合でも、ＤＤＳ３１から出力される信号の周波
数は、等しくなければならない。ＤＤＳ３１の出力周波
数は、基準クロックと周波数設定データにより決定され
る。従って、基準クロックを変更した場合には、周波数
設定データを変更することにより、基準クロックを変更
する以前の出力周波数と同一の出力周波数を得ることが
できる。判断回路２２１が、基準クロック３２ａから基
準クロック３２ｂに切り換えを行うことを判断した場合
には、ＤＤＳ３１への周波数設定データを変更しなけれ
ばならない。メモリ２２２には、このように基準クロッ
クの周波数を変更した場合に、変更前の出力周波数と同
一の周波数を得ることができるような周波数設定データ
を内容２に記憶しておく。このようにして、基準クロッ
クが変更された場合でも、ＤＤＳ３１は、変更後の周波
数設定データにより、変更前と同一の出力周波数を持つ
信号を出力することになる。前述したように、スプリア
スの周波数は、基準クロックの周波数に依存して、決定
されるものであり、基準クロックの周波数を変更するこ
とにより、スプリアスの周波数も変更でき、所望波の近
傍に発生したスプリアスを取り除くことが可能になる。

【０２０８】以上のように、本実施例の構成による周波
数シンセサイザによると、低スプリアス特性の双方を満
たす効果を奏する。

【０２０９】以上の説明では、基準クロック３２ａ、３
２ｂはコヒーレントではないが、図４６に示すように、
共通の基準発振器２２３に同期したコヒーレントな基準
クロック３２ａ，３２ｂであってもよい。その場合、図
４４に示すような効果に加え、チャネル間隔が完全に均
一となる効果がある。

【０２１０】また、図４７に示すように、基準クロック
を第２のＤＤＳ３１ｂで構成してもよく、判断回路２２
１によりＤＤＳ３１ｂの出力周波数を切り換えてやれば
よい。その場合、図４６に示す構成の効果に加え、基準
クロックの周波数切り換えを位相連続で行うことが可能
となり、より周波数切り換え速度が高速となる効果があ
る。

【０２１１】以上の説明では、実施例１７の構成による
周波数シンセサイザについて述べたが、これを実施例１
から１５に示したＤＤＳ３１に適用してもよく、同様の
効果を奏する。

【０２１２】以上のように、この実施例は、ダイレクト
ディジタルシンセサイザの基準発振器を複数備え、前記
複数の基準発振器の切り換え手段を備え、前記切り換え
手段を制御する演算手段を備えたことを特徴とする。

【０２１３】

【発明の効果】第１の発明に係る通信装置によれば、量
産性や経済性を高めることができる効果がある。

【０２１４】第２の発明に係る通信装置によれば、周波
数設定速度を高速化でき、また、量産性や経済性を高め
ることができる効果がある。

【０２１５】第３の発明に係る通信装置によれば、ＰＬ
Ｌシンセサイザのチャネル間隔を広げることができ、位
相比較周波数を高めることができる。したがって、ＰＬ
Ｌシンセサイザの位相雑音を低減できる効果がある。

【０２１６】第４の発明に係る通信装置によれば、ホモ
ダイン構成の通信装置においても前述した発明と同様の
効果を得ることができる。

【０２１７】第５の発明に係る通信装置によれば、周波
数変換器で周波数混合を行うようにしたので、ホモダイ
ン構成をとる通信装置において、ＰＬＬシンセサイザの
チャネル間隔を広げることができる。

【０２１８】第６の発明に係る通信装置によれば、送受
信装置の経済性を高めることができる効果がある。

【０２１９】第７の発明に係る通信装置によれば、周波
数制御ループの同期はずれなどの異常な応答を緩和する
ことができる効果がある。

【０２２０】第８の発明に係る通信装置によれば、送受
信装置の経済性を高めることができる効果がある。

【０２２１】第９の発明に係る通信装置によれば、高速
な移動体、例えば航空機や飛翔体などに搭載された送受
信装置のドプラ周波数を補正し、その送信周波数ないし
は受信周波数あるいはその双方を高精度を高める効果が
ある。

【０２２２】第１０の発明に係る周波数シンセサイザに
よれば、ＤＤＳのスプリアスを抑制し、さらに、ＤＤＳ
の消費電力を低減できる効果がある。

【０２２３】第１１の発明に係る周波数シンセサイザに
よれば、周波数を分周するので、ＤＤＳのスプリアスを
さらに抑制し、ＤＤＳの消費電力をさらに低減できる。

【０２２４】第１２の発明に係る周波数シンセサイザに
よれば、経済化が図れる効果がある。

【０２２５】第１３の発明に係る周波数シンセサイザに
よれば、低スプリアス化を図れる効果がある。

【０２２６】第１４の発明に係る周波数シンセサイザに
よれば、正弦波の振幅誤差を抑制することができ、さら
に、低スプリアス化を図れる効果がある。

【０２２７】第１５の発明に係る周波数シンセサイザに
よれば、疑似ランダム雑音を付加したＤＤＳの欠点であ
る雑音レベルの増加を抑制することができる効果があ
る。

【０２２８】第１６の発明に係る周波数シンセサイザに
よれば、高速周波数切り換えと、低スプリアス特性の双
方を満たす効果がある。

【０２２９】第１７の発明に係る周波数シンセサイザに
よれば、低スプリアスな特性が得られる効果がある。

【０２３０】第１８の発明に係る周波数シンセサイザに
よれば、ＡＦＣ回路にディジタル演算を行うＤＤＳを用
いているので、高精度な周波数を持つ信号を発生するこ
とができる。

【０２３１】第１９の発明に係る周波数シンセサイザに
よれば、ＤＤＳを用いていることにより、チャネルの履
設定と周波数の補正を行うことができ、ＰＬＬシンセサ
イザのチャネル間隔を広くすることができる。

【０２３２】第２０の発明に係る通信方法によれば、Ａ
ＦＣにＤＤＳを用いているので、周波数の変換、およ
び、周波数の微調整が正確に行える。

【０２３３】第２１の発明に係る通信方法によれば、低
周波による周波数変換時に周波数の補正を行える。

【０２３４】第２２の発明に係る通信方法によれば、高
周波の周波数変換時に周波数の変換を行える。

【０２３５】第２３の発明に係る通信方法によれば、チ
ャネルの粗同調と微同調を行うため、粗同調を行う場
合、チャネルの間隔を広くすることができる。

【０２３６】第２４の発明に係るシンセサイズ方法によ
れば、ＤＤＳの出力信号の周波数を分周することによ
り、スプリアスを低減させることができる。また、周波
数を高周波へ変換することにより、ＰＬＬへの基準信号
の周波数を高めることができる。

【０２３７】第２５の発明に係るシンセサイズ方法によ
れば、ＤＤＳからの出力信号をさらに分周することによ
り、スプリアスを低減させることができる。

【０２３８】第２６の発明に係るシンセサイズ方法によ
れば、ＤＤＳからの出力信号に対して、２つのＰＬＬを
用いることにより、スプリアスを低減させることができ
る。

【０２３９】第２７の発明に係るシンセサイズ方法によ
れば、１度雑音を加算したことにより、量子化雑音を低
減させるとともに、後に雑音を減算することにより、雑
音を加算したことによる品質の劣化を防ぐことができ
る。

【０２４０】第２８の発明に係るシンセサイズ方法によ
れば、ＤＤＳの出力信号の近傍にスプリアスが存在して
いる場合でもスプリアスを低減させることができる。

【図面の簡単な説明】

【図１】 この発明の実施例１による受信装置の一実施
例を示す構成図である。

【図２】 この発明の実施例１によるＤＤＳを用いたシ
ンセサイザの一実施例を示す構成図である。

【図３】 この発明の実施例１による受信装置の一実施
例を示す構成図である。

【図４】 この発明の実施例１による受信装置の一実施
例を示す構成図である。

【図５】 この発明の実施例１による受信装置の一実施
例を示す構成図である。

【図６】 この発明の実施例１によるＤＤＳの動作を説
明する図である。

【図７】 この発明の実施例１によるＤＤＳの位相デー
タと振幅データの一例を示す図である。

【図８】 この発明の実施例１による送信装置の一実施
例を示す図である。

【図９】 この発明の実施例２による受信装置の一実施
例を示す構成図である。

【図１０】 この発明の実施例２によるチャネル設定デ
ータを示す図である。

【図１１】 この発明の実施例２による受信装置の他の
実施例を示す構成図である。

【図１２】 この発明の実施例２による送信装置の一実
施例を示す構成図である。

【図１３】 この発明の実施例３による受信装置の一実
施例を示す構成図である。

【図１４】 この発明の実施例３による受信装置の他の
実施例を示す構成図である。

【図１５】 この発明の実施例３による送信装置の一実
施例を示す構成図である。

【図１６】 この発明の実施例４による受信装置の一実
施例を示す構成図である。

【図１７】 この発明の実施例４による送信装置の一実
施例を示す構成図である。

【図１８】 この発明の実施例５による受信装置の一実
施例を示す構成図である。

【図１９】 この発明の実施例５による送信装置の一実
施例を示す構成図である。

【図２０】 この発明の実施例６による送受信装置の一
実施例を示す構成図である。

【図２１】 この発明の実施例６による送受信装置の他
の実施例を示す構成図である。

【図２２】 この発明の実施例７による送受信装置の一
実施例を示す構成図である。

【図２３】 この発明の実施例７による送受信装置の他
の実施例を示す構成図である。

【図２４】 この発明の実施例８による送受信装置の一
実施例を示す構成図である。

【図２５】 この発明の実施例９による送受信装置の一
実施例を示す構成図である。

【図２６】 この発明の実施例１０による周波数シンセ
サイザの一実施例を示す構成図である。

【図２７】 この発明の実施例１０による周波数シンセ
サイザの他の実施例を示す構成図である。

【図２８】 この発明の実施例１０による周波数シンセ
サイザの他の実施例を示す構成図である。

【図２９】 この発明の実施例１１による周波数シンセ
サイザの一実施例を示す構成図である。

【図３０】 この発明の実施例１２による周波数シンセ
サイザの一実施例を示す構成図である。

【図３１】 この発明の実施例１２による周波数シンセ
サイザの他の実施例を示す構成図である。

【図３２】 この発明の実施例１２による周波数シンセ
サイザの他の実施例を示す構成図である。

【図３３】 この発明の実施例１２による周波数シンセ
サイザの具体的な実施例を示す構成図である。

【図３４】 この発明の実施例１３による周波数シンセ
サイザの一実施例を示す構成図である。

【図３５】 この発明の実施例１３による周波数シンセ
サイザのＰＬＬの伝達特性の説明図である。

【図３６】 この発明の実施例１４による周波数シンセ
サイザの一実施例を示す構成図である。

【図３７】 この発明の実施例１４による周波数シンセ
サイザに用いるレベル変換器の動作説明図である。

【図３８】 この発明の実施例１５による周波数シンセ
サイザの一実施例を示す構成図である。

【図３９】 この発明の実施例１５による周波数シンセ
サイザの出力スペクトラムの説明図である。

【図４０】 この発明の実施例１６による周波数シンセ
サイザの一実施例を示す構成図である。

【図４１】 この発明の実施例１６による周波数シンセ
サイザに用いるループフィルタの一実施例を示す構成図
である。

【図４２】 この発明の実施例１６による周波数シンセ
サイザに用いるループフィルタの特性の説明図である。

【図４３】 この発明の実施例１７による周波数シンセ
サイザの一実施例を示す構成図である。

【図４４】 この発明の実施例１７による周波数シンセ
サイザの出力スペクトラムの説明図である。

【図４５】 この発明の実施例１７による周波数シンセ
サイザのメモリの内容の説明図である。

【図４６】 この発明の実施例１７による周波数シンセ
サイザの他の実施例を示す構成図である。

【図４７】 この発明の実施例１７による周波数シンセ
サイザの他の実施例を示す構成図である。

【図４８】 従来の受信装置を示す構成図である。

【図４９】 従来の周波数シンセサイザを示す構成図で
ある。

【図５０】 従来の周波数シンセサイザを示す構成図で
ある。

【図５１】 従来のＤＤＳを示す構成図である。

【図５２】 従来のＤＤＳを示す他の構成図である。

【図５３】 従来の受信装置を示す構成図である。

【図５４】 ＤＤＳの出力スペクトラム図である。

【図５５】 ＤＤＳの消費電力の説明図である。

【符号の説明】

１ 低雑音増幅器（ＬＮＡ）、２ 帯域通過フィルタ
（ＢＰＦ）、３ ミクサ（ＭＩＸ）、４ ＰＬＬシンセ
サイザ、５ 温度補償水晶発振器（ＴＣＸＯ）、６ 高
周波周波数変換器、７ 増幅器（ＡＭＰ）、８ 電圧制
御水晶発振器（ＶＣＸＯ）、９ 低い周波数の周波数変
換器、１０ アナログディジタル変換器、１１ 周波数
誤差検出手段、１２ 周波数制御手段、１３ メモリ、
１４ ディジタルアナログ変換器、１５ 可変分周器、
１６ 基準波分周器、１７ 位相比較器、１８ ループ
フィルタ、１９ 電圧制御発振器（ＶＣＯ）、２０ 基
準発振器（ＴＣＸＯ）、３１ ＤＤＳ、３２ 基準クロ
ック、３３ 分周器、３４位相同期ループ、３５ 復調
器、３６ ディジタル発振器、４０ 位相アキュームレ
ータ、４１ メモリ、４２ ディジタルアナログ変換
器、４３ フィルタ、４４ ｓｉｎφ演算、５０ 単位
ミクサ、５１ 同相分配器、５２ 逆相分配器、５３
直交ミクサ、５４ 低域通過フィルタ（ＬＰＦ）、５５
ベースバンド増幅器、５６ Ｄ−Ａ変換器、５７ 高
出力増幅器（ＨＰＡ）、５８ 送信用周波数変換器、５
９ 周波数変換器、１０１ ＤＤＳを用いたシンセサイ
ザ、１０２ 周波数変換部、１０３ 加算器、１０４
変換手段、１０５ 積分手段、１０６ メモリ、１１０
基準発振器、１１１ スピードメータ、１１２ ドプ
ラ周波数演算手段、２０１ 分周器、２０２ 帯域通過
フィルタ（ＢＰＦ）、２０３ 周波数変換器、２０４
増幅器、２０５ ミクサ、２０６ 周波数分周ないしは
周波数逓倍手段、２０７ レベル変換器、２０８ 疑似
ランダム雑音発生回路、２０９ ディジタル加算器、２
１０ アナログ減算器、２１１ 第１のラグリードフィ
ルタ、２１２ 抵抗、２１３ 抵抗、２１４ キャパシ
タ、２１５ＳＰＤＴスイッチ、２１６ 増幅器、２１７
ＳＰＳＴスイッチ、２１８ 第２のラグリードフィル
タ、２２０ スイッチ、２２１ 判断回路、２２２ メ
モリ、２２３ 基準発振器。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０４Ｂ 1/40 Ｈ０３Ｌ 7/18 Ｚ (72)発明者 飯田 明夫 鎌倉市大船五丁目１番１号 三菱電機株 式会社 電子システム研究所内 (56)参考文献 特開 平５−218895（ＪＰ，Ａ) 特開 平５−336181（ＪＰ，Ａ) 特開 平４−165717（ＪＰ，Ａ) 特開 平５−145342（ＪＰ，Ａ) 特表 平５−507818（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04B 1/26 H04B 1/30 H04L 27/14 H03B 28/00 H03L 1/00 - 7/23

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 ホモダイン構成の通信装置において、 指定された周波数を持つ基準信号を発生するダイレクト
   ディジタルシンセサイザを含む周波数シンセサイザと、 上記基準信号を入力する位相同期ループを有し、所定の
   周波数を持つ周期信号を発生する位相同期ループシンセ
   サイザと、 ２つの単位ミクサとこれら２つの単位ミクサを電気的に
   結合する回路を有する直交ミクサとを備え、 上記直交ミクサは、上記位相同期ループシンセサイザか
   ら出力される周期信号を入力することを特徴とする通信
   装置。
2. 【請求項２】 ホモダイン構成の通信装置において、 指定された周波数を持つ第１の周期信号を発生するダイ
   レクトディジタルシンセサイザを含む周波数シンセサイ
   ザと、 第２の周期信号を発生する位相同期ループシンセサイザ
   と、 ２つの単位ミクサとこれら２つの単位ミクサを電気的に
   結合する回路を有する直交ミクサと、 上記周波数シンセサイザと位相同期ループシンセサイザ
   に接続され、上記第１と第２の周期信号を混合して、上
   記直交ミクサに供給する周波数変換器を備えたことを特
   徴とする通信装置。
3. 【請求項３】 通信装置において、受信装置と送信装置
   を備え、さらに、 指定された周波数を持つ基準信号を発生するダイレクト
   ディジタルシンセサイザと、 上記基準信号の周波数を補正する周波数制御手段と、 上記基準信号に同期した周期信号を発生する局部発振器
   とを備え、 上記局部発振器から出力される周期信号を上記受信装置
   と送信装置に供給することを特徴とする通信装置。
4. 【請求項４】 ダイレクトディジタルシンセサイザを備
   えた周波数シンセサイザにおいて、 周波数を指定するデータを入力し、周期信号の振幅値を
   出力するディジタル演算手段と、 雑音を発生する雑音発生手段と、 上記周期信号の振幅値と雑音を加算して加算データを出
   力するディジタル加算器と、 上記加算データを第１のアナログ信号に変換する第１の
   ディジタル−アナログ変換手段と、 上記雑音を第２のアナログ信号に変換する第２のディジ
   タル−アナログ変換手段と、 上記第１のアナログ信号から第２のアナログ信号を減算
   するアナログ減算器を備えたことを特徴とする周波数シ
   ンセサイザ。
5. 【請求項５】 上記ダイレクトディジタルシンセサイザ
   は、周波数を指定するデータを入力し、基準クロックに
   同期して周期信号の振幅値を出力するディジタル演算手
   段と、上記周期信号の振幅値をアナログ波形に変換する
   ディジタル−アナログ変換器を備えていることを特徴と
   する請求項１〜３いずれかに記載の通信装置。
6. 【請求項６】 上記位相同期ループシンセサイザは、周
   期信号の周波数の粗設定を行い、上記ダイレクトディジ
   タルシンセサイザは、周期信号の周波数の微設定と通信
   を行う信号の周波数の補正を行うことを特徴とする請求
   項１又は２記載の通信装置。
7. 【請求項７】 以下の工程を有するダイレクトディジタ
   ルシンセサイザを用いたシンセサイズ方法ダイレクトデ
   ィジタルシンセサイザの振幅データに雑音を加算する工
   程、 雑音を加算した振幅データを第１のアナログ信号に変換
   する工程、 雑音を第２のアナログ信号に変換する工程、 上記第１のアナログ信号から第２のアナログ信号を減算
   して出力する工程。