JP3135502B2 - Ｓｄｒａｍに１フレームの画像信号を記録する方法 - Google Patents
Ｓｄｒａｍに１フレームの画像信号を記録する方法Info
- Publication number
- JP3135502B2 JP3135502B2 JP20085796A JP20085796A JP3135502B2 JP 3135502 B2 JP3135502 B2 JP 3135502B2 JP 20085796 A JP20085796 A JP 20085796A JP 20085796 A JP20085796 A JP 20085796A JP 3135502 B2 JP3135502 B2 JP 3135502B2
- Authority
- JP
- Japan
- Prior art keywords
- sdram
- frame
- address
- data
- image signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/43—Hardware specially adapted for motion estimation or compensation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/43—Hardware specially adapted for motion estimation or compensation
- H04N19/433—Hardware specially adapted for motion estimation or compensation characterised by techniques for memory access
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding
- H04N19/17—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object
- H04N19/174—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object the region being a slice, e.g. a line of blocks or a group of blocks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
- H04N19/503—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving temporal prediction
- H04N19/51—Motion estimation or motion compensation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Controls And Circuits For Display Device (AREA)
- Dram (AREA)
- Memory System (AREA)
- Television Signal Processing For Recording (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は動画像復号器におけ
るＳＤＲＡＭ（Synchronous Dynamic RandomAccess
Memory）に１フレームの画像信号を記録する方法に係
り、特に基準画像を貯蔵するためのＳＤＲＡＭの使用に
よる動補償を高速で行えるＳＤＲＡＭに１フレームの画
像信号を記録する方法に関する。
るＳＤＲＡＭ（Synchronous Dynamic RandomAccess
Memory）に１フレームの画像信号を記録する方法に係
り、特に基準画像を貯蔵するためのＳＤＲＡＭの使用に
よる動補償を高速で行えるＳＤＲＡＭに１フレームの画
像信号を記録する方法に関する。
【０００２】
【従来の技術】一般に、ＨＤＴＶやディジタルＶＣＲな
どのようなシステムはビデオ信号及びオーディオ信号を
ディジタル的に符号化及び復号化させる。ビデオ符号化
装置は入力されるビデオ信号について直交変換符号化、
量子化、可変長符号化、そして動推定及び動補償符号化
を行う。
どのようなシステムはビデオ信号及びオーディオ信号を
ディジタル的に符号化及び復号化させる。ビデオ符号化
装置は入力されるビデオ信号について直交変換符号化、
量子化、可変長符号化、そして動推定及び動補償符号化
を行う。
【０００３】かかるビデオ符号化装置により符号化され
たビデオデータを復号化する装置を図１に示す。図１の
ビデオ復号化装置において、可変長復号化部１１は受信
される符号化されたデータを可変長復号化させ、逆量子
化部１２は可変長復号化されたデータを逆量子化させ、
逆ＤＣＴ変換部１３は逆量子化されたデータを空間領域
のビデオデータに変換させる。動補償部１４はフレーム
メモリ１５から動ベクトルに応ずるマクロブロックのビ
デオデータを読み出して逆ＤＣＴ変換部１３から供給さ
れるビデオデータに対する動き補償を行う。動補償によ
り得られたビデオデータは後段の機器（図示せず）に出
力され、またフレームメモリ１５に貯蔵され次の動補償
に使われる。ここで、動ベクトルは可変長復号化部１１
から印加されるもので、通常符号化されたビデオデータ
と共に符号化装置から供給される。
たビデオデータを復号化する装置を図１に示す。図１の
ビデオ復号化装置において、可変長復号化部１１は受信
される符号化されたデータを可変長復号化させ、逆量子
化部１２は可変長復号化されたデータを逆量子化させ、
逆ＤＣＴ変換部１３は逆量子化されたデータを空間領域
のビデオデータに変換させる。動補償部１４はフレーム
メモリ１５から動ベクトルに応ずるマクロブロックのビ
デオデータを読み出して逆ＤＣＴ変換部１３から供給さ
れるビデオデータに対する動き補償を行う。動補償によ
り得られたビデオデータは後段の機器（図示せず）に出
力され、またフレームメモリ１５に貯蔵され次の動補償
に使われる。ここで、動ベクトルは可変長復号化部１１
から印加されるもので、通常符号化されたビデオデータ
と共に符号化装置から供給される。
【０００４】フレームメモリ１５から動ベクトルにより
指定される予測マクロブロックのデータを読み出すこと
を“予測”とする。予測としてはフレームメモリ１５に
貯蔵された基準フィールド画像に関わる“フィールド予
測”と基準フレーム画像に関わる“フレーム予測”があ
る。一方、画像はフィールド別に復号化（または符号
化）される“フィールド画像”とフレーム単位に復号化
（または符号化）される“フレーム画像”より区分され
る。そして、１フレームに当たる二つのフィールド画像
は上位フィールドと下位フィールドより構成される。フ
ィールド画像はフィールド予測にのみ使われるが、フレ
ーム画像はフィールド予測とフレーム予測の両方に使わ
れる。この予測を遅れなしに処理するためにはフレーム
メモリ１５に貯蔵されたデータを迅速に読み出す必要が
ある。しかし、画像間の動きが大きいほどフレームメモ
リ１５から読み出すべきデータ量が多くなるので貯蔵し
ていたデータを迅速に出力できるフレームメモリ１５が
求められた。
指定される予測マクロブロックのデータを読み出すこと
を“予測”とする。予測としてはフレームメモリ１５に
貯蔵された基準フィールド画像に関わる“フィールド予
測”と基準フレーム画像に関わる“フレーム予測”があ
る。一方、画像はフィールド別に復号化（または符号
化）される“フィールド画像”とフレーム単位に復号化
（または符号化）される“フレーム画像”より区分され
る。そして、１フレームに当たる二つのフィールド画像
は上位フィールドと下位フィールドより構成される。フ
ィールド画像はフィールド予測にのみ使われるが、フレ
ーム画像はフィールド予測とフレーム予測の両方に使わ
れる。この予測を遅れなしに処理するためにはフレーム
メモリ１５に貯蔵されたデータを迅速に読み出す必要が
ある。しかし、画像間の動きが大きいほどフレームメモ
リ１５から読み出すべきデータ量が多くなるので貯蔵し
ていたデータを迅速に出力できるフレームメモリ１５が
求められた。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、約１００ＭＨｚの周波数まで動作できるＳＤＲＡＭ
をフレームメモリとして使うことにより、動補償の予測
を高速で行える動画像復号器を提供することである。本
発明の他の目的はＳＤＲＡＭの特性に合わせて１フレー
ムの画像信号を記録する方法を提供することである。
は、約１００ＭＨｚの周波数まで動作できるＳＤＲＡＭ
をフレームメモリとして使うことにより、動補償の予測
を高速で行える動画像復号器を提供することである。本
発明の他の目的はＳＤＲＡＭの特性に合わせて１フレー
ムの画像信号を記録する方法を提供することである。
【０００６】
【課題を解決するための手段】前述した本発明の目的を
達成するために本発明の特性は、ＳＤＲＡＭをフレーム
メモリとして使う動画像復号器にある。本発明の他の目
的を達成するための特徴は、１フレームの画像信号で水
平１ワード×垂直１６ラインの画像信号を‘１マクロブ
ロック’と表現し、この１マクロブロックの垂直１６ラ
インを前記ＳＤＲＡＭの水平１６コラムに配置し、八つ
のマクロブロック毎に前記ＳＤＲＡＭのローを変えて配
置することにより、‘１スライス’の画像信号を前記Ｓ
ＤＲＡＭの１２８コラム×Ｎロー（Ｎは自然数）に配置
させ、二つのスライス毎に前記ＳＤＲＡＭのバンクを変
えて配置することにより四つのスライスの八つのマクロ
ブロックずつローアドレスが同一に配置されるＳＤＲＡ
Ｍに１フレームの画像信号を記録する方法にある。
達成するために本発明の特性は、ＳＤＲＡＭをフレーム
メモリとして使う動画像復号器にある。本発明の他の目
的を達成するための特徴は、１フレームの画像信号で水
平１ワード×垂直１６ラインの画像信号を‘１マクロブ
ロック’と表現し、この１マクロブロックの垂直１６ラ
インを前記ＳＤＲＡＭの水平１６コラムに配置し、八つ
のマクロブロック毎に前記ＳＤＲＡＭのローを変えて配
置することにより、‘１スライス’の画像信号を前記Ｓ
ＤＲＡＭの１２８コラム×Ｎロー（Ｎは自然数）に配置
させ、二つのスライス毎に前記ＳＤＲＡＭのバンクを変
えて配置することにより四つのスライスの八つのマクロ
ブロックずつローアドレスが同一に配置されるＳＤＲＡ
Ｍに１フレームの画像信号を記録する方法にある。
【０００７】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい一実施例を詳細に説明する。図２及び図３
はディジタル符号化される画像データの“１フレーム”
の構造を説明するための図である。図２に示した例の１
フレームは１９２０画素（水平）×１０８８ライン（垂
直）より構成され、“１スライス”は１フレームの水平
大きさ１９２０画素×垂直大きさ１６ラインよりなり、
１フレームは６８個のスライスＳ０〜Ｓ６７より構成さ
れる。水平１６画素を“１ワード”とすれば、１６（水
平）×１６（垂直）画素よりなる“１マクロブロック”
は１ワード×１６ラインで示せるので、１スライスは図
３に示したように１２０個のマクロブロックＭ０〜Ｍ１
１９よりなる。
明の望ましい一実施例を詳細に説明する。図２及び図３
はディジタル符号化される画像データの“１フレーム”
の構造を説明するための図である。図２に示した例の１
フレームは１９２０画素（水平）×１０８８ライン（垂
直）より構成され、“１スライス”は１フレームの水平
大きさ１９２０画素×垂直大きさ１６ラインよりなり、
１フレームは６８個のスライスＳ０〜Ｓ６７より構成さ
れる。水平１６画素を“１ワード”とすれば、１６（水
平）×１６（垂直）画素よりなる“１マクロブロック”
は１ワード×１６ラインで示せるので、１スライスは図
３に示したように１２０個のマクロブロックＭ０〜Ｍ１
１９よりなる。
【０００８】図４は本発明に使われるＳＤＲＡＭの構造
を示す。ＳＤＲＡＭの最も大きな特徴は全ての信号の動
作がクロックパルスに同期してなされることである。し
たがって、制御信号のパルス幅により定められる区間の
間動作する他の種類のＲＡＭとは異なり、ＳＤＲＡＭは
該当動作のための制御信号をクロックに同期して発生す
る。フレームメモリはワード（本発明の実施例では１６
ビット）単位でデータを処理するので、１６ビットのデ
ータバスを有するＳＤＲＡＭ八つを並列に連結してフレ
ームメモリを構成するのが可能である。
を示す。ＳＤＲＡＭの最も大きな特徴は全ての信号の動
作がクロックパルスに同期してなされることである。し
たがって、制御信号のパルス幅により定められる区間の
間動作する他の種類のＲＡＭとは異なり、ＳＤＲＡＭは
該当動作のための制御信号をクロックに同期して発生す
る。フレームメモリはワード（本発明の実施例では１６
ビット）単位でデータを処理するので、１６ビットのデ
ータバスを有するＳＤＲＡＭ八つを並列に連結してフレ
ームメモリを構成するのが可能である。
【０００９】図４に示した例のＳＤＲＡＭは二つのバン
クよりなり、各バンクは２５６コラム×２０４８ローよ
りなる。このＳＤＲＡＭにおいてローアドレスは１１ビ
ットの入力ピンＡ１０〜Ａ０により決定され、コラムア
ドレスは８ビットの入力ピンＡ７〜Ａ０により定められ
る。そして、バンクアドレスは入力ピンＡ１１により定
められる。以降の説明においてローアドレスはＲ［］
と、コラムアドレスはＣ［］とそれぞれ表現する。
クよりなり、各バンクは２５６コラム×２０４８ローよ
りなる。このＳＤＲＡＭにおいてローアドレスは１１ビ
ットの入力ピンＡ１０〜Ａ０により決定され、コラムア
ドレスは８ビットの入力ピンＡ７〜Ａ０により定められ
る。そして、バンクアドレスは入力ピンＡ１１により定
められる。以降の説明においてローアドレスはＲ［］
と、コラムアドレスはＣ［］とそれぞれ表現する。
【００１０】図５ないし図８は前述したＳＤＲＡＭに本
発明による１フレーム画像データの配置形態を説明する
ための図である。１ワード×１６ラインと表現された画
像データの１マクロブロックは図５に示したように、Ｓ
ＤＲＡＭの１６コラム（水平）×１ロー（垂直）に位置
される。連続する八つのマクロブロックがＳＤＲＡＭの
同一ローを有するように配置されるので、１スライスの
画像データは図６に示したようにＳＤＲＡＭの１２８コ
ラム×１５ローに配置される。連続する二つのスライス
がＳＤＲＡＭの同一なバンクに位置し、連続する四つの
スライスがＳＤＲＡＭの５１２コラム×１５ローに配置
され、その次の四つのスライスは１ローをおいた位置に
配置される。言い換えれば、連続する四つのスライス間
はＳＤＲＡＭの１ローずつ離れた位置に配置される。す
ると、１フレームの画像データはＲ＝１６ｉ＋ｊ（ｉは
０〜１６の自然数であり、ｊは０〜１４の自然数）と表
現される２７２までのローアドレスのうち実際２５５個
のローアドレスが割り当てられる。言い換えれば、６８
個スライスＳ０〜Ｓ６７の画像データ、すなわち１フレ
ームの画像データは図７に示したようにＳＤＲＡＭの大
きさに合わせて配置される。そして、ＳＤＲＡＭに画像
データを図７のように配置すれば、四つのスライスに入
っている八つのマクロブロックはＳＤＲＡＭで同一なロ
ーアドレスを有することになる。図７がＳＤＲＡＭに対
する画像データのスライスの配置を示したものなら、図
８は１フレーム画像データに対するＳＤＲＡＭのローア
ドレス及びワードの関係を示す。図７において同一なロ
ーアドレスを有する八つのマクロブロックは図８でＳＤ
ＲＡＭにおける同一なローアドレスを有する８ワードで
示した。
発明による１フレーム画像データの配置形態を説明する
ための図である。１ワード×１６ラインと表現された画
像データの１マクロブロックは図５に示したように、Ｓ
ＤＲＡＭの１６コラム（水平）×１ロー（垂直）に位置
される。連続する八つのマクロブロックがＳＤＲＡＭの
同一ローを有するように配置されるので、１スライスの
画像データは図６に示したようにＳＤＲＡＭの１２８コ
ラム×１５ローに配置される。連続する二つのスライス
がＳＤＲＡＭの同一なバンクに位置し、連続する四つの
スライスがＳＤＲＡＭの５１２コラム×１５ローに配置
され、その次の四つのスライスは１ローをおいた位置に
配置される。言い換えれば、連続する四つのスライス間
はＳＤＲＡＭの１ローずつ離れた位置に配置される。す
ると、１フレームの画像データはＲ＝１６ｉ＋ｊ（ｉは
０〜１６の自然数であり、ｊは０〜１４の自然数）と表
現される２７２までのローアドレスのうち実際２５５個
のローアドレスが割り当てられる。言い換えれば、６８
個スライスＳ０〜Ｓ６７の画像データ、すなわち１フレ
ームの画像データは図７に示したようにＳＤＲＡＭの大
きさに合わせて配置される。そして、ＳＤＲＡＭに画像
データを図７のように配置すれば、四つのスライスに入
っている八つのマクロブロックはＳＤＲＡＭで同一なロ
ーアドレスを有することになる。図７がＳＤＲＡＭに対
する画像データのスライスの配置を示したものなら、図
８は１フレーム画像データに対するＳＤＲＡＭのローア
ドレス及びワードの関係を示す。図７において同一なロ
ーアドレスを有する八つのマクロブロックは図８でＳＤ
ＲＡＭにおける同一なローアドレスを有する８ワードで
示した。
【００１１】図９は動ベクトルにより指定される予測マ
クロブロックを説明するための図である。動ベクトルが
半画素単位まで表現される動ベクトルを使う場合、動補
償のために１６×１６画素サイズのマクロブロックより
水平１画素及び垂直１ラインの画像データがさらに多く
の予測マクロブロックを必要とする。この場合、予測マ
クロブロックは図１０のように水平に２ワード、垂直に
１７ラインのサイズを有する。動ベクトルの垂直成分は
一定しかつその水平成分が０〜１５で可変される場合、
１７×１７のサイズを有する予測マクロブロックは図１
０でＰで示した予測マクロブロックとその左右に隣り合
うハッチングされた部分よりなる範囲内で可変される。
この場合、メモリから画像データを読み出すに使われる
マクロブロックは同様である。前述した半画素単位まで
の動ベクトルを用いた動補償技術は当業者に公知なので
その具体的な説明は省く。
クロブロックを説明するための図である。動ベクトルが
半画素単位まで表現される動ベクトルを使う場合、動補
償のために１６×１６画素サイズのマクロブロックより
水平１画素及び垂直１ラインの画像データがさらに多く
の予測マクロブロックを必要とする。この場合、予測マ
クロブロックは図１０のように水平に２ワード、垂直に
１７ラインのサイズを有する。動ベクトルの垂直成分は
一定しかつその水平成分が０〜１５で可変される場合、
１７×１７のサイズを有する予測マクロブロックは図１
０でＰで示した予測マクロブロックとその左右に隣り合
うハッチングされた部分よりなる範囲内で可変される。
この場合、メモリから画像データを読み出すに使われる
マクロブロックは同様である。前述した半画素単位まで
の動ベクトルを用いた動補償技術は当業者に公知なので
その具体的な説明は省く。
【００１２】図１１ないし図１３は多様な予測に関わっ
てＳＤＲＡＭに貯蔵された画像データを読み出す順序を
説明するための図であって、図１１ないし図１３に示し
た８ワード×６４ラインの画像データは図８での任意の
１ローアドレスを有する。図１１はフレーム予測に使わ
れるフレーム画像に関わる予測マクロブロックの可能な
配置を示し、図１２はフィールド予測に使われるフレー
ム画像に関連した予測マクロブロックの配置を示す。図
１２の例は図１１と同一なフレーム画像を使うので予測
のために読み出すマクロブロックは図１１の場合と同様
である。しかし、予測はフィールド単位に行うので２ラ
イン毎に１ラインのデータが読み出される。図１３はフ
ィールド画像におけるフィールド予測の例を示す。フィ
ールド画像の１スライスはフレーム画像での２スライス
と同様なメモリ領域を占有する。すなわち、フィールド
画像は図７の同一なローアドレス及びバンクアドレス内
に二つのスライスではなく一つのスライスに配置され
る。従って、図１３の場合、１ワードについて２ライン
毎のデータが３４ラインにかけて総１７ラインが読み取
られる。
てＳＤＲＡＭに貯蔵された画像データを読み出す順序を
説明するための図であって、図１１ないし図１３に示し
た８ワード×６４ラインの画像データは図８での任意の
１ローアドレスを有する。図１１はフレーム予測に使わ
れるフレーム画像に関わる予測マクロブロックの可能な
配置を示し、図１２はフィールド予測に使われるフレー
ム画像に関連した予測マクロブロックの配置を示す。図
１２の例は図１１と同一なフレーム画像を使うので予測
のために読み出すマクロブロックは図１１の場合と同様
である。しかし、予測はフィールド単位に行うので２ラ
イン毎に１ラインのデータが読み出される。図１３はフ
ィールド画像におけるフィールド予測の例を示す。フィ
ールド画像の１スライスはフレーム画像での２スライス
と同様なメモリ領域を占有する。すなわち、フィールド
画像は図７の同一なローアドレス及びバンクアドレス内
に二つのスライスではなく一つのスライスに配置され
る。従って、図１３の場合、１ワードについて２ライン
毎のデータが３４ラインにかけて総１７ラインが読み取
られる。
【００１３】図１４は制御入力信号を組み合わせて形成
した制御命令のタイミングを示す。制御入力信号として
はＳＤＲＡＭを動作可能な状態にするためのチップ選択
信号／ＣＳ、入力されるアドレスが有効なローアドレス
及びコラムアドレスであることを示すローアドレススト
ローブ信号／ＲＡＳ及びコラムアドレスストローブ信号
／ＣＡＳ、そして該当アドレスにデータを記録できるよ
うにする書込イネーブル信号／ＷＥがある。これら制御
入力信号の組み合わせにより図１４に例示したような制
御命令のローアクティブａ、読み出しｒ、書き込みｗ及
びプリチャージｐが形成される。この制御命令よりなる
一連の制御命令信号はＳＤＲＡＭの制御に使われる。
した制御命令のタイミングを示す。制御入力信号として
はＳＤＲＡＭを動作可能な状態にするためのチップ選択
信号／ＣＳ、入力されるアドレスが有効なローアドレス
及びコラムアドレスであることを示すローアドレススト
ローブ信号／ＲＡＳ及びコラムアドレスストローブ信号
／ＣＡＳ、そして該当アドレスにデータを記録できるよ
うにする書込イネーブル信号／ＷＥがある。これら制御
入力信号の組み合わせにより図１４に例示したような制
御命令のローアクティブａ、読み出しｒ、書き込みｗ及
びプリチャージｐが形成される。この制御命令よりなる
一連の制御命令信号はＳＤＲＡＭの制御に使われる。
【００１４】この制御命令信号を用いてＳＤＲＡＭに画
像データを記録し読み出す動作を、ローアドレスＲ＝１
６ｉ＋ｊとコラムアドレスＣ＝１２８ｋ＋１６１（ｋは
０〜３の自然数、１は０〜７の自然数）に関わって説明
すれば次のとおりである。図１５は動補償されたマクロ
ブロックをＳＤＲＡＭに書き込み動作の例を説明するた
めの信号タイミング図である。図１５の例は５番目のス
ライスＳ４の２７番目マクロブロックＭ２６のデータを
ローアドレス‘１９（＝１６×１＋３）’とコラムアド
レス‘３２（＝１６×２）’から始めるメモリ位置に書
き込む場合であり、１マクロブロックの画像データは１
６個のクロックパルスに同期されＳＤＲＡＭの該当位置
に記録される。
像データを記録し読み出す動作を、ローアドレスＲ＝１
６ｉ＋ｊとコラムアドレスＣ＝１２８ｋ＋１６１（ｋは
０〜３の自然数、１は０〜７の自然数）に関わって説明
すれば次のとおりである。図１５は動補償されたマクロ
ブロックをＳＤＲＡＭに書き込み動作の例を説明するた
めの信号タイミング図である。図１５の例は５番目のス
ライスＳ４の２７番目マクロブロックＭ２６のデータを
ローアドレス‘１９（＝１６×１＋３）’とコラムアド
レス‘３２（＝１６×２）’から始めるメモリ位置に書
き込む場合であり、１マクロブロックの画像データは１
６個のクロックパルスに同期されＳＤＲＡＭの該当位置
に記録される。
【００１５】画像データの予測マクロブロックをＳＤＲ
ＡＭから読み出す動作を図１６ないし図１８に基づき説
明すれば次のとおりである。図１６は図１１の予測マク
ロブロックＡを読み出すためのタイミング図である。図
１１の予測マクロブロックＡは同一なバンクアドレス及
びローアドレスを有する基準マクロブロックに属したも
のなので、３４個（１７ライン×２ワード）のデータＤ
Ｑ［７・・・０］を図１９及び図２０において予測マク
ロブロックＡに関連して示した一つのローアクティブ
ａ、読み出しｒ及びプリチャージｐの命令を用いて３４
個のクロックパルスが発生する間読み出す。この際、一
番目に読み出す基準マクロブロックの一番目のコラムア
ドレスは‘３３（＝１６×２＋１）’となる。予測マク
ロブロックＡの１６番目ラインのデータは１５番目ライ
ンのデータとは異なるスライスに属する。従って、１６
番目のデータのコラムアドレスは‘４６’ではなく‘１
６０（＝１２８＋１６×２）’となる。１６及び１７番
目ラインのデータが読み取り終ったら、予測マクロブロ
ックＡに属した次のワードを読みだすのに、この際コラ
ムアドレスは‘４９（＝１６×３＋１）’となる。
ＡＭから読み出す動作を図１６ないし図１８に基づき説
明すれば次のとおりである。図１６は図１１の予測マク
ロブロックＡを読み出すためのタイミング図である。図
１１の予測マクロブロックＡは同一なバンクアドレス及
びローアドレスを有する基準マクロブロックに属したも
のなので、３４個（１７ライン×２ワード）のデータＤ
Ｑ［７・・・０］を図１９及び図２０において予測マク
ロブロックＡに関連して示した一つのローアクティブ
ａ、読み出しｒ及びプリチャージｐの命令を用いて３４
個のクロックパルスが発生する間読み出す。この際、一
番目に読み出す基準マクロブロックの一番目のコラムア
ドレスは‘３３（＝１６×２＋１）’となる。予測マク
ロブロックＡの１６番目ラインのデータは１５番目ライ
ンのデータとは異なるスライスに属する。従って、１６
番目のデータのコラムアドレスは‘４６’ではなく‘１
６０（＝１２８＋１６×２）’となる。１６及び１７番
目ラインのデータが読み取り終ったら、予測マクロブロ
ックＡに属した次のワードを読みだすのに、この際コラ
ムアドレスは‘４９（＝１６×３＋１）’となる。
【００１６】図１７は図１１の予測マクロブロックＢを
読み出すためのタイミング図である。図１１の予測マク
ロブロックＢは図１９及び図２０に示したように一つの
ローアドレスと二つのバンクアドレスを有し、その開始
コラムアドレスは‘１６３（１２８＋１６×２＋３）’
となる。そして、予測マクロブロックＢに属した二番目
のワードのデータを読み出す時はバンクアドレスを変え
てコラムアドレスが‘１７９（１２＋１６×３＋３）’
のデータから読み出し始まる。この予測マクロブロック
Ｂの１４番目ラインのデータのように、同一な予測マク
ロブロック内のバンクアドレスが変わったラインのデー
タを読み出す場合、一つのバンク構造よりなるメモリは
以前の１３個データを読み出してからプリチャージｐ命
令後に１４番目ラインのデータから読み出すためのロー
アクティブａ命令を必要とする。しかし、本発明のよう
に二つのバンク構造よりなるＳＤＲＡＭを用いることに
より読み出しｒとプリチャージｐ命令との間に空いたク
ロックの間二番目のバンクに記録されたデータを読み出
すためのローアクティブａ命令を下せる。すなわち、同
一なロー内でバンクが変わる時はこのようなバンク構造
を用いることにより、データを読み出したり書き込む際
所要時間を節約できる。
読み出すためのタイミング図である。図１１の予測マク
ロブロックＢは図１９及び図２０に示したように一つの
ローアドレスと二つのバンクアドレスを有し、その開始
コラムアドレスは‘１６３（１２８＋１６×２＋３）’
となる。そして、予測マクロブロックＢに属した二番目
のワードのデータを読み出す時はバンクアドレスを変え
てコラムアドレスが‘１７９（１２＋１６×３＋３）’
のデータから読み出し始まる。この予測マクロブロック
Ｂの１４番目ラインのデータのように、同一な予測マク
ロブロック内のバンクアドレスが変わったラインのデー
タを読み出す場合、一つのバンク構造よりなるメモリは
以前の１３個データを読み出してからプリチャージｐ命
令後に１４番目ラインのデータから読み出すためのロー
アクティブａ命令を必要とする。しかし、本発明のよう
に二つのバンク構造よりなるＳＤＲＡＭを用いることに
より読み出しｒとプリチャージｐ命令との間に空いたク
ロックの間二番目のバンクに記録されたデータを読み出
すためのローアクティブａ命令を下せる。すなわち、同
一なロー内でバンクが変わる時はこのようなバンク構造
を用いることにより、データを読み出したり書き込む際
所要時間を節約できる。
【００１７】図１８は図１１の予測マクロブロックＥを
読み出すためのタイミング図である。図１１の予測マク
ロブロックＥは図１９及び図２０で示したように二つの
ワードのローアドレスが相異なる。従って、それぞれの
ワードを読み出すためのローアクティブａ、読み出しｒ
及びプリチャージｐ命令が必要である。予測マクロブロ
ックＥに属したデータを読み出す動作は前述した例を通
じて当業者は良く理解しているのでその説明を省く。前
述した図１６ないし図１８の例は全てデータ処理が有効
になる前にコラムアドレスストローブ信号／ＣＡＳが３
クロックほど経過される形態に設計されたＳＤＲＡＭを
用いる場合である。
読み出すためのタイミング図である。図１１の予測マク
ロブロックＥは図１９及び図２０で示したように二つの
ワードのローアドレスが相異なる。従って、それぞれの
ワードを読み出すためのローアクティブａ、読み出しｒ
及びプリチャージｐ命令が必要である。予測マクロブロ
ックＥに属したデータを読み出す動作は前述した例を通
じて当業者は良く理解しているのでその説明を省く。前
述した図１６ないし図１８の例は全てデータ処理が有効
になる前にコラムアドレスストローブ信号／ＣＡＳが３
クロックほど経過される形態に設計されたＳＤＲＡＭを
用いる場合である。
【００１８】図１９及び図２０は図１１の各予測マクロ
ブロックのローアドレス及びバンクアドレスの変化を示
す。図１９は制御命令ａに対するローアドレスの変化を
示し、図２０は制御命令ａ，ｒ及びｐに対するバンクア
ドレスの例を示す。ここで、Ｒは予測マクロブロックの
読み出しが始まるローアドレスを示す。図１１の予測マ
クロブロックＨは二つのワードのローアドレスが相異な
るのみならず予測マクロブロックの中間でバンクアドレ
スが変わる。予測マクロブロックＨを読み出し始めるロ
ーアドレスをＲとすれば、バンクアドレスが‘１’から
‘０’に変わる時、二番目の制御命令ａ，ｒ，ｐが発生
され、この際のローアドレスは‘Ｒ＋１６’となる。バ
ンクアドレスが再び‘１’に変われば、三番目の制御命
令ａ，ｒ，ｐが発生され、この際のローアドレスは初め
のローアドレスより１ほど増加した‘Ｒ＋１’となる。
そして、再びバンクアドレスが‘０’に変われば４番目
の制御命令ａ，ｒ，ｐが発生されこの際のローアドレス
は‘Ｒ＋１６＋１’となる。 ローアドレスをＲ［１０
・・・０］とすれば、フレーム予測におけるローアドレ
スは次のようになる。
ブロックのローアドレス及びバンクアドレスの変化を示
す。図１９は制御命令ａに対するローアドレスの変化を
示し、図２０は制御命令ａ，ｒ及びｐに対するバンクア
ドレスの例を示す。ここで、Ｒは予測マクロブロックの
読み出しが始まるローアドレスを示す。図１１の予測マ
クロブロックＨは二つのワードのローアドレスが相異な
るのみならず予測マクロブロックの中間でバンクアドレ
スが変わる。予測マクロブロックＨを読み出し始めるロ
ーアドレスをＲとすれば、バンクアドレスが‘１’から
‘０’に変わる時、二番目の制御命令ａ，ｒ，ｐが発生
され、この際のローアドレスは‘Ｒ＋１６’となる。バ
ンクアドレスが再び‘１’に変われば、三番目の制御命
令ａ，ｒ，ｐが発生され、この際のローアドレスは初め
のローアドレスより１ほど増加した‘Ｒ＋１’となる。
そして、再びバンクアドレスが‘０’に変われば４番目
の制御命令ａ，ｒ，ｐが発生されこの際のローアドレス
は‘Ｒ＋１６＋１’となる。 ローアドレスをＲ［１０
・・・０］とすれば、フレーム予測におけるローアドレ
スは次のようになる。
【００１９】 Ｒ［１０・・０］＝Ｆｐ［１０・・０］＋Ｓｐ［６・・２］×１６ ＋Ｍｐ［６・・３］ ここで、Ｆｐは予測フレームアドレスを示す。そして、
Ｓｐ及びＭｐは予測スライスアドレス及び予測マクロブ
ロックをそれぞれ示し、次の式で表現される。 Ｓｐ［ ］＝Ｓｃ［ ］＋Ｖｙ［７・・４］ Ｍｐ［ ］＝Ｍｃ［ ］＋Ｖｘ［７・・４］ ここで、Ｓｃ［ ］及びＭｃ［ ］はそれぞれ現在のス
ライスアドレス及びマクロブロックアドレスを示し、Ｖ
ｘ［ ］及びＶｙ［ ］はそれぞれ水平と垂直成分の動
ベクトルを示す。マクロブロックは八つ毎にローが変わ
るので、ブロック数が八つ未満の際はローアドレスに影
響を与えない。この場合は下位３ビット（Ｍｐ［２・・
０］）は使わない。そして、スライスは四つの単位にロ
ーが変わるのでスライス個数が四つ未満の時はローアド
レスを影響を及ぼさない。スライスアドレスで使わない
ビットのうちＳｐ［１］はバンクアドレスに関わる。
Ｓｐ及びＭｐは予測スライスアドレス及び予測マクロブ
ロックをそれぞれ示し、次の式で表現される。 Ｓｐ［ ］＝Ｓｃ［ ］＋Ｖｙ［７・・４］ Ｍｐ［ ］＝Ｍｃ［ ］＋Ｖｘ［７・・４］ ここで、Ｓｃ［ ］及びＭｃ［ ］はそれぞれ現在のス
ライスアドレス及びマクロブロックアドレスを示し、Ｖ
ｘ［ ］及びＶｙ［ ］はそれぞれ水平と垂直成分の動
ベクトルを示す。マクロブロックは八つ毎にローが変わ
るので、ブロック数が八つ未満の際はローアドレスに影
響を与えない。この場合は下位３ビット（Ｍｐ［２・・
０］）は使わない。そして、スライスは四つの単位にロ
ーが変わるのでスライス個数が四つ未満の時はローアド
レスを影響を及ぼさない。スライスアドレスで使わない
ビットのうちＳｐ［１］はバンクアドレスに関わる。
【００２０】前記使わないＳｐ［０］とＭｐ［２・・
０］はコラムアドレスとして使われ、これについては図
２１ないし図２２の説明で後述する。フィールド予測の
場合ローアドレスは次の通りである。 Ｒ［１０・・０］＝Ｆｐ［１０・・０］＋Ｓｐ［５・・１］×１６ ＋Ｍｐ［６・・３］ 図２１ないし図２２は予測マクロブロックのコラムが実
際メモリのコラムアドレスにどのように対応するかを示
す図である。
０］はコラムアドレスとして使われ、これについては図
２１ないし図２２の説明で後述する。フィールド予測の
場合ローアドレスは次の通りである。 Ｒ［１０・・０］＝Ｆｐ［１０・・０］＋Ｓｐ［５・・１］×１６ ＋Ｍｐ［６・・３］ 図２１ないし図２２は予測マクロブロックのコラムが実
際メモリのコラムアドレスにどのように対応するかを示
す図である。
【００２１】図２１はフレーム予測の場合を示す。予測
マクロブロックのコラムアドレスは８ビットより構成さ
れ、その最下位の４ビットは垂直動ベクトルの下位４ビ
ット（Ｖｙ［３・・０］）として使われる。そして、Ｌ
ＳＢから５番目の１ビットは予測スライスアドレスの最
下位１ビット（Ｓｐ［０］）として使われ、最上位の３
ビットは予測マクロブロックアドレスの最下位３ビット
（Ｍｐ［２・・０］）として使われる。Ｃａは予測マク
ロブロックのこの初期のコラムアドレスを印加され制御
命令がｒの区間でクロック毎に１ずつ増加するカウント
値である。そして、Ｃｂはカウント値Ｃａに応ずる実際
メモリのコラムアドレスを示す。実際メモリのコラムア
ドレスが１ずつ増加するカウント値と等しくないのは前
述した本発明の画像信号配置方法のためである。すなわ
ち、カウント値が１ずつ増加して垂直動ベクトルが１６
ライン以上となればスライスアドレスが変わるからであ
る。そして１ワードを全て読み出してからマクロブロッ
クアドレスが八つまで増加する。しかし、実際メモリに
割り当てられたコラムアドレスは１６ライン単位の八つ
の１マクロブロックが過ぎた後にスライスアドレスが変
わる。一例として図１１の予測マクロブロックＡの場合
を見れば、１６番目のデータは１６番目のクロックパル
スに合わせて読み出される。すなわち、１ワードの１６
ラインのデータはカウント値Ｃａが‘１６’の際読み出
される。しかし、実際１６番目のラインのコラムアドレ
スは１５番目ラインのコラムアドレスから八つのマクロ
ブロックが過ぎた後に変わる。したがって、コラムアド
レスの初期値を実際メモリのコラムアドレスに対応させ
るためにはカウンターを経るべきである。
マクロブロックのコラムアドレスは８ビットより構成さ
れ、その最下位の４ビットは垂直動ベクトルの下位４ビ
ット（Ｖｙ［３・・０］）として使われる。そして、Ｌ
ＳＢから５番目の１ビットは予測スライスアドレスの最
下位１ビット（Ｓｐ［０］）として使われ、最上位の３
ビットは予測マクロブロックアドレスの最下位３ビット
（Ｍｐ［２・・０］）として使われる。Ｃａは予測マク
ロブロックのこの初期のコラムアドレスを印加され制御
命令がｒの区間でクロック毎に１ずつ増加するカウント
値である。そして、Ｃｂはカウント値Ｃａに応ずる実際
メモリのコラムアドレスを示す。実際メモリのコラムア
ドレスが１ずつ増加するカウント値と等しくないのは前
述した本発明の画像信号配置方法のためである。すなわ
ち、カウント値が１ずつ増加して垂直動ベクトルが１６
ライン以上となればスライスアドレスが変わるからであ
る。そして１ワードを全て読み出してからマクロブロッ
クアドレスが八つまで増加する。しかし、実際メモリに
割り当てられたコラムアドレスは１６ライン単位の八つ
の１マクロブロックが過ぎた後にスライスアドレスが変
わる。一例として図１１の予測マクロブロックＡの場合
を見れば、１６番目のデータは１６番目のクロックパル
スに合わせて読み出される。すなわち、１ワードの１６
ラインのデータはカウント値Ｃａが‘１６’の際読み出
される。しかし、実際１６番目のラインのコラムアドレ
スは１５番目ラインのコラムアドレスから八つのマクロ
ブロックが過ぎた後に変わる。したがって、コラムアド
レスの初期値を実際メモリのコラムアドレスに対応させ
るためにはカウンターを経るべきである。
【００２２】図２２はフィールド予測における予測マク
ロブロックのコラムアドレスが実際メモリのコラムアド
レスがどのように対応するかを示す図である。図１１と
図１３に関連して説明したように、フィールド画像の１
スライスはフレーム画像における２スライスと同様なメ
モリ領域に割り当てられる。したがって、フィールド画
像の場合、スライスの境界がバンク境界と同様になるの
で、図２１における予測スライスアドレス（Ｓｐ［
］）が要らなくなる。したがって、垂直動ベクトルが
１６ライン以上となればバンクアドレスが変わる。そし
て、メモリのコラムアドレスにおいて最下位ビット（Ｃ
ｂ［０］）は上位フィールドまたは下位フィールドを区
別するために使われる。
ロブロックのコラムアドレスが実際メモリのコラムアド
レスがどのように対応するかを示す図である。図１１と
図１３に関連して説明したように、フィールド画像の１
スライスはフレーム画像における２スライスと同様なメ
モリ領域に割り当てられる。したがって、フィールド画
像の場合、スライスの境界がバンク境界と同様になるの
で、図２１における予測スライスアドレス（Ｓｐ［
］）が要らなくなる。したがって、垂直動ベクトルが
１６ライン以上となればバンクアドレスが変わる。そし
て、メモリのコラムアドレスにおいて最下位ビット（Ｃ
ｂ［０］）は上位フィールドまたは下位フィールドを区
別するために使われる。
【００２３】前述した本発明では１ワードを１フレーム
の水平１６画素と定義した一例を説明したが、１ワード
を２画素、４画素または８画素より構成し得る。
の水平１６画素と定義した一例を説明したが、１ワード
を２画素、４画素または８画素より構成し得る。
【００２４】
【発明の効果】以上述べたように、本発明による動補償
復号器におけるフレームメモリは高速で動作できるＳＤ
ＲＡＭを用いて具現し、１フレームの動画像データをＳ
ＤＲＡＭ内で適宜に配置することにより、フレームメモ
リを用いた動補償の複雑な予測を高速で処理できる。
復号器におけるフレームメモリは高速で動作できるＳＤ
ＲＡＭを用いて具現し、１フレームの動画像データをＳ
ＤＲＡＭ内で適宜に配置することにより、フレームメモ
リを用いた動補償の複雑な予測を高速で処理できる。
【図１】一般の動画像復号器を示したブロック構成図で
ある。
ある。
【図２】一般の‘１フレーム’の画像データを示した図
である。
である。
【図３】図２において‘１スライス’の画像データを示
した図である。
した図である。
【図４】本発明によるＳＤＲＡＭの構造を示した図であ
る。
る。
【図５】本発明によるＳＤＲＡＭに‘１マクロブロッ
ク’の画像データを配置する方法を説明するための図で
ある。
ク’の画像データを配置する方法を説明するための図で
ある。
【図６】本発明によるＳＤＲＡＭに‘１スライス’の画
像データを配置する方法を説明するための図である。
像データを配置する方法を説明するための図である。
【図７】本発明によるＳＤＲＡＭに‘１フレーム’の画
像データを配置する方法を説明するための図である。
像データを配置する方法を説明するための図である。
【図８】１フレームの画像データがＳＤＲＡＭに配置さ
れる方法をデータの観点から示した図である。
れる方法をデータの観点から示した図である。
【図９】整数画素単位の動ベクトルにより指定される予
測マクロブロックを説明するための図である。
測マクロブロックを説明するための図である。
【図１０】半画素単位の動ベクトルにより指定される予
測マクロブロックを説明するための概念図である。
測マクロブロックを説明するための概念図である。
【図１１】フレーム画像においてフレーム予測の実施例
を示す図である。
を示す図である。
【図１２】フレーム画像においてフィールド予測の実施
例を示す図である。
例を示す図である。
【図１３】フィールド画像においてフィールド予測の実
施例を示す図である。
施例を示す図である。
【図１４】ＳＤＲＡＭの制御入力信号を組み合わせて形
成した制御命令を示したタイミング図である。
成した制御命令を示したタイミング図である。
【図１５】‘１マクロブロック’の画像データを本発明
によるＳＤＲＡＭに書き込む動作を説明するためのタイ
ミング図である。
によるＳＤＲＡＭに書き込む動作を説明するためのタイ
ミング図である。
【図１６】図１１において一部予測マクロブロックを読
み出す動作を説明するためのタイミング図である。
み出す動作を説明するためのタイミング図である。
【図１７】図１１において一部予測マクロブロックを読
み出す動作を説明するためのタイミング図である。
み出す動作を説明するためのタイミング図である。
【図１８】図１１において一部予測マクロブロックを読
み出す動作を説明するためのタイミング図である。
み出す動作を説明するためのタイミング図である。
【図１９】図１１において各ブロックのロー及びバンク
アドレスの変化を示した表である。
アドレスの変化を示した表である。
【図２０】図１１において各ブロックのロー及びバンク
アドレスの変化を示した表である。
アドレスの変化を示した表である。
【図２１】予測マクロブロックのコラムと実際のメモリ
のコラムアドレスの対応関係を示した図である。
のコラムアドレスの対応関係を示した図である。
【図２２】予測マクロブロックのコラムと実際のメモリ
のコラムアドレスの対応関係を示した図である。
のコラムアドレスの対応関係を示した図である。
１１ 可変長復号化部 １２ 逆量子化部 １３ 逆ＤＣＴ変換部 １４ 動補償部 １５ フレームメモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/76 - 5/937 G06F 12/06 - 12/06 570 H04N 7/32 - 7/46
Claims (2)
- 【請求項１】 ＳＤＲＡＭに１フレームの画像信号を記
録する方法において、 前記１フレームの画像信号で水平１ワード×垂直１６ラ
インの画像信号を‘１マクロブロック’と表現し、この
１マクロブロックの垂直１６ラインを前記ＳＤＲＡＭの
水平１６コラムに配置し、 八つのマクロブロック毎に前記ＳＤＲＡＭのローを変え
て配置することにより‘１スライス’の画像信号を前記
ＳＤＲＡＭの１２８コラム×Ｎ（但し、Ｎは自然数）ロ
ーに配置させ、 二つのスライス毎に前記ＳＤＲＡＭのバンクを変えて配
置することにより四つのスライスの八つのマクロブロッ
クずつローアドレスが同一に配置され るＳＤＲＡＭに１
フレームの画像信号を記録する方法。 - 【請求項２】 前記１ワードは前記１フレームの画像信
号で水平に２，４，８あるいは１６画素よりなることを
特徴とする請求項１に記載のＳＤＲＡＭに１フレームの
画像信号を記録する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950023467A KR100203243B1 (ko) | 1995-07-31 | 1995-07-31 | 에스디알에이엠에 프레임의 영상신호를 기록하는 방법 |
| KR23467/1995 | 1995-07-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172601A JPH09172601A (ja) | 1997-06-30 |
| JP3135502B2 true JP3135502B2 (ja) | 2001-02-19 |
Family
ID=19422428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20085796A Expired - Fee Related JP3135502B2 (ja) | 1995-07-31 | 1996-07-30 | Ｓｄｒａｍに１フレームの画像信号を記録する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5910824A (ja) |
| JP (1) | JP3135502B2 (ja) |
| KR (1) | KR100203243B1 (ja) |
| CN (1) | CN1154366C (ja) |
| GB (1) | GB2303989B (ja) |
| RU (1) | RU2160969C2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10143131A (ja) * | 1996-11-06 | 1998-05-29 | Toshiba Corp | 復号画像表示装置とその表示メモリ制御方法 |
| EP1511325A3 (en) * | 1997-02-13 | 2006-07-19 | Mitsubishi Denki Kabushiki Kaisha | Moving picture prediction system |
| KR100282389B1 (ko) * | 1997-12-31 | 2001-02-15 | 구자홍 | 에이치디티브이 비디오 디코더의 메모리 제어 방법 |
| FR2780184B1 (fr) * | 1998-06-23 | 2000-08-11 | St Microelectronics Sa | Procede et dispositif de decodage d'images, permettant un nombre reduit d'ouvertures de pages-memoire dans le traitement de prediction |
| WO2000000959A1 (en) * | 1998-06-30 | 2000-01-06 | Daewoo Electronics Co., Ltd. | Method of processing video data in pdp type tv receiver |
| US6263023B1 (en) * | 1998-10-15 | 2001-07-17 | International Business Machines Corporation | High definition television decoder |
| US6496192B1 (en) * | 1999-08-05 | 2002-12-17 | Matsushita Electric Industrial Co., Ltd. | Modular architecture for image transposition memory using synchronous DRAM |
| EP1139669A1 (en) * | 2000-03-28 | 2001-10-04 | STMicroelectronics S.r.l. | Coprocessor for motion estimation in digitised video sequence encoders |
| US20050083337A1 (en) * | 2002-02-21 | 2005-04-21 | Jaspers Egbert G.T. | Method of storing data-elements |
| KR100543443B1 (ko) * | 2003-01-14 | 2006-01-23 | 삼성전자주식회사 | 동영상 압축을 위한 내장형 메모리 장치 |
| SG140441A1 (en) * | 2003-03-17 | 2008-03-28 | St Microelectronics Asia | Decoder and method of decoding using pseudo two pass decoding and one pass encoding |
| ATE416569T1 (de) | 2005-06-01 | 2008-12-15 | Nxp Bv | Verfahren und vorrichtung zur videodekodierung in mehreren durchgängen |
| KR100861621B1 (ko) * | 2005-09-12 | 2008-10-07 | 삼성전기주식회사 | 1판넬 광학 장치의 데이터 변환 장치 |
| JP4909779B2 (ja) | 2006-04-17 | 2012-04-04 | パナソニック株式会社 | 画像データ転送方法、画像処理装置、及び撮像システム |
| JP4762095B2 (ja) * | 2006-09-20 | 2011-08-31 | 株式会社東芝 | 画像復号装置及び画像復号方法 |
| TWI325274B (en) * | 2006-10-12 | 2010-05-21 | Ind Tech Res Inst | Method for mapping memory addresses, memory accessing apparatus and method thereof |
| KR100834443B1 (ko) * | 2007-02-27 | 2008-06-04 | 삼성전자주식회사 | 비디오 코덱을 위한 메모리 구조 및 메모리 액세스 방법 |
| CN101394492B (zh) * | 2007-09-21 | 2013-01-09 | 希姆通信息技术（上海）有限公司 | 手机中安凯模拟电视图像出现四条竖线的解决方法及装置 |
| US20090225867A1 (en) * | 2008-03-06 | 2009-09-10 | Lee Kun-Bin | Methods and apparatus for picture access |
| CN101996142B (zh) * | 2010-11-17 | 2013-01-02 | 北京炬力北方微电子有限公司 | 一种访问存储器的方法及装置 |
| JP2011139517A (ja) * | 2011-03-07 | 2011-07-14 | Toshiba Corp | 画像処理装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093807A (en) * | 1987-12-23 | 1992-03-03 | Texas Instruments Incorporated | Video frame storage system |
| US5379351A (en) * | 1992-02-19 | 1995-01-03 | Integrated Information Technology, Inc. | Video compression/decompression processing and processors |
| JP2646813B2 (ja) * | 1990-07-30 | 1997-08-27 | 松下電器産業株式会社 | ディジタル映像信号記録方法 |
| CA2062200A1 (en) * | 1991-03-15 | 1992-09-16 | Stephen C. Purcell | Decompression processor for video applications |
| JP3161614B2 (ja) * | 1991-11-30 | 2001-04-25 | ソニー株式会社 | 動画像復号化装置 |
| KR0134166B1 (ko) * | 1992-11-24 | 1998-04-22 | 모리시타 요이찌 | 영상신호기록장치 |
| JPH06189292A (ja) * | 1992-12-15 | 1994-07-08 | Sony Corp | 動画像復号装置 |
| US5703646A (en) * | 1993-04-09 | 1997-12-30 | Sony Corporation | Picture encoding method, picture encoding apparatus and picture recording medium |
| JP3470335B2 (ja) * | 1993-07-12 | 2003-11-25 | ソニー株式会社 | 復号化方法及び装置 |
| TW399189B (en) * | 1994-10-13 | 2000-07-21 | Yamaha Corp | Control device for the image display |
| US5796412A (en) * | 1996-09-06 | 1998-08-18 | Samsung Electronics Co., Ltd. | Image data storing method and processing apparatus thereof |
-
1995
- 1995-07-31 KR KR1019950023467A patent/KR100203243B1/ko not_active IP Right Cessation
-
1996
- 1996-07-29 GB GB9615911A patent/GB2303989B/en not_active Expired - Fee Related
- 1996-07-30 JP JP20085796A patent/JP3135502B2/ja not_active Expired - Fee Related
- 1996-07-30 RU RU96115335A patent/RU2160969C2/ru not_active IP Right Cessation
- 1996-07-30 US US08/689,070 patent/US5910824A/en not_active Expired - Fee Related
- 1996-07-31 CN CNB961121394A patent/CN1154366C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09172601A (ja) | 1997-06-30 |
| GB2303989B (en) | 1998-06-17 |
| GB2303989A (en) | 1997-03-05 |
| CN1154366C (zh) | 2004-06-16 |
| KR970009392A (ko) | 1997-02-24 |
| RU2160969C2 (ru) | 2000-12-20 |
| GB9615911D0 (en) | 1996-09-11 |
| KR100203243B1 (ko) | 1999-06-15 |
| US5910824A (en) | 1999-06-08 |
| CN1150739A (zh) | 1997-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3135502B2 (ja) | Ｓｄｒａｍに１フレームの画像信号を記録する方法 | |
| KR100852084B1 (ko) | 메모리 어드레스 변환 장치, 메모리 어드레스 변환 방법 및 이미지 처리 장치 | |
| JP3686155B2 (ja) | 画像復号装置 | |
| JPH10191236A (ja) | 画像処理装置及び画像データメモリ配置方法 | |
| JP2503853B2 (ja) | 動画像復号システム | |
| US6342895B1 (en) | Apparatus and method for memory allocation | |
| JPH08294115A (ja) | Ｍｐｅｇ復号化器及びその復号化方法 | |
| KR19980081641A (ko) | 동화상 복호 방법 및 동화상 복호 장치 | |
| US5796412A (en) | Image data storing method and processing apparatus thereof | |
| JP3120010B2 (ja) | 画像復号処理方法および画像復号装置 | |
| US5883679A (en) | Scanning scheme for images stored in dynamic random access memory | |
| JP3119994B2 (ja) | 画像データの処理方法およびそれに用いる記憶装置ならびに画像データの処理装置 | |
| US6753871B2 (en) | Memory access method | |
| US6008850A (en) | Moving picture decoding device | |
| JPH0865686A (ja) | 画像復号化装置 | |
| KR970025184A (ko) | 예측매크로블럭 변환을 이용한 동화상 복호기 | |
| WO2000044179A1 (en) | Method of memory utilization in a predictive video decoder | |
| US20040155883A1 (en) | Memory access method for video decoding | |
| US5731838A (en) | Apparatus for decoding moving picture data | |
| US20050083337A1 (en) | Method of storing data-elements | |
| KR20110065617A (ko) | 프레임 메모리의 단일뱅크 내 참조 영상의 픽셀 인터리빙 방법 및 장치, 이를 포함하는 영상코덱 시스템 | |
| JP3624457B2 (ja) | 画像信号符号化装置及び画像信号復号化装置 | |
| CN1309257C (zh) | 视讯解码的存储器存取方法 | |
| KR0148178B1 (ko) | 영상 움직임 보상용 메모리장치 | |
| JPH05260461A (ja) | 動き補償予測装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071201 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081201 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091201 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |