JPH10191236A - 画像処理装置及び画像データメモリ配置方法 - Google Patents
画像処理装置及び画像データメモリ配置方法Info
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- JPH10191236A JPH10191236A JP8344896A JP34489696A JPH10191236A JP H10191236 A JPH10191236 A JP H10191236A JP 8344896 A JP8344896 A JP 8344896A JP 34489696 A JP34489696 A JP 34489696A JP H10191236 A JPH10191236 A JP H10191236A
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
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- Signal Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【課題】 マクロブロック単位で画像処理を行う際にお
ける転送効率の改善が図られたＳＤＲＡＭを有する画像
処理装置を提供すること。 【解決手段】 本発明の画像処理装置は、画像データを
一時的に記憶するためのバッファＲＡＭ２３１、ＳＤＲ
ＡＭのアドレスを生成するためのアドレス生成器２３
２、アドレス生成器２３２のアドレス生成を制御する制
御部２３３を備え、制御部２３３が、バッファＲＡＭ２
３１に記憶された画像データの内、同一のマクロブロッ
クに属すべき各画素データを、同一のバンクにおける同
一のロウに記憶させる様に、更に、フレーム画像上の上
下左右において隣接するマクロブロック同士が異なるバ
ンクに記憶される様に、アドレス生成器２３２を制御す
る。
ける転送効率の改善が図られたＳＤＲＡＭを有する画像
処理装置を提供すること。 【解決手段】 本発明の画像処理装置は、画像データを
一時的に記憶するためのバッファＲＡＭ２３１、ＳＤＲ
ＡＭのアドレスを生成するためのアドレス生成器２３
２、アドレス生成器２３２のアドレス生成を制御する制
御部２３３を備え、制御部２３３が、バッファＲＡＭ２
３１に記憶された画像データの内、同一のマクロブロッ
クに属すべき各画素データを、同一のバンクにおける同
一のロウに記憶させる様に、更に、フレーム画像上の上
下左右において隣接するマクロブロック同士が異なるバ
ンクに記憶される様に、アドレス生成器２３２を制御す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、画像データをマク
ロブロック単位に圧縮する画像処理装置に関し、特に、
フレームメモリとして同期型ダイナミックラムを有する
画像処理装置に関する。
ロブロック単位に圧縮する画像処理装置に関し、特に、
フレームメモリとして同期型ダイナミックラムを有する
画像処理装置に関する。
【０００２】
【従来の技術】従来、この種の画像処理装置４０として
は、図８に示される様に、ＭＰＥＧ（Moving Picture E
xperts Group）方式ビデオエンコーダ５０と、フレーム
メモリ３０とを備えているものが挙げられる。
は、図８に示される様に、ＭＰＥＧ（Moving Picture E
xperts Group）方式ビデオエンコーダ５０と、フレーム
メモリ３０とを備えているものが挙げられる。
【０００３】一般に、フレームメモリ３０としては、複
数のバンクを備え、高速データ伝送が可能な同期型ダイ
ナミックラム（ＳＤＲＡＭ；Synchronous Dynamic Rand
om Access Memory）を使用している。ここで、バンクと
は、並列にアクセスすることができるメモリ構成の数を
いう。尚、以下においては、Ａ及びＢの二つのバンクを
備えたＳＤＲＡＭ３０を例にとり説明することとする。
数のバンクを備え、高速データ伝送が可能な同期型ダイ
ナミックラム（ＳＤＲＡＭ；Synchronous Dynamic Rand
om Access Memory）を使用している。ここで、バンクと
は、並列にアクセスすることができるメモリ構成の数を
いう。尚、以下においては、Ａ及びＢの二つのバンクを
備えたＳＤＲＡＭ３０を例にとり説明することとする。
【０００４】また、ＭＰＥＧ方式ビデオエンコーダ５０
は、画像データをＭＰＥＧ方式に符号化する画像処理部
５１と、複数の画素データからなる画像データが順次入
力されるビデオ・インタフェース５２と、該ビデオ・イ
ンタフェース５２に接続されると共に画像処理部５１及
びフレームメモリ（ＳＤＲＡＭ）３０との間でデータを
送受するためのＳＤＲＡＭ・インタフェース５３と、Ｓ
ＤＲＡＭ・インタフェース５３に接続されると共にＭＰ
ＥＧ方式に符号化して得られるビットストリームを外部
に出力するためのストリーム・インタフェース５４とを
備えている。尚、ここで例として挙げているＭＰＥＧ方
式においては、符号化方法は規定されていないことか
ら、画像処理部５１は、該符号化方法に応じた任意の構
成のものを使用できる。
は、画像データをＭＰＥＧ方式に符号化する画像処理部
５１と、複数の画素データからなる画像データが順次入
力されるビデオ・インタフェース５２と、該ビデオ・イ
ンタフェース５２に接続されると共に画像処理部５１及
びフレームメモリ（ＳＤＲＡＭ）３０との間でデータを
送受するためのＳＤＲＡＭ・インタフェース５３と、Ｓ
ＤＲＡＭ・インタフェース５３に接続されると共にＭＰ
ＥＧ方式に符号化して得られるビットストリームを外部
に出力するためのストリーム・インタフェース５４とを
備えている。尚、ここで例として挙げているＭＰＥＧ方
式においては、符号化方法は規定されていないことか
ら、画像処理部５１は、該符号化方法に応じた任意の構
成のものを使用できる。
【０００５】ここで、ＭＰＥＧ方式の最も大きな特徴
は、連続する画像（フレーム又はフィールド）間に存在
する相関を利用し、動き補償と呼ばれる技術によって、
符号化情報量を低減することにある。
は、連続する画像（フレーム又はフィールド）間に存在
する相関を利用し、動き補償と呼ばれる技術によって、
符号化情報量を低減することにある。
【０００６】この動き補償を行うためには、適切な動き
ベクトルを見つけださなければならない。また、ＭＰＥ
Ｇ方式において、この動きベクトルを見つける方法は、
規定されていないものの、動きベクトルを求める画像領
域の大きさは、１６画素×１６画素の正方領域と規定さ
れており、以下では、この正方領域を構成する画素デー
タの集まりをマクロブロックと呼ぶ。更に詳しくは、マ
クロブロックは、１６画素×１６ラインの正方形の輝度
成分データＹと、以下に示す符号化形式に従ったデータ
量を有する２つの色差成分データ、即ち、青色差成分デ
ータＣb 及び赤色差成分データＣr を備えている。尚、
符号化形式としては、４：４：４方式、４：２：２方
式、４：１：１方式、及び４：２：０方式等が挙げられ
る。また、このマクロブロックの大きさは、オーバーヘ
ッド情報となる動きベクトルの情報量と動き補償の効率
の点から決定されている。
ベクトルを見つけださなければならない。また、ＭＰＥ
Ｇ方式において、この動きベクトルを見つける方法は、
規定されていないものの、動きベクトルを求める画像領
域の大きさは、１６画素×１６画素の正方領域と規定さ
れており、以下では、この正方領域を構成する画素デー
タの集まりをマクロブロックと呼ぶ。更に詳しくは、マ
クロブロックは、１６画素×１６ラインの正方形の輝度
成分データＹと、以下に示す符号化形式に従ったデータ
量を有する２つの色差成分データ、即ち、青色差成分デ
ータＣb 及び赤色差成分データＣr を備えている。尚、
符号化形式としては、４：４：４方式、４：２：２方
式、４：１：１方式、及び４：２：０方式等が挙げられ
る。また、このマクロブロックの大きさは、オーバーヘ
ッド情報となる動きベクトルの情報量と動き補償の効率
の点から決定されている。
【０００７】尚、画像処理装置４０に入力される画像デ
ータは、ＮＴＳＣ方式のテレビジョン信号の様に、ラス
タスキャンにより得られたものとする。従って、各画像
データは、スキャン順に、且つ、飛び越し走査によって
得られた１ラインおきのテレビジョン信号に対応してい
る。
ータは、ＮＴＳＣ方式のテレビジョン信号の様に、ラス
タスキャンにより得られたものとする。従って、各画像
データは、スキャン順に、且つ、飛び越し走査によって
得られた１ラインおきのテレビジョン信号に対応してい
る。
【０００８】上述した従来の画像処理装置４０において
は、ラスタスキャン順に入力された画像データについ
て、例えば、輝度成分データＹに関し、図９に示される
様にして、各ライン毎に、４ワード（１ワード＝４画
素）ずつ交互に、バンクＡ，Ｂに記憶させる。このよう
に、同一のマクロブロックに属する輝度成分データＹ中
の４ワードの夫々は、相互に何等関係なく、バンクＡ又
はＢのいずれか一方に記憶されている。また、画像処理
部５１は、ＳＤＲＡＭ３０に記憶されている画像データ
をもとに符号化処理をして得られるビットストリーム
を、ＳＤＲＡＭ・インタフェース５３及びストリーム・
インタフェース５４を介して出力する。
は、ラスタスキャン順に入力された画像データについ
て、例えば、輝度成分データＹに関し、図９に示される
様にして、各ライン毎に、４ワード（１ワード＝４画
素）ずつ交互に、バンクＡ，Ｂに記憶させる。このよう
に、同一のマクロブロックに属する輝度成分データＹ中
の４ワードの夫々は、相互に何等関係なく、バンクＡ又
はＢのいずれか一方に記憶されている。また、画像処理
部５１は、ＳＤＲＡＭ３０に記憶されている画像データ
をもとに符号化処理をして得られるビットストリーム
を、ＳＤＲＡＭ・インタフェース５３及びストリーム・
インタフェース５４を介して出力する。
【０００９】一方、輝度成分データＹに関して上記説明
においｔ例示した様な形式でＳＤＲＡＭ３０に記憶され
た画像データは、ＭＰＥＧ方式等により、一般に、動き
補償を行う画像処理時において、以下に示す手順に従
い、マクロブロック単位でアクセスされる。尚、以下に
示す例は、バースト長が４ワードである場合であり、図
９に３つのサブブロックＮ、Ｎ＋４、Ｎ＋１５について
例示してある様に、４ワードで一つのサブブロックが構
成され、マクロブロックは、サブブロックＮ〜Ｎ＋１５
の１６個サブブロックからなるものとして一般化して表
されることが出来る。
においｔ例示した様な形式でＳＤＲＡＭ３０に記憶され
た画像データは、ＭＰＥＧ方式等により、一般に、動き
補償を行う画像処理時において、以下に示す手順に従
い、マクロブロック単位でアクセスされる。尚、以下に
示す例は、バースト長が４ワードである場合であり、図
９に３つのサブブロックＮ、Ｎ＋４、Ｎ＋１５について
例示してある様に、４ワードで一つのサブブロックが構
成され、マクロブロックは、サブブロックＮ〜Ｎ＋１５
の１６個サブブロックからなるものとして一般化して表
されることが出来る。
【００１０】まず、マクロブロックにおけるサブブロッ
クＮの左端のアドレスを指定して、読出又は書込コマン
ドをＳＤＲＡＭ３０のバンクＡに対して発行する。この
例におけるＳＤＲＡＭ３０はバースト長が４ワードであ
るので、サブブロックＮの４ワードを連続してデータ転
送する。次にサブブロックＮ＋１の左端のアドレスを指
定して、読出又は書込コマンドをＳＤＲＡＭのバンクＢ
に対して発行し、サブブロックＮ＋１の４ワードを連続
してデータ転送を行う。同様にして、バンクＡ及びＢを
４ワード毎に交互にアドレス指定して、１６個のサブブ
ロック全てについてのデータ転送を行うことにより、１
マクロブロックを構成するデータの転送が完了する。
クＮの左端のアドレスを指定して、読出又は書込コマン
ドをＳＤＲＡＭ３０のバンクＡに対して発行する。この
例におけるＳＤＲＡＭ３０はバースト長が４ワードであ
るので、サブブロックＮの４ワードを連続してデータ転
送する。次にサブブロックＮ＋１の左端のアドレスを指
定して、読出又は書込コマンドをＳＤＲＡＭのバンクＢ
に対して発行し、サブブロックＮ＋１の４ワードを連続
してデータ転送を行う。同様にして、バンクＡ及びＢを
４ワード毎に交互にアドレス指定して、１６個のサブブ
ロック全てについてのデータ転送を行うことにより、１
マクロブロックを構成するデータの転送が完了する。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来の画像処理装置４０は、以下に示す様に、データ
の転送効率が悪いという問題点を有していた。
た従来の画像処理装置４０は、以下に示す様に、データ
の転送効率が悪いという問題点を有していた。
【００１２】ここで、一般に、ＳＤＲＡＭにおいて、各
バンク内のロウを指定するアドレスを変える場合、アク
ティブ・コマンドを発行しなければならないと共に、変
える前のロウに対してプリチャージを行う必要がある。
バンク内のロウを指定するアドレスを変える場合、アク
ティブ・コマンドを発行しなければならないと共に、変
える前のロウに対してプリチャージを行う必要がある。
【００１３】一方、従来の画像処理装置４０において
は、輝度成分データＹについて例示した様に、４ワード
×１６サブブロックのマクロブロックを、４ワード毎
に、交互にバンクＡ及びＢに対して記憶してあることか
ら、ＳＤＲＡＭ３０と画像処理部との間でマクロブロッ
クのデータ転送を行うためには、２つのバンクＡ及びＢ
に対して、４ワード毎に交互にアクセスする必要があ
る。
は、輝度成分データＹについて例示した様に、４ワード
×１６サブブロックのマクロブロックを、４ワード毎
に、交互にバンクＡ及びＢに対して記憶してあることか
ら、ＳＤＲＡＭ３０と画像処理部との間でマクロブロッ
クのデータ転送を行うためには、２つのバンクＡ及びＢ
に対して、４ワード毎に交互にアクセスする必要があ
る。
【００１４】即ち、従来の画像処理装置４０において
は、４ワード転送する毎に、ロウアドレスを変更しなけ
ればならず、結果として、変更後のロウをアクティブに
するために、アクティブ・コマンドを発行しなければな
らないと共に、変更前のロウに対してプリチャージしな
ければならなかった。このように、従来の画像処理装置
４０においては、該アクティブ・コマンド及びプリチャ
ージに要するクロック数が必要となることから、転送効
率を良くすることができなかった。
は、４ワード転送する毎に、ロウアドレスを変更しなけ
ればならず、結果として、変更後のロウをアクティブに
するために、アクティブ・コマンドを発行しなければな
らないと共に、変更前のロウに対してプリチャージしな
ければならなかった。このように、従来の画像処理装置
４０においては、該アクティブ・コマンド及びプリチャ
ージに要するクロック数が必要となることから、転送効
率を良くすることができなかった。
【００１５】そこで、本発明の目的は、ＳＤＲＡＭを有
する画像処理装置であって、マクロブロック単位で画像
処理を行う際における転送効率の改善の図られた画像処
理装置を提供することにある。
する画像処理装置であって、マクロブロック単位で画像
処理を行う際における転送効率の改善の図られた画像処
理装置を提供することにある。
【００１６】更に、本発明の他の目的は、上記画像処理
装置において、マクロブロック単位で画像データを扱わ
ずに画像処理を行う場合にあっても転送効率の改善の図
られた画像処理装置を提供することにある。
装置において、マクロブロック単位で画像データを扱わ
ずに画像処理を行う場合にあっても転送効率の改善の図
られた画像処理装置を提供することにある。
【００１７】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、入力される画像データをマクロブロ
ック毎に、同一のバンクにおける同一のロウに記憶させ
ることにより、マクロブロック単位でデータ転送・処理
を行う際に、従来アクティブ・コマンド等のために必要
とされていたクロック数を低減させることとした。
を解決するために、入力される画像データをマクロブロ
ック毎に、同一のバンクにおける同一のロウに記憶させ
ることにより、マクロブロック単位でデータ転送・処理
を行う際に、従来アクティブ・コマンド等のために必要
とされていたクロック数を低減させることとした。
【００１８】更に、本発明は、一枚の画像（フレーム画
像）を構成する複数のマクロブロックに関し、画像上の
上下左右において隣接するマクロブロック同士を、互い
に異なるバンクに記憶させることにより、マクロブロッ
クとは異なるデータ単位で画像処理を行う際において
も、転送効率を高めることとした。例えば、Ａ及びＢの
２つのバンクを有するＳＤＲＡＭを備えた画像処理装置
の場合、フレーム画像をマクロブロック単位に分割し、
更に、各マクロブロックを記憶するバンクが当該フレー
ム画像上において市松状に割り当てられる様にして、各
マクロブロックの記憶先のバンクを決定する。
像）を構成する複数のマクロブロックに関し、画像上の
上下左右において隣接するマクロブロック同士を、互い
に異なるバンクに記憶させることにより、マクロブロッ
クとは異なるデータ単位で画像処理を行う際において
も、転送効率を高めることとした。例えば、Ａ及びＢの
２つのバンクを有するＳＤＲＡＭを備えた画像処理装置
の場合、フレーム画像をマクロブロック単位に分割し、
更に、各マクロブロックを記憶するバンクが当該フレー
ム画像上において市松状に割り当てられる様にして、各
マクロブロックの記憶先のバンクを決定する。
【００１９】以下に、本発明による具体的解決手段とし
ての画像処理装置の例を挙げる。
ての画像処理装置の例を挙げる。
【００２０】即ち、本発明によれば、複数のバンクを有
する同期型ダイナミックラムを備え、複数の画素データ
からなる画像データを順次受信し、前記同期型ダイナミ
ックラムに記憶すると共に、所定数の前記画素データか
らなるマクロブロック単位で前記画像データを符号化・
圧縮する画像処理装置において、前記画像データを受け
て、一時的に記憶するためのバッファ手段と、該バッフ
ァ手段に一時的に記憶された前記画像データを前記同期
型ダイナミックラムに格納する際に、前記同期型ダイナ
ミックラムのどこに格納するかを示すアドレスを生成す
るためのアドレス生成手段と、前記バッファ手段に記憶
された前記画像データの内、同一の前記マクロブロック
に属すべき前記各画素データを、同一の前記バンクにお
ける同一のロウに記憶させる様に、前記アドレス生成手
段を制御するための制御手段とを備えることを特徴とす
る画像処理装置が得られる。
する同期型ダイナミックラムを備え、複数の画素データ
からなる画像データを順次受信し、前記同期型ダイナミ
ックラムに記憶すると共に、所定数の前記画素データか
らなるマクロブロック単位で前記画像データを符号化・
圧縮する画像処理装置において、前記画像データを受け
て、一時的に記憶するためのバッファ手段と、該バッフ
ァ手段に一時的に記憶された前記画像データを前記同期
型ダイナミックラムに格納する際に、前記同期型ダイナ
ミックラムのどこに格納するかを示すアドレスを生成す
るためのアドレス生成手段と、前記バッファ手段に記憶
された前記画像データの内、同一の前記マクロブロック
に属すべき前記各画素データを、同一の前記バンクにお
ける同一のロウに記憶させる様に、前記アドレス生成手
段を制御するための制御手段とを備えることを特徴とす
る画像処理装置が得られる。
【００２１】また、本発明によれば、前記画像処理装置
において、前記制御手段は、前記画像データを受けて、
一枚の画像を構成する複数のマクロブロックに関し、前
記画像上の上下左右において隣接するマクロブロック同
士を、互いに異なるバンクに記憶させる様に、前記アド
レス生成手段を制御することを特徴とする画像処理装置
が得られる。
において、前記制御手段は、前記画像データを受けて、
一枚の画像を構成する複数のマクロブロックに関し、前
記画像上の上下左右において隣接するマクロブロック同
士を、互いに異なるバンクに記憶させる様に、前記アド
レス生成手段を制御することを特徴とする画像処理装置
が得られる。
【００２２】ここで、前記同期型ダイナミックラムは、
第１及び第２のバンクを備えており、特定のバンクにお
ける特定のロウにアクセスしていた場合、次に、該特定
のロウと異なるロウにアクセスする際には、該ロウアド
レスをアクティブにするためのアクティブコマンドを発
行すると共に、該特定のロウに対してプリチャージを行
うこととする。
第１及び第２のバンクを備えており、特定のバンクにお
ける特定のロウにアクセスしていた場合、次に、該特定
のロウと異なるロウにアクセスする際には、該ロウアド
レスをアクティブにするためのアクティブコマンドを発
行すると共に、該特定のロウに対してプリチャージを行
うこととする。
【００２３】また、前記マクロブロックは、第１の所定
個数のサブブロックを備えており、該サブブロックの夫
々は、第２の所定個数の一連の前記画素データで構成さ
れるものであり、夫々の前記画像データを構成する前記
画素データは、ラスタスキャン順に入力されて、前記バ
ッファ手段に一時的に記憶され、前記制御手段は、前記
バッファ手段に記憶された前記画像データを参照し、同
一のマクロブロック内の前記サブブロック毎に処理し、
同一のマクロブロックに属する各サブブロックを、同一
の前記バンクにおける同一のロウに記憶させる様に、前
記アドレス生成手段を制御する。尚、例えば、ＭＰＥＧ
方式においては、前記サブブロックは、１６個の前記画
素データで構成されており、前記マクロブロックは、１
６個のサブブロックで構成されている。即ち、前記マク
ロブロックは、１６画素×１６画素の正方領域からな
る。
個数のサブブロックを備えており、該サブブロックの夫
々は、第２の所定個数の一連の前記画素データで構成さ
れるものであり、夫々の前記画像データを構成する前記
画素データは、ラスタスキャン順に入力されて、前記バ
ッファ手段に一時的に記憶され、前記制御手段は、前記
バッファ手段に記憶された前記画像データを参照し、同
一のマクロブロック内の前記サブブロック毎に処理し、
同一のマクロブロックに属する各サブブロックを、同一
の前記バンクにおける同一のロウに記憶させる様に、前
記アドレス生成手段を制御する。尚、例えば、ＭＰＥＧ
方式においては、前記サブブロックは、１６個の前記画
素データで構成されており、前記マクロブロックは、１
６個のサブブロックで構成されている。即ち、前記マク
ロブロックは、１６画素×１６画素の正方領域からな
る。
【００２４】
【発明の実施の形態】以下に本発明の実施の形態の画像
処理装置について、図面を参照して説明することとす
る。尚、本実施の形態においても、従来例と同様、ＭＰ
ＥＧ方式のビデオエンコーダと、フレームメモリとを備
えている画像処理装置を例に挙げて説明する。
処理装置について、図面を参照して説明することとす
る。尚、本実施の形態においても、従来例と同様、ＭＰ
ＥＧ方式のビデオエンコーダと、フレームメモリとを備
えている画像処理装置を例に挙げて説明する。
【００２５】本実施の形態の画像処理装置１０は、図１
に示される様に、ＭＰＥＧ方式ビデオエンコーダ２０
と、フレームメモリとしてのＳＤＲＡＭ３０とを備えて
いる。尚、本実施の形態においても、従来例と同様、２
つのバンクＡ及びＢを備えたＳＤＲＡＭを例に挙げ、説
明することとする。
に示される様に、ＭＰＥＧ方式ビデオエンコーダ２０
と、フレームメモリとしてのＳＤＲＡＭ３０とを備えて
いる。尚、本実施の形態においても、従来例と同様、２
つのバンクＡ及びＢを備えたＳＤＲＡＭを例に挙げ、説
明することとする。
【００２６】ＭＰＥＧ方式ビデオエンコーダ２０は、画
像データをＭＰＥＧ方式に符号化する画像処理部２１
と、複数の画素データからなる画像データが順次入力さ
れるビデオ・インタフェース２２と、該ビデオ・インタ
フェース５２に接続されると共に画像処理部２１及びＳ
ＤＲＡＭ３０との間でデータを送受するためのＳＤＲＡ
Ｍ・インタフェース２３と、ＳＤＲＡＭ・インタフェー
ス２３に接続されると共にＭＰＥＧ方式に符号化して得
られるビットストリームを外部に出力するためのストリ
ーム・インタフェース２４とを備えている。
像データをＭＰＥＧ方式に符号化する画像処理部２１
と、複数の画素データからなる画像データが順次入力さ
れるビデオ・インタフェース２２と、該ビデオ・インタ
フェース５２に接続されると共に画像処理部２１及びＳ
ＤＲＡＭ３０との間でデータを送受するためのＳＤＲＡ
Ｍ・インタフェース２３と、ＳＤＲＡＭ・インタフェー
ス２３に接続されると共にＭＰＥＧ方式に符号化して得
られるビットストリームを外部に出力するためのストリ
ーム・インタフェース２４とを備えている。
【００２７】ここで、本発明の特徴は、所定数の画素デ
ータからなるマクロブロック単位で画像処理が行われる
際に、データ転送効率の改善を図るために、入力されて
くる画像データを受けて、同一のマクロブロックに属す
る各画素データを、同一のバンクにおける同一のロウに
記憶させることにある。
ータからなるマクロブロック単位で画像処理が行われる
際に、データ転送効率の改善を図るために、入力されて
くる画像データを受けて、同一のマクロブロックに属す
る各画素データを、同一のバンクにおける同一のロウに
記憶させることにある。
【００２８】従って、本実施の形態においては、図２に
示される様に、ＳＤＲＡＭ・インタフェース２３は、夫
々、以下に示す機能を有するような、バッファＲＡＭ２
３１と、アドレス生成器２３２と、制御部２３３とを備
えることとする。バッファＲＡＭ２３１は、ビデオ・イ
ンタフェース２２を介して、画像データを受けて、一時
的に記憶するためのものである。アドレス生成器２３２
は、バッファＲＡＭ２３１に一時的に記憶された画像デ
ータをＳＤＲＡＭ３０に格納する際に、ＳＤＲＡＭ３０
のどこに格納するかを示すアドレスを生成するためのも
のである。制御部２３３は、バッファＲＡＭ２３１に一
時的に記憶された画像データの内、同一のマクロブロッ
クに属すべき各画素データを、同一のバンクにおける同
一のロウに記憶させる様に、アドレス生成器２３２を制
御するためのものである。更に、本実施の形態におい
て、制御部２３３は、一枚の画像（フレーム画像）を構
成する複数のマクロブロックに関し、フレーム画像上の
上下左右において隣接するマクロブロック同士を、互い
に異なるバンクに記憶させる様に、アドレス生成器２３
２を制御するためのものである。特に、本実施の形態に
おいては、ＳＤＲＡＭ３０がＡ及びＢの２つのバンクを
有しているため、制御部２３３は、フレーム画像上の各
マクロブロックの記憶先バンクを市松状に割り振るよう
に、アドレス生成器２３２を制御する。
示される様に、ＳＤＲＡＭ・インタフェース２３は、夫
々、以下に示す機能を有するような、バッファＲＡＭ２
３１と、アドレス生成器２３２と、制御部２３３とを備
えることとする。バッファＲＡＭ２３１は、ビデオ・イ
ンタフェース２２を介して、画像データを受けて、一時
的に記憶するためのものである。アドレス生成器２３２
は、バッファＲＡＭ２３１に一時的に記憶された画像デ
ータをＳＤＲＡＭ３０に格納する際に、ＳＤＲＡＭ３０
のどこに格納するかを示すアドレスを生成するためのも
のである。制御部２３３は、バッファＲＡＭ２３１に一
時的に記憶された画像データの内、同一のマクロブロッ
クに属すべき各画素データを、同一のバンクにおける同
一のロウに記憶させる様に、アドレス生成器２３２を制
御するためのものである。更に、本実施の形態におい
て、制御部２３３は、一枚の画像（フレーム画像）を構
成する複数のマクロブロックに関し、フレーム画像上の
上下左右において隣接するマクロブロック同士を、互い
に異なるバンクに記憶させる様に、アドレス生成器２３
２を制御するためのものである。特に、本実施の形態に
おいては、ＳＤＲＡＭ３０がＡ及びＢの２つのバンクを
有しているため、制御部２３３は、フレーム画像上の各
マクロブロックの記憶先バンクを市松状に割り振るよう
に、アドレス生成器２３２を制御する。
【００２９】このような構成を備えた本実施の形態の画
像処理装置において、フレーム画像を構成する各画素デ
ータは、例えば輝度成分データＹについて図３に示され
る様に、Ａ又はＢのいずれかのバンクの所定のロウに記
憶される。即ち、各マクロブロックを構成する１６個の
サブブロックは、各マクロブロック毎に同一のバンクの
同一のロウに記憶される。また、フレーム画像上におい
て、各マクロブロックの記憶バンク先は、市松状に割り
振られている。
像処理装置において、フレーム画像を構成する各画素デ
ータは、例えば輝度成分データＹについて図３に示され
る様に、Ａ又はＢのいずれかのバンクの所定のロウに記
憶される。即ち、各マクロブロックを構成する１６個の
サブブロックは、各マクロブロック毎に同一のバンクの
同一のロウに記憶される。また、フレーム画像上におい
て、各マクロブロックの記憶バンク先は、市松状に割り
振られている。
【００３０】このような構成を備えた本実施の形態の画
像処理装置は、動き補償等のマクロブロック単位で行わ
れる画像処理時において、バンク及びロウを指定するア
ドレスを変更することなく、同一のマクロブロックに属
する各画素データのデータ転送が行えることから、従来
と比較して、必要とするクロック数を減らすことがで
き、もって転送効率の改善を図ることができる。
像処理装置は、動き補償等のマクロブロック単位で行わ
れる画像処理時において、バンク及びロウを指定するア
ドレスを変更することなく、同一のマクロブロックに属
する各画素データのデータ転送が行えることから、従来
と比較して、必要とするクロック数を減らすことがで
き、もって転送効率の改善を図ることができる。
【００３１】また、マクロブロックとは異なる単位でデ
ータ転送を行う場合においても、フレーム画像を構成す
るマクロブロックの夫々が、上下左右において隣接する
他のマクロブロックと異なるバンクに記憶されているこ
とから、必要とする画像データを転送する際に、異なる
バンクを交互にアクセスすることができ、転送効率を高
めることができる。必要とする画素データが４つのマク
ロブロックに跨がっている場合、例えば、バンクＡ、バ
ンクＢ、バンクＡ、バンクＢの順に、バンクＡ及びバン
クＢに対して交互にアクセスすることが出来る。また、
必要とする画素データが９つのマクロブロックに跨がっ
ている場合、例えば、バンクＡ、バンクＢ、バンクＡ、
バンクＢ、バンクＡ、バンクＢ、バンクＡ、バンクＢ、
バンクＡの順に、バンクＡ及びバンクＢに対して交互に
アクセスすることが出来る。
ータ転送を行う場合においても、フレーム画像を構成す
るマクロブロックの夫々が、上下左右において隣接する
他のマクロブロックと異なるバンクに記憶されているこ
とから、必要とする画像データを転送する際に、異なる
バンクを交互にアクセスすることができ、転送効率を高
めることができる。必要とする画素データが４つのマク
ロブロックに跨がっている場合、例えば、バンクＡ、バ
ンクＢ、バンクＡ、バンクＢの順に、バンクＡ及びバン
クＢに対して交互にアクセスすることが出来る。また、
必要とする画素データが９つのマクロブロックに跨がっ
ている場合、例えば、バンクＡ、バンクＢ、バンクＡ、
バンクＢ、バンクＡ、バンクＢ、バンクＡ、バンクＢ、
バンクＡの順に、バンクＡ及びバンクＢに対して交互に
アクセスすることが出来る。
【００３２】以下に、本実施の形態の効果を明確に示す
ために、従来構成の画像処理装置と本実施の形態の画像
処理装置とにおけるデータ転送の例について、図４乃至
図７を用いて説明する。ここで、本データ転送例は、バ
ースト長が４ワードの場合であり、４ワードで一つのサ
ブブロックが構成され、マクロブロックは、１６個のサ
ブブロックからなるものとして説明する。また、以下に
おいては、輝度成分のデータ転送を例にとり、同一のマ
クロブロックに属する６４ワード転送するために必要と
するクロック数について説明する（図３及び図９参
照）。
ために、従来構成の画像処理装置と本実施の形態の画像
処理装置とにおけるデータ転送の例について、図４乃至
図７を用いて説明する。ここで、本データ転送例は、バ
ースト長が４ワードの場合であり、４ワードで一つのサ
ブブロックが構成され、マクロブロックは、１６個のサ
ブブロックからなるものとして説明する。また、以下に
おいては、輝度成分のデータ転送を例にとり、同一のマ
クロブロックに属する６４ワード転送するために必要と
するクロック数について説明する（図３及び図９参
照）。
【００３３】ここで、図４は、本実施の形態の画像処理
装置における読出動作を示すタイミングチャートであ
り、図５は、本実施の形態の画像処理装置における書込
動作を示すタイミングチャートである。また、図６は、
従来構成の画像処理装置における読出動作を示すタイミ
ングチャートであり、図７は、従来構成の画像処理装置
における書込動作を示すタイミングチャートである。更
に、図４乃至図７においては、ＣＡＳ（ｂｅｒ）レーテ
ンシ＝３の場合が示されている。尚、図４乃至図７にお
いて、RDx 及びWRx は、夫々リード・コマンド及びライ
ト・コマンドである。アクティブ・コマンドACTxは、A0
-A10で選択されたロウ・アドレスをアクティブにするた
めのコマンドである。また、リード・オート・プリチャ
ージ・コマンドRDAxは、リードした後、オート・プリチ
ャージをするためのコマンドであり、ライト・オート・
プリチャージ・コマンドWRAxは、ライトした後、オート
・プリチャージをするためのコマンドであり、夫々、後
に続くPRExと連動している（x は、a 又はb であり、夫
々、バンクＡ又はＢを示す。）。
装置における読出動作を示すタイミングチャートであ
り、図５は、本実施の形態の画像処理装置における書込
動作を示すタイミングチャートである。また、図６は、
従来構成の画像処理装置における読出動作を示すタイミ
ングチャートであり、図７は、従来構成の画像処理装置
における書込動作を示すタイミングチャートである。更
に、図４乃至図７においては、ＣＡＳ（ｂｅｒ）レーテ
ンシ＝３の場合が示されている。尚、図４乃至図７にお
いて、RDx 及びWRx は、夫々リード・コマンド及びライ
ト・コマンドである。アクティブ・コマンドACTxは、A0
-A10で選択されたロウ・アドレスをアクティブにするた
めのコマンドである。また、リード・オート・プリチャ
ージ・コマンドRDAxは、リードした後、オート・プリチ
ャージをするためのコマンドであり、ライト・オート・
プリチャージ・コマンドWRAxは、ライトした後、オート
・プリチャージをするためのコマンドであり、夫々、後
に続くPRExと連動している（x は、a 又はb であり、夫
々、バンクＡ又はＢを示す。）。
【００３４】まず、本実施の形態の画像処理装置におい
て、上記６４ワード転送するために必要とするクロック
数は、以下に示す様になる。
て、上記６４ワード転送するために必要とするクロック
数は、以下に示す様になる。
【００３５】即ち、本実施の形態においては、上記６４
ワード、１マクロブロックを構成する画素データが全
て、同一のバンクの同一のロウに記憶されている。
ワード、１マクロブロックを構成する画素データが全
て、同一のバンクの同一のロウに記憶されている。
【００３６】従って、本実施の形態の画像処理装置にお
いては、図４及び図５から理解される様に、６４ワード
のデータ転送をするために、アクティブ・コマンドACTa
を一回発行し、その後、リード・コマンドRDa ／ライト
・コマンドWRa を１５回発行し、最後にリード（／ライ
ト）・オート・プリチャージ・コマンドRDAa/WRAa を１
回発行している。
いては、図４及び図５から理解される様に、６４ワード
のデータ転送をするために、アクティブ・コマンドACTa
を一回発行し、その後、リード・コマンドRDa ／ライト
・コマンドWRa を１５回発行し、最後にリード（／ライ
ト）・オート・プリチャージ・コマンドRDAa/WRAa を１
回発行している。
【００３７】その結果、本実施の形態の画像処理装置に
おいて必要とされるクロック数は、３＋４×１５＋５＋
４＝７２クロックと求められる。尚、詳細な内訳は、AC
Ta→RDa/WRa に３クロック（×１回）、RDa →RDa/RDAa
又はWRa →WRa/WRAaに４クロック（×１５回）、RDAa/W
RAa →PREa開始まで５クロック（×１回）、プリチャー
ジ開始から終了まで４クロック（×１回）である。
おいて必要とされるクロック数は、３＋４×１５＋５＋
４＝７２クロックと求められる。尚、詳細な内訳は、AC
Ta→RDa/WRa に３クロック（×１回）、RDa →RDa/RDAa
又はWRa →WRa/WRAaに４クロック（×１５回）、RDAa/W
RAa →PREa開始まで５クロック（×１回）、プリチャー
ジ開始から終了まで４クロック（×１回）である。
【００３８】また、このことから、６４ワードを転送す
るための転送効率は、６４／７２×１００＝８８．９％
と求められる。
るための転送効率は、６４／７２×１００＝８８．９％
と求められる。
【００３９】一方、従来構成の画像処理装置において、
上記６４ワード転送するために必要とするクロック数
は、以下に示す様になる。即ち、従来構成の画像処理装
置においては、Ａ及びＢの二つのバンクに連続して４ワ
ードずつ転送するために必要とするクロック数（即ち、
ACTaから次のACTaまでに要するクロック数）が、１１ク
ロック（×８回）であり、最後にバンクＢのデータを転
送するためのコマンドを入力して２クロック経過後から
バンクＢのプリチャージが終了するまでに要するクロッ
ク数が、５クロックであることから、６４ワード転送す
るために必要とするクロック数は、合計して、１１×８
＋５＝９３クロックと求められる。
上記６４ワード転送するために必要とするクロック数
は、以下に示す様になる。即ち、従来構成の画像処理装
置においては、Ａ及びＢの二つのバンクに連続して４ワ
ードずつ転送するために必要とするクロック数（即ち、
ACTaから次のACTaまでに要するクロック数）が、１１ク
ロック（×８回）であり、最後にバンクＢのデータを転
送するためのコマンドを入力して２クロック経過後から
バンクＢのプリチャージが終了するまでに要するクロッ
ク数が、５クロックであることから、６４ワード転送す
るために必要とするクロック数は、合計して、１１×８
＋５＝９３クロックと求められる。
【００４０】また、このことから、６４ワードを転送す
るための転送効率は、６４／９３×１００＝６８．８％
と求められる。
るための転送効率は、６４／９３×１００＝６８．８％
と求められる。
【００４１】これらのことから理解される様に、本実施
の形態の画像処理装置は、従来構成の画像処理装置と比
較して、同一マクロブロックを構成する６４ワードのデ
ータ転送に要するクロック数を、２１クロックも削減す
ることができる。また、本実施の形態の画像処理装置
は、同６４ワードを転送するための転送効率について、
２０．１％も改善することができる。
の形態の画像処理装置は、従来構成の画像処理装置と比
較して、同一マクロブロックを構成する６４ワードのデ
ータ転送に要するクロック数を、２１クロックも削減す
ることができる。また、本実施の形態の画像処理装置
は、同６４ワードを転送するための転送効率について、
２０．１％も改善することができる。
【００４２】尚、本実施の形態においては、マクロブロ
ック単位で画像処理を行う際のデータ転送効率の改善を
図るために、ＳＤＲＡＭ・インタフェース２３に、バッ
ファＲＡＭ２３１、アドレス生成器２３２、制御部２３
３を備えているものを例として、説明してきたが、上記
３つの構成要素と同様の機能を有するものをＳＤＲＡＭ
・インタフェース２３より画像データ入力側に設け、従
来例のように動作するＳＤＲＡＭ・インタフェースであ
っても、同一のマクロブロックに属する画素データが同
一のバンクにおける同一のロウに格納される様に、更
に、フレーム画像上において各マクロブロックが市松状
に異なるバンクに記憶される様に、並び替えることとし
ても良い。
ック単位で画像処理を行う際のデータ転送効率の改善を
図るために、ＳＤＲＡＭ・インタフェース２３に、バッ
ファＲＡＭ２３１、アドレス生成器２３２、制御部２３
３を備えているものを例として、説明してきたが、上記
３つの構成要素と同様の機能を有するものをＳＤＲＡＭ
・インタフェース２３より画像データ入力側に設け、従
来例のように動作するＳＤＲＡＭ・インタフェースであ
っても、同一のマクロブロックに属する画素データが同
一のバンクにおける同一のロウに格納される様に、更
に、フレーム画像上において各マクロブロックが市松状
に異なるバンクに記憶される様に、並び替えることとし
ても良い。
【００４３】また、本実施の形態においては、画像処理
装置として、ＭＰＥＧ方式ビデオエンコーダと、ＳＤＲ
ＡＭとを備えているものについて説明してきたが、本発
明の概念は、これに限らず、フレームメモリとしてＳＤ
ＲＡＭを備え、マクロブロック単位で特定の画像処理を
行うような画像処理装置に適用可能であることは言うま
でもない。
装置として、ＭＰＥＧ方式ビデオエンコーダと、ＳＤＲ
ＡＭとを備えているものについて説明してきたが、本発
明の概念は、これに限らず、フレームメモリとしてＳＤ
ＲＡＭを備え、マクロブロック単位で特定の画像処理を
行うような画像処理装置に適用可能であることは言うま
でもない。
【００４４】
【発明の効果】以上説明してきた様に、本発明によれ
ば、マクロブロック単位にデータ転送する際における、
転送効率の改善が図られたＳＤＲＡＭを有する画像処理
装置が得られる。
ば、マクロブロック単位にデータ転送する際における、
転送効率の改善が図られたＳＤＲＡＭを有する画像処理
装置が得られる。
【図１】本実施の形態の画像処理装置の構成を示すブロ
ック図である。
ック図である。
【図２】本実施の形態のＳＤＲＡＭ・インタフェースの
構成を示すブロック図である。
構成を示すブロック図である。
【図３】本実施の形態の画像処理装置におけるフレーム
画像上の各画素データの記憶先を示す図である。
画像上の各画素データの記憶先を示す図である。
【図４】本実施の形態の画像処理装置における読出動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図５】本実施の形態の画像処理装置における書込動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図６】従来構成の画像処理装置における読出動作を示
すタイミングチャートである。
すタイミングチャートである。
【図７】従来構成の画像処理装置における書込動作を示
すタイミングチャートである。
すタイミングチャートである。
【図８】従来の画像処理装置の構成を示すブロック図で
ある。
ある。
【図９】従来の画像処理装置におけるフレーム画像上の
各画素データの記憶先を示す図である。
各画素データの記憶先を示す図である。
１０ 画像処理装置 ２０ ＭＰＥＧ方式ビデオエンコーダ ２１ 画像処理部 ２２ ビデオ・インタフェース ２３ ＳＤＲＡＭ・インタフェース ２４ ストリーム・インタフェース ３０ ＳＤＲＡＭ（同期型ダイナミックラム）
Claims (8)
- 【請求項１】 複数のバンクを有する同期型ダイナミッ
クラムを備え、複数の画素データからなる画像データを
順次受信し、前記同期型ダイナミックラムに記憶すると
共に、所定数の前記画素データからなるマクロブロック
単位で前記画像データを符号化・圧縮する画像処理装置
において、 前記画像データを受けて、一時的に記憶するためのバッ
ファ手段と、 該バッファ手段に一時的に記憶された前記画像データを
前記同期型ダイナミックラムに格納する際に、前記同期
型ダイナミックラムのどこに格納するかを示すアドレス
を生成するためのアドレス生成手段と、 前記バッファ手段に記憶された前記画像データの内、同
一の前記マクロブロックに属すべき前記各画素データ
を、同一の前記バンクにおける同一のロウに記憶させる
様に、前記アドレス生成手段を制御するための制御手段
とを備えることを特徴とする画像処理装置。 - 【請求項２】 請求項１に記載の画像処理装置におい
て、 前記制御手段は、前記画像データを受けて、一枚の画像
を構成する複数のマクロブロックに関し、前記画像上の
上下左右において隣接するマクロブロック同士を、互い
に異なるバンクに記憶させる様に、前記アドレス生成手
段を制御することを特徴とする画像処理装置。 - 【請求項３】 請求項１又は請求項２のいずれかに記載
の画像処理装置において、 前記同期型ダイナミックラムは、第１及び第２のバンク
を備えていることを特徴とする画像処理装置。 - 【請求項４】 請求項１乃至請求項３のいずれかに記載
の画像処理装置において、 前記同期型ダイナミックラムは、特定のバンクにおける
特定のロウにアクセスしていた場合、次に、該特定のロ
ウと異なるロウにアクセスする際には、該異なるロウを
アクティブにするためのアクティブ・コマンドを発行す
ると共に、前記特定のロウに対してプリチャージを行う
ことを特徴とする画像処理装置。 - 【請求項５】 請求項１乃至請求項４のいずれかに記載
の画像処理装置において、 前記マクロブロックは、第１の所定個数のサブブロック
を備えており、 該サブブロックの夫々は、第２の所定個数の一連の前記
画素データで構成されるものであり、 夫々の前記画像データを構成する前記画素データは、ラ
スタスキャン順に入力されて、前記バッファ手段に一時
的に記憶され、 前記制御手段は、前記バッファ手段に記憶された前記画
像データの内、同一のマクロブロック内の前記サブブロ
ック毎に処理し、同一のマクロブロックに属すべき各サ
ブブロックを、同一の前記バンクにおける同一のロウに
記憶させる様に、前記アドレス生成手段を制御すること
を特徴とする画像処理装置。 - 【請求項６】 請求項５に記載の画像処理装置におい
て、 前記マクロブロックは、１６個の前記サブブロックを備
えており、 該サブブロックの夫々は、１６個の前記画素データで構
成されることを特徴とする画像処理装置。 - 【請求項７】 複数のバンクを有する同期型ダイナミッ
クラムを備え、複数の画素データからなる画像データを
順次受信し、前記同期型ダイナミックラムに記憶すると
共に、所定数の前記画素データからなるマクロブロック
単位で前記画像データを符号化・圧縮する画像処理装置
において、前記画像データを前記同期型ダイナミックラ
ム内に配置する画像データメモリ配置方法であって、 前記画像データを受けて、同一の前記マクロブロックに
属すべき前記各画素データを、同一の前記バンクにおけ
る同一のロウに記憶させることを特徴とする画像データ
メモリ配置方法。 - 【請求項８】 請求項７に記載の画像データメモリ配置
方法において、 前記画像データを受けて、一枚の画像を構成する複数の
マクロブロックに関し、前記画像上の上下左右において
隣接するマクロブロック同士を、互いに異なるバンクに
記憶させることを特徴とする画像データメモリ配置方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8344896A JPH10191236A (ja) | 1996-12-25 | 1996-12-25 | 画像処理装置及び画像データメモリ配置方法 |
| US08/997,305 US6212231B1 (en) | 1996-12-25 | 1997-12-23 | Assign of pels of a macroblock for compression encoding to a memory sequence in one of banks of DRAM |
| CNB971258457A CN1156154C (zh) | 1996-12-25 | 1997-12-25 | 视频数据排列的方法及相应的视频处理器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8344896A JPH10191236A (ja) | 1996-12-25 | 1996-12-25 | 画像処理装置及び画像データメモリ配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10191236A true JPH10191236A (ja) | 1998-07-21 |
Family
ID=18372836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8344896A Pending JPH10191236A (ja) | 1996-12-25 | 1996-12-25 | 画像処理装置及び画像データメモリ配置方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6212231B1 (ja) |
| JP (1) | JPH10191236A (ja) |
| CN (1) | CN1156154C (ja) |
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| JP2011139517A (ja) * | 2011-03-07 | 2011-07-14 | Toshiba Corp | 画像処理装置 |
| WO2013099518A1 (ja) * | 2011-12-27 | 2013-07-04 | 株式会社メガチップス | 画像処理装置及びメモリアクセス制御方法 |
| JP2015195430A (ja) * | 2014-03-31 | 2015-11-05 | 株式会社メガチップス | データ記憶制御装置およびデータ記憶制御方法 |
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