JPS61112426A - Ｃｍｏｓ駆動回路 - Google Patents
Ｃｍｏｓ駆動回路Info
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- JPS61112426A JPS61112426A JP60151483A JP15148385A JPS61112426A JP S61112426 A JPS61112426 A JP S61112426A JP 60151483 A JP60151483 A JP 60151483A JP 15148385 A JP15148385 A JP 15148385A JP S61112426 A JPS61112426 A JP S61112426A
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関し、特に
０ＭＯ８ＶＬＳＩ半導体記憶装置などにおいて用いられ
る駆動回路に関する。
る駆動回路に関する。
［従来の技術］
ダイナミック読取／書込形の半導体記憶装置は、Ｗｈｉ
ｔｅおよび（ｔａｏに対して発行され、Ｔｅｘａｓ Ｉ
ｎｓｔｒｕｍｅｎｔｓへ譲渡された、米国特許゛第４．
２３９．９９３号に示されているＮ−チャネル技術によ
って構成される。この特許に開示されているように、ク
ロックおよび制御信号のあるものは、電源電圧よりも高
いレベルまで強化することが望ましい。
ｔｅおよび（ｔａｏに対して発行され、Ｔｅｘａｓ Ｉ
ｎｓｔｒｕｍｅｎｔｓへ譲渡された、米国特許゛第４．
２３９．９９３号に示されているＮ−チャネル技術によ
って構成される。この特許に開示されているように、ク
ロックおよび制御信号のあるものは、電源電圧よりも高
いレベルまで強化することが望ましい。
例えば、記憶キャパシタに完全な１のレベルが書込まれ
うるように、行線路を強化する。従って、行線路を作動
させる行デコーダは、電源電圧を超える出力を発生しな
くてはならない。これは、ＮＭＯ３回路においてはブー
トストラップによって行なわれるが、０ＭＯ３技術にお
いてはそれほど容易には行なわれない。
うるように、行線路を強化する。従って、行線路を作動
させる行デコーダは、電源電圧を超える出力を発生しな
くてはならない。これは、ＮＭＯ３回路においてはブー
トストラップによって行なわれるが、０ＭＯ３技術にお
いてはそれほど容易には行なわれない。
従って、０ＭＯ３記憶装置の設計において遭遇する１つ
の問題は、Ｎチャネル転送装置のゲートおよび負荷装置
を雷ｉｌｌ！雷圧ＶＣＣより高く保って、信号レベルの
スレッショルド損失をなくすことである。Ｐチャネル負
荷装置のドレイン接合は順方向にバイアスされているの
で、インバータの出力はＮＭＯ３駆動回路におけるよう
にＶｃｃより高く強化されえない。０ＭＯ３におけるこ
の問題の１つの解決法は、Ｖｃｃ＋電圧、すなわちチッ
プへ供給されるＶｃｃレベルより高電圧の電圧源を作り
出すことである。チップ上においてＶｃｃ電圧源から発
生せしめられたこの電圧は、Ｖｃｃより十分に大きいの
で、ＮＭＯ８装置はいずれもトライオード領域へ駆動さ
れ、Ｖｔ損失問題は解消される。この方法の困難な点は
、このＶｃｃ＋電圧源に接続されている全てのＣＭＯＳ
インバータの電流要求を満たすに足る十分な電流を発生
させることにある。もし駆動されるべき負荷が大きいキ
ャパシタンスを有し、高速で遷移するように駆動される
必要がある場合は、その遷移の要求を満 ゛たすた
めに、これは駆動回路内に大負荷トランジスタを要求す
ることになる。Ｖｃｃ＋は、このようにキャパシタの充
電電流を必要とするだけでなく、さらに、ＮおよびＰチ
ャネル装置の双方がオン状態にある時、インバータの駆
動段の大きいスイッチング電流要求が満たされているこ
とも必要である。
の問題は、Ｎチャネル転送装置のゲートおよび負荷装置
を雷ｉｌｌ！雷圧ＶＣＣより高く保って、信号レベルの
スレッショルド損失をなくすことである。Ｐチャネル負
荷装置のドレイン接合は順方向にバイアスされているの
で、インバータの出力はＮＭＯ３駆動回路におけるよう
にＶｃｃより高く強化されえない。０ＭＯ３におけるこ
の問題の１つの解決法は、Ｖｃｃ＋電圧、すなわちチッ
プへ供給されるＶｃｃレベルより高電圧の電圧源を作り
出すことである。チップ上においてＶｃｃ電圧源から発
生せしめられたこの電圧は、Ｖｃｃより十分に大きいの
で、ＮＭＯ８装置はいずれもトライオード領域へ駆動さ
れ、Ｖｔ損失問題は解消される。この方法の困難な点は
、このＶｃｃ＋電圧源に接続されている全てのＣＭＯＳ
インバータの電流要求を満たすに足る十分な電流を発生
させることにある。もし駆動されるべき負荷が大きいキ
ャパシタンスを有し、高速で遷移するように駆動される
必要がある場合は、その遷移の要求を満 ゛たすた
めに、これは駆動回路内に大負荷トランジスタを要求す
ることになる。Ｖｃｃ＋は、このようにキャパシタの充
電電流を必要とするだけでなく、さらに、ＮおよびＰチ
ャネル装置の双方がオン状態にある時、インバータの駆
動段の大きいスイッチング電流要求が満たされているこ
とも必要である。
［発明の目的と要約〕
従って、本発明は、特に０Ｍ０８回路を用いた、半導体
記憶装置などに対する改良された駆動回路を提供するこ
とを主たる目的とする。もう１つの目的は、電源電圧を
超えた出力を発生するが、チップ上の高電圧源回路のた
めに高電流ドレインを必要としないような、改良された
駆動回路を提供することである。
記憶装置などに対する改良された駆動回路を提供するこ
とを主たる目的とする。もう１つの目的は、電源電圧を
超えた出力を発生するが、チップ上の高電圧源回路のた
めに高電流ドレインを必要としないような、改良された
駆動回路を提供することである。
本発明の１実施例においては、電源電圧を超える高レベ
ルの出力電圧を発生するためのＣＭＯＳ駆動回路は、イ
ンバータと、出力段とを用いている。インバータ回路は
、チップに対する通常の電源電圧を供給され、このイン
バータに続く出力段は、高レベル電圧を発生するチップ
上の電圧発生器から電圧を供給される。チップ上のこの
電圧発生器に対する電流要求は、出力キャパシタンスを
主として電源電圧によって充電し、出力段を充電サイク
ルの後部においてのみ使用することによって、最小限に
おさえられる。
ルの出力電圧を発生するためのＣＭＯＳ駆動回路は、イ
ンバータと、出力段とを用いている。インバータ回路は
、チップに対する通常の電源電圧を供給され、このイン
バータに続く出力段は、高レベル電圧を発生するチップ
上の電圧発生器から電圧を供給される。チップ上のこの
電圧発生器に対する電流要求は、出力キャパシタンスを
主として電源電圧によって充電し、出力段を充電サイク
ルの後部においてのみ使用することによって、最小限に
おさえられる。
本発明の本質と考えられる新しい諸特徴は、特許請求の
範囲に記載されている。しかし、本発明の装置そのもの
、および本発明の他の諸特徴および諸利点は、以下の実
施例に関する詳細な説明によって明らかにされる。
範囲に記載されている。しかし、本発明の装置そのもの
、および本発明の他の諸特徴および諸利点は、以下の実
施例に関する詳細な説明によって明らかにされる。
［実施例］
第１図に示されている本発明のＣＭＯＳ駆動回路は、入
力ノード１０に低レベル入力Ｉｔ」を受け、出力端子１
１に高レベル出力ｒＴＪを発生する。この回路は、チッ
プへ供給される線路１２上の、通常は直流＋５■である
標準的Ｖｃｃ電圧を使用するとともに、線路１３上のＶ
ｃｃ＋電圧源をも使用する。■ＣＣ＋電圧源は少なくと
もＶｔだけＶｃｃより高い。ＣＭＯＳインバータはＰチ
ャネルトランジスタ１４とＮチャネルトランジスタ１５
とを含み、これらのトランジスタのゲート上の入力１０
に入力を受ける。このインバータの出力１６は、Ｎチャ
ネル転送装置１７を経てノード１８に接続されている。
力ノード１０に低レベル入力Ｉｔ」を受け、出力端子１
１に高レベル出力ｒＴＪを発生する。この回路は、チッ
プへ供給される線路１２上の、通常は直流＋５■である
標準的Ｖｃｃ電圧を使用するとともに、線路１３上のＶ
ｃｃ＋電圧源をも使用する。■ＣＣ＋電圧源は少なくと
もＶｔだけＶｃｃより高い。ＣＭＯＳインバータはＰチ
ャネルトランジスタ１４とＮチャネルトランジスタ１５
とを含み、これらのトランジスタのゲート上の入力１０
に入力を受ける。このインバータの出力１６は、Ｎチャ
ネル転送装置１７を経てノード１８に接続されている。
このインバータはＶｃｃ電圧源１２から電圧を供給され
、転送装置１７のゲートもこの電圧源に接続されている
。高レベル出力Ｔを発生する出力回路は、Ｐチャネルト
ランジスタ２ｏおよび２１を用いており、これらのトラ
ンジスタのそれぞれのソースは■ＣＣ＋電圧源１３に接
続されている。トランジスタ２０は、そのゲートノード
２２がゼロ電圧になることによってオン状態にされた時
、ノード１８（これは出力ノード１１と同様のもの）を
ＶＣＣ＋に接続する。ゲートノード２２は、他のＰチャ
ネル＋ランジスタ２１のソース・ドレイン路を経てＶｃ
ｃ＋に接続され、またＮチャネルトランジスタ２３を経
て入力ノード１０に接続されている。
、転送装置１７のゲートもこの電圧源に接続されている
。高レベル出力Ｔを発生する出力回路は、Ｐチャネルト
ランジスタ２ｏおよび２１を用いており、これらのトラ
ンジスタのそれぞれのソースは■ＣＣ＋電圧源１３に接
続されている。トランジスタ２０は、そのゲートノード
２２がゼロ電圧になることによってオン状態にされた時
、ノード１８（これは出力ノード１１と同様のもの）を
ＶＣＣ＋に接続する。ゲートノード２２は、他のＰチャ
ネル＋ランジスタ２１のソース・ドレイン路を経てＶｃ
ｃ＋に接続され、またＮチャネルトランジスタ２３を経
て入力ノード１０に接続されている。
Ｎチャネルトランジスタ２３のゲートは、ノード１８に
接続されている。トランジスタ２１のゲートは、出力端
子１１に接続されている。
接続されている。トランジスタ２１のゲートは、出力端
子１１に接続されている。
第１図の回路の動作において、まずノード１゜における
入力ｔが、第２図に示されているように最初高レベルに
あるものと仮定する。これによっで、ノード１６および
ノード１８はいずれも低レベル状態にされる。ノード１
８が低電圧にあれば、ノード２２は装置２１を経てＶｃ
ｃ にされる。
入力ｔが、第２図に示されているように最初高レベルに
あるものと仮定する。これによっで、ノード１６および
ノード１８はいずれも低レベル状態にされる。ノード１
８が低電圧にあれば、ノード２２は装置２１を経てＶｃ
ｃ にされる。
ノード１８が低レベルにあるので、トランジスタ２３は
オフ状態にあり、そのためノード２２はｖＣＣにある。
オフ状態にあり、そのためノード２２はｖＣＣにある。
ノード２２がｖｃｃ にあれば、トランジスタ２０はオ
フ状態にあり、Ｖｃｃ からの連続的電流は存在しな
い。
フ状態にあり、Ｖｃｃ からの連続的電流は存在しな
い。
第２図の時刻ｔ１において、入力ｔが低レベルへ変化す
ると、ノード１６は高レベルへ変化してＶｃｃになる。
ると、ノード１６は高レベルへ変化してＶｃｃになる。
ノード１８は、装置１７がゲート・ソース間電圧（Ｖｃ
ｃとノード１８との間の電圧）の減少によってオフ状態
になり始めるまで、ノード１６に追随する。装置２３は
、装置１７がオフ状態になる時刻付近で、ノード２２が
放電し、装置２ｏをオン状態にするように設計されてい
る。 ゛装置２０は、出力ノード１８および１１
を＋ Ｖｃｃ まで充電し続ける。出力がＶｃｃ＋に達する
のには短い時間がかかり、装置２１および２３はその間
Ｖｃｃ＋から電荷を伝導するので、第２図に示されてい
るような電流１ｃｃ＋が流れる。ノード１８がＰチャネ
ルのＶｔ内の■ＣＣ＋の電圧に達すると、装置２１はオ
フ状態になる。
ｃとノード１８との間の電圧）の減少によってオフ状態
になり始めるまで、ノード１６に追随する。装置２３は
、装置１７がオフ状態になる時刻付近で、ノード２２が
放電し、装置２ｏをオン状態にするように設計されてい
る。 ゛装置２０は、出力ノード１８および１１
を＋ Ｖｃｃ まで充電し続ける。出力がＶｃｃ＋に達する
のには短い時間がかかり、装置２１および２３はその間
Ｖｃｃ＋から電荷を伝導するので、第２図に示されてい
るような電流１ｃｃ＋が流れる。ノード１８がＰチャネ
ルのＶｔ内の■ＣＣ＋の電圧に達すると、装置２１はオ
フ状態になる。
この時、ノード１８は完全にＶＣＣ＋レベルまで充電さ
れているので、負荷キャパシタ２５への電荷のみがＶｃ
ｃ＋から供給される。
れているので、負荷キャパシタ２５への電荷のみがＶｃ
ｃ＋から供給される。
時刻ｔ２において入力１０は再びｖＣＣまで上昇し、こ
のためトランジスタ１５はオン状態にされ、トランジス
タ１４はオフ状態にされる。キャパシタンス２５は、ノ
ード１８とトランジスタ１７とを経て急速に放電する。
のためトランジスタ１５はオン状態にされ、トランジス
タ１４はオフ状態にされる。キャパシタンス２５は、ノ
ード１８とトランジスタ１７とを経て急速に放電する。
Ｐチャネルトランジスタ２ｏを経て、ある瞬間的な電流
が流れるが、トランジスタ２３がオン状態になっている
ためにノード２２が高レベルノード１０に追随するので
、この電流は極めて小さい。
が流れるが、トランジスタ２３がオン状態になっている
ためにノード２２が高レベルノード１０に追随するので
、この電流は極めて小さい。
第１図の回路は、ＶＣＣ＋から供給される、キャパシタ
２５の充電電流とインバータスイッチング電流との双方
を減少されることによって、Ｖｃｃ＋電圧源１３に対す
る電流要求が減少するように設計されている。インバー
タ１４．１５を、Ｖｃｃ 線路１３ではなくＶＣＣ線
路１２に接続することにより、スイッチング電流要求は
本質的に全くなくされている。また、ｔが低レベルに変
化した時の負荷キャパシタンス２５の充電電流のかなり
の部分は、最初Ｖｃｃｆｆｉ源１２がらトランジスタ１
４および１７を経て供給される。
２５の充電電流とインバータスイッチング電流との双方
を減少されることによって、Ｖｃｃ＋電圧源１３に対す
る電流要求が減少するように設計されている。インバー
タ１４．１５を、Ｖｃｃ 線路１３ではなくＶＣＣ線
路１２に接続することにより、スイッチング電流要求は
本質的に全くなくされている。また、ｔが低レベルに変
化した時の負荷キャパシタンス２５の充電電流のかなり
の部分は、最初Ｖｃｃｆｆｉ源１２がらトランジスタ１
４および１７を経て供給される。
Ｖｃｃ 電圧源は、負荷キャパシタ２５を、Ｖｃｃの
約８０％から最終的なＶｃｃ レベルまで充電するた
めにのみ必要となる。転送袋＠１７は、ノード１８がＶ
ｃｃ＋になる時、装置１４のドレインが順方向にバイア
スされることを妨げ、装置２０１２１．２３は、負荷キ
ャパシタンス２５のＶｃｃ＋からの充電を、充電の最終
部分において制御する。
約８０％から最終的なＶｃｃ レベルまで充電するた
めにのみ必要となる。転送袋＠１７は、ノード１８がＶ
ｃｃ＋になる時、装置１４のドレインが順方向にバイア
スされることを妨げ、装置２０１２１．２３は、負荷キ
ャパシタンス２５のＶｃｃ＋からの充電を、充電の最終
部分において制御する。
第３図には、本発明の回路のもう１つの実施例が示され
ている。トランジスタ１４およｒｊ１５を含むインバー
タは同じもので、ノード１６はトランジスタ１７を経て
ノード１８（および出力１１）に接続され、出力キャパ
シタンス２５を充電する。
ている。トランジスタ１４およｒｊ１５を含むインバー
タは同じもので、ノード１６はトランジスタ１７を経て
ノード１８（および出力１１）に接続され、出力キャパ
シタンス２５を充電する。
しかし、トランジスタ１７のゲートは、トランジスタ３
１および３２を有するＣＭＯＳインバータの出力ノード
３ｏから駆動され、Ｖｃｃから直接に駆動されるのでは
ない。このインバータにおいては、ノード１６からの電
圧がインバータトランジスタ３１および３２のゲートに
接続されているので、入力１０が高レベル（ノード１６
が低レベル）である時は、トランジスタ１７のゲートは
、トランジスタ３３における電圧降下がｙｔになるので
、ｖｃｃ−ｖｔまで充電される。入力１０が低レベル（
ノード１６が高レベル）である時は、トランジスタ１７
のゲートは、トランジスタ３２および３３を経て放電す
る。回路の高電圧側にあるキャパシタ２５は、前と同様
にＶＣＣ＋線路１３からＰチャネルトランジスタ２０に
よって充電され、トランジスタ２ｏのゲートにおけるノ
ード２２は、第１図の回路の場合と同様に、サイクルの
開始時においては、このノード２２を入力１０に接続す
るトランジスタ２３によって低レベルに保たれ、また、
サイクルの最終部分においては、Ｐチャネルトランジス
タ２１によって８レベルに保たれる。しかし、第３図の
実施例においては、トランジスタ２１のゲートは、出力
１１ではなく、ノード３５に接続されている。ノード３
５は、トランジスタ３７を経てインバータの出力に接続
され、トランジスタ３７のゲートは、トランジスタ１７
のゲートのノード３８に接続されている。ノード３５は
、もう１つのＰチャネルトランジスタ３９を経て高電圧
のＶｃｃ＋線路１３に接続され、トランジスタ３９のゲ
ートはノード２２に接続されている。トランジスタ２３
のゲートは（ノード１８ではなく）ノード３５に接続さ
れている。
１および３２を有するＣＭＯＳインバータの出力ノード
３ｏから駆動され、Ｖｃｃから直接に駆動されるのでは
ない。このインバータにおいては、ノード１６からの電
圧がインバータトランジスタ３１および３２のゲートに
接続されているので、入力１０が高レベル（ノード１６
が低レベル）である時は、トランジスタ１７のゲートは
、トランジスタ３３における電圧降下がｙｔになるので
、ｖｃｃ−ｖｔまで充電される。入力１０が低レベル（
ノード１６が高レベル）である時は、トランジスタ１７
のゲートは、トランジスタ３２および３３を経て放電す
る。回路の高電圧側にあるキャパシタ２５は、前と同様
にＶＣＣ＋線路１３からＰチャネルトランジスタ２０に
よって充電され、トランジスタ２ｏのゲートにおけるノ
ード２２は、第１図の回路の場合と同様に、サイクルの
開始時においては、このノード２２を入力１０に接続す
るトランジスタ２３によって低レベルに保たれ、また、
サイクルの最終部分においては、Ｐチャネルトランジス
タ２１によって８レベルに保たれる。しかし、第３図の
実施例においては、トランジスタ２１のゲートは、出力
１１ではなく、ノード３５に接続されている。ノード３
５は、トランジスタ３７を経てインバータの出力に接続
され、トランジスタ３７のゲートは、トランジスタ１７
のゲートのノード３８に接続されている。ノード３５は
、もう１つのＰチャネルトランジスタ３９を経て高電圧
のＶｃｃ＋線路１３に接続され、トランジスタ３９のゲ
ートはノード２２に接続されている。トランジスタ２３
のゲートは（ノード１８ではなく）ノード３５に接続さ
れている。
第３図の改変された回路は、追加の回路、従ってチップ
上の追加の領域を必要とするが、その代わりＶｃｃ＋が
要求される電荷（第４図の電流ｌｃｃ＋）が少なくなる
という点で改良されている。
上の追加の領域を必要とするが、その代わりＶｃｃ＋が
要求される電荷（第４図の電流ｌｃｃ＋）が少なくなる
という点で改良されている。
基本的動作は同様であるが、Ｖｃｃ＋からの充電電流Ｉ
ｃｃ の減少の理由は次の通りである。
ｃｃ の減少の理由は次の通りである。
１）負荷キャパシタン２５が、ノード１６からＶｃｃレ
ベルまで完全に充電された後に、装置２０を経てＶｃｃ
まで充電される。これは、ノード３８をＶｃｃより
高レベルにすることによって、ノード１８がつねにノー
ド１６に追随するようにして実現されている。タイミン
グは、ノード３８および３０が装置１７をオフ状態にす
るのと同時に、ノード２２が装置２ｏをオン状態にする
ように設計されている。
ベルまで完全に充電された後に、装置２０を経てＶｃｃ
まで充電される。これは、ノード３８をＶｃｃより
高レベルにすることによって、ノード１８がつねにノー
ド１６に追随するようにして実現されている。タイミン
グは、ノード３８および３０が装置１７をオフ状態にす
るのと同時に、ノード２２が装置２ｏをオン状態にする
ように設計されている。
２） ノード１８の電圧が低下する前にノード２２を高
い電圧まで充電し、それによってノード１８の電圧低下
時において装置２ｏを流れる電流を減少させている。
い電圧まで充電し、それによってノード１８の電圧低下
時において装置２ｏを流れる電流を減少させている。
３）装置２１のゲートをノード１８ではなくノード３５
に接続することにより、装置２１内の電流を減少させて
いる。この減少は、ノード３５がノード１８よりも負荷
として小さいキャパシタンスを有するために、入力１０
が低レベルに変化する時、ノード１８（および１１）よ
りも速やかにＶｃｃ まで充電される結果起こる。
に接続することにより、装置２１内の電流を減少させて
いる。この減少は、ノード３５がノード１８よりも負荷
として小さいキャパシタンスを有するために、入力１０
が低レベルに変化する時、ノード１８（および１１）よ
りも速やかにＶｃｃ まで充電される結果起こる。
第４図に示されているように、ノード２２における電圧
波形は、第２図の電圧波形よりもずっと鋭い遷移を有す
る。また、ノード３５は、一方のレベルから他方のレベ
ルへ極めて急速な遷移を行ない、それによってスイッチ
ング電流が減少せしめられる。
波形は、第２図の電圧波形よりもずっと鋭い遷移を有す
る。また、ノード３５は、一方のレベルから他方のレベ
ルへ極めて急速な遷移を行ない、それによってスイッチ
ング電流が減少せしめられる。
以上においては、本発明を実施例について説明してきた
が、この説明は限定的意味を有するものではない。本技
術分野に精通した者ならば以上の説明から、これらの実
施例に対してさまざまな改変を施すことができ、また他
の実施例も可能であることがわかるはずである６従って
、特許請求の範囲には、本発明の真の範囲に属する任意
のそのような改変または実施例が含まれるように考慮さ
れている。
が、この説明は限定的意味を有するものではない。本技
術分野に精通した者ならば以上の説明から、これらの実
施例に対してさまざまな改変を施すことができ、また他
の実施例も可能であることがわかるはずである６従って
、特許請求の範囲には、本発明の真の範囲に属する任意
のそのような改変または実施例が含まれるように考慮さ
れている。
第１図は、本発明の駆初回路の電気的概略図、第２図は
、第１図の回路内の諸ノードにおける電圧、および高電
圧源からの電流を、時間の関数として示したタイミング
図、第３図は、本発明のもう１つの実施例である駆動回
路の電気的概略図、第４図は、第３図の回路内の諸ノー
ドにお（プる電圧、および高電圧源からの電流を、時間
の関数として示したタイミング図である。 符号の説明 １ｏ・・・入力ノード、１１・・・出力ノード、１２・
・・ＶＣＣ電圧源、１３・・・ＶＣＣ電圧源、１４．２
ｏ、２１・・・Ｐチャネルトランジスタ、１５．１７．
２３・・・Ｎチャネルトランジスタ、１６・・・ＣＭＯ
Ｓインバータの出力、１７・・・転送装置。２２・・・
制御ノード。 ２５・・・負荷キャパシタ。
、第１図の回路内の諸ノードにおける電圧、および高電
圧源からの電流を、時間の関数として示したタイミング
図、第３図は、本発明のもう１つの実施例である駆動回
路の電気的概略図、第４図は、第３図の回路内の諸ノー
ドにお（プる電圧、および高電圧源からの電流を、時間
の関数として示したタイミング図である。 符号の説明 １ｏ・・・入力ノード、１１・・・出力ノード、１２・
・・ＶＣＣ電圧源、１３・・・ＶＣＣ電圧源、１４．２
ｏ、２１・・・Ｐチャネルトランジスタ、１５．１７．
２３・・・Ｎチャネルトランジスタ、１６・・・ＣＭＯ
Ｓインバータの出力、１７・・・転送装置。２２・・・
制御ノード。 ２５・・・負荷キャパシタ。
Claims (14)
- （１）ＣＭＯＳ駆動回路であつて、低レベル信号を受け
る入力ノードと、該低レベル信号がスイッチされるとき
充電されるべきかなりのキャパシタンスを有する出力ノ
ードと、ＰチャネルトランジスタおよびＮチャネルトラ
ンジスタを有するＣＭＯＳインバータであつて該両トラ
ンジスタのソース・ドレイン路が第１電圧源と接地との
間に直列に接続され、前記ＣＭＯＳインバータがこれら
のソース・ドレイン路の接続点を出力とし、前記両トラ
ンジスタのゲートが前記入力ノードに接続されている前
記ＣＭＯＳインバータと、第１および第２Ｐチャネルト
ランジスタのそれぞれがソース・ドレイン路およびゲー
トを有する該第１あよび第２Ｐチャネルトランジスタと
第２電圧源とを有する出力段であつて該第１トランジス
タのソース・ドレイン路が該第２電圧源を前記出力ノー
ドに接続しており、該第２トランジスタのソース・ドレ
イン路が該第２電圧源を制御ノードに接続しており、該
第２トランジスタのゲートが前記出力ノードに接続され
ている前記出力段と、ソース・ドレイン路およびゲート
を有する直列トランジスタであつて該直列トランジスタ
のソース・ドレイン路が前記インバータの前記出力と前
記出力ノードとの間に接続され、該直列トランジスタの
ゲートが前記第１電圧源に接続されている、該直列トラ
ンジスタと、ソース・ドレイン路およびゲートを有する
制御トランジスタであつて該制御トランジスタのソース
・ドレイン路が前記制御ノードを前記入力ノードに接続
しており、該制御トランジスタのゲートが前記出力ノー
ドに接続されている、該制御トランジスタと、を備えて
いる、ＣＭＯＳ駆動回路。 - （２）特許請求の範囲第１項において、前記制御トラン
ジスタと前記直列トランジスタとの双方がＮチャネルＭ
ＯＳトランジスタである、ＣＭＯＳ駆動回路。 - （３）特許請求の範囲第１項において、前記第２電圧源
が少なくともＶｔだけ前記第１電圧源の電圧より高くな
つている、ＣＭＯＳ駆動回路。 - （４）特許請求の範囲第３項において、前記駆動回路が
半導体集積回路チップ上に構成されている、ＣＭＯＳ駆
動回路。 - （５）特許請求の範囲第５項において、前記第１電圧源
が前記チップに該チップ外から接続されており、前記第
２電圧源が前記第１電圧源から前記チップ上において発
生せしめられている、 ＣＭＯＳ駆動回路。 - （６）特許請求の範囲第５項において、前記キャパシタ
ンスが、前記入力信号が高レベルから低レベルへ変化し
た後の最初の期間において前記第１電圧源から充電され
、その後の最終期間において前記出力ノードがほぼ前記
第２電圧源の電圧レベルに達するまで該第２電圧源から
充電されるようになつている、ＣＭＯＳ駆動回路。 - （７）駆動回路であつて、実質的に相異なる電圧を有す
る一方または他方の論理状態にある入力ノードと、該入
力ノードが該一方の論理状態から該他方の論理状態へ変
化した時充電されるべき大きなキャパシタンスを有する
出力ノードと、第１トランジスタおよび第２トランジス
タを有するインバータであつて該両トランジスタのソー
ス・ドレイン路が第１電圧源と接地との間に直列に接続
され、該第１および第２トランジスタが逆のチャネル伝
導形を有し、前記インバータが前記両ソース・ドレイン
路の接続点を出力とし、前記両トランジスタのゲートが
前記入力ノードに接続されている前記インバータと、ソ
ース・ドレイン路およびゲートを有する直列トランジス
タであつて該直列トランジスタのソース・ドレイン路が
前記インバータの前記出力と前記出力ノードとの間に接
続されていることにより前記入力ノードが前記一方の論
理状態から前記他方の論理状態へ変化する時前記キャパ
シタンスを前記第１電圧源から充電するようになつてい
る前記直列トランジスタと、前記出力ノードを前記第１
電圧源より高電圧の第２電圧源に接続している高電圧充
電装置であつて前記出力ノードに結合せしめられた第１
入力と前記入力ノードに結合せしめられた第２入力とを
有する前記高電圧充電装置と、を備えている駆動回路。 - （８）特許請求の範囲第７項において、前記充電装置が
第３および第４トランジスタを含み、これらのトランジ
スタのそれぞれがソース・ドレイン路およびゲートを有
しており、前記第３トランジスタのソース・ドレイン路
が前記第２電圧源を前記出力ノードに接続し、前記第４
トランジスタのソース・ドレイン路が前記第２電圧源を
前記第３トランジスタのゲートに接続し、該第３トラン
ジスタの該ゲートが結合装置によつて前記入力ノードに
結合せしめられている、駆動回路。 - （９）特許請求の範囲第８項において、前記結合装置が
前記出力ノードによつて制御されている、駆動回路。 - （１０）特許請求の範囲第９項において、前記結合装置
が第５トランジスタであり、該第５トランジスタのゲー
トが前記出力ノードに結合せしめられ、ソース・ドレイ
ン路が前記第３トランジスタのゲートと前記入力ノード
との間に接続されている、駆動回路。 - （１１）特許請求の範囲第７項において、前記直列トラ
ンジスタのゲートが前記第１電圧源に結合せしめられて
いる、駆動回路。 - （１２）特許請求の範囲第７項において、前記第１トラ
ンジスタがＰチャネル形のものであり、前記第２トラン
ジスタと前記直列トランジスタとがＮチャネル形のもの
である、駆動回路。 - （１３）特許請求の範囲第１１項において、前記第３お
よび第４トランジスタが前記第１トランジスタと同形の
ものである、駆動回路。 - （１４）特許請求の範囲第１３項において、前記第１、
第３、および第４トランジスタがＰチャネル形のもので
あり、前記第２、直列、および第５トランジスタがＮチ
ャネル形のものである、駆動回路。
Applications Claiming Priority (2)
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| US630470 | 1984-07-11 | ||
| US06/630,470 US4638182A (en) | 1984-07-11 | 1984-07-11 | High-level CMOS driver circuit |
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|---|---|
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| JPH0728207B2 JPH0728207B2 (ja) | 1995-03-29 |
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| JP (1) | JPH0728207B2 (ja) |
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