JP2964541B2 - 縦型オーバーフロードレイン型固体撮像素子 - Google Patents
縦型オーバーフロードレイン型固体撮像素子Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は固体撮像素子に関し、特に縦型オーバーフロ
ードレイン型固体撮像素子に関する。
ードレイン型固体撮像素子に関する。
近年、固体撮像素子の特性の向上はめざましい。しか
しながら、撮像時における有害なノイズとなる暗電流の
低減は現在においても最重点課題である。また撮像素子
のフォトダイオードは一般的にゲート電極が存在しない
状態で光を照射されるため、特性的に不安定な要因が多
い。これらの改善を目ざして従来から採用されて来た構
造を第４図に示す。これはあらかじめトランスファゲー
ト近辺を含めて、フォトダイオード領域に接合が浅く、
比較的濃度のN+領域204を形成し、ゲート電極202を形成
後、それをマスクに高濃度のN+型領域205とP+型領域206
を形成するものである。本構造により、一定の低暗電流
特性、低残像特性が得られる。
しながら、撮像時における有害なノイズとなる暗電流の
低減は現在においても最重点課題である。また撮像素子
のフォトダイオードは一般的にゲート電極が存在しない
状態で光を照射されるため、特性的に不安定な要因が多
い。これらの改善を目ざして従来から採用されて来た構
造を第４図に示す。これはあらかじめトランスファゲー
ト近辺を含めて、フォトダイオード領域に接合が浅く、
比較的濃度のN+領域204を形成し、ゲート電極202を形成
後、それをマスクに高濃度のN+型領域205とP+型領域206
を形成するものである。本構造により、一定の低暗電流
特性、低残像特性が得られる。
上述した従来の縦型オーバーフロードレイン型固体撮
像素子に於ては、高濃度のN+型領域205及びP+型領域206
の形成はゲート電極形成後であり、すでに垂直CCDのＮ
型埋込チャネル203を形成していることなどから、次工
程に高温熱処理を行うことができない。従ってフォトダ
イオードの接合が浅く、（１）スミアに対して著しく不
利になっていること、（２）パンチスルーオーバーフロ
ードレインの電荷引抜きが減少すること、（３）高濃度
のN+型領域205とP+型領域206の形成に関してプロセス上
の余裕が少ないこと、（４）接合が浅くなることにより
フォトダイオードの分光感度曲線が青色方向にシフトす
ることなどの欠点がある。
像素子に於ては、高濃度のN+型領域205及びP+型領域206
の形成はゲート電極形成後であり、すでに垂直CCDのＮ
型埋込チャネル203を形成していることなどから、次工
程に高温熱処理を行うことができない。従ってフォトダ
イオードの接合が浅く、（１）スミアに対して著しく不
利になっていること、（２）パンチスルーオーバーフロ
ードレインの電荷引抜きが減少すること、（３）高濃度
のN+型領域205とP+型領域206の形成に関してプロセス上
の余裕が少ないこと、（４）接合が浅くなることにより
フォトダイオードの分光感度曲線が青色方向にシフトす
ることなどの欠点がある。
本発明は、第１導電型半導体基板に設けられた第２導
電型ウェルと、前記第２導電型ウェルに設けられた第１
の第１導電型領域を含む受光素子と、前記第１の第１導
電型領域から信号電荷を読み出す手段と、前記受光素子
に隣接する第１の第２導電型領域とを含む縦型オーバー
フロードレイン型固体撮像素子において、前記信号電荷
読出手段を構成するトランスファゲート電極が前記第１
の第１導電型領域の周辺部と重畳するように設けられ、
高濃度の第２の第１導電型領域が前記トランスファゲー
ト電極と自己整合的に形成されて前記トランスファゲー
ト電極下には前記第１の第１導電型領域表面が直接相対
して設けられ、前記第２の第１導電型領域の表面部には
前記第１の第２導電型領域に連結する第２の第２導電型
領域が設けられているというものである。
電型ウェルと、前記第２導電型ウェルに設けられた第１
の第１導電型領域を含む受光素子と、前記第１の第１導
電型領域から信号電荷を読み出す手段と、前記受光素子
に隣接する第１の第２導電型領域とを含む縦型オーバー
フロードレイン型固体撮像素子において、前記信号電荷
読出手段を構成するトランスファゲート電極が前記第１
の第１導電型領域の周辺部と重畳するように設けられ、
高濃度の第２の第１導電型領域が前記トランスファゲー
ト電極と自己整合的に形成されて前記トランスファゲー
ト電極下には前記第１の第１導電型領域表面が直接相対
して設けられ、前記第２の第１導電型領域の表面部には
前記第１の第２導電型領域に連結する第２の第２導電型
領域が設けられているというものである。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す半導体チップの
縦断面図である。
縦断面図である。
また第２図（ａ）〜（ｆ）は第１の実施例の製造方法
を説明するため製造工程順に示した半導体チップの縦断
面図である。
を説明するため製造工程順に示した半導体チップの縦断
面図である。
まず、Ｎ型半導体基板０（シリコン）にボロンをエネ
ルギー（以後Ｅと記す）80〜130keV,ドース量（以後Φ
と記す）１×1012〜３×1012cm-2で注入し、1180〜1230
℃で３〜10時間の押込み拡散をして、接合深さxj＝４〜
９μｍのＰウェル７が形成される（第２図（ａ））。次
に表面の酸化シリコン膜22を厚さ200〜900Å形成し、窒
化シリコン膜21とフォトレジスト（図示せず）をマスク
にリンをＥ＝50〜100kgV,Φ＝１×1011〜７×1011cm-2
で注入し、1000〜1100℃で６〜12時間押４込み拡散を行
ないフォトダイオードの低濃度部を形成する（第２図
（ｂ））。ひきつづき窒化シリコン膜21とフォトレジス
タ（図示せず）でフォトダイオードをおおい、垂直CCD
のＮ型埋込チャネル３を形成するために、リンをＥ＝40
〜100kgV,Φ＝２×1012〜６×1012cm-2または砒素をＥ
＝60〜150kgV,Φ＝２×1012〜６×1012cm-2で注入後920
℃〜1000℃で酸化シリコン膜22を2000〜3000Å成長させ
る（第２図（ｃ））。ひきつづき、窒化シリコン膜21を
除去後、トランスファゲート部を除いてチャネルストッ
パー１としてボロンをＥ＝20〜60keV,Φ＝１×1013〜４
×1013cm-2注入すると共に、トランスファゲート部に読
み出し電圧調整用の不純物層23を形成する（第２図
（ｄ））。
ルギー（以後Ｅと記す）80〜130keV,ドース量（以後Φ
と記す）１×1012〜３×1012cm-2で注入し、1180〜1230
℃で３〜10時間の押込み拡散をして、接合深さxj＝４〜
９μｍのＰウェル７が形成される（第２図（ａ））。次
に表面の酸化シリコン膜22を厚さ200〜900Å形成し、窒
化シリコン膜21とフォトレジスト（図示せず）をマスク
にリンをＥ＝50〜100kgV,Φ＝１×1011〜７×1011cm-2
で注入し、1000〜1100℃で６〜12時間押４込み拡散を行
ないフォトダイオードの低濃度部を形成する（第２図
（ｂ））。ひきつづき窒化シリコン膜21とフォトレジス
タ（図示せず）でフォトダイオードをおおい、垂直CCD
のＮ型埋込チャネル３を形成するために、リンをＥ＝40
〜100kgV,Φ＝２×1012〜６×1012cm-2または砒素をＥ
＝60〜150kgV,Φ＝２×1012〜６×1012cm-2で注入後920
℃〜1000℃で酸化シリコン膜22を2000〜3000Å成長させ
る（第２図（ｃ））。ひきつづき、窒化シリコン膜21を
除去後、トランスファゲート部を除いてチャネルストッ
パー１としてボロンをＥ＝20〜60keV,Φ＝１×1013〜４
×1013cm-2注入すると共に、トランスファゲート部に読
み出し電圧調整用の不純物層23を形成する（第２図
（ｄ））。
次に酸化シリコン膜22を全面除去後、500〜1100Åの
ゲート酸化膜８を形成し、この上に3000〜6000Åのゲー
ト電極用膜を形成後、パターニングして垂直CCDのトラ
ンスファゲート電極２をマスクにリンをΦ＝２×1012〜
１×1013cm-2,E＝150〜300keVで注入しフォトダイオー
ドのN+領域５を形成する（第２図（ｅ））。引きつづき
ボロンをΦ＝0.5×1013〜2.0×1013cm-2E＝30〜50keVで
注入し、フォトダイオード表面にP+領域６を形成し、チ
ャネルストッパ１と連結させる（第２図（ｆ））。ただ
しトランスファゲート電極２とセルフ・アラインで注入
する必要はない。その後、遮光アルミニウム10を形成す
る（第１図）。
ゲート酸化膜８を形成し、この上に3000〜6000Åのゲー
ト電極用膜を形成後、パターニングして垂直CCDのトラ
ンスファゲート電極２をマスクにリンをΦ＝２×1012〜
１×1013cm-2,E＝150〜300keVで注入しフォトダイオー
ドのN+領域５を形成する（第２図（ｅ））。引きつづき
ボロンをΦ＝0.5×1013〜2.0×1013cm-2E＝30〜50keVで
注入し、フォトダイオード表面にP+領域６を形成し、チ
ャネルストッパ１と連結させる（第２図（ｆ））。ただ
しトランスファゲート電極２とセルフ・アラインで注入
する必要はない。その後、遮光アルミニウム10を形成す
る（第１図）。
トランスファゲート電極下にフォトダイオードのＮ型
領域が一部位置しているので電荷の読み出しが一層確実
にできる外、フォトダイオードがP+−N+−Ｎ接合となっ
ているので、全体としてＰウェルとの接合を深い処に設
けることができるため、従来例の欠点（１），（２），
（３）は全て除去できる。
領域が一部位置しているので電荷の読み出しが一層確実
にできる外、フォトダイオードがP+−N+−Ｎ接合となっ
ているので、全体としてＰウェルとの接合を深い処に設
けることができるため、従来例の欠点（１），（２），
（３）は全て除去できる。
第３図は本発明の第２の実施例を示す半導体チップの
縦断面図である。
縦断面図である。
一般に縦型オーバーフロードレイン構造をとる場合、
センサ中央部のＰウェル濃度は薄くなり、センサ中央部
のＮ型不純物濃度が周辺に比べて高くなる。またセンサ
周辺のポテンシャルがチャネルストッパのＰ領域のため
浅くなっている。したがって一般にトランスファゲート
部よりフォトダイオード中央部のポテンシャルが深く、
残像の原因となる。本発明の第２の実施例はこのような
状態を避けるため、フォトダイオードの低濃度のＮ領域
104の中央部を欠落させたものであり、残像に対しても
っと良好な結果が得られる。
センサ中央部のＰウェル濃度は薄くなり、センサ中央部
のＮ型不純物濃度が周辺に比べて高くなる。またセンサ
周辺のポテンシャルがチャネルストッパのＰ領域のため
浅くなっている。したがって一般にトランスファゲート
部よりフォトダイオード中央部のポテンシャルが深く、
残像の原因となる。本発明の第２の実施例はこのような
状態を避けるため、フォトダイオードの低濃度のＮ領域
104の中央部を欠落させたものであり、残像に対しても
っと良好な結果が得られる。
以上説明したように本発明は、フォトダイオードのＮ
型領域を低濃度で深い接合を持つ領域（第１の第１導電
型領域）と高濃度で浅い接合を持つ領域（第２の第１導
電型領域）とで構成することによりフォトダイオードそ
の他の形成にあたってプロセス上の余裕が大きく、低ス
ミア，広い分光感度曲線，高能率な電荷引き抜きドレイ
ン特性の固体撮像素子を実現できる効果がある。
型領域を低濃度で深い接合を持つ領域（第１の第１導電
型領域）と高濃度で浅い接合を持つ領域（第２の第１導
電型領域）とで構成することによりフォトダイオードそ
の他の形成にあたってプロセス上の余裕が大きく、低ス
ミア，広い分光感度曲線，高能率な電荷引き抜きドレイ
ン特性の固体撮像素子を実現できる効果がある。
第１図は本発明の第１の実施例の半導体チップの縦断面
図、第２図（ａ）〜（ｆ）は第１の実施例の製造方法を
説明するため工程順に示す半導体チップの縦断面図、第
３図は本発明の第２の実施例を示す縦断面図、第４図は
従来例を示す半導体チップの縦断面図である。 0,100,200……Ｎ型基板、1,101,201……チャネルストッ
パ、2,102,202……トランスファゲート電極、3,103,203
……垂直CCDのＮ型埋込チャネル、4,104,204……低濃度
のＮ型領域、5,105,205……高濃度のN+型領域、6,106,2
06……P+型領域、7,107,207……Ｐウェル、8,108,208…
…ゲート酸化膜、9,109,209……層間膜、10,110,210…
…遮光アルミニウム、11,111,211……トランスファゲー
ト部、21……窒化シリコン膜、22……酸化シリコン膜、
23……トランスファゲート部の不純物層。
図、第２図（ａ）〜（ｆ）は第１の実施例の製造方法を
説明するため工程順に示す半導体チップの縦断面図、第
３図は本発明の第２の実施例を示す縦断面図、第４図は
従来例を示す半導体チップの縦断面図である。 0,100,200……Ｎ型基板、1,101,201……チャネルストッ
パ、2,102,202……トランスファゲート電極、3,103,203
……垂直CCDのＮ型埋込チャネル、4,104,204……低濃度
のＮ型領域、5,105,205……高濃度のN+型領域、6,106,2
06……P+型領域、7,107,207……Ｐウェル、8,108,208…
…ゲート酸化膜、9,109,209……層間膜、10,110,210…
…遮光アルミニウム、11,111,211……トランスファゲー
ト部、21……窒化シリコン膜、22……酸化シリコン膜、
23……トランスファゲート部の不純物層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/148 H04N 5/335
Claims (1)
- 【請求項１】第１導電型半導体基板に設けられた第２導
電型ウェルと、前記第２導電型ウェルに設けられた第１
の第１導電型領域を含む受光素子と、前記第１の第１導
電型領域から信号電荷を読み出す手段と、前記受光素子
に隣接する第１の第２導電型領域とを含む縦型オーバー
フロードレイン型固体撮像素子において、前記信号電荷
読出手段を構成するトランスファゲート電極が前記第１
の第１導電型領域の周辺部と重畳して設けられ、高濃度
の第２の第１導電型領域が前記トランスファゲート電極
と自己整合的に形成されて前記トランスファゲート電極
下には前記第１の第１導電型領域表面が直接相対して設
けられ、前記第２の第１導電型領域の表面部には前記第
１の第２導電型領域に連結する第２の第２導電型領域が
設けられていることを特徴とする縦型オーバーフロード
レイン型固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120306A JP2964541B2 (ja) | 1990-05-10 | 1990-05-10 | 縦型オーバーフロードレイン型固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120306A JP2964541B2 (ja) | 1990-05-10 | 1990-05-10 | 縦型オーバーフロードレイン型固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0417368A JPH0417368A (ja) | 1992-01-22 |
| JP2964541B2 true JP2964541B2 (ja) | 1999-10-18 |
Family
ID=14782976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2120306A Expired - Fee Related JP2964541B2 (ja) | 1990-05-10 | 1990-05-10 | 縦型オーバーフロードレイン型固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964541B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04355964A (ja) * | 1990-12-21 | 1992-12-09 | Mitsubishi Electric Corp | 固体撮像装置及びその製造方法 |
| KR20020058458A (ko) * | 2000-12-30 | 2002-07-12 | 박종섭 | 포토다이오드의 유효 면적을 증가시킬 수 있는 이미지센서 및 그 제조 방법 |
| KR100450670B1 (ko) * | 2002-02-09 | 2004-10-01 | 삼성전자주식회사 | 포토 다이오드를 갖는 이미지 센서 및 그 제조방법 |
| JP2008307688A (ja) * | 2007-06-12 | 2008-12-25 | Agri Future Joetsu Co Ltd | プラスチック段ボール及びその処分システム |
-
1990
- 1990-05-10 JP JP2120306A patent/JP2964541B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0417368A (ja) | 1992-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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