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JP2742220B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JP2742220B2
JP2742220B2 JP6215437A JP21543794A JP2742220B2 JP 2742220 B2 JP2742220 B2 JP 2742220B2 JP 6215437 A JP6215437 A JP 6215437A JP 21543794 A JP21543794 A JP 21543794A JP 2742220 B2 JP2742220 B2 JP 2742220B2
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JP
Japan
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address
circuit
clock signal
signal
determination
Prior art date
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JP6215437A
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JPH0877794A (ja
Inventor
博仁 菊川
政志 縣
寛範 赤松
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Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP6215437A priority Critical patent/JP2742220B2/ja
Priority to KR1019950021556A priority patent/KR100197189B1/ko
Priority to US08/521,651 priority patent/US5717651A/en
Publication of JPH0877794A publication Critical patent/JPH0877794A/ja
Priority to US08/833,754 priority patent/US5835424A/en
Application granted granted Critical
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、外部クロック信号に同
期してデータを連続的に入出力するタイプの半導体記憶
装置に関するものである。
【０００２】
【従来の技術】近年、マイクロプロセッサ（ＭＰＵ）の
動作周波数の向上に対応するため、主記憶装置として用
いられるダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）のアクセスの高速化が要求されている。その要求に
応えるべく、従来の汎用ＤＲＡＭをコアとして、外部ク
ロック信号に同期して高速にデータを入出力できるよう
にインターフェイス回路を付加した同期型のＤＲＡＭ
（シンクロナスＤＲＡＭ）が提案されている。
【０００３】Y.Takai 他の文献：「250Mbyte/sec Synch
ronous DRAM Using a 3-Stage-Pipelined Architectur
e」(1993 Symposium on VLSI Circuits, Digest of Tec
hnical Papers, pp.59-60) には、連続した外部クロッ
ク信号からデータバースト長に等しい数のパルスを有す
るように生成された内部クロック信号に同期して複数の
回路ブロックをパイプライン動作させる構成を採用した
シンクロナスＤＲＡＭが示されている。このシンクロナ
スＤＲＡＭでは、データバースト長に応じた内部コラム
アドレスが外部クロック信号に同期して自動生成され
る。
【０００４】また、Y.Choi他の文献：「16Mbit Synchro
nous DRAM with 125Mbyte/sec DataRate 」(1993 Sympo
sium on VLSI Circuits, Digest of Technical Papers,
pp.65-66) には、動作すべき複数の回路ブロックへ連
続した外部クロック信号を分配するとともに、該連続し
た外部クロック信号の一部を有効にするためのデータバ
ースト長を示すマスク信号をも各回路ブロックへ分配す
る構成を採用したシンクロナスＤＲＡＭが示されてい
る。
【０００５】さて、シンクロナスＤＲＡＭは汎用ＤＲＡ
Ｍをコアとしているため、高い歩留りを実現するために
は、冗長回路の使用によってメモリバンクの局所的な欠
陥を救済しなければならない。R.P.Cenker他の文献：
「A Fault-Tolerant 64K Dynamic RAM」（1979 ISSCC,
Digest of Technical Papers, pp.150-151）には、従来
の汎用ＤＲＡＭにおける冗長判定のためのアドレス比較
回路として次のような構成が示されている。すなわち、
アドレス比較回路は、電源ノードと判定ノードとの間に
介在したチャージ用のトランジスタと、判定ノードと接
地ノードとの間に介在したアドレス比較部とを備えてい
る。チャージ用のトランジスタは、与えられた活性化信
号で活性化されて導通することにより、判定ノードを
“Ｈ”レベルにチャージしようとするものである。アド
レス比較部は、プログラムすべき不良アドレスに応じて
レーザーで切断されるポリシリコン等で形成された複数
のヒューズ素子と、メモリバンクをアクセスするための
順次更新されるアドレスに応じて導通する複数のトラン
ジスタとの直列回路を有し、該直列回路が判定ノードと
接地ノードとの間に介在するように構成される。与えら
れたアドレスがプログラムされた不良アドレスと一致し
ない場合にはチャージ用のトランジスタのはたらきによ
って判定ノードが“Ｈ”レベルとなり、両アドレスが一
致した場合には判定ノードから接地ノードへの電流パス
ができて判定ノードが“Ｌ”レベルに引き下げられる。
ただし、後者の場合の電源ノードから接地ノードへの貫
通電流を抑制するためには、チャージ用のトランジスタ
とアドレス比較部中の複数のトランジスタとは、いずれ
も小さいサイズが選択される必要がある。
【０００６】
【発明が解決しようとする課題】上記Y.Takai 他の文献
に示されるようにデータバースト長に等しい数のパルス
を有する内部クロック信号を生成するための回路から独
立してデータバースト長に応じた内部コラムアドレスを
生成するためのコラムアドレスカウンタを設ける場合に
は、データバースト長を二重にカウントすることとなる
ので、シンクロナスＤＲＡＭの消費電力の増大を招く。
【０００７】また、上記Y.Choi他の文献に示されるよう
に連続した外部クロック信号とデータバースト長を示す
マスク信号とを複数の回路ブロックへ分配する場合に
は、各回路ブロックにおいてマスク動作が実行されるの
で消費電力の増大を招き、またクロック信号線の負荷容
量が大きくなるのでアクセスの高速化が阻害される。
【０００８】上記R.P.Cenker他の文献に示されるような
汎用ＤＲＡＭのアドレス比較回路をそのままシンクロナ
スＤＲＡＭに適用する場合には、前記活性化信号として
外部クロック信号がチャージ用のトランジスタのゲート
に印加される。この場合には、外部クロック信号の周波
数が高くなると、不良アドレスと一致するアドレスが与
えられた際に判定ノードを十分に“Ｈ”レベルにチャー
ジしきれないうちに外部クロック信号が非活性化レベル
に遷移してしまうため、冗長判定ができなくなる。ま
た、冗長判定を高速化するためにはチャージ用トランジ
スタのサイズとアドレス比較部中の各トランジスタのサ
イズとを大きくせざるを得ず、シンクロナスＤＲＡＭの
低消費電力化を阻害することとなる。
【０００９】本発明の目的は、外部クロック信号に同期
して高速かつ低消費電力でデータを入出力することがで
きる半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、シンクロナスＤＲＡＭにおいてデータバ
ースト長に応じて順次更新される内部コラムアドレスに
着目し、該内部コラムアドレスに係る冗長判定の改良を
実現したものである。詳しくは、本発明の半導体記憶装
置は、外部クロック信号の２倍の周期を持つ相補クロッ
ク信号に従って、各々内部コラムアドレスが供給される
冗長判定のための２個のアドレス比較回路を交互に動作
させることとしたものである。
【００１１】具体的に説明すると、請求項１の発明は、
冗長判定信号に従ってメモリバンクの局所的な欠陥を救
済しながら外部クロック信号に同期してデータを連続的
に入出力する半導体記憶装置において、次のような分周
回路と、第１のアドレス比較回路と、第２のアドレス比
較回路と、出力回路とを備えた構成を採用したものであ
る。すなわち、分周回路は、各々外部クロック信号の２
倍の周期と互いに相補な位相とを有する第１及び第２の
クロック信号を生成するための回路である。第１のアド
レス比較回路は、メモリバンクの欠陥に係る不良アドレ
スがプログラムされ、該メモリバンクをアクセスするた
めの順次更新されるアドレスが外部クロック信号に同期
して与えられ、かつ前記分周回路からの第１のクロック
信号が与えられ、該与えられた第１のクロック信号によ
って活性化されている間に前記プログラムされた不良ア
ドレスと前記与えられたアドレスとを比較し、該両アド
レスが一致した場合に第１の判定信号を出力するための
回路である。第２のアドレス比較回路は、第１のアドレ
ス比較回路と同一の不良アドレスがプログラムされ、該
第１のアドレス比較回路と同一の順次更新されるアドレ
スが外部クロック信号に同期して与えられ、かつ前記分
周回路からの第２のクロック信号が与えられ、該与えら
れた第２のクロック信号によって活性化されている間に
前記プログラムされた不良アドレスと前記与えられたア
ドレスとを比較し、該両アドレスが一致した場合に第２
の判定信号を出力するための回路である。出力回路は、
第１及び第２の判定信号のうちのいずれか一方が得られ
た場合に冗長判定信号を出力するための回路である。
【００１２】請求項２の発明は、請求項１の発明に係る
半導体記憶装置において、外部クロック信号の周波数が
低い場合に前記第１及び第２のアドレス比較回路に互い
に異なる不良アドレスをプログラムできるように、前記
分周回路は与えられた冗長判定モード設定信号に応じて
外部クロック信号と同周期の第１及び第２のクロック信
号を前記第１及び第２のアドレス比較回路に供給するよ
うに動作を切り替え、かつ前記出力回路は冗長判定モー
ド設定信号に応じて前記第１及び第２のアドレス比較回
路からの第１及び第２の判定信号をそのまま冗長判定信
号として出力するように動作を切り替えることとしたも
のである。
【００１３】請求項６の発明は、冗長判定信号に従って
メモリバンクの局所的な欠陥を救済しながら外部クロッ
ク信号に同期してデータを連続的に入出力する半導体記
憶装置において、奇数アドレスが割り当てられた第１の
メモリバンクと、偶数アドレスが割り当てられた第２の
メモリバンクとに加えて、次のような分周回路と、第１
のアドレス比較回路と、第２のアドレス比較回路とを備
えた構成を採用したものである。すなわち、分周回路
は、各々外部クロック信号の２倍の周期と互いに相補な
位相とを有する第１及び第２のクロック信号を生成する
ための回路である。第１のアドレス比較回路は、第１の
メモリバンクの欠陥に係る奇数の不良アドレスがプログ
ラムされ、第１及び第２のメモリバンクをアクセスする
ための順次更新されるアドレスが外部クロック信号に同
期して与えられ、かつ前記分周回路からの第１のクロッ
ク信号が与えられ、該与えられた第１のクロック信号に
よって活性化されている間に前記プログラムされた奇数
の不良アドレスと前記与えられたアドレスとを比較し、
該両アドレスが一致した場合に第１の判定信号を第１の
メモリバンクへの冗長判定信号として出力するための回
路である。第２のアドレス比較回路は、第２のメモリバ
ンクの欠陥に係る偶数の不良アドレスがプログラムさ
れ、第１のアドレス比較回路と同一の順次更新されるア
ドレスが外部クロック信号に同期して与えられ、かつ前
記分周回路からの第２のクロック信号が与えられ、該与
えられた第２のクロック信号によって活性化されている
間に前記プログラムされた偶数の不良アドレスと前記与
えられたアドレスとを比較し、該両アドレスが一致した
場合に第２の判定信号を第２のメモリバンクへの冗長判
定信号として出力するための回路である。
【００１４】請求項３，４，７，８の発明では、請求項
１又は６の発明に係る半導体記憶装置において、前記第
１のアドレス比較回路は、第１のクロック信号により活
性化されて導通するように電源ノードと判定ノードとの
間に介在したチャージ用のトランジスタと、プログラム
すべき不良アドレスに応じて切断される複数のヒューズ
素子と順次更新されるアドレスに応じて導通する複数の
トランジスタとの直列回路を有しかつ該直列回路は判定
ノードと接地ノードとの間に介在するように構成された
アドレス比較部とを備えることとした。また、前記第２
のアドレス比較回路は、第２のクロック信号により活性
化されて導通するように電源ノードと判定ノードとの間
に介在したチャージ用のトランジスタと、プログラムす
べき不良アドレスに応じて切断される複数のヒューズ素
子と順次更新されるアドレスに応じて導通する複数のト
ランジスタとの直列回路を有しかつ該直列回路は判定ノ
ードと接地ノードとの間に介在するように構成されたア
ドレス比較部とを備えることとした。
【００１５】請求項５，９の発明は、請求項１又は６の
発明に係る半導体記憶装置において、データバースト長
に応じて順次更新される内部コラムアドレスを前記第１
及び第２のアドレス比較回路に供給するためのコラムア
ドレスカウンタを更に備えることとしたものである。
【００１６】
【作用】請求項１の発明によれば、外部クロック信号を
分周して得られた相補クロック信号（第１及び第２のク
ロック信号）に従って同一の不良アドレスがプログラム
された２個のアドレス比較回路が交互に冗長判定を実行
するので、外部クロック信号の周波数が高くとも各アド
レス比較回路に十分な判定時間を確保でき、正確な冗長
判定を達成できる。また、十分な判定時間が得られるこ
とから、２個のアドレス比較回路の各々を構成するトラ
ンジスタに小さいサイズのトランジスタを選択すること
で貫通電流を抑制しても、冗長判定に悪影響を及ぼすこ
とがない。また、請求項２の発明によれば、低速動作の
場合に２個のアドレス比較回路が互いに独立に動作し、
高い欠陥救済効率が実現する。
【００１７】請求項６の発明によれば、アドレスに奇数
と偶数とが交互に現れることを考慮して、奇数バンクの
ためのアドレス比較回路と偶数バンクのためのアドレス
比較回路とが外部クロック信号を分周して得られた相補
クロック信号（第１及び第２のクロック信号）に従って
交互に冗長判定を実行するので、外部クロック信号の周
波数が高くとも各アドレス比較回路に十分な判定時間を
確保でき、正確な冗長判定を達成できる。また、十分な
判定時間が得られることから、２個のアドレス比較回路
の各々を構成するトランジスタに小さいサイズのトラン
ジスタを選択することで貫通電流を抑制しても、冗長判
定に悪影響を及ぼすことがない。
【００１８】請求項３，４，７，８の発明によれば、現
在でも主流になっているアドレス比較回路の構成が上記
請求項１又は６の発明に係る半導体記憶装置に用いられ
る。また、請求項５，９の発明によれば、データバース
ト長に応じて順次更新される内部コラムアドレスに係る
冗長判定が改良される。
【００１９】
【実施例】図１は、本発明の実施例に係るシンクロナス
ＤＲＡＭの全体構成を示すブロック図である。図１にお
いて、１０は第１のメモリバンク、２０は第２のメモリ
バンクである。１１，１２，１３は、第１のメモリバン
ク１０のためのロウプリデコーダ、ロウ冗長判定回路及
びコラム冗長判定回路である。２１，２２，２３は、第
２のメモリバンク２０のためのロウプリデコーダ、ロウ
冗長判定回路及びコラム冗長判定回路である。また、３
０はタイミング制御回路、５１はアドレスバッファ、５
２はコラムプリデコーダ、５３は入力バッファ、５４は
出力バッファである。
【００２０】アドレスバッファ５１は、ロウアドレスと
コラムアドレスとがマルチプレクスされた外部アドレス
ＡＤＲを入力し、該外部アドレスＡＤＲとして与えられ
たロウアドレス及びコラムアドレスをロウプリデコーダ
１１，２１、ロウ冗長判定回路１２，２２及びタイミン
グ制御回路３０へ内部アドレスＩＡＤＲとして出力する
ものである。タイミング制御回路３０は、内部アドレス
ＩＡＤＲとして与えられたコラム初期アドレスと、外部
ＲＡＳ信号 /ＲＡＳと、外部ＣＡＳ信号 /ＣＡＳと、ラ
イトイネーブル信号 /ＷＥと、チップセレクト信号 /Ｃ
Ｓと、クロックイネーブル信号ＣＫＥと、データ入出力
マスク信号ＤＱＭと、外部クロック信号ＣＬＫとを入力
し、内部コラムアドレスＩＣＡ、内部ＣＡＳ信号ＩＣＡ
Ｓ、内部連続クロック信号ＩＣＬＫ０、内部クロック信
号ＩＣＬＫ、冗長判定モード設定信号ＲＪＭなどを出力
するものである。内部コラムアドレスＩＣＡは、初期ア
ドレスからデータバースト長で決まる最終アドレスま
で、タイミング制御回路３０の中で順次１ずつインクリ
メントされる。内部ＣＡＳ信号ＩＣＡＳは、データバー
スト長に応じた“Ｈ”レベルの期間すなわち活性化期間
を持つ信号である。内部連続クロック信号ＩＣＬＫ０
は、外部クロック信号ＣＬＫと同周期かつ同相の連続し
たクロック信号である。内部クロック信号ＩＣＬＫは、
データバースト長に応じたパルス数を持つように外部ク
ロック信号ＣＬＫから作られる信号である。冗長判定モ
ード設定信号ＲＪＭは、コラム冗長判定回路１３（２
３）の動作モードを設定するための信号であって、ＲＪ
Ｍ＝“Ｌ”ならばノーマルモードの冗長判定が、ＲＪＭ
＝“Ｈ”ならばハイスピードモードの冗長判定が各々実
行されるようになっている。このタイミング制御回路３
０の内部構成のうち、内部アドレスＩＡＤＲ、外部ＣＡ
Ｓ信号 /ＣＡＳ及び外部クロック信号ＣＬＫから内部コ
ラムアドレスＩＣＡと内部クロック信号ＩＣＬＫとを生
成するための回路構成については、後に詳細に説明す
る。
【００２１】ロウプリデコーダ１１（２１）は、内部ア
ドレスＩＡＤＲとして与えられたロウアドレスを入力
し、第１のメモリバンク１０（第２のメモリバンク２
０）へロウプリデコード信号ＲＰＤを供給するものであ
る。ロウ冗長判定回路１２（２２）は、内部アドレスＩ
ＡＤＲとして与えられたロウアドレスを入力し、第１の
メモリバンク１０（第２のメモリバンク２０）へロウ冗
長判定信号ＲＲＪを供給するものである。コラム冗長判
定回路１３（２３）は、タイミング制御回路３０から出
力される内部コラムアドレスＩＣＡ、内部ＣＡＳ信号Ｉ
ＣＡＳ、内部連続クロック信号ＩＣＬＫ０及び冗長判定
モード設定信号ＲＪＭを入力し、第１のメモリバンク１
０（第２のメモリバンク２０）へコラム冗長判定信号Ｃ
ＲＪを供給するものである。コラムプリデコーダ５２
は、内部コラムアドレスＩＣＡを入力し、コラムプリデ
コード信号ＣＰＤを第１及び第２のメモリバンク１０，
２０へ供給するものである。内部クロック信号ＩＣＬＫ
は、第１のメモリバンク１０、第２のメモリバンク２
０、入力バッファ５３及び出力バッファ５４へ供給され
る。第１及び第２のメモリバンク１０，２０と入力バッ
ファ５３及び出力バッファ５４との間は内部Ｉ／Ｏ線で
結合されている。入力バッファ５３は、データ線ＤＱ上
のデータを内部Ｉ／Ｏ線へ伝送するものである。出力バ
ッファ５４は、内部Ｉ／Ｏ線上のデータをデータ線ＤＱ
へ伝送するものである。
【００２２】図１中の第１及び第２のメモリバンク１
０，２０の各々の内部構成を図２に示す。図２におい
て、６１はノーマルロウとノーマルコラムとを有するメ
モリセル部の周辺にスペアロウとスペアコラムとを備え
たメモリセルアレイ、６２はスペアを備えたロウデコー
ダ、６３はスペアを備えたコラムデコーダ、６４はスペ
アを備えたセンスアンプである。
【００２３】ロウデコーダ６２は、ノーマルロウを選択
するようにロウプリデコード信号ＲＰＤに基づいてワー
ド線ＷＬを活性化し、あるいは不良のロウに代えてスペ
アロウを選択するようにロウ冗長判定信号ＲＲＪに基づ
いてスペアワード線ＳＷＬを活性化するものである。コ
ラムデコーダ６３は、内部クロック信号ＩＣＬＫに同期
して、ノーマルコラムを選択するようにコラムプリデコ
ード信号ＣＰＤに基づいてコラム線Ｙを活性化し、ある
いは不良のコラムに代えてスペアコラムを選択するよう
にコラム冗長判定信号ＣＲＪに基づいてスペアコラム線
ＳＹを活性化するものである。センスアンプ６４は、メ
モリセルアレイ６１と内部Ｉ／Ｏ線との間に介在し、コ
ラムデコーダ６３により選択されたコラムのビット線Ｂ
Ｌ又はスペアビット線ＳＢＬを内部Ｉ／Ｏ線に接続する
ものである。
【００２４】図１中の各コラム冗長判定回路１３，２３
の内部構成を図３に示す。図３において、１００は分周
回路、１１０は複数の判定回路である。各判定回路１１
０は、第１及び第２のアドレス比較回路１１１ａ，１１
１ｂと、出力回路１１２とを備えている。
【００２５】分周回路１００は、内部ＣＡＳ信号ＩＣＡ
Ｓと、内部連続クロック信号ＩＣＬＫ０と、冗長判定モ
ード設定信号ＲＪＭとを入力し、内部ＣＡＳ信号ＩＣＡ
Ｓの活性時にのみ第１のクロック信号ＣＬＫＡと第２の
クロック信号ＣＬＫＢとを各判定回路１１０へ供給する
ものである。詳しくは、冗長判定モード設定信号ＲＪＭ
が“Ｈ”レベルに設定された場合には、分周回路１００
は、内部連続クロック信号ＩＣＬＫ０を分周して得られ
たその２倍の周期と互いに相補な位相とを有する第１及
び第２のクロック信号ＣＬＫＡ，ＣＬＫＢを発生する。
また、冗長判定モード設定信号ＲＪＭが“Ｌ”レベルに
設定された場合には、分周回路１００は、内部連続クロ
ック信号ＩＣＬＫ０と同周期かつ同相の第１及び第２の
クロック信号ＣＬＫＡ，ＣＬＫＢを発生する。
【００２６】分周回路１００の内部構成を図４に示す。
図４において、１２１はインバータ回路、１２２，１２
３は３入力ＮＡＮＤ回路、１２４はインバータ回路、１
２５はカウンタ、１２６，１２７は２入力ＮＡＮＤ回
路、１２８，１２９，１３０，１３１はクロックトイン
バータ回路である。図４中のカウンタ１２５の内部構成
を図５に示す。図５において、１４１はクロックトイン
バータ回路、１４２はインバータ回路、１４３はクロッ
クトインバータ回路であって、これらはリング状に連結
されている。１４４はインバータ回路、１４５，１４６
はクロックトインバータ回路、１４７，１４８はインバ
ータ回路、１４９はＮＭＯＳトランジスタである。
【００２７】図３中の各判定回路１１０において、第１
のアドレス比較回路１１１ａは、内部コラムアドレスＩ
ＣＡと、第１のクロック信号ＣＬＫＡとを入力し、第１
の判定信号Ｊ１を出力するものである。また、第２のア
ドレス比較回路１１１ｂは、同じ内部コラムアドレスＩ
ＣＡと、第２のクロック信号ＣＬＫＢとを入力し、第２
の判定信号Ｊ２を出力するものである。
【００２８】各アドレス比較回路１１１ａ，１１１ｂの
内部構成を図６に示す。図６において、１５０はチャー
ジ回路、１６０はラッチ回路、１７０はヒューズ列、１
７５はＮＭＯＳトランジスタ列である。ヒューズ列１７
０とＮＭＯＳトランジスタ列１７５とは、アドレス比較
部１７８を構成する。図６の構成では、内部コラムアド
レスＩＣＡを示す信号として４ビットのアドレス信号Ａ
Ｙ３〜ＡＹ０とその反転信号ＸＡＹ３〜ＸＡＹ０とが入
力されるものとしている。チャージ回路１５０は、イン
バータ回路１５１と、電源ノードＶCCと判定ノード１５
５との間に介在したＰＭＯＳトランジスタ１５２とを備
え、クロック信号（ＣＬＫＡ又はＣＬＫＢ）が“Ｈ”レ
ベルである間に判定ノード１５５を“Ｈ”レベルにチャ
ージするものである。ラッチ回路１６０は、２個のイン
バータ回路１６１，１６２と１個のＰＭＯＳトランジス
タ１６３とを備え、判定ノード１５５の電位変化を増幅
して判定信号（Ｊ１又はＪ２）の論理を決定するもので
ある。ヒューズ列１７０は各々ポリシリコン等で形成さ
れた８個のヒューズ素子で、ＮＭＯＳトランジスタ列１
７５は８個のＮＭＯＳトランジスタで各々構成され、ヒ
ューズ素子とＮＭＯＳトランジスタとの８個の直列回路
が判定ノード１５５と接地ノードＶSSとの間に介在して
いる。ＮＭＯＳトランジスタ列１７５を構成する８個の
ＮＭＯＳトランジスタの各々のゲートには、上記アドレ
ス信号ＡＹ３〜ＡＹ０とその反転信号ＸＡＹ３〜ＸＡＹ
０とが与えられる。
【００２９】例えば“１０００（２進数）”を不良コラ
ムアドレスとしてアドレス比較部１７８にプログラムす
る場合には、ヒューズ列１７０の中の右から１、４、
６、８番目のヒューズ素子がレーザーによって切断され
る。このようにしてプログラムされた不良コラムアドレ
スと一致する内部コラムアドレスを示す信号（［ＡＹ
３，ＡＹ２，ＡＹ１，ＡＹ０］＝１０００かつ［ＸＡＹ
３，ＸＡＹ２，ＸＡＹ１，ＸＡＹ０］＝０１１１）がＮ
ＭＯＳトランジスタ列１７５を構成する各トランジスタ
のゲートに供給されたときには、判定ノード１５５から
接地ノードＶSSへの電流パスが存在しないので、チャー
ジ回路１５０の動作によって判定ノード１５５が“Ｈ”
レベルに上がり、判定信号（Ｊ１又はＪ２）が“Ｈ”レ
ベルとなる。これに対して、プログラムされた不良コラ
ムアドレスと一致しない内部コラムアドレスが入力され
たときには、判定ノード１５５から接地ノードＶSSへの
電流パスが生じるので、チャージ回路１５０が動作して
も判定ノード１５５が“Ｈ”レベルに上がらず、判定信
号（Ｊ１又はＪ２）が“Ｌ”レベルとなる。電源ノード
ＶCCから接地ノードＶSSへの貫通電流を抑制するため
に、チャージ回路１５０のＰＭＯＳトランジスタ１５２
とＮＭＯＳトランジスタ列１７５を構成する８個のＮＭ
ＯＳトランジスタとは、小さいサイズが選択される。
【００３０】図３中の出力回路１１２は、第１の判定信
号Ｊ１と、第２の判定信号Ｊ２と、冗長判定モード設定
信号ＲＪＭとを入力し、冗長判定モード設定信号ＲＪＭ
が“Ｈ”レベルに設定された場合には第１の判定信号Ｊ
１と第２の判定信号Ｊ２との論理和信号を第１のコラム
冗長判定信号ＣＲＪ１として出力し、冗長判定モード設
定信号ＲＪＭが“Ｌ”レベルに設定された場合には第１
及び第２の判定信号Ｊ１，Ｊ２をそのまま第１及び第２
のコラム冗長判定信号ＣＲＪ１，ＣＲＪ２として出力す
るものである。この出力回路１１２の内部構成を図７に
示す。図７において、１８１，１８３はクロックトイン
バータ回路、１８２，１８４，１８５はインバータ回
路、１８６はクロック制御された２入力のＮＯＲ回路、
１８７はＰＭＯＳトランジスタである。
【００３１】ここで、図３の構成を備えたコラム冗長判
定回路１３，２３の動作について説明する。
【００３２】本シンクロナスＤＲＡＭに例えば周波数１
００ＭＨｚ（周期１０ｎｓ）の外部クロック信号ＣＬＫ
を供給する場合には、１つの判定回路１１０の中の２個
のアドレス比較回路１１１ａ，１１１ｂに異なる不良コ
ラムアドレスをプログラムするとともに、分周回路１０
０及び出力回路１１２に“Ｌ”レベルの冗長判定モード
設定信号ＲＪＭを供給する。図８（ａ）〜（ｉ）は、Ｒ
ＪＭ＝“Ｌ”（ノーマルモード）の場合のコラム冗長判
定回路１３，２３の動作例を示す信号波形図である。デ
ータバースト長は４であり、ある判定回路１１０の中の
第１のアドレス比較回路１１１ａに不良コラムアドレス
として“１０００（２進数）”がプログラムされている
ものとする。分周回路１００は、図８（ｃ）及び（ｄ）
に示すように、内部ＣＡＳ信号ＩＣＡＳの活性時にのみ
内部連続クロック信号ＩＣＬＫ０と同周期かつ同相（し
たがって、外部クロック信号ＣＬＫと同周期かつ同相）
の第１及び第２のクロック信号ＣＬＫＡ，ＣＬＫＢを各
判定回路１１０へ供給する。各判定回路１１０の中の第
１のアドレス比較回路１１１ａは、第１のクロック信号
ＣＬＫＡの“Ｈ”レベルの期間（５ｎｓの期間）内に、
与えられた内部コラムアドレスＩＣＡと予めプログラム
された不良コラムアドレスとを比較して第１の判定信号
Ｊ１の論理レベルを決定し、第１のクロック信号ＣＬＫ
Ａの“Ｌ”レベルの期間（５ｎｓの期間）は、決定した
第１の判定信号Ｊ１の論理レベルを保持する。第２のア
ドレス比較回路１１１ｂは、第２のクロック信号ＣＬＫ
Ｂの“Ｈ”レベルの期間（５ｎｓの期間）内に、与えら
れた内部コラムアドレスＩＣＡと予めプログラムされた
不良コラムアドレスとを比較して第２の判定信号Ｊ２の
論理レベルを決定し、第２のクロック信号ＣＬＫＢの
“Ｌ”レベルの期間（５ｎｓの期間）は、決定した第２
の判定信号Ｊ２の論理レベルを保持する。つまり、第１
及び第２のアドレス比較回路１１１ａ，１１１ｂは、同
時に冗長判定を実行する。この結果、図８（ｅ）に示す
ように内部コラムアドレスＩＣＡが“１０００”に更新
された時、“１０００”がプログラムされた第１のアド
レス比較回路１１１ａが図８（ｆ）に示すように“Ｈ”
レベルの判定信号Ｊ１を出力し、これを受けて出力回路
１１２が図８（ｈ）に示すように“Ｈ”レベルのコラム
冗長判定信号ＣＲＪ１を出力する。
【００３３】さて、外部クロック信号ＣＬＫの周波数が
高くなると、上記ノーマルモードでは冗長判定ができな
い問題が生じる。内部コラムアドレスＩＣＡが不良コラ
ムアドレスと一致するアドレスに更新された際に、判定
ノード１５５を十分に“Ｈ”レベルにチャージしきれな
いうちに、すなわちラッチ回路１６０のしきい値より小
さいレベルまでしかチャージできないうちにクロック信
号（ＣＬＫＡ又はＣＬＫＢ）が“Ｌ”レベルに遷移して
しまうからである。この場合には、内部コラムアドレス
ＩＣＡが不良コラムアドレスと一致しても、“Ｈ”レベ
ルの判定信号（Ｊ１又はＪ２）は出力されない。
【００３４】そこで、本シンクロナスＤＲＡＭに例えば
周波数２５０ＭＨｚ（周期４ｎｓ）の外部クロック信号
ＣＬＫを供給する場合には、１つの判定回路１１０の中
の２個のアドレス比較回路１１１ａ，１１１ｂに同一の
不良コラムアドレスをプログラムするとともに、分周回
路１００及び出力回路１１２に“Ｈ”レベルの冗長判定
モード設定信号ＲＪＭを供給する。図９（ａ）〜（ｉ）
は、ＲＪＭ＝“Ｈ”（ハイスピードモード）の場合のコ
ラム冗長判定回路１３，２３の動作例を示す信号波形図
である。データバースト長は８であり、ある判定回路１
１０の中の第１及び第２のアドレス比較回路１１１ａ，
１１１ｂに不良コラムアドレスとして“１０００（２進
数）”がプログラムされているものとする。分周回路１
００は、図９（ｃ）及び（ｄ）に示すように、内部ＣＡ
Ｓ信号ＩＣＡＳの活性時にのみ内部連続クロック信号Ｉ
ＣＬＫ０の２倍の周期すなわち周期８ｎｓを有する第１
及び第２の相補クロック信号ＣＬＫＡ，ＣＬＫＢを各判
定回路１１０へ供給する。各判定回路１１０の中の第１
のアドレス比較回路１１１ａは、第１のクロック信号Ｃ
ＬＫＡの“Ｈ”レベルの期間（４ｎｓの期間）に、与え
られた内部コラムアドレスＩＣＡと予めプログラムされ
た不良コラムアドレスとを比較して第１の判定信号Ｊ１
の論理レベルを決定する。第２のアドレス比較回路１１
１ｂは、第２のクロック信号ＣＬＫＢの“Ｈ”レベルの
期間（４ｎｓの期間）に、与えられた内部コラムアドレ
スＩＣＡと予めプログラムされた不良コラムアドレスと
を比較して第２の判定信号Ｊ２の論理レベルを決定す
る。つまり、第１及び第２のアドレス比較回路１１１
ａ，１１１ｂは、交互に冗長判定を実行する。この結
果、図９（ｅ）に示すように第１のクロック信号ＣＬＫ
Ａの“Ｈ”レベルの期間に内部コラムアドレスＩＣＡが
“１０００”に更新された時、“１０００”がプログラ
ムされた第１のアドレス比較回路１１１ａが図９（ｆ）
に示すように“Ｈ”レベルの判定信号Ｊ１を出力し、こ
れを受けて出力回路１１２が図９（ｈ）に示すように
“Ｈ”レベルのコラム冗長判定信号ＣＲＪ１を出力す
る。図１０（ａ）〜（ｉ）は第２のクロック信号ＣＬＫ
Ｂの“Ｈ”レベルの期間に内部コラムアドレスＩＣＡが
“１０００”に更新された場合の動作を示しており、こ
の場合には“１０００”がプログラムされた第２のアド
レス比較回路１１１ｂが図１０（ｇ）に示すように
“Ｈ”レベルの判定信号Ｊ２を出力し、これを受けて出
力回路１１２が図１０（ｈ）に示すように“Ｈ”レベル
のコラム冗長判定信号ＣＲＪ１を出力する。
【００３５】なお、図４及び図５に示す分周回路１００
は、内部ＣＡＳ信号ＩＣＡＳが非活性（“Ｌ”レベル）
である間にカウンタ１２５の出力ＯＵＴ及び /ＯＵＴが
リセットされ、ＲＪＭ＝“Ｈ”の場合に第２のクロック
信号ＣＬＫＢより第１のクロック信号ＣＬＫＡの方が先
に立ち上がるように構成されている。また、図７の出力
回路１１２の中のＰＭＯＳトランジスタ１８７は、ＲＪ
Ｍ＝“Ｈ”の場合に不使用の第２のコラム冗長判定信号
ＣＲＪ２を“Ｌ”レベルに保持するために設けられてい
る。
【００３６】以上のとおり、図３の構成を備えたコラム
冗長判定回路１３，２３によれば、ハイスピードモード
では分周された相補クロック信号ＣＬＫＡ，ＣＬＫＢに
従って１つの判定回路１１１の中の同一の不良コラムア
ドレスがプログラムされた２個のアドレス比較回路１１
１ａ，１１１ｂが交互に冗長判定を実行するので、外部
クロック信号ＣＬＫの周波数が高くとも、十分な冗長判
定時間が得られ、正確なコラム冗長判定を達成できる。
また、十分な冗長判定時間が得られることから、チャー
ジ回路１５０のＰＭＯＳトランジスタ１５２とＮＭＯＳ
トランジスタ列１７５を構成する８個のＮＭＯＳトラン
ジスタとに小さいサイズのトランジスタを選択すること
によって電源ノードＶCCから接地ノードＶSSへの貫通電
流を抑制しても、コラム冗長判定に悪影響を及ぼすこと
がない。したがって、ＭＰＵシステムのマスタークロッ
ク信号のような高い周波数のクロック信号に対しても同
期動作が可能なほど高速であり、かつ消費電力の小さい
シンクロナスＤＲＡＭを実現できる。
【００３７】また、ノーマルモードでは１つの判定回路
１１０の中の２個のアドレス比較回路１１１ａ，１１１
ｂに異なる不良コラムアドレスがプログラムされ、両ア
ドレス比較回路の独立動作によって高い欠陥救済効率を
実現できる。
【００３８】次に、図１中の２個のコラム冗長判定回路
１３，２３を１つに統合した変形例を図１１に示す。図
１１において、第１のメモリバンク１０のノーマルコラ
ム及びスペアコラムには奇数のコラムアドレスが、第２
のメモリバンク２０のノーマルコラム及びスペアコラム
には偶数のコラムアドレスが各々割り当てられるものと
する。コラム冗長判定回路１９０は、分周回路１９１
と、奇数アドレス比較回路１９２と、偶数アドレス比較
回路１９３とを備え、内部コラムアドレスＩＣＡと、内
部ＣＡＳ信号ＩＣＡＳと、内部連続クロック信号ＩＣＬ
Ｋ０とを入力し、第１のメモリバンク１０へ奇数コラム
冗長判定信号ＯＣＲＪを、第２のメモリバンク２０へ偶
数コラム冗長判定信号ＥＣＲＪを各々供給するものであ
る。
【００３９】図１１中の分周回路１９１は、内部ＣＡＳ
信号ＩＣＡＳと、内部連続クロック信号ＩＣＬＫ０とを
入力し、内部ＣＡＳ信号ＩＣＡＳの活性時にのみ第１の
クロック信号ＣＬＫＡを奇数アドレス比較回路１９２
へ、第２のクロック信号ＣＬＫＢを偶数アドレス比較回
路１９３へ各々供給するものである。これらのクロック
信号ＣＬＫＡ，ＣＬＫＢは、内部連続クロック信号ＩＣ
ＬＫ０を分周して得られたその２倍の周期を有するクロ
ック信号であって、互いに相補な位相を有するものであ
る。奇数アドレス比較回路１９２は、内部コラムアドレ
スＩＣＡと、第１のクロック信号ＣＬＫＡとを入力し、
奇数コラム冗長判定信号ＯＣＲＪを出力するものであっ
て、不良コラムアドレスとして奇数アドレスのみがプロ
グラムされる。また、偶数アドレス比較回路１９３は、
内部コラムアドレスＩＣＡと、第２のクロック信号ＣＬ
ＫＢとを入力し、偶数コラム冗長判定信号ＥＣＲＪを出
力するものであって、不良コラムアドレスとして偶数ア
ドレスのみがプログラムされる。奇数アドレス比較回路
１９２及び偶数アドレス比較回路１９３の内部構成は、
図６と同様である。
【００４０】内部コラムアドレスＩＣＡは、初期アドレ
スからデータバースト長で決まる最終アドレスまで１ず
つ順次インクリメントされる。したがって、内部コラム
アドレスＩＣＡには奇数と偶数が交互に出現する。これ
に対応するように、図１１中のコラム冗長判定回路１９
０によれば、分周された相補クロック信号ＣＬＫＡ，Ｃ
ＬＫＢに応じて２個のアドレス比較回路１９２，１９３
が交互に冗長判定を実行する。したがって、外部クロッ
ク信号ＣＬＫの周波数が高くとも、十分な冗長判定時間
が得られ、正確なコラム冗長判定を達成できる。つま
り、図３の構成を備えたコラム冗長判定回路の場合と同
様に、高速かつ低消費電力のシンクロナスＤＲＡＭを実
現できる。
【００４１】図１２は、図１中のタイミング制御回路３
０の内部構成のうち、内部アドレスＩＡＤＲ、外部ＣＡ
Ｓ信号 /ＣＡＳ及び外部クロック信号ＣＬＫから内部コ
ラムアドレスＩＣＡと内部クロック信号ＩＣＬＫとを生
成するための回路構成を示している。ただし、データバ
ースト長は４であるものとしている。図１２において、
２００は内部クロック起動回路、２１０はＲＳフリップ
フロップ、２２０はゲート回路、２３０はコラムアドレ
スカウンタ、２４０はコラムアドレスレジスタ、２５０
はアドレス設定回路、２６０は比較回路、２７０は内部
クロック停止回路である。ＲＳフリップフロップ２１０
とゲート回路２２０とは、クロック制御回路２０５を構
成する。
【００４２】内部クロック起動回路２００は、外部ＣＡ
Ｓ信号 /ＣＡＳと外部クロック信号ＣＬＫとからパルス
状の内部クロック起動信号ＳＴＡＲＴをつくるための回
路であって、インバータ回路２０１と２入力ＮＡＮＤ回
路２０２とで構成される。ＲＳフリップフロップ２１０
は、２個の２入力ＮＡＮＤ回路２１１，２１２で構成さ
れ、内部クロック起動信号ＳＴＡＲＴが“Ｌ”レベルに
なった時に出力がセットされ、内部クロック停止回路２
７０から供給される内部クロック停止信号ＳＴＯＰが
“Ｌ”レベルになった時に出力がリセットされるもので
ある。ゲート回路２２０は、２入力ＮＡＮＤ回路２２１
とインバータ回路２２２とで構成され、ＲＳフリップフ
ロップ２１０の出力がセットされている間に外部クロッ
ク信号ＣＬＫを内部クロック信号ＩＣＬＫとして出力す
るものである。
【００４３】コラムアドレスカウンタ２３０は、内部ク
ロック信号ＩＣＬＫに従って内部コラムアドレスＩＣＡ
を初期アドレスから最終アドレスまで１ずつ順次インク
リメントするものである。コラムアドレスレジスタ２４
０は、内部コラムアドレスＩＣＡの最終アドレスを保持
するものである。アドレス設定回路２５０は、内部アド
レスＩＡＤＲとして与えられたコラムアドレスを初期ア
ドレスＡＤＤ０としてコラムアドレスカウンタ２３０に
設定するとともに、該初期アドレスＡＤＤ０から１を引
いて得たアドレスを最終アドレスとしてコラムアドレス
レジスタ２４０に設定するものである。内部クロック起
動信号ＳＴＡＲＴの反転パルスは、初期アドレスＡＤＤ
０及び最終アドレスＡＤＤ０−１の設定信号ＳＥＴとし
て、コラムアドレスカウンタ２３０及びコラムアドレス
レジスタ２４０に供給される。
【００４４】比較回路２６０は、コラムアドレスカウン
タ２３０の最下位２桁Ａ１，Ａ０とコラムアドレスレジ
スタ２４０の最下位２桁ＲＡ１，ＲＡ０とを比較するた
めの回路であって、２個のＸＯＲ回路２６１，２６２と
１個のＮＡＮＤ回路２６３とで構成される。コラムアド
レスカウンタ２３０の最下位２桁Ａ１，Ａ０とコラムア
ドレスレジスタ２４０の最下位２桁ＲＡ１，ＲＡ０とが
一致すると、比較回路２６０から“Ｌ”レベルの判定信
号Ｄが出力される。内部クロック停止回路２７０は、比
較回路２６０の判定信号Ｄから内部クロック信号ＩＣＬ
Ｋに同期した内部クロック停止信号ＳＴＯＰをつくるた
めの回路であって、４個のインバータ回路２７１，２７
３，２７４，２７６と、１個のＮＭＯＳトランジスタ２
７２と、１個のクロックトインバータ回路２７５とで構
成される。
【００４５】図１３（ａ）〜（ｆ）は、図１２のタイミ
ング制御回路３０の動作を示す信号波形図である。内部
クロック起動信号ＳＴＡＲＴは、 /ＣＡＳ＝“Ｌ”かつ
ＣＬＫ＝“Ｈ”であるときに“Ｌ”レベルとなる。つま
り、内部クロック起動信号ＳＴＡＲＴは、図１３（ｃ）
に示すように、外部クロック信号ＣＬＫの立ち上がりに
同期して立ち下がる“Ｌ”レベルのパルス信号である。
内部クロック起動信号ＳＴＡＲＴが“Ｌ”レベルになる
と、ＲＳフリップフロップ２１０の出力が“Ｈ”レベル
にセットされる結果、図１３（ｆ）に示すように、ゲー
ト回路２２０は外部クロック信号ＣＬＫに同期した内部
クロックＩＣＬＫの出力を開始する。また、内部クロッ
ク起動信号ＳＴＡＲＴが“Ｌ”レベルになると、内部ク
ロック停止回路２７０の中のＮＭＯＳトランジスタ２７
２が導通する結果、図１３（ｄ）に示すように、内部ク
ロック停止信号ＳＴＯＰが“Ｈ”レベルになる。更に、
内部クロック起動信号ＳＴＡＲＴが“Ｌ”レベルになる
と、“Ｈ”レベルの設定信号ＳＥＴがコラムアドレスカ
ウンタ２３０及びコラムアドレスレジスタ２４０に供給
される結果、コラムアドレスカウンタ２３０に初期アド
レスＡＤＤ０が、コラムアドレスレジスタ２４０に最終
アドレスＡＤＤ０−１が各々設定される。例えば、コラ
ムアドレスカウンタ２３０の最下位２桁Ａ１，Ａ０に
“００（２進数）”が設定されるならば、コラムアドレ
スレジスタ２４０の最下位２桁ＲＡ１，ＲＡ０は“１１
（２進数）”に設定される。
【００４６】以後、コラムアドレスレジスタ２４０は最
終アドレスＡＤＤ０−１を保持し、コラムアドレスカウ
ンタ２３０は内部クロック信号ＩＣＬＫに同期して初期
アドレスＡＤＤ０から内部コラムアドレスＩＣＡを１ず
つ順次インクリメントする。図１３（ｅ）に示すように
内部コラムアドレスＩＣＡがＡＤＤ０からＡＤＤ１、Ａ
ＤＤ２、ＡＤＤ３へと順次遷移するのに応じて、コラム
アドレスカウンタ２３０の最下位２桁Ａ１，Ａ０は“０
０”から“０１”、“１０”、“１１”へと順次遷移す
る。コラムアドレスカウンタ２３０の最下位２桁Ａ１，
Ａ０が“１１”になると、比較回路２６０の判定信号Ｄ
は“Ｈ”レベルから“Ｌ”レベルへ転じる。Ａ１＝ＲＡ
１かつＡ０＝ＲＡ０が成立するからである。このように
して判定信号Ｄが“Ｌ”レベルになったとき、内部クロ
ック信号ＩＣＬＫの立ち下がりに同期して内部クロック
停止信号ＳＴＯＰが“Ｈ”レベルから“Ｌ”レベルへ転
じる。内部クロック停止信号ＳＴＯＰが“Ｌ”レベルに
なると、ＲＳフリップフロップ２１０の出力が直ちに
“Ｌ”レベルにリセットされる結果、ゲート回路２２０
は内部クロック信号ＩＣＬＫの出力を停止する。以上の
ようにして、データバースト長に等しい数のパルスすな
わち４個のパルスを有する内部クロック信号ＩＣＬＫが
ゲート回路２２０から得られる。これと同時に、データ
バースト長に応じた所要の内部コラムアドレスＩＣＡが
コラムアドレスカウンタ２３０から得られる。
【００４７】以上のとおり、図１２の構成を備えたタイ
ミング制御回路３０によれば、シンクロナスＤＲＡＭに
おけるデータのバースト転送に元来必要なコラムアドレ
スカウンタ２３０を内部クロック信号ＩＣＬＫの停止制
御にも用いるので、シンクロナスＤＲＡＭの回路規模を
縮小できる。また、必要な数のパルスのみの内部クロッ
ク信号ＩＣＬＫを複数の回路ブロック、すなわち第１及
び第２のメモリバンク１０，２０の中のコラムデコーダ
６３、入力バッファ５３、出力バッファ５４などへ分配
することで、本シンクロナスＤＲＡＭの大幅な低消費電
力化が達成される。
【００４８】なお、図１２中の比較回路２６０の回路構
成を変更すれば、任意のデータバースト長に対応可能で
ある。例えば、データバースト長が８ならば、コラムア
ドレスカウンタ２３０の最下位３桁とコラムアドレスレ
ジスタ２４０の最下位３桁との一致・不一致を判定すれ
ばよい。コラムアドレスレジスタ２４０への最終アドレ
スの設定次第では、コラムアドレスカウンタ２３０の保
持アドレスとコラムアドレスレジスタ２４０の保持アド
レスとが特定の桁において不一致になった場合に上記判
定信号Ｄを出力することとしてもよい。
【００４９】また、上記の例ではコラムアドレスカウン
タ２３０がアドレスをインクリメントすることとしてい
たが、内部クロック信号ＩＣＬＫの停止制御のためには
コラムアドレスカウンタ２３０に代わるカウンタがアド
レスをデクリメントすることとしてもよい。コラムアド
レスレジスタ２４０に代わるレジスタに設定される最終
アドレスは、これに応じて修正される。また、内部クロ
ック信号ＩＣＬＫの停止制御のためには、データバース
ト長で決定される数の桁のみを保持するカウンタとレジ
スタとを設けるようにしてもよい。
【００５０】なお、図１において、タイミング制御回路
３０から出力されるデータバースト長に等しい数のパル
スを有する内部クロック信号ＩＣＬＫを、内部連続クロ
ック信号ＩＣＬＫ０に代えてコラム冗長判定回路１３，
２３に供給するようにしてもよい。この場合には、コラ
ム冗長判定回路１３，２３への内部ＣＡＳ信号ＩＣＡＳ
の入力は不要である。図１１のコラム冗長判定回路１９
０についても同様である。
【００５１】以上、本発明の実施例に係るシンクロナス
ＤＲＡＭについて説明したが、本発明は外部クロック信
号に同期してデータを連続的に入出力するタイプの様々
な半導体記憶装置に適用可能である。
【００５２】
【発明の効果】以上説明してきたように、請求項１〜９
の発明によれば、外部クロック信号の２倍の周期を持つ
相補クロック信号に従って冗長判定のための２個のアド
レス比較回路を交互に動作させる構成を採用したので、
外部クロック信号の周波数が高くとも各アドレス比較回
路に十分な判定時間を確保でき、正確な冗長判定を達成
できる。また、十分な判定時間が得られることから、各
アドレス比較回路内に貫通電流を抑制するように小さい
サイズのトランジスタを選択しても、冗長判定に悪影響
を及ぼすことがない。したがって、外部クロック信号に
同期して高速かつ低消費電力でデータを入出力できる半
導体記憶装置を提供することができる。特に、請求項２
の発明によれば、冗長判定モード設定信号に応じたモー
ド切り替えにより、上記外部クロック信号の周波数が高
い場合の高速動作と、外部クロック信号の周波数が低い
場合の高い欠陥救済効率を実現した低速動作とをともに
達成することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係るシンクロナスＤＲＡＭの
全体構成を示すブロック図である。
【図２】図１中の２つのメモリバンクの各々の内部構成
を示すブロック図である。
【図３】図１中の各コラム冗長判定回路の内部構成を示
すブロック図である。
【図４】図３中の分周回路の内部構成を示す回路図であ
る。
【図５】図４中のカウンタの内部構成を示す回路図であ
る。
【図６】図３中の各アドレス比較回路の内部構成を示す
回路図である。
【図７】図３中の出力回路の内部構成を示す回路図であ
る。
【図８】（ａ）〜（ｉ）は、冗長判定モード設定信号が
“Ｌ”レベルである場合の図３のコラム冗長判定回路の
動作を示す信号波形図である。
【図９】（ａ）〜（ｉ）は、冗長判定モード設定信号が
“Ｈ”レベルである場合の図３のコラム冗長判定回路の
動作を示す信号波形図である。
【図１０】（ａ）〜（ｉ）は、冗長判定モード設定信号
が“Ｈ”レベルである場合の図３のコラム冗長判定回路
の他の動作を示す信号波形図である。
【図１１】図１中のコラム冗長判定回路の変形例を示す
ブロック図である。
【図１２】図１中のタイミング制御回路の内部構成の一
部を示す回路図である。
【図１３】（ａ）〜（ｆ）は、図１２のタイミング制御
回路の動作を示す信号波形図である。
【符号の説明】
１０，２０ メモリバンク １３，２３ コラム冗長判定回路 ３０ タイミング制御回路 ５１ アドレスバッファ １００ 分周回路 １１０ 判定回路 １１１ａ，１１１ｂ アドレス比較回路 １１２ 出力回路 １５０ チャージ回路 １５２ ＰＭＯＳトランジスタ １５５ 判定ノード １６０ ラッチ回路 １７０ ヒューズ列 １７５ ＮＭＯＳトランジスタ列 １７８ アドレス比較部 １９０ コラム冗長判定回路 １９１ 分周回路 １９２ 奇数アドレス比較回路（第１のアドレス比較回
路） １９３ 偶数アドレス比較回路（第２のアドレス比較回
路） ２００ 内部クロック起動回路 ２０５ クロック制御回路 ２１０ ＲＳフリップフロップ ２２０ ゲート回路 ２３０ コラムアドレスカウンタ ２４０ コラムアドレスレジスタ ２５０ アドレス設定回路 ２６０ 比較回路 ２７０ 内部クロック停止回路 ＡＤＲ 外部アドレス /ＣＡＳ 外部ＣＡＳ信号 ＣＬＫ 外部クロック信号 ＣＬＫＡ，ＣＬＫＢ 第１及び第２のクロック信号 ＣＲＪ，ＣＲＪ１，ＣＲＪ２ 冗長判定信号 Ｄ 判定信号 ＥＣＲＪ 偶数コラム冗長判定信号（第２の判定信号） ＩＣＡ 内部コラムアドレス ＩＣＡＳ 内部ＣＡＳ信号 ＩＣＬＫ 内部クロック信号 ＩＣＬＫ０ 内部連続クロック信号 Ｊ１，Ｊ２ 第１及び第２の判定信号 ＯＣＲＪ 奇数コラム冗長判定信号（第１の判定信号） ＲＪＭ 冗長判定モード設定信号 ＳＥＴ 設定信号 ＳＴＡＲＴ 内部クロック起動信号 ＳＴＯＰ 内部クロック停止信号 ＶCC 電源ノード ＶSS 接地ノード
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−176200（ＪＰ，Ａ) 特開 平７−161183（ＪＰ，Ａ) 特開 平６−36591（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 冗長判定信号に従ってメモリバンクの局
    所的な欠陥を救済しながら外部クロック信号に同期して
    データを連続的に入出力する半導体記憶装置であって、 各々前記外部クロック信号の２倍の周期と互いに相補な
    位相とを有する第１及び第２のクロック信号を生成する
    ための分周回路と、 前記メモリバンクの欠陥に係る不良アドレスがプログラ
    ムされ、前記メモリバンクをアクセスするための順次更
    新されるアドレスが前記外部クロック信号に同期して与
    えられ、かつ前記分周回路からの第１のクロック信号が
    与えられ、該与えられた第１のクロック信号によって活
    性化されている間に前記プログラムされた不良アドレス
    と前記与えられたアドレスとを比較し、該両アドレスが
    一致した場合に第１の判定信号を出力するための第１の
    アドレス比較回路と、 前記第１のアドレス比較回路と同一の不良アドレスがプ
    ログラムされ、前記第１のアドレス比較回路と同一の順
    次更新されるアドレスが前記外部クロック信号に同期し
    て与えられ、かつ前記分周回路からの第２のクロック信
    号が与えられ、該与えられた第２のクロック信号によっ
    て活性化されている間に前記プログラムされた不良アド
    レスと前記与えられたアドレスとを比較し、該両アドレ
    スが一致した場合に第２の判定信号を出力するための第
    ２のアドレス比較回路と、 前記第１及び第２の判定信号のうちのいずれか一方が得
    られた場合に前記冗長判定信号を出力するための出力回
    路とを備えたことを特徴とする半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、 前記外部クロック信号の周波数が低い場合に前記第１及
    び第２のアドレス比較回路に互いに異なる不良アドレス
    をプログラムできるように、 前記分周回路は、与えられた冗長判定モード設定信号に
    応じて、前記外部クロック信号と同周期の第１及び第２
    のクロック信号を前記第１及び第２のアドレス比較回路
    に供給するように動作を切り替え、 前記出力回路は、前記冗長判定モード設定信号に応じ
    て、前記第１及び第２のアドレス比較回路からの第１及
    び第２の判定信号をそのまま前記冗長判定信号として出
    力するように動作を切り替えることを特徴とする半導体
    記憶装置。
  3. 【請求項３】 請求項１記載の半導体記憶装置におい
    て、 前記第１のアドレス比較回路は、 前記第１のクロック信号により活性化されて導通するよ
    うに電源ノードと判定ノードとの間に介在したチャージ
    用のトランジスタと、 前記プログラムすべき不良アドレスに応じて切断される
    複数のヒューズ素子と前記順次更新されるアドレスに応
    じて導通する複数のトランジスタとの直列回路を有し、
    かつ該直列回路は接地ノードと前記判定ノードとの間に
    介在するように構成されたアドレス比較部とを備えたこ
    とを特徴とする半導体記憶装置。
  4. 【請求項４】 請求項１記載の半導体記憶装置におい
    て、 前記第２のアドレス比較回路は、 前記第２のクロック信号により活性化されて導通するよ
    うに電源ノードと判定ノードとの間に介在したチャージ
    用のトランジスタと、 前記プログラムすべき不良アドレスに応じて切断される
    複数のヒューズ素子と前記順次更新されるアドレスに応
    じて導通する複数のトランジスタとの直列回路を有し、
    かつ該直列回路は接地ノードと前記判定ノードとの間に
    介在するように構成されたアドレス比較部とを備えたこ
    とを特徴とする半導体記憶装置。
  5. 【請求項５】 請求項１記載の半導体記憶装置におい
    て、 データバースト長に応じて順次更新される内部コラムア
    ドレスを前記第１及び第２のアドレス比較回路に供給す
    るためのコラムアドレスカウンタを更に備えたことを特
    徴とする半導体記憶装置。
  6. 【請求項６】 冗長判定信号に従ってメモリバンクの局
    所的な欠陥を救済しながら外部クロック信号に同期して
    データを連続的に入出力する半導体記憶装置であって、 奇数アドレスが割り当てられた第１のメモリバンクと、 偶数アドレスが割り当てられた第２のメモリバンクと、 各々前記外部クロック信号の２倍の周期と互いに相補な
    位相とを有する第１及び第２のクロック信号を生成する
    ための分周回路と、 前記第１のメモリバンクの欠陥に係る奇数の不良アドレ
    スがプログラムされ、前記第１及び第２のメモリバンク
    をアクセスするための順次更新されるアドレスが前記外
    部クロック信号に同期して与えられ、かつ前記分周回路
    からの第１のクロック信号が与えられ、該与えられた第
    １のクロック信号によって活性化されている間に前記プ
    ログラムされた奇数の不良アドレスと前記与えられたア
    ドレスとを比較し、該両アドレスが一致した場合に第１
    の判定信号を前記第１のメモリバンクへの冗長判定信号
    として出力するための第１のアドレス比較回路と、 前記第２のメモリバンクの欠陥に係る偶数の不良アドレ
    スがプログラムされ、前記第１のアドレス比較回路と同
    一の順次更新されるアドレスが前記外部クロック信号に
    同期して与えられ、かつ前記分周回路からの第２のクロ
    ック信号が与えられ、該与えられた第２のクロック信号
    によって活性化されている間に前記プログラムされた偶
    数の不良アドレスと前記与えられたアドレスとを比較
    し、該両アドレスが一致した場合に第２の判定信号を前
    記第２のメモリバンクへの冗長判定信号として出力する
    ための第２のアドレス比較回路とを備えたことを特徴と
    する半導体記憶装置。
  7. 【請求項７】 請求項６記載の半導体記憶装置におい
    て、 前記第１のアドレス比較回路は、 前記第１のクロック信号により活性化されて導通するよ
    うに電源ノードと判定ノードとの間に介在したチャージ
    用のトランジスタと、 前記プログラムすべき奇数の不良アドレスに応じて切断
    される複数のヒューズ素子と前記順次更新されるアドレ
    スに応じて導通する複数のトランジスタとの直列回路を
    有し、かつ該直列回路は接地ノードと前記判定ノードと
    の間に介在するように構成されたアドレス比較部とを備
    えたことを特徴とする半導体記憶装置。
  8. 【請求項８】 請求項６記載の半導体記憶装置におい
    て、 前記第２のアドレス比較回路は、 前記第２のクロック信号により活性化されて導通するよ
    うに電源ノードと判定ノードとの間に介在したチャージ
    用のトランジスタと、 前記プログラムすべき偶数の不良アドレスに応じて切断
    される複数のヒューズ素子と前記順次更新されるアドレ
    スに応じて導通する複数のトランジスタとの直列回路を
    有し、かつ該直列回路は接地ノードと前記判定ノードと
    の間に介在するように構成されたアドレス比較部とを備
    えたことを特徴とする半導体記憶装置。
  9. 【請求項９】 請求項６記載の半導体記憶装置におい
    て、 データバースト長に応じて順次更新される内部コラムア
    ドレスを前記第１及び第２のアドレス比較回路に供給す
    るためのコラムアドレスカウンタを更に備えたことを特
    徴とする半導体記憶装置。
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