JP2001143494A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ＤＲＡＭの不良メモリセルの救済効率を落とす
ことなく総スペアエレメント数を激減させ、冗長回路の
面積効率を向上させる。 【解決手段】メモリセルアレイが複数に分割されてなる
複数のノーマルバンクBANK0 〜BANK15にそれぞれ設けら
れた第１のスペアエレメントＳＷＬと、ノーマルバンク
とは別のスペアバンクBANKBPに設けられた第２のスペア
エレメントＳＷＬと、第１のスペアエレメントを選択駆
動する複数の第１のスペアデコーダSRD0〜SRD3と、第２
のスペアエレメントを選択駆動する第２のスペアデコー
ダSRD0〜SRD3と、第２のスペアエレメントを複数のノー
マルバンク内の任意のバンクに選択的に割り当てる置換
制御回路FS0a〜FS27a 、RWLON1,RWLON2 、SRDact0 〜SR
Dact3 とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に不良メモリセルの救済を行う冗長回路を備え
たマルチバンク構成の半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】半導体記憶装置には、製品の歩留まりを
向上させるために、メモリセルアレイのテストにより一
部のメモリセルに欠陥が検出された場合に、欠陥セルを
冗長セルと置き換えて救済する冗長システムが採用され
ている。現在一般的に用いられている冗長システムは、
欠陥セルを含む一行あるいは複数行のセルアレイを単位
としてそれと同じ大きさのスペアエレメントで置き換え
る（セルアレイ単位の置き換え）方式を採用している。

【０００３】欠陥セルを含むセルアレイ単位のアドレス
情報は、フューズを用いた不揮発性の記憶素子により記
憶されている。アドレス情報は複数ビットで構成される
ので、それに対応した複数本のフューズを含むフューズ
セットが用いられている。このフューズセットは、通
常、スペアエレメントと１対１に対応され、チップ内に
はスペアエレメントと同数のフューズセットが設けられ
る。そして、スペアエレメントを使用する場合、それに
対応するフューズセット内のフューズがアドレス情報に
応じて切断される。

【０００４】上記したように冗長システムは、スペアエ
レメントおよびフューズセットなどの冗長回路を必要と
するので、メモリチップの面積が増大する。救済可能な
欠陥の数と冗長回路の面積とはトレードオフの関係にあ
るので、面積効率を向上させる冗長システムが種々提案
されている。

【０００５】例えば、Kirihata等が提案したフレキシブ
ルな冗長システム（"Fault-Tolerant Design for 256Mb
DRAM"（IEEE JOURNAL of SOLID-STATE CIRCUITS, VOL.
31,NO.4, April 1996）参照）がある。この方式は、１
つのスペアエレメントが広いセルアレイ領域をカバーし
ているので、欠陥セルがチップの一部に偏って存在する
場合でも、セルアレイ内に欠陥が均等に分散している場
合と同様に救済できる。このため、スペアエレメントの
数を削減して、リダンダンシ回路の面積効率を高めるこ
とができ、チップ当たりの欠陥数が判明している場合、
或いは予測できる場合に有効である。

【０００６】一方、近年、メモリセルアレイが複数に分
割されたメモリチップが開発されている。例えばチップ
内部に複数のバンクを持ち、それらのバンクが同時に活
性化されるメモリチップがある。

【０００７】この様なメモリチップは、不良メモリセル
をロウ単位で救済を行うためのロウスペアエレメントを
バンクを越えて使用することは不可能であるので、各バ
ンク毎にスペアエレメントを用意せざるを得ないという
制約が生じる。そして、バンクの数が多くなるほど、チ
ップ内のメモリセルアレイの分割数は増加し、１つのス
ペアエレメントがカバーできるセルアレイ領域は狭くな
る。

【０００８】しかも、各バンク毎にスペアエレメントを
配置する場合、メモリ容量の増大に伴い、メモリセルの
欠陥が偏って発生する確率が相当高いので、高い良品率
を確保するためには、各バンクに含めるスペアエレメン
ト数を増やすことが不可避となり、結果としてチップ面
積の激増につながる。

【０００９】即ち、上記したようにスペアエレメントが
狭い範囲しかカバーできない場合、欠陥がメモリセルア
レイの一部に偏在した場合においても欠陥セルを救済で
きるようにするためには、狭いセルアレイ領域毎にスペ
アエレメントを設けなければならない。これはチップ全
体として見ると、チップ当たりの平均欠陥数を大幅に超
えたスペアエレメント数をチップに組み込むことになる
ため、面積効率を悪化させる。

【００１０】さらに、スペアエレメントとフューズセッ
トを一対一に対応させる従来の方式では、スペアエレメ
ント数の増加に伴ってフューズセット数も増加する。し
かし、一般に、フューズセットの方がスペアエレメント
よりも大きな面積を必要とするので、冗長回路の面積効
率が大きく低下してしまう。

【００１１】このような事態に対して、セルアレイ全体
の欠陥想定数を上回るフューズセットの数を、総スペア
エレメント数よりも少なく抑える手法がある。その具体
例としては、各バンク内の複数のスペアロウデコーダと
の対応情報関係を各フューズセットに含ませることによ
り、各フューズセットをスペアエレメントと１対１に対
応させる必要がなくなる。

【００１２】因みに、従来のＤＲＡＭには、セルアレイ
全体を１６個のバンクに分割し、不良が偏在した場合に
備えて各バンクに８個のスペアエレメントを設け、セル
アレイ全体での平均欠陥数を２０個程度と想定した場
合、総スペアエレメント数１２８よりも少ない２８個の
フューズセットにより、不良が均一に分散した場合にも
偏在した場合にも対処できるようにしたものがある。し
かし、総数で１２８個のスペアエレメントを持たせたる
ので、スペアエレメントの面積効率が高いとは言えな
い。

【００１３】ところで、メモリ容量の増大に比例してバ
ンク数も増加する傾向にあるが、今後は、バンク数の増
加の必要性が必ずしも大きくならず、メモリ容量の増大
に比較してバンク数の増加率が鈍る傾向にある。これに
対して、ビット線長、ワード線長に上限があることか
ら、バンクを構成するサブアレイは、その大きさに上限
があり、数が増える傾向にある。このような傾向に対応
して、あるバンクが活性化された際にそのバンクに属し
ながらも非活性状態にあるサブアレイが存在するような
構成が採用されることになる。

【００１４】しかし、同一バンクに属しながら、活性状
態のサブアレイと非活性状態のサブアレイが存在する構
成の半導体メモリにおいて、各サブアレイ毎にスペアエ
レメントを多数配置すると、チップ面積の激増をまねく
という問題がある。

【００１５】一方、素子の微細化に伴い、欠陥もまた微
細になるというわけではないので、欠陥の中には相対的
に幅（面積）が大きく、複数のスペアエレメントを消費
せざるを得ないという場合が発生してきている。

【００１６】しかし、フューズセットの数を総スペアエ
レメント数よりも少なく抑える方式では、複数のスペア
エレメントを消費すれば、当然に同数のフューズセット
も消費されるので、より少ないフューズセットの方が、
スペアエレメントよりも幅の大きい欠陥による被害を大
きく受けることになる。

【００１７】図２１は、１つのバンク内で発生し得る欠
陥による不良例A ,Bを纏めて示している。

【００１８】不良例A は、ワード線２本分の幅をもつ面
積が広い欠陥を救済するために、１つのスペアエレメン
トを使用する場合を示している。この場合、フューズセ
ットの使用は１つである。

【００１９】不良例B は、ワード線２本分の幅をもつ面
積が広い欠陥を救済するために、２つのスペアエレメン
トの使用を余儀なくされる場合を示している。この場
合、フューズセットの使用は２つである。

【００２０】素子の微細化が進むにつれて、不良例B も
増えてくる。極端な場合、想定している２０個の欠陥の
いずれもが置換単位の境界をまたぐとすると、スペアエ
レメントの数が足りなくなる確率はまだ低いが、フュー
ズセットの方は確実に不足することになる。

【００２１】そこで、欠陥の幅に比べてパターンの微細
化が進んだ場合には、占有面積が大きなフューズセット
を減らしたいにも拘わらず、減らすことができないとい
う事態に直面する。

【００２２】

【発明が解決しようとする課題】上記したように従来の
マルチバンク構成のＤＲＡＭは、スペアエレメント数の
増加が面積効率を落とすという問題があった。

【００２３】また、各バンクがそれぞれ複数のサブアレ
イからなる従来のマルチバンク構成のＤＲＡＭにおいて
も、不良が偏在した場合に備えて各バンクのサブアレイ
毎に独立のスペアエレメントを持たせているので、スペ
アエレメント数の増加が面積効率を落とすという問題が
あった。

【００２４】また、従来のマルチバンク構成のＤＲＡＭ
は、素子の微細化が進むにつれて、置換単位であるスペ
アエレメントの境界を欠陥がまたぐ状況が増えてくる
と、フューズセットが不足するという問題があった。

【００２５】本発明は上記の問題点を解決すべくなされ
たもので、メモリセルアレイの近年の細分化された複数
の単位にそれぞれ対応して設けられるスペアエレメント
数を減らした場合でも、セルアレイ全体で欠陥が偏った
場合に対処でき、救済率と救済自由度を維持しながら総
スペアエレメント数を減少させてチップ上の冗長回路の
面積効率を向上させることに寄与し得る半導体記憶装置
を提供することを目的とする。

【００２６】また、本発明の他の目的は、各バンクのサ
ブアレイ毎に持たせたスペアエレメントを同一バンク内
で共用でき、セルアレイ全体で欠陥が偏った場合に対処
でき、救済率と救済自由度を維持しながら総スペアエレ
メント数を減少させてチップ上の冗長回路の面積効率を
向上させることに寄与し得る半導体記憶装置を提供する
ことにある。

【００２７】また、本発明の他の目的は、１つのフュー
ズセットで複数のスペアエレメントの置換を受け持つこ
とができるようにし、幅の大きな欠陥に対処する際のフ
ューズセットの消費を抑制でき、占有面積が大きなフュ
ーズセットを増加させずに高い良品率を得る半導体記憶
装置を提供することにある。

【００２８】

【課題を解決するための手段】本発明の第１の半導体記
憶装置は、メモリセルアレイの複数の単位にそれぞれ設
けられた第１のスペアエレメントと、前記複数の単位と
は別に設けられた第２のスペアエレメントと、前記第２
のスペアエレメントを前記複数の単位の内の任意の単位
に選択的に割り当てる手段とを具備することを特徴とす
る。

【００２９】本発明の第２の半導体記憶装置は、メモリ
セルアレイが複数に分割されてなる複数のノーマルバン
クと、前記メモリセルアレイの不良メモリセルを置き換
えるために設けられた１個のスペアバンクに纏められて
配置された第１冗長セルアレイと、前記複数のノーマル
バンクに対応して設けられた複数の第２冗長セルアレイ
と、前記各ノーマルバンクに対応して設けられ、入力ア
ドレスにより前記メモリセルアレイの行、列の選択を行
う通常のデコーダと、前記第１冗長セルアレイを選択駆
動する第１のスペアデコーダと、前記複数の第２冗長セ
ルアレイを対応して選択駆動する複数の第２のスペアデ
コーダと、前記第１のスペアデコーダを駆動制御する第
１の置換制御信号を供給する第１の置換制御信号線と、
前記複数の第２のスペアデコーダを駆動制御する第２の
置換制御信号を供給する第２の置換制御信号線と、不良
メモリセルのアドレスおよび前記第１冗長セルアレイあ
るいは第２冗長セルアレイとの対応関係情報を予め記憶
しておき、前記記憶された不良メモリセルのアドレスと
入力アドレスとの一致検出結果および前記第１冗長セル
アレイあるいは第２冗長セルアレイとの対応関係情報に
基づいて前記第１の置換制御信号あるいは第２の置換制
御信号を選択的に出力する複数の第１の記憶回路と、前
記第１の置換制御信号線および第２の置換制御信号線の
いずれかが活性状態の時に前記ノーマルデコーダを非活
性状態に制御する制御回路とを具備することを特徴とす
る。

【００３０】本発明の第３の半導体記憶装置は、メモリ
セルアレイが複数に分割されてなる複数のノーマルバン
クと、前記メモリセルアレイの不良メモリセルを置き換
えるために設けられた複数のスペアバンクに配置された
複数の第１冗長セルアレイと、前記複数のノーマルバン
クに対応して設けられた複数の第２冗長セルアレイと、
前記各ノーマルバンクに対応して設けられ、入力アドレ
スにより前記メモリセルアレイの行、列の選択を行う通
常のデコーダと、前記複数の第１冗長セルアレイを対応
して選択駆動する複数の第１のスペアデコーダと、前記
複数の第２冗長セルアレイを対応して選択駆動する複数
の第２のスペアデコーダと、前記複数の第１のスペアデ
コーダを択一的に駆動制御する第１の置換制御信号を供
給する複数の第１の置換制御信号線と、前記複数の第２
のスペアデコーダを駆動制御する第２の置換制御信号を
供給する第２の置換制御信号線と、不良メモリセルのア
ドレスおよび前記複数の第１冗長セルアレイあるいは第
２冗長セルアレイとの対応関係情報を予め記憶してお
き、前記記憶された不良メモリセルのアドレスと入力ア
ドレスとの一致検出結果および前記複数の第１冗長セル
アレイあるいは第２冗長セルアレイとの対応関係情報に
基づいて前記第１の置換制御信号あるいは第２の置換制
御信号を選択的に出力する複数の第１の記憶回路と、前
記複数の第１の置換制御信号線および第２の置換制御信
号線のいずれかが活性状態の時に前記通常のデコーダを
非活性状態に制御する制御回路とを具備することを特徴
とする。

【００３１】本発明の第４の半導体記憶装置は、メモリ
セルアレイが複数に分割されてなる複数のノーマルバン
クと、前記メモリセルアレイの不良メモリセルを置き換
えるために設けられた１個のスペアバンクに纏められて
配置された複数の第１冗長セルアレイと、前記複数のノ
ーマルバンクに対応して設けられた複数の第２冗長セル
アレイと、前記各ノーマルバンクに対応して設けられ、
入力アドレスにより前記メモリセルアレイの行、列の選
択を行う通常のデコーダと、前記複数の第１冗長セルア
レイを対応して選択駆動する複数の第１のスペアデコー
ダと、前記複数の第２冗長セルアレイを対応して選択駆
動する複数の第２のスペアデコーダと、前記複数の第１
のスペアデコーダを対応して駆動制御する第１の置換制
御信号を供給する複数の第１の置換制御信号線と、前記
複数の第２のスペアデコーダを駆動制御する第２の置換
制御信号を供給する第２の置換制御信号線と、前記複数
の第１の置換制御信号線に対応して設けられ、不良メモ
リセルのアドレスを予め記憶する第１の記憶手段を備
え、前記第１の記憶手段に記憶された不良メモリセルの
アドレスと入力アドレスとの一致検出結果に基づいて対
応する第１の置換制御信号線に前記第１の置換制御信号
を選択的に出力する複数の第１の記憶回路と、前記不良
メモリセルのアドレスおよび前記複数の第２冗長セルア
レイとの対応関係情報を予め記憶する第２の記憶手段を
備え、前記第２の記憶手段に記憶された不良メモリセル
のアドレスと入力アドレスとの一致検出結果および前記
複数の第２冗長セルアレイとの対応関係情報に基づいて
前記第２の置換制御信号線に前記第２の置換制御信号を
選択的に出力する複数の第２の記憶回路と、前記複数の
第１の置換制御信号線および第２の置換制御信号線のい
ずれか１本が活性状態の時に前記通常のデコーダを非活
性状態に制御する制御回路とを具備することを特徴とす
る。

【００３２】本発明の第５の半導体記憶装置は、メモリ
セルアレイが複数に分割されてなり、それぞれ複数のサ
ブアレイからなる複数のメモリバンクと、前記各サブア
レイにそれぞれ設けられ、不良メモリセルと置き換えら
れる複数のスペアエレメントと、前記各サブアレイに対
応して設けられ、入力アドレスにより前記サブアレイの
行選択を行う複数のノーマルデコーダと、前記各サブア
レイに対応して設けられ、前記複数のスペアエレメント
を対応して駆動する複数のスペアデコーダと、前記複数
のメモリバンクを選択指定する複数のバンク選択線と、
前記複数のメモリバンクを構成するそれぞれ複数のサブ
アレイからなる各組に対応して設けられ、各組のサブア
レイに対応して設けられた前記ノーマルデコーダおよび
スペアデコーダのうちのノーマルデコーダを選択指定す
る複数のノーマルデコーダ制御線と、前記複数のメモリ
バンクを構成するそれぞれ複数のサブアレイからなる各
組に対応して設けられ、各組のサブアレイに対応して設
けられた前記ノーマルデコーダおよびスペアデコーダの
うちのスペアデコーダを選択指定する複数のスペアデコ
ーダ制御線と、前記各サブアレイにおける複数のスペア
デコーダを択一的に選択制御する複数のスペアデコーダ
選択線と、前記各サブアレイにおけるスペアエレメント
を同一バンクに属する他のサブアレイに選択的に割り当
てる割り当て手段とを具備することを特徴とする。

【００３３】前記第５の半導体記憶装置における割り当
て手段の一例は、不良メモリセルのアドレスおよび前記
不良メモリセルのアドレスと１対１に対応させた前記ス
ペアデコーダとの関係情報を予め記憶しておき、入力ア
ドレスと前記記憶した不良メモリセルのアドレスとを比
較し、一致検出時に前記複数のスペアデコーダ制御線を
選択的に活性化させる信号を出力するとともに、前記記
憶した前記不良メモリセルのアドレスとスペアデコーダ
との関係情報に基づいて前記複数のスペアデコーダ選択
線を選択的に活性化させる信号を出力し、不一致検出時
には前記複数のノーマルデコーダ制御線を選択的に活性
化させる信号を出力する複数の記憶回路を具備すること
を特徴とする。

【００３４】前記第５の半導体記憶装置における割り当
て手段の一例における各記憶回路は、前記不良メモリセ
ルのアドレスを記憶する第１の記憶手段と、前記複数の
メモリバンクを構成する複数組のサブアレイとの対応関
係情報を記憶する第２の記憶手段と、前記複数のスペア
デコーダとの対応関係情報を記憶する第３の記憶手段
と、前記第１の記憶手段の記憶情報と入力アドレスとを
比較する比較回路と、前記比較回路の比較出力および前
記第２の記憶手段の記憶情報に基づいて前記複数のスペ
アデコーダ制御線のいずれかを活性化させる信号を出力
する第１の出力回路と、前記複数のスペアデコーダ制御
線のいずれかを活性化させる際には前記第３の記憶手段
の記憶情報に基づいて前記複数のスペアデコーダ選択線
を選択的に活性化させる信号を出力する第２の出力回路
と、前記比較回路の比較出力および入力アドレスに基づ
いて前記複数のノーマルデコーダ制御線のいずれかを活
性化させる信号を出力する第３の出力回路を具備するこ
とを特徴とする。

【００３５】前記第５の半導体記憶装置における割り当
て手段の他の例は、不良メモリセルのアドレスを予め記
憶しておき、入力アドレスと前記記憶された不良メモリ
セルのアドレスとを比較し、一致検出時には前記複数の
スペアデコーダ制御線を選択的に活性化させる信号を出
力し、不一致検出時には前記複数のノーマルデコーダ制
御線を活性化させる信号を出力する記憶回路を具備する
ことを特徴とする。

【００３６】前記第５の半導体記憶装置における割り当
て手段の他の例における記憶回路は、対応するスペアデ
コーダを１つのみ持ち、前記不良メモリセルのアドレス
を記憶する第１の記憶手段と、前記複数のメモリバンク
を構成する複数組のサブアレイとの対応関係情報を記憶
する第２の記憶手段と、前記第１の記憶手段の記憶情報
と入力アドレスとを比較する比較回路と、前記比較回路
の比較出力および前記第２の記憶手段の記憶情報に基づ
いて前記複数のスペアデコーダ制御線のいずれかを活性
化させる信号を出力する第１の出力回路と、前記複数の
スペアデコーダ制御線のいずれかを活性化させる際には
前記対応するスペアデコーダを活性化させる信号を出力
する第２の出力回路と、前記比較回路の比較出力および
入力アドレスの所定のビット信号に基づいて前記複数の
ノーマルデコーダ制御線のいずれかを活性化させる信号
を出力する第３の出力回路を具備することを特徴とす
る。

【００３７】前記第５の半導体記憶装置におけるサブア
レイの一例は、ワード線、スペアワード線、ビット線対
およびこれらの各交差部に対応して配置されたメモリセ
ルからなるサブセルアレイ部と、前記サブセルアレイ部
の両側に配置され、イコライズ信号により制御されて前
記ビット線対をビット線イコライズ電位にイコライズす
る複数のイコライズ回路および選択されたロウのメモリ
セルからビット線に読み出されたデータをセンス増幅す
る複数のセンスアンプを含むイコライズ回路・センスア
ンプ列と、前記バンク選択線および前記ノーマルデコー
ダ制御線および前記スペアデコーダ制御線の信号が入力
し、バンク活性化開始時には同じバンクの全てのサブア
レイに対応するイコライズ回路をイコライズ解除状態に
制御してセンスアンプを一旦は活性準備状態に制御し、
前記複数のノーマルデコーダ制御線および複数のスペア
デコーダ制御線のいずれか１本が活性化されることによ
り活性化すべきサブアレイについては対応するイコライ
ズ回路をイコライズ解除状態のままに制御してセンスア
ンプを活性準備状態に維持したまま、残りの非活性化す
べきサブアレイについては対応するイコライズ回路をイ
コライズ状態に戻してセンスアンプを非活性状態に戻す
制御回路とを具備することを特徴とする。

【００３８】前記第５の半導体記憶装置におけるサブア
レイの他の例は、ワード線、スペアワード線、ビット線
対およびこれらの各交差部に対応して配置されたメモリ
セルからなるサブセルアレイ部と、前記サブセルアレイ
部の両側に配置され、イコライズ信号により制御されて
前記ビット線対をビット線イコライズ電位にイコライズ
する複数のイコライズ回路と、隣接するサブアレイ間に
配置されて隣接するサブアレイ間で共用される複数のビ
ット線センスアンプを含むセンスアンプ列と各ビット線
対との間にそれぞれ接続されたアレイ選択スイッチと、
前記バンク選択線および前記ノーマルデコーダ制御線お
よび前記スペアデコーダ制御線の信号が入力し、バンク
活性化開始時には同じバンクの全てのサブアレイに対応
する前記イコライズ回路をイコライズ解除状態に制御す
るとともに前記アレイ選択スイッチを接続解除状態にし
てセンスアンプを一旦は活性準備状態に制御し、前記複
数のノーマルデコーダ制御線および複数のスペアデコー
ダ制御線のいずれか１本が活性化されることにより、活
性化すべきサブアレイについては対応する前記イコライ
ズ回路をイコライズ解除状態に維持するとともに隣接す
るサブセルアレイのアレイ選択スイッチを接続解除状態
に制御してセンスアンプを活性準備状態に維持したま
ま、残りの非活性化すべきサブアレイについては対応す
る前記イコライズ回路をイコライズ状態に制御するとと
もに前記アレイ選択スイッチを接続状態に制御してセン
スアンプを非活性状態に戻す制御回路とを具備すること
を特徴とする。

【００３９】前記第５の半導体記憶装置のサブアレイに
おける制御回路は、前記バンク選択線の信号が入力し、
その前縁に同期して時間幅が短縮されたパルス信号を生
成する第１の回路と、前記第１の回路の出力信号がゲー
トに入力する第１のＮＭＯＳトランジスタと、前記第１
のＮＭＯＳトランジスタのドレインと電源ノードとの間
に接続され、ゲートに前記バンク選択線の信号が入力す
るＰＭＯＳトランジスタと、前記第１のＮＭＯＳトラン
ジスタのソースと接地ノードとの間に接続され、ゲート
に前記ノーマルデコーダ制御線の信号が入力する第２の
ＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジ
スタのソースと接地ノードとの間に接続され、ゲートに
前記スペアデコーダ制御線の信号が入力する第３のＮＭ
ＯＳトランジスタと、前記第１のＮＭＯＳトランジスタ
のドレイン電位をラッチするラッチ回路と、前記ラッチ
回路の出力信号および前記バンク選択線からの入力信号
の論理処理を行い、前記イコライズ回路のイコライズ制
御信号を出力する論理ゲートとを具備することを特徴と
する。

【００４０】本発明の第６の半導体記憶装置は、メモリ
セルアレイが複数に分割されたメモリバンクと、前記各
メモリバンクにそれぞれ設けられ、不良メモリセルと置
き換えられる複数のスペアエレメントと、前記各メモリ
バンクに対応して設けられ、入力アドレスにより前記メ
モリバンクの行選択を行う複数のノーマルデコーダと、
前記各メモリバンクに対応して設けられ、前記複数のス
ペアエレメントを対応して駆動する複数のスペアデコー
ダと、前記複数のメモリバンクを選択指定する複数のバ
ンク選択線と、前記ノーマルデコーダおよびスペアデコ
ーダのうちのスペアデコーダを選択指定するためのスペ
アデコーダ制御線と、前記各メモリバンクにおける複数
のスペアデコーダを択一的に選択制御する複数のスペア
デコーダ選択線と、前記スペアエレメントの総数よりも
少ない数だけ設けられ、前記スペアエレメントの１つま
たは複数を任意に選択して不良メモリセルと置換させる
割り当て手段を具備することを特徴とする。

【００４１】前記第６の半導体記憶装置における割り当
て手段は、１つまたは複数の不良メモリセルのアドレス
および前記不良メモリセルのアドレスと１対１に対応さ
せた前記スペアデコーダとの関係情報を予め記憶してお
き、入力アドレスと前記記憶した１つまたは複数の不良
メモリセルのアドレスとを比較し、一致検出時／不一致
検出時に対応して前記スペアデコーダ制御線を活性化／
非活性化する信号を出力し、一致検出時には前記記憶し
た前記不良メモリセルのアドレスとスペアデコーダとの
関係情報に基づいて前記複数のスペアデコーダ選択線を
選択的に活性化する信号を出力する記憶回路を具備する
ことを特徴とする。

【００４２】前記第６の半導体記憶装置における記憶回
路は、前記不良メモリセルのアドレスを１つまたは複数
記憶する第１の記憶手段と、前記第１の記憶手段の情報
と入力アドレスとを比較する比較回路と、前記比較回路
による一致検出時の出力に基づいて前記スペアデコーダ
制御線を活性化する信号を出力する第１の出力回路と、
前記複数のスペアデコーダと前記不良メモリセルのアド
レスとの１対１の対応関係情報を記憶する第２の記憶手
段と、前記スペアデコーダ制御線を活性化する際には前
記第２の記憶手段の情報および置換に用いるアドレスの
少なくとも最下位ビット信号に基づいて前記複数のスペ
アデコーダ選択線を選択的に活性化する信号を出力する
第２の出力回路とを具備することを特徴とする。

【００４３】前記第６の半導体記憶装置において、前記
第１の記憶手段が記憶する複数の不良メモリセルのアド
レスは、置換に用いるアドレスの最下位ビットのみまた
は前記最下位ビットおよびその上位の１ビットからなる
２ビットのみが相異なる２種類乃至４種類のアドレスと
し、前記相異なる１ビットまたは２ビットのアドレスビ
ットを前記第２の出力回路の入力に含有させることが可
能である。

【００４４】この場合、前記第１の記憶手段は、前記不
良メモリセルの置換に用いるアドレスの最下位ビット信
号、その反転信号および前記最下位ビットより上位の各
ビットデータを切断／非切断状態に対応させて記憶する
複数の第１のフューズ素子を備え、前記第２の記憶手段
は、前記複数のスペアデコーダとの対応関係を表わすエ
ンコードデータのうちの最下位ビット以外の各ビットデ
ータを切断／非切断状態に対応させて記憶する第２のフ
ューズ素子を備え、前記第１の出力回路は、前記置換に
用いるアドレスの最下位ビット信号およびその反転信号
とそれに対応する前記第１の記憶手段の記憶データとを
比較する第１の比較回路と、前記アドレスの最下位ビッ
トより上位の各ビットデータとそれに対応する前記第１
の記憶手段の記憶データとを比較する第２の比較回路
と、前記第１の比較回路の比較出力と第２の比較回路の
比較出力との論理処理を行って前記スペアデコーダ制御
線を活性化する信号を出力する第１のアンドゲートとを
備え、前記第２の出力回路は、前記アドレスの最下位ビ
ットデータと前記第２の記憶手段の記憶データとが入力
し、それをデコードして前記複数のスペアデコーダ選択
線を選択的に活性化させるデコーダであることを特徴と
する。

【００４５】また、前記第６の半導体記憶装置におい
て、前記第１の記憶手段は、前記不良メモリセルの置換
に用いるアドレスの最下位ビット信号、その反転信号お
よび前記最下位ビットより上位の各ビットデータを切断
／非切断状態に対応させて記憶する複数の第１のフュー
ズ素子を備え、前記第２の記憶手段は、前記複数のスペ
アデコーダとの対応関係を表わすエンコードデータの各
ビットデータを切断／非切断状態に対応させて記憶する
第２のフューズ素子を備え、前記第１の出力回路は、前
記置換に用いるアドレスの最下位ビット信号およびその
反転信号とそれらに対応する前記第１の記憶手段の記憶
データとを比較する第１の比較回路と、前記アドレスの
最下位ビットより上位の各ビットデータとそれに対応す
る前記第１の記憶手段の記憶データとを比較する第２の
比較回路と、前記第１の比較回路の比較出力と第２の比
較回路の比較出力との論理処理を行って前記スペアデコ
ーダ制御線を活性化する信号を出力する第１のアンドゲ
ートとを備え、前記第２の出力回路は、前記第２の記憶
手段に記憶されたエンコードデータまたはその最下位ビ
ットデータが前記アドレスの最下位ビットデータに切り
換えられたエンコードデータが入力し、それをデコード
して前記複数のスペアデコーダ選択線を選択的に活性化
させるデコーダであることを特徴とする。

【００４６】また、前記第６の半導体記憶装置におい
て、前記第１の記憶手段は、前記不良メモリセルの置換
に用いるアドレスの最下位から２ビットの信号、それら
の反転信号、およびそれらより上位の各ビットデータを
切断／非切断状態に対応させて記憶する複数の第１のフ
ューズ素子を備え、前記第２の記憶手段は、前記複数の
スペアデコーダとの対応関係を表わすエンコードデータ
の各ビットデータを切断／非切断状態に対応させて記憶
する第２のフューズ素子を備え、前記第１の出力回路
は、前記置換に用いるアドレスの最下位から２ビットの
信号およびそれらの反転信号とそれらに対応する前記第
１の記憶手段の記憶データとを比較する第１の比較回路
と、前記アドレスの最下位から２ビットより上位の各ビ
ットデータとそれに対応する前記第１の記憶手段の記憶
データとを比較する第２の比較回路と、前記第１の比較
回路の比較出力と第２の比較回路の比較出力との論理処
理を行って前記スペアデコーダ制御線を活性化する信号
を出力する第１のアンドゲートを備え、前記第２の出力
回路は、前記第２の記憶手段に記憶されたエンコードデ
ータまたはその最下位から２ビットのデータのうちの少
なくとも１ビットが前記アドレスの対応するビットデー
タに切り換えられたエンコードデータが入力し、それを
デコードして前記複数のスペアデコーダ選択線を選択的
に活性化させるデコーダであることを特徴とする。

【００４７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００４８】＜第１の実施の形態＞まず、第１の実施の
形態に係る冗長回路を備えたマルチバンク構成のＤＲＡ
Ｍにおける不良メモリセルの救済について概要を説明す
る。

【００４９】簡単のため、ＤＲＡＭチップ上のマルチバ
ンク構成のメモリセルアレイにおけるメモリセルの欠陥
の分布がポワソン分布に従うと仮定する。

【００５０】

【数１】

【００５１】上式（１）は、チップ上のメモリセルの欠
陥の平均数がλ個である場合に、欠陥がｎ個存在する確
率を示す。

【００５２】欠陥１つをスペアエレメント１つで救済で
きることにすると、Ｒ個のスペアエレメントがチップ上
にあれば、次式に示す救済率を得ることができる。

【００５３】

【数２】

【００５４】ここで、メモリセルの平均欠陥数が２０と
想定して９５％以上の救済率を欲するとすると、

【００５５】

【数３】

【００５６】となり、２８個のスペアエレメントを用意
すればよいことになる。

【００５７】上記したような仮定に基づいて２８個のフ
ューズセットを備えるものとするが、１６バンクに救済
単位が分かれている場合には用意すべきスペアエレメン
トの総数は増える。つまり、

【００５８】

【数４】

【００５９】となり、各バンクに８スペアエレメントが
必要ということになる。

【００６０】第１の実施の形態では、図１に示すよう
に、メモリセルアレイの複数の単位（本例では１６個の
ノーマルバンクBANK0 〜BANK15）にそれぞれ設けられた
第１のスペアエレメントと、前記１６個のノーマルバン
クBANK0 〜BANK15とは別のスペアバンクBANKSPに設けら
れた第２のスペアエレメント（例えば４個のスペアエレ
メント）と、前記第２のスペアエレメントを前記１６個
のノーマルバンクBANK0〜BANK15の内の任意のバンクに
選択的に割り当てる手段とを具備する。

【００６１】ここで、１６個のバンクBANK0 〜BANK15の
それぞれに例えば４個のスペアエレメントを用意してお
き、その他に各バンクで共用（但し、どのバンクに適用
するかを記憶させる手段を持つ）可能な例えば４個のス
ペアエレメントを備える構成を考える。

【００６２】このように、救済単位である各バンクに備
えるスペアエレメント数を減らし、別に少数のスペアエ
レメントを用意しておき、これを多数のバンク中のある
１つ乃至少数の任意のバンクにあてがうことにより、メ
モリセルの欠陥が偏った場合に対処できるようにする。

【００６３】即ち、１６バンクBANK0 〜BANK15中の１５
バンクはメモリセルの不良数（欠陥数）が４以内であっ
て、残りの１個のバンクだけメモリセルの不良数を５個
以上８個以下持つ確率は、

【００６４】

【数５】

【００６５】である。

【００６６】また、メモリセルの不良数が５個以上８個
以下のバンクが２つある確率は、

【００６７】

【数６】

【００６８】である。この確率は少ないので、各バンク
共通のスペアエレメントを４個用意しておき、メモリセ
ルの不良が偏って多い１つのバンクに対応するようにし
ておけば、 ０．８６４＋０．１２７＝０．９９１ …（７） の救済率を得ることができる。

【００６９】図１は、第１の実施の形態に係るマルチバ
ンク構成のＤＲＡＭの要部の構成を概略的に示してい
る。ここでは、不良メモリセルの救済を行う冗長回路と
して、不良メモリセルをロウ単位で救済するロウスペア
を備え、カラム単位で救済するカラムスペアは備えない
場合を例にとる。

【００７０】メモリセルアレイ全体は、１６個に分割さ
れたバンク（ノーマルバンク）BANK0 〜BANK15と、１個
のスペアバンクBANKBPを有する。各ノーマルバンクBANK
0 〜BANK15は、４個のスペアエレメント（分散スペア）
を備えており、２５６個の通常のロウデコーダ（ノーマ
ルロウデコーダ）NRD0〜NRD255と、前記４個のスペアエ
レメントに対応して４個のスペアロウデコーダSRD0〜SR
D3とを備えており、１つのノーマルロウデコーダが４本
のノーマルワード線ＷＬ、１つのスペアロウデコーダが
４本のスペアワード線ＳＷＬを受け持っている。上記ロ
ウデコーダNRD0〜NRD255は、ロウアドレスRAをデコード
し、ノーマルワード線ＷＬの選択を行うものである。

【００７１】前記１個のスペアバンクBANKBPには、上記
各バンクBANK0 〜BANK15を越えて共通に使用し得る４個
のスペアエレメント（共用スペア）が集中配置されてお
り、前記４個のスペアエレメントに対応して４個のスペ
アロウデコーダSRD0〜SRD3が設けられている。そして、
選択されたスペアロウデコーダSRD0〜SRD3は、その選択
状態をラッチし、次にプリチャージ命令がくるまで保持
し得るように構成されている。

【００７２】カラムデコーダCDは、カラムアドレスACを
デコードし、ノーマルバンクBANK0〜BANK15、スペアバ
ンクBANKBPのカラム選択を行うものである。

【００７３】図２は、図１中のノーマルバンクBANK0 〜
BANK15のうちの１個を代表的に示している。

【００７４】図２に示すバンクは、ロウ方向に配置され
たワード線ＷＬｉ、スペアワード線ＳＷＬｉ、これらと
直交するカラム方向に配置されたビット線対ＢＬｉ、ｂ
ＢＬｉおよび各交差部に対応して配置（マトリクス配
置）されたメモリセルＭＣからなるサブセルアレイ部２
１と、このサブセルアレイ部２１の両側に配置され、選
択されたロウのメモリセルＭＣからビット線ＢＬｉある
いはｂＢＬｉに読み出されたデータをセンスアンプによ
り増幅し、カラムデコーダ（図示せず）により選択され
るカラムスイッチを介してデータを出力するセンスアン
プ列２２とを有する。

【００７５】各ノーマルバンクBANK0 〜BANK15は、前述
したように、２５６個のノーマルロウデコーダNRD0〜NR
D255と、４個のスペアロウデコーダSRD0〜SRD3とを備
え、１つのノーマルロウデコーダが４本のワード線Ｗ
Ｌ、１つのスペアロウデコーダが４本のスペアワード線
ＳＷＬを受け持っている。本例では、１つのバンク内
に、４本×２５６＝１０２４本のワード線ＷＬと、４本
×４＝１６本のスペアワード線ＳＷＬと、２０４８対の
ビット線対ＢＬ／ｂＢＬが存在する例を示している。

【００７６】なお、上記したように１つのロウデコーダ
が４本のワード線ＷＬを受け持つ形式に限らず、別の形
式を採用することも可能である。また、センスアンプ列
２２は、隣接するバンク間で共有する形式のものであっ
てもよく、バンク毎に独立したものであってもよい。

【００７７】図１において、さらに、置換を制御するた
めに、不良メモリセルのアドレスを記憶する不揮発性記
憶回路として、セルアレイ全体での平均欠陥数（本例で
は２０を想定している）を十分上回る２８個のフューズ
セットFS0 〜FS27が設けられている。各フューズセット
FS0 〜FS27の出力信号線として、２本の置換制御信号線
RWLON1,RWLON2 および４本のスペアロウデコーダ選択線
SRDact0 〜SRDact3 が接続されている。

【００７８】上記第１の置換制御信号線RWLON1の信号
は、ノーマルバンクBANK0 〜BANK15の各４個のスペアロ
ウデコーダSRD0〜SRD3を選択制御する。第２の置換制御
信号線RWLON2の信号は、スペアバンクBANKBPの４個のス
ペアロウデコーダSRD0〜SRD3を選択制御する。

【００７９】また、前記４本のスペアロウデコーダ選択
線SRDact0 〜SRDact3 の信号は、全バンクBANK0 〜BANK
15、BANKBPの各４個のスペアロウデコーダSRD0〜SRD3の
どれを選択するかを指定するために使用される。

【００８０】そして、各ノーマルバンクBANK0 〜BANK15
の２５６個のノーマルロウデコーダNRD0〜NRD255は、そ
れぞれ前記２本の置換制御信号線RWLON1,RWLON2 の信号
がノアゲートNOR を介して活性／非活性制御信号として
供給されており、２本の置換制御信号線RWLON1,RWLON2
のどちらも非活性状態（“Ｌ”レベル）の時には駆動さ
れ、２本の置換制御信号線RWLON1,RWLON2 のどちらかが
活性状態（“Ｈ”レベル）の時には駆動されなくなる。

【００８１】なお、前記バンクBANK0 〜BANK15は連続し
て活性化され得るように構成されており、あるバンクが
活性化された後、再びプリチャージされる（待機状態に
なる）よりも前に別のバンクがアクセスされることもあ
り得る。つまり、選択されたバンクのロウデコーダNRD0
〜NRD255、スペアロウデコーダSRD0〜SRD3は、その選択
状態をラッチし、次にプリチャージ命令がくるまで保持
し得るように構成されている。

【００８２】その具体例としては、各バンクBANK0 〜BA
NK15に対応して１６本のバンクアクティブ線BACT0 〜BA
CT15（図示せず）が設けられている。これらのバンクア
クティブ線BACT0 〜BACT15は、対応するバンクを選択し
て活性化する期間は“Ｈ”、それ以外の期間に“Ｌ”に
なる。そして、選択したバンクに対応するロウデコーダ
（ノーマルロウデコーダあるいはスペアロウデコーダ）
の選択状態をラッチし、当該バンクに対するプリチャー
ジ命令がくるまで選択状態を保持し得るように構成され
ている。即ち、選択したバンクにおけるロウデコーダNR
D0〜NRD255および４個のスペアロウデコーダSRD0〜SRD3
のうち、異バンク間アクセス間隔に対応したパルスが与
えられるアドレス線ARの信号などにより選択したロウデ
コーダを、当該バンクに対するプリチャージ命令がくる
までオンしておくことが可能になっている。

【００８３】図３は、図１中のフューズセットFS0 〜FS
27のうちの１個を代表的に取り出して具体的な構成例を
示している。

【００８４】図３に示すフューズセットにおいて、１６
本のフューズf1〜f16 の内の１２本のフューズf1〜f12
は、メモリセルの不良アドレスを指定する情報（どのバ
ンクであるかも含めた情報）を記憶するものである。上
記１２本のフューズf1〜f12の内、８本のフューズf1〜f
8は、バンク内の２５６個のロウデコーダとの対応関係
を指定し、残りの４本のフューズf9〜f12 は、１６個の
バンクBANK0 〜BANK15を選択する情報を記憶する。

【００８５】フューズf13 は、ノーマルバンクBANK0 〜
BANK15中のスペアエレメントを選択するイネーブルフュ
ーズであり、フューズf14 はスペアバンクBANKBP中のス
ペアエレメントを選択するイネーブルフューズであり、
残りの２本のフューズf15 、f16 は、ノーマルバンクBA
NK0 〜BANK15およびスペアバンクBANKBP内の４個のスペ
アロウデコーダSRD0〜SRD3のどれに対応させるかを指定
する情報を記憶するものである。

【００８６】この場合、本例のＤＲＡＭにおいてはバン
クの連続アクセスがあり得るから、１個のスペアバンク
BANKBPで複数のノーマルバンクBANK0 〜BANK15のロウ欠
陥に対応できないので、スペアバンクBANKBPは、ノーマ
ルバンクBANK0 〜BANK15のうちのどれか１個と対応づけ
られることになっており、上記フューズf13 、f14 はど
ちらか一方のみが切断されることが許可されている。

【００８７】上記各フューズf1〜f16 は、いずれもプリ
チャージ用ＰＭＯＳトランジスタTPと選択用ＮＭＯＳト
ランジスタTNと共に電源（Ｖcc）ノードと接地（Ｖss）
ノードとの間に直列に接続される。

【００８８】そして、個々のフューズの記憶情報（フュ
ーズデータ）は、ＰＭＯＳトランジスタTPがオン、ＮＭ
ＯＳトランジスタTNがオフにされてプリチャージされた
後、ＰＭＯＳトランジスタTPがオフ、ＮＭＯＳトランジ
スタTNがオンにされた状態で読み出される。この時、当
該フューズが切断されていれば“Ｈ”レベルが出力さ
れ、当該フューズが切断されていなければ“Ｌ”レベル
が出力される。

【００８９】前記１２本のフューズf1〜f12 から読み出
された（予め記憶されている）フューズデータ（メモリ
セルのどのバンクであるかも含めた不良アドレス）およ
び外部から供給される入力アドレスに対応するロウアド
レスA0〜A7、バンクアドレスB0〜B3の各ビット信号は１
２個の比較回路ＣＭＰに入力し、対応するフューズデー
タの論理レベルとアドレスビットの論理レベルとがそれ
ぞれ比較され、両者の一致検出が行われる。

【００９０】そして、１２個の比較回路ＣＭＰの各出力
は第１のアンドゲートAND1に入力し、１２個の比較回路
ＣＭＰの全てで一致が検出された時には第１のアンドゲ
ートAND1の出力が活性状態（“Ｈ”）になる。これによ
り、デコーダDec1が活性化され、２本のフューズf15 、
f16 に記憶されているフューズデータC1、C2をデコード
し、このデコーダDec1の出力側に接続されている４本の
スペアロウデコーダ選択線SRDact0 〜SRDact3 にデコー
ド出力が現われ、ノーマルバンクBANK0 〜BANK15および
スペアバンクBANKSP内の４個のスペアロウデコーダSRD0
〜SRD3のうちの対応する１個のスペアロウデコーダを指
定する。

【００９１】また、前記第１のアンドゲートAND1の出力
およびフューズf13 に記憶されているフューズデータが
第２のアンドゲートAND2に入力し、第１のアンドゲート
AND1の出力およびフューズf14 に記憶されているフュー
ズデータが第３のアンドゲートAND3に入力する。上記第
２のアンドゲートAND2の出力側には、全てのフューズセ
ットFS0 〜FS27の第２のアンドゲートAND2の各出力の論
理和をとる第１のオアゲートOR1 を介して前記第１の置
換制御線RWLON1が接続されている。また、第３のアンド
ゲートAND3の出力側には、全てのフューズセットFS0 〜
FS27の第３のアンドゲートAND3の各出力の論理和をとる
第２のオアゲートOR2 を介して前記第２の置換制御線RW
LON2が接続されている。

【００９２】したがって、第１のアンドゲートAND1の出
力が活性状態（“Ｈ”）になると、２本のフューズf13
、f14 のどちらが切断されているかに応じて、第２の
アンドゲートAND2、第３のアンドゲートAND3の出力のど
ちらか一方（つまり、置換制御線RWLON1,RWLON2 のどち
らか一方）が“Ｈ”になる。

【００９３】これにより、外部からの入力アドレスによ
って選択されるはずだったノーマルバンクBANK0 〜BANK
15の特定のロウデコーダに対応するノアゲートNOR の出
力が“Ｌ”になり、このノアゲートNOR の出力により前
記特定のロウデコーダは非活性化される。

【００９４】これと同時に、スペアロウデコーダ選択線
SRDact0 〜SRDact3 のいずれか１本および置換制御線RW
LON1の信号により選択されるノーマルバンクBANK0 〜BA
NK15内の特定のスペアロウデコーダ、または、スペアロ
ウデコーダ選択線SRDact0 〜SRDact3 のいずれか１本お
よび置換制御線RWLON2の信号により選択されるスペアバ
ンクBANKSP内の特定のスペアロウデコーダが活性化され
る。

【００９５】上述したように第１の実施の形態では、ス
ペアエレメントを集中配置した１個のスペアバンクBANK
SPを用意しておき、欠陥数が４を越えるような欠陥が多
いノーマルバンクがせいぜい１つしかない場合には、こ
の１個のノーマルバンクに１個のスペアバンクBANKSPを
対応させることにより、総スペア数は６８（＝４×１７
バンク）個で済む。

【００９６】これに対して、全スペアエレメントを各バ
ンクに分散配置させる従来のＤＲＡＭでは、不良数が４
を越えるようなバンクがせいぜい１つしかない場合で
も、各バンクに８個のスペアエレメントを必要とし、総
スペア数を１２８（＝８×１６バンク）個も必要とする
ので、本例では総スペア数が激減しており、チップの面
積効率を著しく向上させることができる。

【００９７】＜第２の実施の形態＞セルアレイの欠陥分
布によっては不良数が４を越えるようなバンクが複数あ
る場合でも、チップの面積効率が従来のＤＲＡＭよりも
向上する範囲内で複数個のスペアバンクを設けることで
対応する第２の実施の形態について説明する。

【００９８】図４は、第２の実施の形態に係るマルチバ
ンク構成のＤＲＡＭの要部の構成を概略的に示してい
る。

【００９９】図４に示すＤＲＡＭは、図１を参照して前
述したＤＲＡＭと比べて、次の点で構成および動作が異
なり、その他は同じであるので図１中と同一符号を付し
ている。

【０１００】（１）２個のスペアバンク（第１のスペア
バンクBANKSP1 および第２のスペアバンクBANKSP2 ）が
設けられており、各スペアバンクBANKSP1 、BANKSP2 に
は４個のスペアエレメント（共用スペア）を備えてい
る。

【０１０１】（２）各フューズセットFS0a〜FS27a に
は、図３中に示したように第１のオアゲートOR1 、第２
のオアゲートOR2 を介して第１の置換制御線RWLON1、第
２の置換制御線RWLON2が接続され、同様に、第３のオア
ゲート（図示せず）を介して第３の置換制御信号線RWLO
N3が接続され、さらに、４本のスペアロウデコーダ選択
線SRDact0 〜SRDact3 が接続されている。この場合、第
１の置換制御信号線RWLON1の信号は、ノーマルバンクBA
NK0 〜BANK15のスペアロウデコーダSRD0〜SRD3を選択制
御し、第２の置換制御信号線RWLON2の信号は、第１のス
ペアバンクBANKSP1 のスペアロウデコーダSRD0〜SRD3を
選択制御し、第３の置換制御信号線RWLON3の信号は、第
２のスペアバンクBANKSP2 のスペアロウデコーダSRD0〜
SRD3を選択制御するために使用され、４本のスペアロウ
デコーダ選択線SRDact0 〜SRDact3の信号は、それぞれ
対応して全バンクBANK0 〜BANK15、BANKSP1 、BANKSP2
の４個のスペアロウデコーダSRD0〜SRD3を指定するため
に使用される。

【０１０２】そして、各ノーマルバンクBANK0 〜BANK15
のノーマルロウデコーダNRD0〜NRD255は、それぞれ前記
３本の置換制御信号線RWLON1,RWLON2,RWLON3の信号がノ
アゲートNOR を介して活性／非活性制御信号として供給
されており、３本の置換制御信号線RWLON1,RWLON2,RWLO
N3のどれも非活性状態（“Ｌ”レベル）の時には駆動さ
れ、３本の置換制御信号線RWLON1,RWLON2,RWLON3のどれ
かが活性状態（“Ｈ”レベル）の時には駆動されなくな
る。

【０１０３】上記第２の実施の形態のＤＲＡＭによれ
ば、基本的には第１の実施の形態のＤＲＡＭと同様の効
果が得られるほか、セルアレイの欠陥分布によっては不
良数が４を越えるようなバンクが複数個ある場合にも、
チップの面積効率が従来のＤＲＡＭよりも向上する範囲
内で救済することが可能になる。

【０１０４】＜第３の実施の形態＞第１の実施の形態に
おいては、いずれのフューズセットFS0 〜FS27も、ノー
マルバンクBANK0 〜BANK15のスペアもスペアバンクBANK
SPのスペアも選択できるように構成されていたが、スペ
アバンクBANKSPのスペアエレメントについては１対１に
対応したフューズセットを用いるように変更した第３の
実施の形態について説明する。

【０１０５】図５は、第３の実施の形態に係るマルチバ
ンク構成のＤＲＡＭの要部の構成を概略的に示してい
る。

【０１０６】図５に示すＤＲＡＭは、図１を参照して前
述したＤＲＡＭと比べて、２８個のフューズセットFS0b
〜FS27b 中、４個のフューズセットFS24b 〜FS27b はス
ペアバンクBANKSPの４個のスペアエレメントに対応する
４個のスペアロウデコーダSRD0〜SRD3に１対１で対応し
て指定するように割り当てられる。残りの２４個のフュ
ーズセットFS0b〜FS23b は、ノーマルバンクBANK0 〜BA
NK15のスペアロウデコーダSRD0〜SRD3を指定するように
割り当てられる。そして、２４個のフューズセットFS0b
〜FS23b には、オアゲート（図示せず）を介して置換制
御線RWLON が接続され、４個のフューズセットFS24b 〜
FS27b には対応して置換制御線RWLON1〜RWLON4が接続さ
れている。そして、これらの５本の置換制御線RWLON 、
RWLON1〜RWLON4の信号はノアゲートを介してノーマルバ
ンクBANK0 〜BANK15のスペアロウデコーダSRD0〜SRD3の
制御入力としている点が異なり、その他は同じであるの
で図１中と同一符号を付している。

【０１０７】この場合、フューズセットFS0b〜FS27b
は、図４に示したフューズセットFS0〜FS27と比べて、
スペアバンクBANKSP中のスペアエレメントを選択するイ
ネーブルフューズf14 が不要になり、スペアバンクBANK
SP用の４個のフューズセットFS24b 〜FS27b は４個のス
ペアロウデコーダSRD0〜SRD3との対応関係を指定するフ
ューズf15 、f16 およびそれに対応するフューズデータ
C1、C2のデコーダDec1が不要になるので、総フューズ数
を減らすことが可能である。

【０１０８】上記第３の実施の形態のＤＲＡＭによれ
ば、基本的には第１の実施の形態のＤＲＡＭと同様の効
果が得られるほか、フューズセットFS0b〜FS27b の総フ
ューズ数を減らすことが可能になる。

【０１０９】＜第１〜第３の実施の形態バンクの変形例
＞図６は、図２を参照して前述したバンクの変形例の一
部を詳しく示している。

【０１１０】このバンクは、サブセルアレイ部６１とイ
コライズ回路・センスアンプ列６２を有する。イコライ
ズ回路・センスアンプ列６２は、サブセルアレイ部６１
の両側に配置されており、イコライズ信号EQL により制
御されてビット線対BL／bBLをビット線イコライズ電位V
BLEQ にプリチャージ・イコライズするための複数のイ
コライズ回路PREQおよび選択されたロウのメモリセルＭ
Ｃからビット線BLあるいはbBL に読み出されたデータを
センス増幅する複数のセンスアンプＳＡを含む。

【０１１１】上記センスアンプＳＡは、前記カラムデコ
ーダCDから出力するカラム選択信号により制御されるカ
ラムスイッチ（図示せず）を介してデータ線（図示せ
ず）との間でデータを授受する。さらに、上記イコライ
ズ回路・センスアンプ列６２を制御するために、イコラ
イズ信号生成回路を含むセンスアンプ制御回路（図示せ
ず）がバンクに設けられている。

【０１１２】上記センスアンプ制御回路は、対応するバ
ンクを活性化するためのバンクアクティブ信号が供給さ
れた時（バンク活性化命令時）には、対応するバンクに
対してビット線イコライズを解除してワード線選択を待
機する状態にする。

【０１１３】そして、フューズセットFS0 〜FS27による
ノーマルロウデコーダの選択／スペアロウデコーダの選
択の判定を待った後、対応するバンクのビット線イコラ
イズの解除状態を継続するように制御する。

【０１１４】なお、前記第１〜第３の実施の形態では、
不良ワード線の置換を行う場合を説明したが、不良カラ
ム選択線（不良ビット線）の置き換えを行う場合にも、
前記第１〜第３の実施の形態に準じて適用することが可
能である。

【０１１５】＜第４の実施の形態＞図７は、第４の実施
の形態に係るマルチバンク構成のＤＲＡＭの要部の構成
を概略的に示している。ここでは、不良メモリセルの救
済を行う冗長回路として、不良メモリセルをロウ単位で
救済するロウスペアを備え、カラム単位で救済するカラ
ムスペアは備えない場合を例にとる。

【０１１６】図７に示すＤＲＡＭの特徴は、各サブアレ
イSUBA1-0 〜SUBA1-7 、SUBA2-0 〜SUBA2-7 における複
数のスペアエレメントのうちの少なくとも一部を、同一
バンクに属する他のサブアレイに選択的に割り当てる割
り当て手段を具備する点である。

【０１１７】この割り当て手段を具備することにより、
あるサブアレイ内の不良ロウを同一バンク内の他のサブ
アレイ内のロウスペアで置換を可能としている。なお、
従来のＤＲＡＭでは、あるサブアレイ内の不良ロウを同
一サブアレイ内のロウスペアでしか置換することができ
なかった。

【０１１８】前記割り当て手段は、次の構成要素を有す
る。

【０１１９】即ち、８個のメモリバンクBANK0 〜BANK7
を構成する２組のサブアレイ（SUBA1-0 〜SUBA1-7 ）、
（SUBA2-0 〜SUBA2-7 ）に対応して設けられ、各組のサ
ブアレイを対応して選択指定するための２本のノーマル
ロウデコーダ選択制御線NWLONu、NWLONdと、前記各組の
サブアレイを対応して選択指定するための２本のスペア
デコーダ選択制御線SWLONu、SWLONdを有する。さらに、
不良アドレスの一致検出結果に基づいてスペアデコーダ
SRD0〜SRD7を選択的に駆動する際に、予め記憶されたサ
ブアレイの各組との対応関係情報に基づいて前記２本の
スペアデコーダ選択制御線SWLONu、SWLONdを選択的に指
定するための信号を出力する機能を有するフューズセッ
トFS0c〜FS27c を有する。

【０１２０】ここで、まず、図７に示すＤＲＡＭの概要
を説明する。このＤＲＡＭは、前記割り当て手段を実現
するため、次の（１）〜（４）に述べるような構成上の
特徴を有する。

【０１２１】（１）８個のバンクBANK0 〜BANK7 に対応
して８本のバンクアクティブ線BACT0 〜BACT7 が設けら
れており、これらのバンクアクティブ線BACT0 〜BACT7
は、対応するバンクを選択して活性化する期間は“Ｈ”
になり、それ以外の期間に“Ｌ”になる。

【０１２２】（２）８個のバンクBANK0 〜BANK7 のうち
で第１組をなす８個のサブセルアレイ（SUBA1-0 〜SUBA
1-7 ）におけるノーマルロウデコーダNRD0〜NRD255には
第１のノーマルロウデコーダ選択制御線NWLONuが接続さ
れ、第２組をなす残りの８個のサブセルアレイ（SUBA2-
0 〜SUBA2-7 ）におけるノーマルロウデコーダNRD0〜NR
D255には第２のノーマルロウデコーダ選択制御線NWLONd
が接続されている。

【０１２３】（３）８個のバンクBANK0 〜BANK7 のうち
で第１組をなす８個のサブセルアレイ（SUBA1-0 〜SUBA
1-7 ）におけるスペアロウデコーダSRD0〜SRD7には第１
のスペアロウデコーダ選択制御線SWLONuが接続され、第
２組をなす残りの８個のサブセルアレイ（SUBA2-0 〜SU
BA2-7 ）におけるスペアロウデコーダSRD0〜SRD7には第
２のスペアロウデコーダ選択制御線SWLONdが接続されて
いる。

【０１２４】（４）不良メモリセルのアドレスを記憶す
る不揮発性記憶回路として設けられている２８個のフュ
ーズセットFS0c〜FS27c は、後述するように、アンドゲ
ート（図示せず）を介して前記２本のノーマルロウデコ
ーダ選択制御線NWLONu、NWLONdに接続され、また、オア
ゲート（図示せず）を介して前記２本のスペアロウデコ
ーダ選択制御線SWLONu、SWLONdに接続されている。

【０１２５】（５）各サブアレイSUBA1-0 〜SUBA1-7 、
SUBA2-0 〜SUBA2-7 に対応して設けられているセンスア
ンプ制御回路SACaは、対応するバンクアクティブ線BACT
0 〜BACT7 からバンクアクティブ信号が供給された時
（バンク活性化命令時）には、８個のバンクBANK0 〜BA
NK7 における２組のサブセルアレイ（SUBA1-0 〜SUBA1-
7 ）、（SUBA2-0 〜SUBA2-7 ）に対してそれぞれビット
線イコライズを解除してワード線選択を待機する状態に
する。

【０１２６】そして、フューズセットFS0c〜FS27c によ
るノーマルロウデコーダの選択／スペアロウデコーダの
選択の判定を待った後、２組のサブセルアレイ（SUBA1-
0 〜SUBA1-7 ）、（SUBA2-0 〜SUBA2-7 ）のうちで活性
化すべき１組のサブセルアレイに対してはビット線イコ
ライズの解除状態を継続し、非活性状態にすべき１組の
サブセルアレイに対してはビット線イコライズ回路のイ
コライズを再開するように制御する。

【０１２７】ここで、上記した（１）〜（５）の構成に
よる動作を説明する。

【０１２８】例えばバンクBANK0 の第１組に属する１個
のサブセルアレイSUBA1-0 をアクセスしようとした場合
には、バンクBANK0 に対応する２つのサブセルアレイSU
BA1-0 、SUBA2-0 にそれぞれ対応するイコライズ回路が
オフになる。

【０１２９】この場合、不良アドレスと外部アドレスと
が一致しなかった場合（非置換時）には、フューズセッ
トFS0c〜FS27c の出力により前記２本のノーマルロウデ
コーダ選択制御線NWLONu、NWLONdのうちの第１のノーマ
ルロウデコーダ選択制御線NWLONuのみが活性化され、前
記バンクBANK0 の第１組に属する１個のサブセルアレイ
SUBA1-0 のみがアクセスされ、このサブセルアレイSUBA
1-0 のノーマルロウデコーダNRD0〜NRD255のいずれかが
外部アドレスに応じて選択される。そして、前記バンク
BANK0 の第２組に属する１個のサブセルアレイSUBA2-0
に対応するイコライズ回路がオンになり、このサブセル
アレイSUBA2-0 は非活性状態にされる。

【０１３０】これに対して、前記不良アドレスと外部ア
ドレスとが一致した場合（置換時）には、フューズセッ
トFS0c〜FS27c の出力により前記４本の選択制御線NWLO
Nu、NWLONd、SWLONu、SWLONdのうちの２本のスペアロウ
デコーダ選択制御線SWLONu、SWLONdのうちのどちらか１
本の選択制御線のみが活性化される。この場合、第１の
スペアロウデコーダ選択制御線SWLONuが活性化される
と、前記バンクBANK0 の第１組に属する１個のサブセル
アレイSUBA1-0 内のスペアロウデコーダSRD0〜SRD7のい
ずれか１つがフューズセットFS0c〜FS27c の出力により
選択される。そして、前記バンクBANK0 の第２組に属す
る１個のサブセルアレイSUBA2-0 に対応するイコライズ
回路がオンになり、このサブセルアレイSUBA2-0 は非活
性状態にされる。

【０１３１】次に、図７に示したＤＲＡＭの構成を詳細
に説明する。

【０１３２】メモリセルアレイ全体は、それぞれ２個の
サブセルアレイからなる８個のバンクBANK0 〜BANK7 に
分割されている。つまり、８個のバンクBANK0 〜BANK7
は、第１組をなす８個のサブセルアレイ（SUBA1-0 〜SU
BA1-7 ）および第２組をなす８個のサブセルアレイ（SU
BA2-0 〜SUBA2-7 ）の２組に区分けされている。これら
のバンクBANK0 〜BANK7 は連続して活性化され得るよう
に構成されており、あるバンクが活性化された後、再び
プリチャージされる（待機状態になる）よりも前に別の
バンクがアクセスされることもあり得る。

【０１３３】カラムデコーダCDは、カラムアドレスACを
デコードし、各サブセルアレイSUBA1-0 〜SUBA1-7 、SU
BA2-0 〜SUBA2-7 のカラム選択を行うものである。

【０１３４】各サブセルアレイSUBA1-0 〜SUBA1-7 、SU
BA2-0 〜SUBA2-7 は、図８に示すように、サブセルアレ
イ部７１とイコライズ回路・センスアンプ列７２を有す
る。

【０１３５】図８において、サブセルアレイ部７１は、
ロウ方向に配置されたワード線WL、スペアワード線SWL
、これらと直交するカラム方向に配置されたビット線
対BL／bBL および各交差部に対応して配置されたメモリ
セルＭＣからなる。本例では、１つのノーマルロウデコ
ーダが４本のワード線WL、１つのスペアロウデコーダが
４本のスペアワード線SWL を受け持っており、１つのサ
ブセルアレイ部７１内に、４本×２５６＝１０２４本の
ワード線WLと、４本×８＝３２本のスペアワード線SWL
と、２０４８対のビット線対BL／bBL が存在する例を示
している。

【０１３６】また、イコライズ回路・センスアンプ列７
２は、前記サブセルアレイ部７１の両側に配置されてお
り、イコライズ信号EQL により制御されてビット線対BL
／bBL をビット線イコライズ電位VBLEQ にプリチャージ
・イコライズするための複数のイコライズ回路PREQおよ
び選択されたロウのメモリセルＭＣからビット線BLある
いはbBL に読み出されたデータをセンス増幅する複数の
センスアンプＳＡを含む。

【０１３７】上記センスアンプＳＡは、前記カラムデコ
ーダCDから出力するカラム選択信号により制御されるカ
ラムスイッチ（図示せず）を介してデータ線（図示せ
ず）との間でデータを授受する。

【０１３８】なお、上記したように１つのロウデコーダ
が４本のワード線WLを受け持つ形式に限らず、別の形式
を採用することも可能である。

【０１３９】さらに、各サブセルアレイSUBA1-0 〜SUBA
1-7 、SUBA2-0 〜SUBA2-7 に対応して、それぞれ２５６
個のノーマルロウデコーダNRD0〜NRD255と、８個のスペ
アロウデコーダSRD0〜SRD7と、サブセルアレイ部の両側
に配置されたイコライズ回路・センスアンプ列７２を制
御するためのセンスアンプ制御回路SACaが設けられてい
る。このセンスアンプ制御回路SACaは、対応するイコラ
イズ回路・センスアンプ列７２のイコライズ回路PREQに
供給するためのイコライズ信号を生成するイコライズ信
号生成回路を含む。

【０１４０】前記８個のバンクBANK0 〜BANK7 のうちで
第１組をなす８個のサブセルアレイ（SUBA1-0 〜SUBA1-
7 ）におけるノーマルロウデコーダNRD0〜NRD255には、
それを選択制御するための第１のノーマルロウデコーダ
選択制御線NWLONu（選択時に活性状態“Ｈ”レベルにな
る）が接続されている。

【０１４１】また、第２組をなす残りの８個のサブセル
アレイ（SUBA2-0 〜SUBA2-7 ）におけるノーマルロウデ
コーダNRD0〜NRD255には、それを選択制御するための第
２のノーマルロウデコーダ選択制御線NWLONd（選択時に
活性状態“Ｈ”レベルになる）が接続されている。

【０１４２】また、前記第１組をなす８個のサブセルア
レイ（SUBA1-0 〜SUBA1-7 ）におけるスペアロウデコー
ダSRD0〜SRD7には、それを選択制御するための第１のス
ペアロウデコーダ選択制御線SWLONu（選択時に活性状態
“Ｈ”レベルになる）が接続されている。

【０１４３】また、前記第２組をなす８個のサブセルア
レイ（SUBA2-0 〜SUBA2-7 ）におけるスペアロウデコー
ダSRD0〜SRD7には、それを選択制御するための第２のス
ペアロウデコーダ選択制御線SWLONd（選択時に活性状態
“Ｈ”レベルになる）が接続されている。

【０１４４】また、全バンクBANK0 〜BANK7 の各８個の
スペアロウデコーダSRD0〜SRD7には、８個のうちのどの
１個を選択するかを指定するための８本のスペアロウデ
コーダアクティブ線SRDact0 〜SRDact7 （選択時に活性
状態“Ｈ”レベルになる）が接続されている。

【０１４５】また、前記８個のバンクBANK0 〜BANK7 に
対応して８本のバンクアクティブ線BACT0 〜BACT7 が設
けられている。これらのバンクアクティブ線BACT0 〜BA
CT7は、対応するバンクを選択して活性化する期間は
“Ｈ”、それ以外の期間に“Ｌ”になる。そして、選択
したバンクに対応するロウデコーダ（ノーマルロウデコ
ーダあるいはスペアロウデコーダ）の選択状態をラッチ
し、当該バンクに対するプリチャージ命令がくるまで選
択状態を保持し得るように構成されている。

【０１４６】即ち、選択したバンクにおけるロウデコー
ダNRD0〜NRD255および８個のスペアロウデコーダSRD0〜
SRD7のうち、異バンク間アクセス間隔に対応したパルス
が与えられるアドレス線AR、第１のノーマルロウデコー
ダ選択制御線NWLONu、第２のノーマルロウデコーダ選択
制御線NWLONd、第１のスペアロウデコーダ選択制御線SW
LONu、第２のスペアロウデコーダ選択制御線SWLONd、８
本のスペアロウデコーダアクティブ線SRDact0 〜SRDact
7 の各信号により選択したロウデコーダを、当該バンク
に対するプリチャージ命令がくるまでオンしておくこと
が可能になっている。

【０１４７】図９は、図７中のフューズセットFS0c〜FS
27c のうちの１個を代表的に取り出して具体的な構成例
を示している。

【０１４８】このフューズセットは、次の点に特徴を有
する。

【０１４９】（１）１本のフューズf17 が付加されてお
り、これは、その導通／切断状態に応じて、前記８個の
バンクBANK0 〜BANK7 を構成する２組のサブアレイのう
ちのどちらの組のサブアレイのスペアエレメントを選択
するかを指定するために使用される。

【０１５０】（２）前記１２個の比較回路CMP の出力お
よびフューズf13 の出力が入力する多入力のアンドゲー
トAND の出力と前記フューズf17 の出力は二入力の第１
のアンドゲートAND1に入力して論理積がとられる。そし
て、全てのフューズセットFS0c〜FS27c の第１のアンド
ゲートAND1の各論理積出力は、第１のオアゲートOR1を
介して第１のスペアロウデコーダ選択制御線SWLONuに出
力する。また、前記フューズf17 の出力がインバータIV
1 により反転された信号と前記アンドゲートAND の出力
は二入力の第２のアンドゲートAND2に入力して論理積が
とられる。そして、全てのフューズセットFS0c〜FS27c
の第２のアンドゲートAND2の各論理積出力は、第２のオ
アゲートOR2 を介して第２のスペアロウデコーダ選択制
御線SWLONdに出力する。

【０１５１】（３）前記１２個の比較回路CMP の出力お
よびフューズf13 の出力が入力するナンドゲートNANDの
出力と、前記８個のバンクBANK0 〜BANK7 を構成する２
組のサブアレイのうちのどちらの組のサブアレイを選択
するかを指定するためのアドレスビットA8の信号とは、
二入力の第３のアンドゲートAND3に入力して論理積がと
られる。そして、全てのフューズセットFS0c〜FS27c の
第３のアンドゲートAND3の各論理積出力は、第５のアン
ドゲートAND5を介して第１のノーマルロウデコーダ選択
制御線NWLONuに出力する。また、前記アドレスビットA8
がインバータIV2 により反転された信号と前記ナンドゲ
ートNANDの出力とは、二入力の第４のアンドゲートAND4
に入力して論理積がとられる。そして、全てのフューズ
セットFS0c〜FS27c の第４のアンドゲートAND4の各論理
積出力は、第６のアンドゲートAND6を介して第２のノー
マルロウデコーダ選択制御線NWLONdに出力する。

【０１５２】即ち、図９に示すフューズセットにおい
て、１６本のフューズf1〜f16 の内の１２本のフューズ
f1〜f12 は、メモリセルの不良アドレスを指定する情報
（どのバンクであるかも含めた情報）を記憶するもので
あり、１本のフューズf13 は当該フューズセットを使う
か否かを表わすフラグ情報を記憶するものであり、３本
のフューズf14 〜f16 はバンク内の８個のスペアロウデ
コーダSRD0〜SRD7のどれに対応させるかを指定する情報
を記憶するものである。

【０１５３】前記不良アドレス指定情報記憶用の１２本
のフューズf1〜f12 の内、８本のフューズf1〜f8はバン
ク内の２５６個のノーマルロウデコーダNRD0〜NRD255と
の対応関係を指定し、残りの４本のフューズf9〜f12 は
１６個のサブアレイSUBA1-0〜SUBA1-7 、SUBA2-0 〜SUB
A2-7 を選択するための情報を記憶する。

【０１５４】上記各フューズf1〜f16 は、いずれもプリ
チャージ用ＰＭＯＳトランジスタTPと選択用ＮＭＯＳト
ランジスタTNと共に電源（Ｖcc）ノードと接地（Ｖss）
ノードとの間に直列に接続される。

【０１５５】そして、個々のフューズの記憶情報（フュ
ーズデータ）は、ＰＭＯＳトランジスタTPがオン、ＮＭ
ＯＳトランジスタTNがオフにされてプリチャージされた
後、ＰＭＯＳトランジスタTPがオフ、ＮＭＯＳトランジ
スタTNがオンにされた状態で読み出される。この時、当
該フューズが切断されていれば“Ｈ”レベルが出力さ
れ、当該フューズが切断されていなければ“Ｌ”レベル
が出力される。

【０１５６】前記１２本のフューズf1〜f12 から読み出
されたフューズデータおよびアドレス入力に対応するロ
ウアドレスA0〜A7、バンクアドレスB0〜B2、ロウアドレ
スA8の各ビット信号はそれぞれ比較回路CMP に入力して
いる。この比較回路CMP は、パルス信号により比較動作
が制御され、フューズデータとアドレス入力とを比較し
て両者の一致検出を行う。

【０１５７】前記ロウアドレスA8は、バンクBANK0 〜BA
NK7 を構成する２組のサブアレイ（図７中、上側の組の
サブアレイSUBA1-0 〜SUBA1-7 および下側の組のサブア
レイSUBA2-0 〜SUBA2-7 ）を区別するために使用され
る。

【０１５８】そして、前記ロウアドレスA0〜A7、バンク
アドレスB0〜B2、ロウアドレスA8に対応する１２個の比
較回路CMP の各検出出力と前記イネーブル情報記憶用フ
ューズf13 の出力はアンドゲートAND に入力して論理積
がとられる。

【０１５９】デコーダDEC は、上記アンドゲートAND の
出力と同相の制御信号SWLON'がデコーダDEC に活性／非
活性制御信号として入力され、フューズf14 〜f16 の出
力データをデコードし、８本のスペアロウデコーダアク
ティブ線SRDact0 〜SRDact7に出力するものである。

【０１６０】また、前記ロウアドレスA0〜A7、バンクア
ドレスB0〜B2、ロウアドレスA8に対応する１２個の比較
回路CMP の各検出出力と前記イネーブル情報記憶用フュ
ーズf13 の出力はナンドゲートNANDに入力して論理和が
とられる。

【０１６１】次に、図９に示したフューズセットにおい
て、フューズf13 のデータが“Ｈ”状態である場合の動
作を、図１０（ａ）、（ｂ）を参照しながら説明する。

【０１６２】アドレス入力A0〜A8、B0〜B2とフューズf1
〜f12 のデータが一致した（リダンダンシーヒット）時
には、アンドゲートAND の出力が一定期間“Ｈ”（その
他の期間は“Ｌ”）になる。

【０１６３】そして、フューズf17 の導通／切断状態に
応じて、第１のスペアロウデコーダ選択制御線SWLONuあ
るいは第２のスペアロウデコーダ選択制御線SWLONdが一
定期間“Ｈ”（その他の期間は“Ｌ”）になり、２組の
サブアレイ（SUBA1-0 〜SUBA1-7 ）、（SUBA2-0 〜SUBA
2-7 ）のうちの選択された１組のサブアレイのスペアロ
ウデコーダSRD0〜SRD7の活性化が可能になる。

【０１６４】この時、制御信号SWLON'によりデコーダDE
C が活性化され、フューズf14 〜f16 のフューズデータ
に応じて８本のスペアロウデコーダアクティブ線SRDact
0 〜SRDact7 の内の１本SRDacti を“Ｈ”とし、選択サ
ブアレイ内の８個のスペアロウデコーダSRD0〜SRD7の内
の１つを選択する。

【０１６５】また、前記リダンダンシーヒット時には、
ナンドゲートNANDの出力が一定期間“Ｌ”（前記アンド
ゲートAND の出力の論理レベルとは逆）になる（その他
の期間は“Ｌ”）。この時、ロウアドレスA8の論理レベ
ルに関係なく、第１のノーマルロウデコーダ選択制御線
NWLONuおよび第２のノーマルロウデコーダ選択制御線NW
LONdは“Ｌ”であり、選択サブアレイのノーマルロウデ
コーダNRD0〜NRD255は非活性状態になる。

【０１６６】一方、前記アドレス入力とフューズデータ
が一致しなかった（リダンダンシーミスト）時には、ナ
ンドゲートNANDの出力がある期間“Ｈ”（その他の期間
は“Ｌ”）になる。

【０１６７】そして、ロウアドレスA8の論理レベルに応
じて、第１のノーマルロウデコーダ選択制御線NWLONuあ
るいは第２のノーマルロウデコーダ選択制御線NWLONdが
一定期間“Ｈ”（その他の期間は“Ｌ”）になり、２組
のサブアレイ（SUBA1-0 〜SUBA1-7 ）、（SUBA2-0 〜SU
BA2-7 ）のうちの選択された１組のサブアレイのノーマ
ルロウデコーダNRD0〜NRD255がアドレスA0〜A7、B0〜B2
に応じて活性化する。

【０１６８】また、前記リダンダンシーミスト時には、
アンドゲートAND の出力は“Ｌ”のままである。この
時、フューズf17 の導通／切断状態に関係なく、第１の
スペアロウデコーダ選択制御線SWLONuおよび第２のスペ
アロウデコーダ選択制御線SWLONdは“Ｌ”であり、選択
サブアレイのスペアロウデコーダSRD0〜SRD7は非活性状
態になる。また、この時、制御信号SWLON'によりデコー
ダDEC が非活性化され、８本のスペアロウデコーダアク
ティブ線（スペアデコーダ選択線）SRDact0 〜SRDact7
は全て“Ｌ”レベルになる。

【０１６９】即ち、各フューズセットFS0c〜FS27c は、
次の構成要素を有する。

【０１７０】まず、不良メモリセルのアドレスを記憶す
る第１の記憶手段（フューズf1〜f12 ）と、前記８個の
メモリバンクBANK0 〜BANK7 を構成する２組のサブアレ
イ（SUBA1-0 〜SUBA1-7 ）、（SUBA2-0 〜SUBA2-7 ）と
の対応関係情報を記憶する第２の記憶手段（フューズf1
7 ）と、８個のスペアロウデコーダSRD0〜SRD7との対応
関係情報を記憶する第３の記憶手段（フューズf14 〜f1
6 ）を有する。

【０１７１】さらに、前記第１の記憶手段の記憶情報と
入力アドレスA0〜A8とを比較する比較回路CMP と、この
比較回路の比較出力および前記第２の記憶手段の記憶情
報に基づいて前記２本のスペアロウデコーダ制御線SWLO
Nu、SWLONdのいずれかを活性化するための信号を出力す
る第１の出力回路（AND 、AND1、AND2）を有する。

【０１７２】さらに、前記２本のスペアデコーダ制御線
SWLONu、SWLONdのいずれかを活性化する際には前記第３
の記憶手段の記憶情報に基づいて前記８本のスペアロウ
デコーダ選択線SRDact0 〜SRDact7 を選択的に活性化す
るための信号を出力する第２の出力回路（DEC ）と、前
記比較回路の比較出力および入力アドレスA8に基づいて
前記２本のノーマルロウデコーダ制御線NWLONu、NWLONd
のいずれかを活性化するための信号を出力する第３の出
力回路（NAND、AND3、AND4）を有する。

【０１７３】図１１（ａ）は、図７中の各サブアレイSU
BA1-0 〜SUBA1-7 、SUBA2-0 〜SUBA2-7 に対応してそれ
ぞれ設けられたセンスアンプ制御回路SACaのうち、例え
ば第１組のサブアレイ（SUBA1-0 〜SUBA1-7 ）に属する
１個のサブアレイSUBA1-i に対応して設けられたセンス
アンプ制御回路SACaを代表的に取り出し、それに含まれ
るイコライズ信号生成回路EQLGENの一例を示している。

【０１７４】図１１（ｂ）中には、バンクアクティブ信
号BACTi 、BACTj 、BACTk 、…が連続的に供給され、BA
CTi が供給されている期間の途中で次のBACTj の供給が
開始している様子を示している。

【０１７５】図１１（ａ）のイコライズ信号生成回路EQ
LGENは、入力するバンクアクティブ信号（本例ではBACT
i ）と逆相のイコライズ信号（EQLi）を生成するもので
あり、次の構成要素を有する。

【０１７６】まず、対応するバンクアクティブ線BACT0
〜BACT7 から供給されるバンクアクティブ信号BACTi が
入力し、これを一定時間tdだけ遅延させるとともに反転
させて出力する遅延ゲート41と、この遅延ゲート41の出
力および前記バンクアクティブ信号BACTi が入力する二
入力のアンドゲート42を有する。

【０１７７】さらに、このアンドゲート42の出力信号AA
i がゲートに入力する第１のＮＭＯＳトランジスタ43
と、前記バンクアクティブ信号BACTi がゲートに入力
し、電源電位（ＶCC）ノードと前記第１のＮＭＯＳトラ
ンジスタ43のドレインとの間に接続された第１のＰＭＯ
Ｓトランジスタ44と、前記第２組のサブアレイ（SUBA2-
0〜SUBA2-7 ）に対応する第２のノーマルロウデコーダ
選択制御線NWLONdから供給される第２のノーマルロウデ
コーダ選択制御信号がゲートに入力し、前記第１のＮＭ
ＯＳトランジスタ43のソースと接地電位（ＶSS）ノード
との間に接続された第２のＮＭＯＳトランジスタ45と、
前記第２組のサブアレイ（SUBA2-0 〜SUBA2-7 ）に対応
する第２のスペアロウデコーダ選択制御線SWLONdから供
給される第２のスペアロウデコーダ選択制御信号がゲー
トに入力し、前記第１のＮＭＯＳトランジスタ43のソー
スと接地電位（ＶSS）ノードとの間に接続された第３の
ＮＭＯＳトランジスタ46を有する。

【０１７８】さらに、前記第１のＰＭＯＳトランジスタ
44および第１のＮＭＯＳトランジスタ43のドレイン相互
接続ノードに入出力ノードが接続されたラッチ回路47
と、このラッチ回路47の出力および前記バンクアクティ
ブ信号BACTi が入力し、前記イコライズ信号EQLiを出力
する二入力のナンドゲート48を有する。

【０１７９】なお、前記遅延ゲート41およびアンドゲー
ト42は、バンクアクティブ信号BACTi の前縁から前記遅
延時間tdのパルス幅を有する信号AAi を生成する役割を
有する。

【０１８０】次に、図１１（ａ）のイコライズ信号生成
回路EQLGENの動作を、図１１（ｂ）を参照しながら説明
する。

【０１８１】例えばバンクBANKi の２組のサブアレイSU
BA1-i 、SUBA2-i のうちの一方のサブアレイSUBA1-i に
対応するバンクアクティブ線BACTi から供給されるバン
クアクティブ信号BACTi が“Ｌ”から“Ｈ”（活性状
態）に立ち上がると、これに伴い、ナンドゲート48の出
力であるイコライズ信号EQLiは“Ｈ”から“Ｌ”（活性
状態）になる。また、前記バンクアクティブ信号BACTi
の立ち上がりに伴い、アンドゲート42の出力信号AAi が
“Ｈ”になり、第１のＮＭＯＳトランジスタ43はオン状
態になる。

【０１８２】また、前記バンクアクティブ信号BACTi の
立ち上がりからある遅延時間後（フューズセットFS0c〜
FS27c によるノーマルロウデコーダの選択／スペアロウ
デコーダの選択の判定が行われた後）に、前記４本のロ
ウデコーダ選択制御線NWLONu、NWLONd、SWLONu、SWLONd
のうちの１本に“Ｈ”が出力される。

【０１８３】この場合、例えば第２組のサブアレイ（SU
BA2-0 〜SUBA2-7 ）に属するサブアレイSUBA2-i が活性
化されるものとすれば、第２組のサブアレイ（SUBA2-0
〜SUBA2-7 ）に対応するロウデコーダ選択制御線NWLONd
あるいはSWLONdに“Ｈ”が出力される。

【０１８４】これにより、前記第２のＮＭＯＳトランジ
スタ45あるいは第３のＮＭＯＳトランジスタ46がオンに
なり、第１のＰＭＯＳトランジスタ44および第１のＮＭ
ＯＳトランジスタ43のドレイン相互接続ノードは“Ｌ”
になり、このレベルがラッチ回路47によりラッチされ
る。

【０１８５】これに伴い、ナンドゲート48の出力である
イコライズ信号EQLiは“Ｌ”から“Ｈ”（非活性状態）
になり、第１組のサブアレイ（SUBA1-0 〜SUBA1-7 ）に
属するサブアレイSUBA1-i が非活性状態になる。

【０１８６】そして、前記バンクアクティブ信号BACTi
が“Ｈ”から“Ｌ”（非活性状態）に戻ると、第１のＰ
ＭＯＳトランジスタ44がオンになり、第１のＰＭＯＳト
ランジスタ44および第１のＮＭＯＳトランジスタ43のド
レイン相互接続ノードは“Ｈ”（ＶCC）になり、このレ
ベルがラッチ回路47によりラッチされる。

【０１８７】なお、前記バンクアクティブ信号BACTi が
“Ｈ”（活性状態）の時に、別のバンクアクティブ線BA
CT0 〜BACT7 から供給されるバンクアクティブ信号BACT
j により別のバンクのサブアレイが連続的に選択される
場合には、図１１（ｂ）中に点線で示すように、再び前
記４本のロウデコーダ選択制御線NWLONu、NWLONd、SWLO
Nu、SWLONdのうちの１本に“Ｈ”が出力される。

【０１８８】なお、第２組のサブアレイ（SUBA2-0 〜SU
BA2-7 ）に属するサブアレイSUBA2-i に対応して設けら
れるセンスアンプ制御回路SACaのイコライズ信号生成回
路は、図１１（ａ）に示したイコライズ信号生成回路と
比べて、第２のＮＭＯＳトランジスタ45および第３のＮ
ＭＯＳトランジスタ46に、第１組のサブアレイ（SUBA1-
0 〜SUBA1-7 ）に対応するロウデコーダ選択制御線NWLO
NuおよびSWLONuから出力される信号が入力される点が異
なる。

【０１８９】上記サブアレイSUBA2-i に対応するイコラ
イズ信号生成回路は、ロウデコーダ選択制御線NWLONuお
よびSWLONuの“Ｌ”レベルがそれぞれ入力した状態で
は、第２のＮＭＯＳトランジスタ45および第３のＮＭＯ
Ｓトランジスタ46は、それぞれオフ状態のままである。

【０１９０】したがって、第１のＰＭＯＳトランジスタ
44および第１のＮＭＯＳトランジスタ43のドレイン相互
接続ノードは“Ｈ”のままであり、ナンドゲート42の出
力であるイコライズ信号EQLiは“Ｌ”（活性状態）のま
まである。

【０１９１】即ち、イコライズ信号生成回路EQLGENは、
対応するバンクアクティブ線BACT0〜BACT7 からバンク
アクティブ信号BACTi が供給された時（バンク活性化命
令時）には、デコーダの確定前に、同一バンクに属する
２個のサブセルアレイに対してそれぞれビット線イコラ
イズを解除してワード線選択を待機する状態になる。

【０１９２】そして、フューズセットFS0c〜FS27c によ
るノーマルロウデコーダの選択／スペアロウデコーダの
選択の判定を待った後、前記同一バンクに属する２個の
サブセルアレイのうちで活性化すべき１個のサブセルア
レイに対してはビット線イコライズの解除状態を継続
し、非活性状態にすべき１組のサブセルアレイに対して
はビット線イコライズのイコライズを再開するように制
御する。

【０１９３】上述したように第４の実施の形態では、各
バンクのサブアレイ毎に持たせた８個のスペアエレメン
トを同一バンク内で共用できるようにしたので、実質的
に各バンク毎に１６個のスペアエレメントを用意したこ
とになる。

【０１９４】したがって、セルアレイ全体で欠陥が偏っ
た場合に十分に対処できるようになり、救済率（良品
率）と救済自由度を増加させることができる。換言すれ
ば、救済率と救済自由度を維持しながら、総スペアエレ
メント数を減少させてチップ上の冗長回路の面積効率を
上げることができる。

【０１９５】＜第５の実施の形態＞前記第４の実施の形
態においては、隣接バンク間でセンスアンプＳＡを共有
しない場合を示したが、隣接バンクを同時に活性化しな
いという条件下で隣接バンク間でセンスアンプＳＡの共
有を可能とした第５の実施の形態について説明する。

【０１９６】図１２は、第５の実施の形態に係るマルチ
バンク構成のＤＲＡＭにおける一部のバンクの構成を概
略的に示している。

【０１９７】図１２において、バンクBANK1 のサブアレ
イSUBA1-1 は、隣接バンク間でセンスアンプＳＡを共有
する点に特徴を有する。

【０１９８】即ち、バンクBANK1 のサブアレイSUBA1-1
の一端側のイコライズ回路・センスアンプ列におけるイ
コライズ回路と、これに隣接するバンクBANK0 のサブア
レイSUBA1-0 の一端側のイコライズ回路・センスアンプ
列におけるイコライズ回路とは、バンクBANK0 、BANK1
間に配置されているセンスアンプＳＡにそれぞれＮＭＯ
Ｓトランジスタからなるアレイ選択スイッチSWを介して
共通に接続されている。

【０１９９】同様に、バンクBANK1 のサブアレイSUBA1-
1 の他端側のイコライズ回路・センスアンプ列における
イコライズ回路と、これに隣接するバンクBANK2 のサブ
アレイSUBA1-2 の一端側のイコライズ回路・センスアン
プ列におけるイコライズ回路とは、バンクBANK1 、BANK
2 間に配置されているセンスアンプＳＡにそれぞれＮＭ
ＯＳトランジスタからなるアレイ選択スイッチSWを介し
て共通に接続されている。ここで、バンクBANK0 のサブ
アレイSUBA1-0 のイコライズ回路PREQを制御するイコラ
イズ信号をEQL0、バンクBANK1 のサブアレイSUBA1-1 の
イコライズ回路PREQを制御するイコライズ信号をEQL1、
バンクBANK2 のサブアレイSUBA1-2 のイコライズ回路PR
EQを制御するイコライズ信号をEQL2、ビット線プリチャ
ージ・イコライズ電源電位をVBLEQ で示している。

【０２００】また、バンクBANK1 のバンクBANK0 側のア
レイ選択スイッチSWの制御信号をφ0 、バンクBANK1 の
バンクBANK2 側のアレイ選択スイッチSWの制御信号をφ
2 、隣接するバンクBANK0 およびバンクBANK2 のそれぞ
れバンクBANK1 側のアレイ選択スイッチSWの制御信号を
φ1 で示している。

【０２０１】通常、ビット線のプリチャージ時には、イ
コライズ信号をEQL0〜EQL2、アレイ選択スイッチ制御信
号φ0 〜φ2 をそれぞれ“Ｈ”にする。

【０２０２】そして、バンクBANK1 のサブアレイSUBA1-
1 の活性化時には、このサブアレイSUBA1-1 のイコライ
ズ回路PREQを制御するイコライズ信号EQL1、隣接するバ
ンクBANK0 のサブアレイSUBA1-0 のアレイ選択スイッチ
SWおよび隣接するバンクBANK2 のサブアレイSUBA1-2 の
アレイ選択スイッチSWの制御信号φ1 をそれぞれ“Ｌ”
にする。

【０２０３】そこで、上記イコライズ信号EQL1およびア
レイ選択スイッチ制御信号φ1 を図８中のイコライズ信
号EQL と等価なものとみなせば、第４の実施の形態で説
明したような隣接バンク間でセンスアンプＳＡを共有し
ない場合の動作に準じた動作が可能になる。

【０２０４】上記第５の実施の形態のＤＲＡＭによれ
ば、基本的には第４の実施の形態のＤＲＡＭと同様の効
果が得られるほか、隣接バンクを同時に活性化しないと
いう条件下で隣接バンク間でセンスアンプＳＡを共有す
ることが可能となる。

【０２０５】＜第６の実施の形態＞前記第４および第５
の実施の形態においては、同一バンクに属する複数のサ
ブアレイのうちで、活性化されるサブアレイと活性化さ
れないサブアレイとが１：１であった場合を示したが、
第６の実施の形態では、活性化されるサブアレイと活性
化されないサブアレイとが１：ｎ（２以上）である場合
を説明する。

【０２０６】即ち、活性化されるサブアレイと活性化さ
れないサブアレイとが１：ｎ（２以上）である場合、つ
まり、複数のバンクが（１＋ｎ）組のサブアレイに区分
けされる場合にも、前記実施の形態に準じて各組のサブ
アレイに対応して置換制御線を区分けして設けておき、
この区分けした各置換制御線にフューズセットFS0c〜FS
27c から選択的に置換制御信号を出力するように構成す
ることにより、あるサブアレイの不良ロウを同一バンク
に属する他のサブアレイのスペアエレメントにより置換
制御するように構成することが可能である。

【０２０７】＜第７の実施の形態＞前記第４〜第６の実
施の形態においては、いずれのフューズセットFS0c〜FS
27c も、各サブアレイSUBA1-0 〜SUBA1-7 、SUBA2-0 〜
SUBA2-7 内の全てのスペアデコーダを選択できるように
構成されていたが、一部のスペアエレメントについては
１対１に対応したフューズセットを用いる（一部のフュ
ーズセットについては、対応するスペアデコーダを１つ
のみ持つ）ように変更した第７の実施の形態について説
明する。

【０２０８】この場合、フューズセットは、不良メモリ
セルのアドレスを記憶する第１の記憶手段と、第１の記
憶手段の記憶情報と入力アドレスとを比較する比較回路
と、この比較回路の比較出力に基づいて前記複数のスペ
アデコーダ制御線のいずれかを活性化する信号を出力す
る回路と、複数のスペアデコーダ制御線のいずれかを活
性化する際には対応するスペアデコーダを活性化する信
号を出力する回路とを具備すればよい。

【０２０９】換言すれば、上記したようにスペアデコー
ダに１：１で対応するフューズセットは、図９に示した
フューズセットFS0c〜FS27c と比べて、スペアデコーダ
制御線を選択するためのフューズf14 〜f16 およびそれ
に対応するデコーダDEC が不要になるので、総フューズ
数を減らすことが可能である。

【０２１０】上記第７の実施の形態のＲＡＭによれば、
基本的には第４の実施の形態のＲＡＭと同様の効果が得
られるほか、フューズセットの総フューズ数を減らすこ
とが可能になる。

【０２１１】なお、前記第４〜第７の実施の形態におい
ては、各サブアレイのスペアエレメント数が等しい場合
を示したが、セルアレイ全体実際の不良分布の想定に基
づいて各サブアレイのスペアエレメント数が必ずしも等
しくない（少なくとも一部のサブアレイのスペアエレメ
ント数が他のサブアレイのスペアエレメント数とは異な
る）場合でも、サブアレイ内の最大スペアエレメント数
をカバーする数のスペアロウデコーダアクティブ線SRDa
ctを設けておき、このスペアロウデコーダアクティブ線
にフューズセットから選択的にスペアロウデコーダ選択
信号を出力するように実施することにより、本発明は適
用可能である。

【０２１２】＜第８の実施の形態＞前記各実施の形態で
は、１つのスペアエレメントにより置換を行う場合に１
個のフューズセットを用いる例を示したが、第８の実施
の形態では、欠陥の幅が大きい場合に複数のスペアエレ
メント（置換単位）および１個のフューズセットを用い
る例を説明する。

【０２１３】図１３は、第８の実施の形態に係るマルチ
バンク構成のＤＲＡＭの要部の構成を概略的に示してい
る。ここでは、不良メモリセルをロウ単位で救済するロ
ウスペアを備え、カラム単位で救済するカラムスペアは
備えない場合を例にとる。そして、例えば置換に用いる
アドレスの最下位ビットA0のみが異なる隣り合う２つの
ロウデコーダが共に不良である場合、あるいは、最下位
ビットA0のみが異なる２つのロウデコーダにまたがって
不良となった場合に、１個のフューズセットのみを用い
て２つのスペアロウデコーダを指定する例を示してい
る。

【０２１４】メモリセルアレイ全体は、１６個のバンク
BANK0 〜BANK15に分割されている。これらのバンクBANK
0 〜BANK15は連続して活性化され得るように構成されて
おり、あるバンクが活性化された後、再びプリチャージ
される（待機状態になる）よりも前に別のバンクがアク
セスされることもあり得る。

【０２１５】カラムデコーダCDは、カラムアドレスACを
デコードし、各バンクBANK0 〜BANK15のカラム選択を行
うものである。

【０２１６】各バンクBANK0 〜BANK15は、図８に示した
第４の実施の形態に係るバンクと同様に構成されてお
り、サブセルアレイ部７１とイコライズ回路・センスア
ンプ列７２を有する。

【０２１７】即ち、各バンクBANK0 〜BANK15に対応し
て、それぞれ２５６個のノーマルロウデコーダNRD0〜NR
D255と、８個のスペアロウデコーダSRD0〜SRD7と、前記
サブセルアレイ部７１の両側に配置されたイコライズ回
路・センスアンプ列７２を制御するためのセンスアンプ
制御回路SAC が設けられている。

【０２１８】図１３に示すように、ノーマルロウデコー
ダNRD0〜NRD255には、それを選択制御するためのノーマ
ルロウデコーダ選択制御線NWLON （選択時に活性状態
“Ｈ”レベルになる）が接続されている。また、スペア
ロウデコーダSRD0〜SRD7には、それを選択制御するため
のスペアロウデコーダ選択制御線SWLON （選択時に活性
状態“Ｈ”レベルになる）が接続されている。さらに、
８個のスペアロウデコーダSRD0〜SRD7のうちのどの１個
を選択するかを指定するための８本のスペアロウデコー
ダアクティブ線SRDact0 〜SRDact7 （選択時に活性状態
“Ｈ”レベルになる）が接続されている。

【０２１９】また、各バンクBANK0 〜BANK15に対応して
１６本のバンクアクティブ線BACT0〜BACT15が設けられ
ている。これらのバンクアクティブ線BACT0 〜BACT15
は、対応するバンクを選択して活性化する期間は
“Ｈ”、それ以外の期間に“Ｌ”になる。そして、選択
したバンクに対応するロウデコーダ（ノーマルロウデコ
ーダあるいはスペアロウデコーダ）の選択状態をラッチ
し、当該バンクに対するプリチャージ命令がくるまで選
択状態を保持し得るように構成されている。

【０２２０】即ち、選択したバンクにおけるロウデコー
ダNRD0〜NRD255および８個のスペアロウデコーダSRD0〜
SRD7のうち、異バンク間アクセス間隔に対応したパルス
が与えられるアドレス線AR、ノーマルロウデコーダ選択
制御線NWLON 、スペアロウデコーダ選択制御線SWLON 、
８本のスペアロウデコーダアクティブ線SRDact0 〜SRDa
ct7 の各信号により選択したロウデコーダを、当該バン
クに対するプリチャージ命令がくるまでオンしておくこ
とが可能になっている。

【０２２１】図１４は、図１３中の各フューズセットFS
0d〜FS27d のうちの１個を代表的に取り出して具体的な
構成例を示すとともに、その一部を取り出して具体的な
構成例および動作例を示している。

【０２２２】図１４に示すフューズセットにおいて、１
６本のフューズf0〜f15 の内の１３本のフューズf0〜f1
2 は、メモリセルの不良アドレスを指定する情報（どの
バンクであるかも含めた情報）を記憶するものであり、
１本のフューズf13 は当該フューズセットを使うか否か
を表わすフラグ情報を記憶するものであり、２本のフュ
ーズf14 、f15 は８個のスペアロウデコーダSRD0〜SRD7
のどれに対応させるかを指定する情報（エンコードデー
タ）の一部を記憶するものである。

【０２２３】前記不良アドレス指定情報記憶用の１３本
のフューズf0〜f12 の内、９本のフューズf0〜f8はバン
ク内の２５６個のノーマルロウデコーダNRD0〜NRD255と
の対応関係を指定し、残りの４本のフューズf9〜f12 は
１６個のバンクBANK0 〜BANK15を選択するための情報を
記憶する。

【０２２４】上記各フューズf0〜f15 は、いずれもプリ
チャージ用ＰＭＯＳトランジスタTPと選択用ＮＭＯＳト
ランジスタTNと共にＶccノードとＶssノードとの間に直
列に接続される。個々のフューズの記憶情報（フューズ
データ）は、ＰＭＯＳトランジスタTPがオン、ＮＭＯＳ
トランジスタTNがオフにされてプリチャージされた後、
ＰＭＯＳトランジスタTPがオフ、ＮＭＯＳトランジスタ
TNがオンにされた状態で読み出される。この時、当該フ
ューズが切断されていれば“Ｈ”レベルが出力され、当
該フューズが切断されていなければ“Ｌ”レベルが出力
される。

【０２２５】前記１３本のフューズf0〜f12 のうち、２
本のフューズf0、f1は、置換に用いるロウアドレスの最
下位ビットの相補的な信号A0、/A0 に対応して用意され
ている。上記フューズf0、f1から読み出されたフューズ
データF0、F1および前記ロウアドレスの相補的なビット
信号A0、/A0 は、一致検出回路（第１の比較回路CMP-A
0）に入力している。

【０２２６】この第１の比較回路CMP-A0は、上記F0およ
びA0が入力する第１のオアゲート141 と、前記F1および
/A0 が入力する第２のオアゲート142 と、これらのオア
ゲート141 、142 の各出力が入力するアンドゲート143
からなり、パルス信号により比較動作が制御される。

【０２２７】この第１の比較回路CMP-A0の動作は、フュ
ーズf0が切断された状態（F0＝"H"）の場合には、第１
のオアゲート141 の出力が"H" であり、/A0 ＝"H" の時
に第２のオアゲート142 の出力が"H" になり、アンドゲ
ート143 の出力が"H" になる。

【０２２８】これに対して、フューズf1が切断された状
態（F1＝"H" ）の場合には、第２のオアゲート142 の出
力が"H" であり、A0＝"H" の時に第１のオアゲート141
の出力が"H" になり、アンドゲート143 の出力が"H"
（一致検出出力）になる。

【０２２９】つまり、２本のフューズf0、f1の両方を切
断しておけば、アドレスビット信号A0の論理レベルに拘
わらず、第１の比較回路CMP-A0から"H" 出力（一致検出
出力）が得られることとなる。

【０２３０】また、２本のフューズf0、f1の両方とも切
断しない場合には、第１のオアゲート141 、第２のオア
ゲート142 の各出力は"L" になるので、アンドゲート14
3 の出力は"L" （非活性状態）になり、対応するフュー
ズセットを使用しないことになる。

【０２３１】前記１３本のフューズf0〜f12 のうち、f1
〜f12 から読み出されたフューズデータおよびアドレス
入力に対応するロウアドレスの各ビット信号A1〜A7、バ
ンクアドレスの各ビット信号B0〜B3はそれぞれ対応して
比較回路CMP に入力している。これらの比較回路CMP
は、パルス信号により比較動作が制御され、フューズデ
ータとアドレス入力とを比較して両者の一致検出を行
う。

【０２３２】前記第１の比較回路CMP-A0および他の比較
回路CMP の各検出出力と前記イネーブル情報記憶用フュ
ーズf13 の出力とは、ナンドゲートNANDに入力して論理
積がとられるとともに、アンドゲートAND に入力して論
理積がとられる。そして、全てのフューズセットFS0d〜
FS27d のナンドゲートNANDの各出力はアンドゲートAND1
0 を介してノーマルロウデコーダ選択制御線NWLON に接
続され、また、全てのフューズセットFS0d〜FS27d のア
ンドゲートAND の各出力はオアゲートOR10を介してスペ
アロウデコーダ選択制御線SWLON に接続されている。

【０２３３】前記スペアロウデコーダ選択用の２本のフ
ューズf14 、f15 から読み出されたフューズデータC1、
C2は、アドレスビット信号A0とともにスペアロウデコー
ダ選択用のデコーダDEC に入力している。

【０２３４】上記デコーダDEC は、前記アンドゲートAN
D の出力（スペアロウデコーダ選択制御信号）SWLON と
同相の制御信号SWLON'が活性／非活性制御信号として入
力し、フューズf14 、f15 のデータC1、C2およびアドレ
スビット信号A0をデコードし、８本のスペアロウデコー
ダアクティブ線SRDact0 〜SRDact7 の内の１つSRDacti
を選択するものである。その具体例は、３つの入力の
“Ｈ”、“Ｌ”の８つの組み合わせのうちの１つと制御
信号SWLON'とがそれぞれ対応して入力する８個のアンド
ゲートからなる。

【０２３５】次に、図１４に示したフューズセットにお
ける動作を説明する。

【０２３６】アドレス入力とフューズデータが一致した
（リダンダンシーヒット）時には、スペアロウデコーダ
選択制御線SWLON のスペアロウデコーダ選択制御信号が
一定期間“Ｈ”（その他の期間は“Ｌ”）になる。この
スペアロウデコーダ選択制御線SWLON の信号は、前述し
たようにスペアロウデコーダSRD0〜SRD7の活性／非活性
の制御を行う。

【０２３７】この時、制御信号SWLON'によりデコーダDE
C が活性化され、フューズf14 、f15 の読み出しデータ
C1、C2およびアドレスビット信号A0に応じて８本のスペ
アロウデコーダアクティブ線SRDact0 〜SRDact7 の内の
１つSRDacti を“Ｈ”とし、サブアレイ内の８個のスペ
アロウデコーダSRD0〜SRD7の内の１つを選択する。

【０２３８】また、前記リダンダンシーヒット時には、
ノーマルロウデコーダ選択制御線NWLON は、ナンドゲー
トNANDの出力（ノーマルロウデコーダ選択制御信号）が
アンドゲートAND10 を経て出力し、一定期間“Ｌ”にな
る（その他の期間は“Ｌ”）。このノーマルロウデコー
ダ選択制御線NWLON の信号は、前述したようにノーマル
ロウデコーダNRD0〜NRD255の活性／非活性の制御を行
う。

【０２３９】一方、前記アドレス入力とフューズデータ
が一致しなかった（リダンダンシーミスト）時には、ノ
ーマルロウデコーダ選択制御線NWLON は、前記ナンドゲ
ートNANDの出力がアンドゲートAND10 を経て出力し、あ
る期間“Ｈ”（その他の期間は“Ｌ”）になる。

【０２４０】これに対して、アンドゲートAND の出力で
あるスペアロウデコーダ選択制御線SWLON のスペアロウ
デコーダ選択制御信号は“Ｌ”のままである。この時、
制御信号SWLON'によりデコーダDEC が非活性化され、８
本のスペアロウデコーダアクティブ線SRDact0 〜SRDact
7 は全て“Ｌ”レベルになる。

【０２４１】図１５は、図１４のフューズセットを用い
て図１３中の１つのバンク内における置換を行う不良例
A 、B を示している。

【０２４２】不良例B は、アドレスビット信号A0のみが
異なる隣り合う２つのロウデコーダが共に不良である場
合、あるいは、アドレスビット信号A0のみが異なる２つ
のロウデコーダにまたがって不良となった場合に、１個
のフューズセットのみを用いてアドレスの最下位ビット
が異なる２つのスペアロウデコーダにより置換を行う様
子を示している。この場合、２つのスペアロウデコーダ
の選択を行うために、スペアロウデコーダ選択用のデコ
ーダDEC の入力にアドレスビット信号A0を流用してい
る。

【０２４３】不良例A は、不良ロウデコーダとアドレス
の最下位ビットが同じ論理レベルであるスペアエレメン
トによる置換を行う様子を示している。

【０２４４】以上の構成により、メモリセルアレイ内の
不良メモリセルの平均欠陥想定数２０に対してスペアエ
レメント１２８個とフューズセット２８を用意した場
合、幅（面積）の広い欠陥が多発して２８以上のスペア
エレメントを使用せざるを得ない状況であっても、フュ
ーズセットを使い切ることなく済ませることが可能にな
る場合が発生する。

【０２４５】以上述べたように、第８の実施の形態によ
れば、素子の微細化が進み、相対的に欠陥の大きさが大
きくなっても、チップ上の占有面積が大きいフューズセ
ットの使用を節約する（フューズセット数の増加を抑え
る）ことが可能であり、良品率を低下させずに面積効率
の改善をもたらすことができる。

【０２４６】なお、上記したような置換を行うと、置換
可能数は、0.5 バンクに4 スペアエレメントとなるが、
スペアエレメントの量が多目に用意しておけば大した痛
手ではなく、巨大欠陥に伴うフューズセットの使用を抑
える（不必要な消費を防げる）ことができ、非常に有効
である。

【０２４７】＜第８の実施の形態におけるフューズセッ
トの変形例１＞図１６は、第８の実施の形態における図
１４に示したフューズセットの変形例１を示すととも
に、その一部を取り出して具体的な構成例および動作例
を示している。

【０２４８】このフューズセットは、図１４に示したフ
ューズセットと比べて、フューズセットを使用するかど
うかを記憶するフューズf13 およびそれに直列接続され
ていた1 組のＭＯＳトランジスタ対TP、TNを省いた点が
異なり、その他は同じであるので図１４中と同一符号を
付している。

【０２４９】上記フューズf13 を省いても、図１４に示
したフューズセットと同様の効果を得ることができる。
即ち、前記相補的なアドレス信号ビットA0、/A0 に対応
して用意された２本のフューズf0、f1は、前述したよう
にどちらかを切断した場合にはフューズセットを使用す
ることになるが、両方とも切断しない場合には、フュー
ズセットを使用しないことになる。

【０２５０】即ち、上記フューズf0、f1に対応する第１
の比較回路CMP-A0の出力は、フューズf0、f1のどちらか
を切断した場合には活性状態"H" になるが、フューズf
0、f1を両方とも切断しない場合には非活性状態"L" に
なるので、この比較回路CMP-A0の出力はフューズf13 か
らの読み出しデータと等価であり、この比較回路CMP-A0
の出力によりナンドゲートNANDおよびアンドゲートAND
を図１４に示したフューズセットと同様に制御すること
ができる。

【０２５１】上記変形例１のフューズセットによれば、
図１４に示したフューズセットと比べて、フューズf13
およびそれに直列接続されていた1 組のＭＯＳトランジ
スタ対TP、TNが省かれており、また、ナンドゲートNAND
およびアンドゲートAND は、フューズf13 からの読み出
しデータが入力しない分だけ入力数が少なくて済むの
で、面積的に有利である。

【０２５２】これに対して、図１４に示したフューズセ
ットは、偶数の16本のフューズf0〜f15 およびそれぞれ
に直列接続された16組のＭＯＳトランジスタ対のパター
ンの繰り返しを有するので、パターン作成処理上、都合
が良い。

【０２５３】＜第８の実施の形態におけるフューズセッ
トの変形例２＞図１７は、第８の実施の形態における図
１４に示したフューズセットの変形例２を示すととも
に、その一部を取り出して具体的な構成例および動作例
を示している。

【０２５４】このフューズセットは、図１６に示したフ
ューズセットと比べて、次の点が異なり、その他は同じ
であるので図１６中と同一符号を付している。

【０２５５】（１）デコーダ（スペアロウデコーダ選択
回路）DEC の入力側に、フューズf16 およびそれに直列
接続された1 組のＭＯＳトランジスタ対TP、TNが追加さ
れ、スペアロウデコーダ選択用のフューズがf14 〜f16
の３本に増えている。

【０２５６】（２）上記フューズf16 の読み出しデータ
C3とアドレスビット信号A0とを択一的に選択してデコー
ダDEC に入力するための第１のセレクタSEL1が追加され
ている。この第１のセレクタSEL1の選択動作を制御する
ための制御信号を生成する回路として、前記フューズf
0、f1の読み出しデータF0、F1の論理積をとるアンドゲ
ート144 およびその出力を反転するインバータIVが追加
されている。

【０２５７】上記第１のセレクタSEL1は、前記データC3
およびアドレスビット信号A0が対応して各一端に入力す
る２個のＣＭＯＳトランスファゲートTG1 、TG2 の各他
端（出力端側）が共通接続されてなり、上記２個のトラ
ンスファゲートTG1 、TG2 は、前記アンドゲート144 お
よびインバータIVから供給される相補的な制御信号によ
り相補的に制御される。

【０２５８】この第１のセレクタSEL1の動作は、アンド
ゲート144 の出力が"H" の場合は、アドレスビット信号
A0が入力するトランスファゲートTG1 がオン状態、残り
のトランスファゲートTG2 がオフ状態になり、アドレス
ビット信号A0がスペアロウデコーダ選択の最下位アドレ
スとしてデコーダDEC に入力する。

【０２５９】これに対して、アンドゲート144 の出力
が"L" の場合は、フューズf16 の読み出しデータC3が入
力するトランスファゲートTG2 がオン状態、残りのトラ
ンスファゲートTG1 がオフ状態になり、フューズf16 の
読み出しデータC3がスペアロウデコーダ選択の最下位ア
ドレスとしてデコーダDEC に入力する。

【０２６０】図１８は、図１６のフューズセットを用い
て図１３中の１つのバンク内における置換を行う不良例
A 、B 、C を示している。

【０２６１】不良例B は、アドレスビット信号A0のみが
異なる隣り合う２つのロウデコーダが共に不良である場
合、あるいは、アドレスビット信号A0のみが異なる２つ
のロウデコーダにまたがって不良となった場合に、１個
のフューズセットのみを用いてアドレスの最下位ビット
が異なる２つのスペアロウデコーダにより置換を行う様
子を示している。この場合、２つのスペアロウデコーダ
の選択を行うために、デコーダDEC の入力にアドレスビ
ット信号A0を流用するものとする。このためには、前記
２本のフューズf0、f1を両方とも切断しておけば、デー
タF0、F1がともに"H" になり、アンドゲート144 の出力
が"H" になり、アドレスビット信号A0がデコーダDEC に
入力するので、図１６に示したフューズセットと同様の
動作が行われ、同様の効果を得ることができる。

【０２６２】不良例A は、不良ロウデコーダとアドレス
の最下位ビットが同じ論理レベルであるスペアエレメン
トによる置換を行う様子を示している。

【０２６３】不良例C は、不良ロウデコーダとアドレス
の最下位ビットが逆の論理レベルであるスペアエレメン
トによる置換を行う様子を示している。この場合、２本
のフューズf0、f1の少なくとも一方を切断しないでおけ
ば、データF0、F1のどちらかが"L" になり、ナンドゲー
トの出力が"L" になり、フューズf16 の読み出しデータ
C3がデコーダDEC に入力する。したがって、上記フュー
ズセットによれば、フューズf16 の切断／非切断を制御
しておくことにより所望の置換を行うことが可能であ
る。

【０２６４】＜第８の実施の形態におけるフューズセッ
トの変形例３＞前記第８の実施の形態およびその変形例
１、２では、２つのスペアエレメントを要する置換を1
つのフューズセットで対処する例を示したが、4 つのス
ペアエレメントを要する置換を1 つのフユーズセットで
対処する変形例３について説明する。

【０２６５】図１９は、第８の実施の形態における図１
４に示したフューズセットの変形例３を示す回路図であ
る。このフューズセットは、図１７に示したフューズセ
ットと比べて、次の点が異なり、その他は同じであるの
で図１７中と同一符号を付している。

【０２６６】（１）１７本のフューズf0〜f16 およびそ
れに直列接続された17組のＭＯＳトランジスタ対TP、TN
が用いられており、そのうちの１４本のフューズf0〜f1
3 は、メモリセルの不良アドレスを指定する情報（どの
バンクであるかも含めた情報）を記憶するものであり、
３本のフューズf14 〜f16 はバンク内の８個のスペアロ
ウデコーダSRD0〜SRD7のどれに対応させるかを指定する
情報を記憶するものである。

【０２６７】（２）前記不良アドレス指定情報記憶用の
１４本のフューズf0〜f13 のうち、１０本のフューズf0
〜f9はバンク内の２５６個のノーマルロウデコーダNRD0
〜NRD255との対応関係を指定し、残りの４本のフューズ
f10 〜f13 は１６個のバンクBANK0 〜BANK15を選択する
ための情報を記憶する。

【０２６８】前記１４本のフューズf0〜f13 のうち、４
本のフューズf0〜f3は、ロウアドレスの最下位ビットの
相補的な信号A0、/A0 およびその上位ビットの相補的な
信号A1、/A1 に対応して用意されている。上記フューズ
f0、f1、f2、f3から読み出されたフューズデータF0、F
1、F3、F4および前記相補的なアドレスビット信号A0、/
A0 、A1、/A1 は、一致検出回路（第２の比較回路CMP-A
01 ）に入力している。

【０２６９】この第２の比較回路CMP-A01 は、上記F0お
よびA0が入力する第１のオアゲート191 と、前記F1およ
び/A0 が入力する第２のオアゲート192 と、前記F2およ
びA1が入力する第３のオアゲート193 と、前記F3および
/A1 が入力する第４のオアゲート194 と、これらのオア
ゲート191 〜194 の各出力が入力するアンドゲート195
からなる。

【０２７０】この第２の比較回路CMP-A01 の動作は、フ
ューズfO、fl、f2、f3をそれぞれ切断しない場合は、第
１のオアゲート191 〜第４のオアゲート194 の出力のう
ちの２つは"L" になり、アンドゲート195 の出力は"L"
（非活性状態）になり、対応するフューズセットを使用
しないことになる。

【０２７１】これに対して、フューズf0,f2 が切断され
た状態（F0,F2 ＝"H" ）の場合には、第１のオアゲート
191 、第３のオアゲート193 の出力が"H" であり、/A0,
/A1＝"H" の時に第２のオアゲート192 、第４のオアゲ
ート194 の出力が"H" になり、アンドゲート195 の出力
が"H" （一致検出出力）になり、/A0,/A1 ＝"H" のアド
レス（1 通りの組み合わせ）を不良とみなすことにな
る。

【０２７２】また、フューズf1,f2 が切断された状態
（F1,F2 ＝"H" ）の場合には、第２のオアゲート192 、
第３のオアゲート193 の出力が"H" であり、A0,/A1＝"
H" の時に第１のオアゲート191 、第４のオアゲート194
の出力が"H" になり、アンドゲート195 の出力が"H"
になり、A0,/A1＝"H" のアドレス（1 通りの組み合わ
せ）を不良とみなすことになる。

【０２７３】また、フューズf1,f3 が切断された状態
（F1,F3 ＝"H" ）の場合には、第２のオアゲート192 、
第４のオアゲート194 の出力が"H" であり、A0,A1 ＝"
H" の時に第１のオアゲート191 、第３のオアゲート193
の出力が"H" になり、アンドゲート195 の出力が"H"
になり、A0,A1 ＝"H" のアドレス（1 通りの組み合わ
せ）を不良とみなすことになる。

【０２７４】また、フューズf0,f3 が切断された状態
（F0,F3 ＝"H" ）の場合には、第１のオアゲート191 、
第４のオアゲート194 の出力が"H" であり、/A0,A1＝"
H" の時に第２のオアゲート192 、第３のオアゲート193
の出力が"H" になり、アンドゲート195 の出力が"H"
になり、/A0,A1＝"H" のアドレス（1 通りの組み合わ
せ）を不良とみなすことになる。

【０２７５】また、フューズf0,f1,f2が切断された状態
（F0,F1,F2＝"H" ）の場合には、第１のオアゲート191
、第２のオアゲート192 、第３のオアゲート193 の出
力が"H" であり、/A1 ＝"H" の時に第４のオアゲート19
4 の出力が"H" になり、アンドゲート195 の出力が"H"
になり、/A1 ＝"H" のアドレス（2 通りの組み合わせ）
を不良とみなすことになる。

【０２７６】また、フューズf1,f2,f3が切断された状態
（F1,F2,F3＝"H" ）の場合には、第２のオアゲート192
、第３のオアゲート193 、第４のオアゲート194 の出
力が"H" であり、A0＝"H" の時に第１のオアゲート191
の出力が"H" になり、アンドゲート105 の出力が"H" に
なり、A0＝"H" のアドレス（2 通りの組み合わせ）を不
良とみなすことになる。

【０２７７】また、フューズf0,f1,f3が切断された状態
（F0,F1,F3＝"H" ）の場合には、第１のオアゲート191
、第２のオアゲート192 、第４のオアゲート194 の出
力が"H" であり、A1＝"H" の時に第３のオアゲート193
の出力が"H" になり、アンドゲート195 の出力が"H" に
なり、A1＝"H" のアドレス（2 通りの組み合わせ）を不
良とみなすことになる。

【０２７８】また、フューズf0,f1,f2,f3 が切断された
状態（F0,F1,F2,F3 ＝"H" ）の場合には、第１のオアゲ
ート191 〜第４のオアゲート194 の出力が全て"H" であ
り、A0,A1 の論理レベルに拘わらず、アンドゲート195
の出力が"H" になり、AO/A1の4 通りの組み合わせのア
ドレスの全てを不良とみなすことになる。

【０２７９】（３）前記３本のフューズf14 〜f16 のう
ちのフューズf15 の読み出しデータC2とアドレスビット
信号A1とを択一的に選択してデコーダDEC に入力するた
めの第２のセレクタSEL2が追加されている。

【０２８０】上記第２のセレクタSEL2の選択動作を制御
するための制御信号を生成する回路として、前記フュー
ズf2、f3の読み出しデータF2、F3の論理積をとるアンド
ゲート196 およびその出力を反転するインバータIVが追
加されている。

【０２８１】この第２のセレクタSEL2は、前記アドレス
ビット信号A1およびデータC2が対応して各一端に入力す
る２個のＣＭＯＳトランスファゲートTG1 、TG2 の各他
端（出力端側）が共通接続されてなり、上記２個のトラ
ンスファゲートTG1 、TG2 は、前記アンドゲート196 お
よびインバータIVから供給される相補的な制御信号によ
り相補的に制御される。

【０２８２】この第２のセレクタSEL2の動作は、アンド
ゲート196 の出力が"H" の場合は、アドレスビット信号
A1が入力するトランスファゲートTG1 がオン状態、残り
のトランスファゲートTG2 がオフ状態になり、アドレス
ビット信号A1がデコーダDECに入力する。

【０２８３】これに対して、アンドゲート196 の出力
が"L" の場合は、フューズf15 の読み出しデータC2が入
力するトランスファゲートTG2 がオン状態、残りのトラ
ンスファゲートTG1 がオフ状態になり、上記データC2が
デコーダDEC に入力する。

【０２８４】即ち、デコーダDEC には、フューズf14 の
読み出しデータC1、第２のセレクタSEL2の出力データお
よび第１のセレクタSEL1の出力データが入力している。

【０２８５】この場合、フューズfO、flが共に切られた
場合にはフューズf16 の読み出しデータC3の代わりにス
ペア選択の最下位アドレスにAOを用い、フューズf2、f3
が共に切られた場合にはフューズf15 の読み出しデータ
C2の代わりにスペア選択の中位アドレスにA1を用いてい
る。

【０２８６】したがって、第２のセレクタSEL2に対応す
るフューズf15 および第１のセレクタSEL1に対応するフ
ューズf16 の切断／非切断を選択しておくことにより、
所望のスペアエレメントを選択することが可能となる。

【０２８７】図２０は、図１９のフューズセットを用い
て図１３中の１つのバンク内における置換を行う不良例
A 〜D を示している。ここで、不良例A 〜D は、同時に
発生しているのではなく、それぞれ単独で発生した様子
を単に並べて表示したものである。いずれの不良例A 〜
D においても、フューズセットは1 つ消費されるのみで
ある。

【０２８８】即ち、不良例A は、単なる1 スペアの置換
を行う様子を示したもので、スペア選択用フューズf14
、f15 、f16 に応じて自由にスペアを選択できる。

【０２８９】不良例B は、アドレスビットA1のみ異なる
2 スペアの置換を行う様子を示したもので、スペア選択
の中位アドレスにA1を流用しており、最下位アドレスビ
ットA0はフューズf16 の切断／非切断に応じて"1" 、"
0" のどちらもあり得る。

【０２９０】不良例C は、不良例B と比べて、A1とA0と
が入れ替わった場合である。

【０２９１】不良例D は、アドレスビットA2以上のアド
レスが同じである連続した4 つのノーマルデコーダが不
良した場合に4 スペアの置換を行う様子を示したもので
ある。

【０２９２】なお、上記したように、アドレスビットA2
以上のアドレスが同じである4 つのノーマルロウデコー
ダの間で隣り合う2 つを1 フユーズセットで置換するこ
とを可能とするために、バンク内のスペアエレメント
は、最下位アドレスビットA0が0110という並びとなるよ
うに配列が工夫されている。

【０２９３】即ち、図１９に示したフューズセットによ
れば、フューズfO〜f3のうちの少なくとも２つの切断の
組合せにより、入力アドレスの最下位から２ビットが、
アドレスビット信号AO/A1 の4 通りの組み合わせ中の1
つ、2 つ、あるいは4 つに該当するものを不良アドレス
とみなし、1 つ、2 つ、あるいは4 つのスペア置換を１
つのフューズセットで対処することが可能になる。

【０２９４】なお、前記各実施の形態では、不良アドレ
ス記憶回路の不揮発性記憶素子としてフューズを用いた
が、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等、他の不揮発
性半導体記憶素子を用いることができる。この発明が適
用される半導体記憶装置は単体に限らず、ロジック回路
等と混載される記憶装置の場合も含む。

【０２９５】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、スペアエレメントの分散型配置と集中型配置
とを併用することにより、メモリセルアレイの細分化さ
れた複数の単位にそれぞれ対応して設けられるスペアエ
レメント数を減らした場合でもセルアレイ全体で欠陥が
偏った場合に対処でき、救済率と救済自由度を維持しな
がら総スペアエレメント数を減少させてチップ上の冗長
回路の面積効率を向上させることができる。

【０２９６】また、本発明の半導体記憶装置によれば、
各バンクのサブアレイ毎に持たせたスペアエレメントを
同一バンク内で共用でき、セルアレイ全体で欠陥が偏っ
た場合に対処でき、救済率と救済自由度を維持しながら
総スペアエレメント数を減少させてチップ上の冗長回路
の面積効率を向上させることができる。

【０２９７】また、本発明の半導体記憶装置によれば、
１つのフューズセットで複数のスペアエレメントの置換
を受け持つことができるようにし、幅の大きな欠陥に対
処する際のフューズセットの消費を抑制でき、占有面積
が大きなフューズセットを増加させずに高い良品率を得
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るマルチバンク
構成のＤＲＡＭの要部の構成を示すブロック図。

【図２】図１中の各バンクのうちの１個を代表的に示す
回路図。

【図３】図１中のフューズセットのうちの１個を代表的
に取り出して具体的な構成例を示す回路図。

【図４】本発明の第２の実施の形態に係るマルチバンク
構成のＤＲＡＭの要部の構成を示すブロック図。

【図５】本発明の第３の実施の形態に係るマルチバンク
構成のＤＲＡＭの要部の構成を示すブロック図。

【図６】図２のバンクの一部を詳細に示す回路図。

【図７】本発明の第４の実施の形態に係るマルチバンク
構成のＤＲＡＭの要部の構成を示すブロック図。

【図８】図７中の各サブアレイのうちの１個を代表的に
示す回路図。

【図９】図７中のフューズセットのうちの１個を代表的
に取り出して具体的な構成例を示す回路図。

【図１０】図９に示したフューズセットの相異なる動作
例を示す波形図。

【図１１】図８中の各センスアンプ制御回路SACaのうち
サブアレイSUBA1-0 に対応して設けられたセンスアンプ
制御回路SACaに含まれるイコライズ信号生成回路の一例
を示す回路図およびその動作例を示す波形図。

【図１２】本発明の第５の実施の形態に係るマルチバン
ク構成のＤＲＡＭにおける隣り合うサブアレイの一部を
示す回路図。

【図１３】本発明の第８の実施の形態に係るマルチバン
ク構成のＤＲＡＭの要部の構成を示すブロック図。

【図１４】図１３中の各フューズセットのうちの１個を
代表的に取り出して具体的な構成例を示す回路図。

【図１５】図１４のフューズセットを用いて図１３中の
バンク内における置換を行う様子を示すブロック図。

【図１６】図１４中のフューズセットの変形例１を示す
回路図。

【図１７】図１４中のフューズセットの変形例２を示す
回路図。

【図１８】図１７のフューズセットを用いて図１３中の
バンク内における置換を行う様子を示すブロック図。

【図１９】図１４中のフューズセットの変形例３を示す
回路図。

【図２０】図１９のフューズセットを用いて図１３中の
バンク内における置換を行う様子を示すブロック図。

【図２１】従来のＤＲＡＭのバンク内における置換を行
う様子を示すブロック図。

【符号の説明】 BANK0 〜BANK15…ノーマルバンク、 NRD0〜NRD255…通常のロウデコーダ、 BANKBP…スペアバンク、 SRD0〜SRD3…スペアロウデコーダ、 FS0a〜FS27a …フューズセット、 RWLON1,RWLON2 …置換制御信号線、 SRDact0 〜SRDact3 …スペアロウデコーダ選択線、 OR…オアゲート、 ＷＬ…ワード線、 ＳＷＬ…スペアワード線。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA07 AA15 BA07 BA09 BA13 BA18 BA29 CA07 CA16 CA17 5L106 AA01 CC04 CC16 CC17 CC22 GG01

Claims (27)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイの複数の単位にそれぞ
   れ設けられた第１のスペアエレメントと、 前記複数の単位とは別に設けられた第２のスペアエレメ
   ントと、 前記第２のスペアエレメントを前記複数の単位の内の任
   意の単位に選択的に割り当てる手段とを具備することを
   特徴とする半導体記憶装置。
2. 【請求項２】 メモリセルアレイが複数に分割されてな
   る複数のノーマルバンクと、 前記メモリセルアレイの不良メモリセルを置き換えるた
   めに設けられた１個のスペアバンクに纏められて配置さ
   れた第１冗長セルアレイと、 前記複数のノーマルバンクに対応して設けられた複数の
   第２冗長セルアレイと、 前記各ノーマルバンクに対応して設けられ、入力アドレ
   スにより前記メモリセルアレイの行、列の選択を行うノ
   ーマルデコーダと、 前記第１冗長セルアレイを選択駆動する第１のスペアデ
   コーダと、 前記複数の第２冗長セルアレイを対応して選択駆動する
   複数の第２のスペアデコーダと、 前記第１のスペアデコーダを駆動制御する第１の置換制
   御信号を供給する第１の置換制御信号線と、 前記複数の第２のスペアデコーダを駆動制御する第２の
   置換制御信号を供給する第２の置換制御信号線と、 不良メモリセルのアドレスおよび前記第１冗長セルアレ
   イあるいは第２冗長セルアレイとの対応関係情報を予め
   記憶しておき、前記記憶された不良メモリセルのアドレ
   スと入力アドレスとの一致検出結果および前記第１冗長
   セルアレイあるいは第２冗長セルアレイとの対応関係情
   報に基づいて前記第１の置換制御信号あるいは第２の置
   換制御信号を選択的に出力する複数の第１の記憶回路
   と、 前記第１の置換制御信号線および第２の置換制御信号線
   のいずれかが活性状態の時に前記ノーマルデコーダを非
   活性状態に制御する制御回路とを具備することを特徴と
   する半導体記憶装置。
3. 【請求項３】 請求項２記載の半導体記憶装置におい
   て、 前記第１の記憶回路は、 前記不良メモリセルのアドレスおよび前記第１冗長セル
   アレイあるいは第２冗長セルアレイとの対応関係情報を
   予め記憶する第１の記憶手段と、 前記第１の記憶手段の記憶情報に基づいて当該第１の記
   憶回路が前記第１冗長セルアレイおよび第２冗長セルア
   レイのいずれと対応するかを判別して前記第１の置換制
   御信号あるいは第２の置換制御信号を出力する第１の出
   力回路とを具備することを特徴とする半導体記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置におい
   て、 前記第１の記憶手段は、 不良メモリセルのアドレスの各ビットデータを切断／非
   切断状態に対応させて記憶する複数の第１のフューズ素
   子と、 前記第１冗長セルアレイの選択の可否を指定するための
   １ビットデータを切断／非切断状態に対応させて記憶す
   る第２のフューズ素子と、 前記第２冗長セルアレイの選択の可否を指定するための
   １ビットデータを切断／非切断状態に対応させて記憶す
   る第３のフューズ素子とを具備し、 前記第１の出力回路は、 前記記憶された不良メモリセルのアドレスと入力アドレ
   スとを比較する比較回路と、 前記比較回路の比較出力と前記第２のフューズ素子の記
   憶データとの論理処理を行って前記第１の置換制御信号
   を出力する第１のアンドゲートと、 前記比較回路の比較出力と前記第３のフューズ素子の記
   憶データとの論理処理を行って前記第２の置換制御信号
   を出力する第２のアンドゲートとを具備することを特徴
   とする半導体記憶装置。
5. 【請求項５】 メモリセルアレイが複数に分割されてな
   る複数のノーマルバンクと、 前記メモリセルアレイの不良メモリセルを置き換えるた
   めに設けられた複数のスペアバンクに配置された複数の
   第１冗長セルアレイと、 前記複数のノーマルバンクに対応して設けられた複数の
   第２冗長セルアレイと、 前記各ノーマルバンクに対応して設けられ、入力アドレ
   スにより前記メモリセルアレイの行、列の選択を行うノ
   ーマルデコーダと、 前記複数の第１冗長セルアレイを対応して選択駆動する
   複数の第１のスペアデコーダと、 前記複数の第２冗長セルアレイを対応して選択駆動する
   複数の第２のスペアデコーダと、 前記複数の第１のスペアデコーダを択一的に駆動制御す
   る第１の置換制御信号を供給する複数の第１の置換制御
   信号線と、 前記複数の第２のスペアデコーダを駆動制御する第２の
   置換制御信号を供給する第２の置換制御信号線と、 不良メモリセルのアドレスおよび前記複数の第１冗長セ
   ルアレイあるいは第２冗長セルアレイとの対応関係情報
   を予め記憶しておき、前記記憶された不良メモリセルの
   アドレスと入力アドレスとの一致検出結果および前記複
   数の第１冗長セルアレイあるいは第２冗長セルアレイと
   の対応関係情報に基づいて前記第１の置換制御信号ある
   いは第２の置換制御信号を選択的に出力する複数の第１
   の記憶回路と、 前記複数の第１の置換制御信号線および第２の置換制御
   信号線のいづれかが活性状態の時に前記ノーマルデコー
   ダを非活性状態に制御する制御回路とを具備することを
   特徴とする半導体記憶装置。
6. 【請求項６】 請求項５記載の半導体記憶装置におい
   て、 前記第１の記憶回路は、 前記不良メモリセルのアドレスおよび前記複数の第１冗
   長セルアレイあるいは第２冗長セルアレイとの対応関係
   情報を記憶する第１の記憶手段と、 前記第１の記憶手段の記憶情報に基づいて当該第１の記
   憶回路が前記複数の第１冗長セルアレイおよび第２冗長
   セルアレイのいずれと対応するかを判別して前記複数の
   第１の置換制御信号あるいは第２の置換制御信号のうち
   の１つを選択的に出力する第１の出力回路とを具備する
   ことを特徴とする半導体記憶装置。
7. 【請求項７】 メモリセルアレイが複数に分割されてな
   る複数のノーマルバンクと、 前記メモリセルアレイの不良メモリセルを置き換えるた
   めに設けられた１個のスペアバンクに纏められて配置さ
   れた複数の第１冗長セルアレイと、 前記複数のノーマルバンクに対応して設けられた複数の
   第２冗長セルアレイと、 前記各ノーマルバンクに対応して設けられ、入力アドレ
   スにより前記メモリセルアレイの行、列の選択を行うノ
   ーマルデコーダと、 前記複数の第１冗長セルアレイを対応して選択駆動する
   複数の第１のスペアデコーダと、 前記複数の第２冗長セルアレイを対応して選択駆動する
   複数の第２のスペアデコーダと、 前記複数の第１のスペアデコーダを対応して駆動制御す
   る第１の置換制御信号を供給する複数の第１の置換制御
   信号線と、 前記複数の第２のスペアデコーダを駆動制御する第２の
   置換制御信号を供給する第２の置換制御信号線と、 前記複数の第１の置換制御信号線に対応して設けられ、
   不良メモリセルのアドレスを予め記憶する第１の記憶手
   段を備え、前記第１の記憶手段に記憶された不良メモリ
   セルのアドレスと入力アドレスとの一致検出結果に基づ
   いて対応する第１の置換制御信号線に前記第１の置換制
   御信号を選択的に出力する複数の第１の記憶回路と、 前記不良メモリセルのアドレスおよび前記複数の第２冗
   長セルアレイとの対応関係情報を予め記憶する第２の記
   憶手段を備え、前記第２の記憶手段に記憶された不良メ
   モリセルのアドレスと入力アドレスとの一致検出結果お
   よび前記複数の第２冗長セルアレイとの対応関係情報に
   基づいて前記第２の置換制御信号線に前記第２の置換制
   御信号を選択的に出力する複数の第２の記憶回路と、 前記複数の第１の置換制御信号線および第２の置換制御
   信号線のいずれか１本が活性状態の時に前記ノーマルデ
   コーダを非活性状態に制御する制御回路とを具備するこ
   とを特徴とする半導体記憶装置。
8. 【請求項８】 請求項２乃至７のいずれか１項に記載の
   半導体記憶装置において、 前記第１冗長セルアレイは、それぞれ複数のスペアエレ
   メントを備え、 前記第１冗長セルアレイに対応する前記第１のスペアデ
   コーダは、前記複数のスペアエレメントを選択的に駆動
   することを特徴とする半導体記憶装置。
9. 【請求項９】 請求項２乃至８のいずれか１項に記載の
   半導体記憶装置において、 前記第２冗長セルアレイは、それぞれ複数のスペアエレ
   メントを備え、 前記第２冗長セルアレイに対応する前記第２のスペアデ
   コーダは、前記複数のスペアエレメントを選択的に駆動
   することを特徴とする半導体記憶装置。
10. 【請求項１０】 メモリセルアレイが複数に分割されて
    なり、それぞれ複数のサブアレイからなる複数のメモリ
    バンクと、 前記各サブアレイにそれぞれ設けられ、不良メモリセル
    と置き換えられる複数のスペアエレメントと、 前記各サブアレイに対応して設けられ、入力アドレスに
    より前記サブアレイの行選択を行う複数のノーマルデコ
    ーダと、 前記各サブアレイに対応して設けられ、前記複数のスペ
    アエレメントを対応して駆動する複数のスペアデコーダ
    と、 前記複数のメモリバンクを選択指定する複数のバンク選
    択線と、 前記複数のメモリバンクを構成するそれぞれ複数のサブ
    アレイからなる各組に対応して設けられ、各組のサブア
    レイに対応して設けられた前記ノーマルデコーダおよび
    スペアデコーダのうちのノーマルデコーダを選択指定す
    る複数のノーマルデコーダ制御線と、 前記複数のメモリバンクを構成するそれぞれ複数のサブ
    アレイからなる各組に対応して設けられ、各組のサブア
    レイに対応して設けられた前記ノーマルデコーダおよび
    スペアデコーダのうちのスペアデコーダを選択指定する
    複数のスペアデコーダ制御線と、 前記各サブアレイにおける複数のスペアデコーダを択一
    的に選択制御する複数のスペアデコーダ選択線と、 前記各サブアレイにおけるスペアエレメントを同一バン
    クに属する他のサブアレイに選択的に割り当てる割り当
    て手段とを具備することを特徴とする半導体記憶装置。
11. 【請求項１１】 請求項１０記載の半導体記憶装置にお
    いて、 前記割り当て手段は、 不良メモリセルのアドレスおよび前記不良メモリセルの
    アドレスと１対１に対応させた前記スペアデコーダとの
    関係情報を予め記憶しておき、入力アドレスと前記記憶
    した不良メモリセルのアドレスとを比較し、一致検出時
    に前記複数のスペアデコーダ制御線を選択的に活性化さ
    せる信号を出力するとともに、前記記憶した前記不良メ
    モリセルのアドレスとスペアデコーダとの関係情報に基
    づいて前記複数のスペアデコーダ選択線を選択的に活性
    化させる信号を出力し、不一致検出時には前記複数のノ
    ーマルデコーダ制御線を選択的に活性化させる信号を出
    力する複数の記憶回路を具備することを特徴とする半導
    体記憶装置。
12. 【請求項１２】 請求項１１記載の半導体記憶装置にお
    いて、前記各記憶回路は、 前記不良メモリセルのアドレスを記憶する第１の記憶手
    段と、 前記複数のメモリバンクを構成する複数組のサブアレイ
    との対応関係情報を記憶する第２の記憶手段と、 前記複数のスペアデコーダとの対応関係情報を記憶する
    第３の記憶手段と、 前記第１の記憶手段の記憶情報と入力アドレスとを比較
    する比較回路と、 前記比較回路の比較出力および前記第２の記憶手段の記
    憶情報に基づいて前記複数のスペアデコーダ制御線のい
    ずれかを活性化させる信号を出力する第１の出力回路
    と、 前記複数のスペアデコーダ制御線のいずれかを活性化さ
    せる際には前記第３の記憶手段の記憶情報に基づいて前
    記複数のスペアデコーダ選択線を選択的に活性化させる
    信号を出力する第２の出力回路と、 前記比較回路の比較出力および入力アドレスに基づいて
    前記複数のノーマルデコーダ制御線のいずれかを活性化
    させる信号を出力する第３の出力回路を具備することを
    特徴とする半導体記憶装置。
13. 【請求項１３】 請求項１２記載の半導体記憶装置にお
    いて、 前記第１の記憶手段は、前記不良メモリセルのアドレス
    の各ビットデータを切断／非切断状態に対応させて記憶
    する複数の第１のフューズ素子を備え、 前記第２の記憶手段は、２組のサブアレイとの対応関係
    情報を１ビットデータを切断／非切断状態に対応させて
    記憶する第２のフューズ素子を備え、 前記第３の記憶手段は、前記複数のスペアデコーダとの
    対応関係を表わすエンコードデータの各ビットデータを
    切断／非切断状態に対応させて記憶する複数の第３のフ
    ューズ素子を備え、 前記第１の出力回路は、前記比較回路による一致検出時
    に前記第２のフューズ素子の記憶データおよびそれを反
    転させたデータにより相補的に活性化され、２本のスペ
    アデコーダ制御線のいずれかを活性化させる第１の論理
    回路であり、 前記第２の出力回路は、前記比較回路による一致検出時
    に前記複数の第３のフューズ素子により記憶されている
    エンコードデータをデコードして前記複数のスペアデコ
    ーダ選択線を選択的に活性化させるデコーダであり、 前記第３の出力回路は、前記比較回路による不一致検出
    時に入力アドレスの所定のビット信号およびそれを反転
    させた信号により相補的に活性化され、２本のノーマル
    デコーダ制御線のいずれかを活性化させる第２の論理回
    路であることを特徴とする半導体記憶装置。
14. 【請求項１４】 請求項１３記載の半導体記憶装置にお
    いて、 前記第１の論理回路は、前記比較回路による一致検出時
    の検出出力と前記第２のフューズ素子の記憶データとの
    論理積をとる第１のアンドゲートおよび前記比較回路に
    よる一致検出時の検出出力と前記第２のフューズ素子の
    記憶データの反転データとの論理積をとる第２のアンド
    ゲートからなり、 前記第２の論理回路は、前記比較回路による不一致検出
    時の検出出力と前記入力アドレスの所定のビット信号と
    の論理積をとる第３のアンドゲートおよび前記比較回路
    による不一致検出時の検出出力と前記入力アドレスの所
    定のビット信号の反転信号との論理積をとる第４のアン
    ドゲートからなることを特徴とする半導体記憶装置。
15. 【請求項１５】 請求項１０記載の半導体記憶装置にお
    いて、前記割り当て手段は、 不良メモリセルのアドレスを予め記憶しておき、入力ア
    ドレスと前記記憶された不良メモリセルのアドレスとを
    比較し、一致検出時には前記複数のスペアデコーダ制御
    線を選択的に活性化させる信号を出力し、不一致検出時
    には前記複数のノーマルデコーダ制御線を活性化させる
    信号を出力する記憶回路を具備することを特徴とする半
    導体記憶装置。
16. 【請求項１６】 請求項１５記載の半導体記憶装置にお
    いて、前記記憶回路は、対応するスペアデコーダを１つ
    のみ持ち、 前記不良メモリセルのアドレスを記憶する第１の記憶手
    段と、 前記複数のメモリバンクを構成する複数組のサブアレイ
    との対応関係情報を記憶する第２の記憶手段と、 前記第１の記憶手段の記憶情報と入力アドレスとを比較
    する比較回路と、 前記比較回路の比較出力および前記第２の記憶手段の記
    憶情報に基づいて前記複数のスペアデコーダ制御線のい
    ずれかを活性化させる信号を出力する第１の出力回路
    と、 前記複数のスペアデコーダ制御線のいずれかを活性化さ
    せる際には前記対応するスペアデコーダを活性化させる
    信号を出力する第２の出力回路と、 前記比較回路の比較出力および入力アドレスの所定のビ
    ット信号に基づいて前記複数のノーマルデコーダ制御線
    のいずれかを活性化させる信号を出力する第３の出力回
    路を具備することを特徴とする半導体記憶装置。
17. 【請求項１７】 請求項１０至１６のいずれか１項に記
    載の半導体記憶装置において、前記サブアレイは、 ワード線、スペアワード線、ビット線対およびこれらの
    各交差部に対応して配置されたメモリセルからなるサブ
    セルアレイ部と、 前記サブセルアレイ部の両側に配置され、イコライズ信
    号により制御されて前記ビット線対をビット線イコライ
    ズ電位にイコライズする複数のイコライズ回路および選
    択されたロウのメモリセルからビット線に読み出された
    データをセンス増幅する複数のセンスアンプを含むイコ
    ライズ回路・センスアンプ列と、 前記バンク選択線および前記ノーマルデコーダ制御線お
    よび前記スペアデコーダ制御線の信号が入力し、バンク
    活性化開始時には同じバンクの全てのサブアレイに対応
    するイコライズ回路をイコライズ解除状態に制御してセ
    ンスアンプを一旦は活性準備状態に制御し、前記複数の
    ノーマルデコーダ制御線および複数のスペアデコーダ制
    御線のいずれか１本が活性化されることにより活性化す
    べきサブアレイについては対応するイコライズ回路をイ
    コライズ解除状態のままに制御してセンスアンプを活性
    準備状態に維持したまま、残りの非活性化すべきサブア
    レイについては対応するイコライズ回路をイコライズ状
    態に戻してセンスアンプを非活性状態に戻す制御回路と
    を具備することを特徴とする半導体記憶装置。
18. 【請求項１８】 請求項１０至１６のいずれか１項に記
    載の半導体記憶装置において、前記サブアレイは、 ワード線、スペアワード線、ビット線対およびこれらの
    各交差部に対応して配置されたメモリセルからなるサブ
    セルアレイ部と、 前記サブセルアレイ部の両側に配置され、イコライズ信
    号により制御されて前記ビット線対をビット線イコライ
    ズ電位にイコライズする複数のイコライズ回路と、 隣接するサブアレイ間に配置されて隣接するサブアレイ
    間で共用される複数のビット線センスアンプを含むセン
    スアンプ列と各ビット線対との間にそれぞれ接続された
    アレイ選択スイッチと、 前記バンク選択線および前記ノーマルデコーダ制御線お
    よび前記スペアデコーダ制御線の信号が入力し、バンク
    活性化開始時には同じバンクの全てのサブアレイに対応
    する前記イコライズ回路をイコライズ解除状態に制御す
    るとともに前記アレイ選択スイッチを接続解除状態にし
    てセンスアンプを一旦は活性準備状態に制御し、前記複
    数のノーマルデコーダ制御線および複数のスペアデコー
    ダ制御線のいずれか１本が活性化されることにより、活
    性化すべきサブアレイについては対応する前記イコライ
    ズ回路をイコライズ解除状態に維持するとともに隣接す
    るサブアレイのアレイ選択スイッチを接続解除状態に制
    御してセンスアンプを活性準備状態に維持したまま、残
    りの非活性化すべきサブアレイについては対応する前記
    イコライズ回路をイコライズ状態に制御するとともに前
    記アレイ選択スイッチを接続状態に制御してセンスアン
    プを非活性状態に戻す制御回路とを具備することを特徴
    とする半導体記憶装置。
19. 【請求項１９】 請求項１７または１８記載の半導体記
    憶装置において、 前記制御回路は、 前記バンク選択線の信号が入力し、その前縁に同期して
    時間幅が短縮されたパルス信号を生成する第１の回路
    と、 前記第１の回路の出力信号がゲートに入力する第１のＮ
    ＭＯＳトランジスタと、 前記第１のＮＭＯＳトランジスタのドレインと電源ノー
    ドとの間に接続され、ゲートに前記バンク選択線の信号
    が入力するＰＭＯＳトランジスタと、 前記第１のＮＭＯＳトランジスタのソースと接地ノード
    との間に接続され、ゲートに前記ノーマルデコーダ制御
    線の信号が入力する第２のＮＭＯＳトランジスタと、 前記第１のＮＭＯＳトランジスタのソースと接地ノード
    との間に接続され、ゲートに前記スペアデコーダ制御線
    の信号が入力する第３のＮＭＯＳトランジスタと、 前記第１のＮＭＯＳトランジスタのドレイン電位をラッ
    チするラッチ回路と、 前記ラッチ回路の出力信号および前記バンク選択線から
    の入力信号の論理処理を行い、前記イコライズ回路のイ
    コライズ制御信号を出力する論理ゲートとを具備するこ
    とを特徴とする半導体記憶装置。
20. 【請求項２０】 メモリセルアレイが複数に分割された
    メモリバンクと、 前記各メモリバンクにそれぞれ設けられ、不良メモリセ
    ルと置き換えられる複数のスペアエレメントと、 前記各メモリバンクに対応して設けられ、入力アドレス
    により前記メモリバンクの行選択を行う複数のノーマル
    デコーダと、 前記各メモリバンクに対応して設けられ、前記複数のス
    ペアエレメントを対応して駆動する複数のスペアデコー
    ダと、 前記複数のメモリバンクを選択指定する複数のバンク選
    択線と、 前記ノーマルデコーダおよびスペアデコーダのうちのス
    ペアデコーダを選択指定するスペアデコーダ制御線と、 前記各メモリバンクにおける複数のスペアデコーダを択
    一的に選択制御する複数のスペアデコーダ選択線と、 前記スペアエレメントの総数よりも少ない数だけ設けら
    れ、前記スペアエレメントの１つまたは複数を任意に選
    択して不良メモリセルと置換させる割り当て手段を具備
    することを特徴とする半導体記憶装置。
21. 【請求項２１】 請求項２０記載の半導体記憶装置にお
    いて、前記割り当て手段は、 １つまたは複数の不良メモリセルのアドレスおよび前記
    不良メモリセルのアドレスと１対１に対応させた前記ス
    ペアデコーダとの関係情報を予め記憶しておき、入力ア
    ドレスと前記記憶した１つまたは複数の不良メモリセル
    のアドレスとを比較し、一致検出時／不一致検出時に対
    応して前記スペアデコーダ制御線を活性化／非活性化す
    る信号を出力し、一致検出時には前記記憶した前記不良
    メモリセルのアドレスとスペアデコーダとの関係情報に
    基づいて前記複数のスペアデコーダ選択線を選択的に活
    性化する信号を出力する記憶回路を具備することを特徴
    とする半導体記憶装置。
22. 【請求項２２】 請求項２１記載の半導体記憶装置にお
    いて、前記記憶回路は、 前記不良メモリセルのアドレスを１つまたは複数記憶す
    る第１の記憶手段と、 前記第１の記憶手段の情報と入力アドレスとを比較する
    比較回路と、 前記比較回路による一致検出時の出力に基づいて前記ス
    ペアデコーダ制御線を活性化する信号を出力する第１の
    出力回路と、 前記複数のスペアデコーダと前記不良メモリセルのアド
    レスとの１対１の対応関係情報を記憶する第２の記憶手
    段と、 前記スペアデコーダ制御線を活性化する際には前記第２
    の記憶手段の情報および置換に用いるアドレスの少なく
    とも最下位ビット信号に基づいて前記複数のスペアデコ
    ーダ選択線を選択的に活性化する信号を出力する第２の
    出力回路とを具備することを特徴とする半導体記憶装
    置。
23. 【請求項２３】 請求項２２記載の半導体記憶装置にお
    いて、 前記第１の記憶手段が記憶する複数の不良メモリセルの
    アドレスは、置換に用いるアドレスの最下位ビットのみ
    または前記最下位ビットおよびその上位の１ビットから
    なる２ビットのみが相異なる２種類乃至４種類のアドレ
    スであり、 前記第２の出力回路の入力には、前記相異なる１ビット
    または２ビットのアドレスビットが含有されることを特
    徴とする半導体記憶装置。
24. 【請求項２４】 請求項２３記載の半導体記憶装置にお
    いて、 前記第１の記憶手段は、前記不良メモリセルの置換に用
    いるアドレスの最下位ビット信号、その反転信号および
    前記最下位ビットより上位の各ビットデータを切断／非
    切断状態に対応させて記憶する複数の第１のフューズ素
    子を備え、 前記第２の記憶手段は、前記複数のスペアデコーダとの
    対応関係を表わすエンコードデータのうちの前記最下位
    ビット以外の各ビットデータを切断／非切断状態に対応
    させて記憶する第２のフューズ素子を備え、 前記第１の出力回路は、 前記置換に用いるアドレスの最下位ビット信号およびそ
    の反転信号とそれに対応する前記第１の記憶手段の記憶
    データとを比較する第１の比較回路と、 前記アドレスの最下位ビットより上位の各ビットデータ
    とそれに対応する前記第１の記憶手段の記憶データとを
    比較する第２の比較回路と、 前記第１の比較回路の比較出力と第２の比較回路の比較
    出力との論理処理を行って前記スペアデコーダ制御線を
    活性化する信号を出力する第１のアンドゲートとを備
    え、 前記第２の出力回路は、 前記アドレスの最下位ビットデータと前記第２の記憶手
    段の記憶データとが入力し、それをデコードして前記複
    数のスペアデコーダ選択線を選択的に活性化させるデコ
    ーダであることを特徴とする半導体記憶装置。
25. 【請求項２５】 請求項２３記載の半導体記憶装置にお
    いて、 前記第１の記憶手段は、前記不良メモリセルの置換に用
    いるアドレスの最下位ビット信号、その反転信号および
    前記最下位ビットより上位の各ビットデータを切断／非
    切断状態に対応させて記憶する複数の第１のフューズ素
    子を備え、 前記第２の記憶手段は、前記複数のスペアデコーダとの
    対応関係を表わすエンコードデータの各ビットデータを
    切断／非切断状態に対応させて記憶する第２のフューズ
    素子を備え、 前記第１の出力回路は、 前記置換に用いるアドレスの最下位ビット信号およびそ
    の反転信号とそれらに対応する前記第１の記憶手段の記
    憶データとを比較する第１の比較回路と、 前記アドレスの最下位ビットより上位の各ビットデータ
    とそれに対応する前記第１の記憶手段の記憶データとを
    比較する第２の比較回路と、 前記第１の比較回路の比較出力と第２の比較回路の比較
    出力との論理処理を行って前記スペアデコーダ制御線を
    活性化する信号を出力する第１のアンドゲートとを備
    え、 前記第２の出力回路は、前記第２の記憶手段に記憶され
    たエンコードデータまたはその最下位ビットデータが前
    記置換に用いるアドレスの最下位ビットデータに切り換
    えられたエンコードデータが入力し、それをデコードし
    て前記複数のスペアデコーダ選択線を選択的に活性化さ
    せるデコーダであることを特徴とする半導体記憶装置。
26. 【請求項２６】 請求項２３記載の半導体記憶装置にお
    いて、 前記第１の記憶手段は、前記不良メモリセルの置換に用
    いるアドレスの最下位から２ビットの信号、それらの反
    転信号、およびそれらより上位の各ビットデータを切断
    ／非切断状態に対応させて記憶する複数の第１のフュー
    ズ素子を備え、 前記第２の記憶手段は、前記複数のスペアデコーダとの
    対応関係を表わすエンコードデータの各ビットデータを
    切断／非切断状態に対応させて記憶する第２のフューズ
    素子を備え、 前記第１の出力回路は、 前記置換に用いるアドレスの最下位から２ビットの信号
    およびそれらの反転信号とそれらに対応する前記第１の
    記憶手段の記憶データとを比較する第１の比較回路と、 前記アドレスの最下位から２ビットより上位の各ビット
    データとそれに対応する前記第１の記憶手段の記憶デー
    タとを比較する第２の比較回路と、 前記第１の比較回路の比較出力と第２の比較回路の比較
    出力との論理処理を行って前記スペアデコーダ制御線を
    活性化する信号を出力する第１のアンドゲートとを備
    え、 前記第２の出力回路は、前記第２の記憶手段に記憶され
    たエンコードデータまたはその最下位から２ビットのデ
    ータのうちの少なくとも１ビットが前記アドレスの対応
    するビットデータに切り換えられたエンコードデータが
    入力し、それをデコードして前記複数のスペアデコーダ
    選択線を選択的に活性化させるデコーダであることを特
    徴とする半導体記憶装置。
27. 【請求項２７】 請求項２０記載の半導体記憶装置にお
    いて、 前記ノーマルデコーダおよびスペアデコーダのうちのノ
    ーマルデコーダを選択指定するノーマルデコーダ制御線
    をさらに具備し、 前記記憶回路は、前記比較回路による不一致検出時の出
    力に基づいて前記ノーマルデコーダ制御線を活性化する
    信号を出力する第３の出力回路をさらに具備することを
    特徴とする半導体記憶装置。