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KR0157289B1 - 컬럼 선택 신호 제어회로 - Google Patents

컬럼 선택 신호 제어회로 Download PDF

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KR0157289B1
KR0157289B1 KR1019950040994A KR19950040994A KR0157289B1 KR 0157289 B1 KR0157289 B1 KR 0157289B1 KR 1019950040994 A KR1019950040994 A KR 1019950040994A KR 19950040994 A KR19950040994 A KR 19950040994A KR 0157289 B1 KR0157289 B1 KR 0157289B1
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Abstract

[청구범위에 기재된 발명이 속하는 기술 분야]
본 발명은 고주파로 동작하는 디바이스에서 충분한 라이트시간을 확보하여 오동작없이 라이트동작을 실행하는 반도체 메모리장치의 컬럼선택신호 제어회로에 관한 것이다.
[발명이 해결하려고 하는 기술적 과제]
종래의 메모리장치에서 컬럼선택신호는 리드동작시나 라이트동작시나 동일한 시간동안 활성화된다. 이와 같은 리드/라이트동작시에 컬럼선택신호의 인에이블시간은 입출력라인쌍의 프리차아지와 입력센스 앰프의 인에이블시간을 고려해서 결정된다. 또한, 입출력라인쌍은 상기 컬럼선택신호의 인에이블구간외에는 프리차아지동작을 수행하게 되는데, 고주파(high frequency)에서 동작하는 반도체 메모리 장치에 있어서 컬럼선택신호의 인에이블시간과 입출력라인쌍의 프라차아지시간이 충분하게 주어질 수 없게 되는데, 이는 액세스사이클시간에 제한을 받기 때문이다. 따라서 리드/라이트시에 컬럼선택신호의 인에이블 시간이 충분하지 못하게 되며, 이는 고주파에서 라이트시간의 제한하는 요인으로 나타나게 되며, 특히 라이트동작시 오동작을 수행할 개연성을 더 크게 지니게 된다. 이렇게 되면 고주파 동작에서 리드/라이트 동작시 라이트시간의 부족현상에 기인하여 입출력라인의 유효한 데이타가 비트라인에 충분히 전달되지 못하게 된다. 이에 따라 액세스시 오동작을 발생할 확률이 커지게 된다.
[발명의 해결방법의 요지]
소정의 인에이블신호를 소정시간 지연하기 위한 제1지연회로와, 소정의 라이트 제어신호와 상기 인에이블신호를 논리조합된 출력을 소정시간 지연하는 제2지연회로와, 상기 제1 및 제2지연회로의 출력을 논리조합하여 출력하는 제1조합회로와, 상기 제1조합회로의 출력신호를 소정시간 지연하는 제3지연회로와, 상기 라이트 제어신호와 상기 제1조합회로의 출력을 논리조합하여 소정시간 지연하는 제4지연회로와, 상기 제3 및 제4지연회로의 출력을 논리조합하여 출력하는 제2조합회로와, 상기 제1 및 제2조합회로의 출력을 논리조합하여 소정의 제어신호를 출력하는 출력회로를 구비하며, 리드와 라이트동작시 각기 다른 상태의 라이트 제어신호를 전달함으로써 상기 제어신호의 인에이블구간을 다르게 조절함을 특징으로 하는 반도체 메모리장치의 컬럼선택신호 제어회로를 구현하므로써 라이트동작시 컬럼선택신호의 인에이블 구간을 충분하게 확보하게 된다.
[발명의 중요한 용도]
안정적으로 라이트동작을 수행하는 반도체 메모리장치.

Description

컬럼선택신호 제어회로
제1도는 일반적인 반도체 메모리의 코아구성을 보여주는 개략적 블럭도.
제2도는 종래기술에 따른 컬럼선택신호 제어회로를 보여주는 도면.
제3도는 제2도에 따른 동작타이밍도.
제4도는 본 발명의 실시예에 따른 컬럼선택신호 제어회로를 보여주는 도면.
제5도는 제4도에 따른 동작타이밍도.
제6도는 일반적인 컬럼프리디코더의 회로도.
제7도는 일반적인 컬럼디코더의 회로도.
본 발명은 반도체 메모리장치에 관한 것으로, 고주파수로 동작하는 디바이스에서 충분한 라이트시간을 확보하여 오동작없이 라이트동작을 실행하는 반도체 메모리장치의 컬럼선택신호 제어회로에 관한 것이다.
반도체 메모리장치는 다수의 데이타를 저장하기 위한 메모리셀들의 집합체인 메모리셀 어레이와, 상기 메모리셀 어레이에 저장된 데이타의 입출력을 제어하기 위한 주변회로들로 구성된다. 상기 메모리셀 어레이의 단위 메모리셀들은 흔히 다수의 로우(row)와 다수의 컬럼쌍(column pair) 사이에 매트릭스(matrix)형태로 배열된다. 상기 각각의 로우와 컬럼쌍에는 소정의 어드레스(address)가 설정되어 있다. 다수의 로우중 하나의 로우를 지정하기 위해서 로우어드레스가 사용되고, 다수의 컬럼쌍중 하나의 컬럼쌍을 지정하기 위해서 컬럼어드레스가 사용된다. 상기 로우어드레스와 컬럼어드레스는 외부어드레스신호를 공유하고 사용하는 것이 일반적인데, 이를 어드레스 멀티플렉싱(address multiplexing)방식이라 한다.
제1도는 일반적인 반도체 메모리장치의 코아구성을 보여주는 회로도이다. 상기 제1도를 참조하여 액세스(access)과정을 개략적으로 설명하면 다음과 같다. 프라차아지상태에서 한쌍의 비트라인은 소정의 등전위레벨로 프리차아지(precharge)된다. 비트라인쌍의 프리차아지동작은 제1도를 구성하는 프리차아지 및 등화회로(12)에 의해 수행된다. 상기에서 프리차아지되는 비트라인쌍의 전위레벨은 (1/2)VCC(여기서 VCC는 칩내부의 동작 전원전압)레벨로 충전되는 것이 일반적이다.
리드동작의 경우, 활성화상태가 되면 상기 프리차아지 및 등화회로는 동작을 멈춘다. 이어서 도시하지 아니한 로우어드레스버퍼에서 로우어드레스신호가 출력되고 로우디코더에서 디코딩동작이 수행되면, 상기 로우어드레스에 해당되는 소정의 로우 즉, 워드라인이 활성화된다. 제1도에서 워드라인 WLi가 활성화된다고 가정한다. 또, 상기에서 메모리셀은 다이나믹 랜덤 액세스 메모리(dynamic random access memory)의 메모리셀이라고 가정한다. 상기 워드라인 WLi가 활성화되면 메모리셀에 저장된 셀데이타와 비트라인 BLi에 발생되는 기생캐패시터에 저장된 전하간에는 차아지셰어링(charge sharing)동작이 수행된다. 상기 차아지셰어링동작으로 한쌍의 비트라인 BLi,간에는 소정의 전위차가 발생되는데, 이러한 비트라인쌍의 전위차는 통상적으로 수십 내지 수백밀리볼트에 불과하다. 상기 비트라인쌍 BLi,의 소정의 전위차는 센스앰프(14)에서 센싱되어 VCC 레벨과 VSS레벨로 디벨로프(develop)된다. 이어서 컬럼어드레스버퍼에서 출력되는 컬럼어드레스신호가 컬럼디코더에서 디코딩동작을 수행된 뒤, 상기 비트라인쌍 BLi,에 접속된 컬럼선택게이트들(16. 18)의 제어전극으로 컬럼선택신호가 전달되면 상기 컬럼선택게이트들(16, 18)은 턴온된다. 따라서 비트라인쌍에 실린 데이타는 입출력라인쌍 IO,으로 전송된다. 상기 입출력라인쌍 IO,에 실린 데이타는 입출력라인쌍사이에 접속된 도시되지 아니한 입력센스앰프에서 2차센싱을 수행하게 되고, 도시하지 아니한 출력관련회로들을 경유하여 칩외부로 전송된다. 이같은 과정을 거쳐 한 비트의 데이타를 출력하는 리드동작이 완결된다.
라이트동작의 경우, 상기 리드동작과는 반대의 과정을 거쳐 소정의 메모리셀로 소정의 데이타가 저장된다. 이에 대한 사항은 당분야에 널리 알려져 있다. 라이트동작의 경우에는 상기 입력센스 앰프는 동작하지 않는 것이 일반적이다.
제2도는 종래기술에 따른 컬럼선택신호 제어회로에 관한 회로도이다.
상술한 제1도에서 컬럼선택게이트들(16, 18)의 게이트들로 입력되는 컬럼선택신호 CSL의 활성화시간을 결정짓는 것이 바로 컬럼선택신호 제어회로에서 출력되는 제어신호 ØCP이다. 제2도를 참조하면, 인에이블신호 ØCPE는 인버터(22)의 입력단과 접속되고, 상기 인버터(22)의 출력단은 인버터(24)의 입력단과 접속된다. 상기 인버터(24)의 출력단은 펄스발생회로(26)의 입력단과 접속되고, 상기 펄스발생회로(26)의 출력단은 인버터(38)의 입력단과 접속된다. 상기 인버터(38)의 출력단은 인버터(40)의 입력단과 접속되고, 상기 인버터(40)의 출력단에서는 제어신호 ØCP가 출력된다. 상기 펄스발생회로(26)은 통상적인 숏펄스 제너레이터(short pulse generator)가 사용된다.
제3도는 제2도에 따른 동작타이밍도이다.
도시하지 아니한 외부클럭신호 CLK와 컬럼프리디코딩정보의 조합에 의해 인에이블신호 ØCPE가 활성화되면, 제어신호 ØCP는 펄스상태의 신호로 출력된다. 이러한 제어신호 ØCP는 컬럼프리디코더로 입력되어 소정비트의 컬럼어드레스신호의 디코딩시간을 제어하게 되고, 이에 따라 상기 컬럼프리디코더에서는 소정폭의 프리디코딩된 컬럼어드레스신호가 출력된다. 상기에서 디코딩시간이 결정되는 소정비트는 흔히 2내지 3비트의 최상위비트(most significant bit, MSB)가 사용된다. 이와 같이 프리디코딩된 컬럼어드레스신호는 컬럼디코더에서 상기 최상위비트를 제외한 나머지 컬럼어드레스신호와 최종적으로 디코딩동작이 수행된 뒤 소정의 컬럼선택게이트를 지정하는 컬럼선택신호 CSL로 출력된다. 이러한 컬럼프리디코더와 컬럼디코더의 회로구성은 첨부된 제6도 및 제7도에 도시한 것과 같고, 그 동작은 당분야에 널리 알려져 있다. 이와 같은 동작을 수행하여 컬럼선택신호 CSL은 리드동작시나 라이트동작시나 동일한 시간동안 활성화된다.
그러나, 상술한 종래기술에서 리드/라이트동작시에 컬럼선택신호 CSL의 인에이블시간은 입출력라인쌍의 프리차아지와 입력센스앰프의 인에이블시간을 고려해서 결정된다. 또한, 입출력라인쌍은 상기 컬럼선택신호 CSL의 인에이블구간외에는 프리차아지동작을 수행하게 되는데, 고주파(high frequency)에서 동작하는 반도체 메모리장치에 있어서 컬럼선택신호 CSL의 인에이블시간과 입출력라인쌍의 프리차아지시간이 충분하게 주어질 수 없게 되는데, 이는 액세스사이클시간에 제한을 받기 때문이다. 따라서, 리드/라이트시에 컬럼선택신호 CSL의 인에이블시간이 충분하지 못하게 되며, 이는 고주파에서 액세스시간을 제한하게 되며, 특히 라이트 동작시 오동작을 수행할 개연성을 더 크게 지니게 된다. 이렇게 되면 고주파동작에서 라이트동작시 라이트시간의 부족현상에 기인하여 입출력라인의 유효한 데이타가 비트라인에 충분히 전달되지 못하게 된다. 이에 따라 라이트동작에 따른 오동작발생 가능성이 커지게 된다.
따라서, 본 발명의 목적은 라이트시간을 충분히 보장하여 오동작없이 액세스 동작을 수행하는 안정적인 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 액세스 시간을 늘리지 않으면서 고주파동작에 유리한 반도체 메모리장치의 컬럼선택신호 제어회로를 제공하는데 있다.
상기 본 발명의 목적들을 달성하기 위하여 본 발명에 따른 반도체 메모리장치의 컬럼선택신호 제어회로는,
소정의 인에이블신호를 소정시간 지연하기 위한 제1지연회로와,
소정의 라이트 제어신호와 상기 인에이블신호를 논리조합된 출력을 소정시간 지연하는 제2지연회로와,
상기 제1 및 제2지연회로의 출력을 논리조합하여 출력하는 제1조합회로와,
상기 제1조합회로의 출력신호를 소정시간 지연하는 제3지연회로와,
상기 라이트 제어신호와 상기 제1조합회로의 출력을 논리조합하여 소정시간 지연하는 제4지연회로와,
상기 제3 및 제4 지연회로의 출력을 논리조합하여 출력하는 제2조합회로와,
상기 제1 및 제2조합회로의 출력을 논리조합하여 소정의 제어신호를 출력하는 출력회로를 구비하며,
리드와 라이트동작시 각기 다른 상태의 라이트 제어신호를 전달하므로써 상기 제어신호의 인에이블구간을 다르게 조절함을 특징으로 한다.
이하 첨부된 도면을 사용하여 본 발명에 따른 반도체 메모리장치의 바람직한 실시예를 설명하겠다.
제4도는 본 발명의 실시예에 따른 컬럼선택신호 제어회로에 대한 회로도이다.
제4도를 참조하면, 인에이블신호 ØCPE는 인버터(42)와 낸드게이트(46)의 제1입력단에 공통으로 접속된다. 라이트 제어신호 ØWR는 인버터(45)의 입력단과 접속되고, 상기 낸드게이트(46)의 제2입력단에는 상기 인버터(45)의 출력단이 접속된다. 상기 인버터(42)의 출력단은 인버터(44)의 입력단과 접속되고, 낸드게이트(46)의 출력단은 인버터(48)의 입력단과 접속된다. 상기 인버터들(42, 44)는 상기 인에이블신호를 소정시간 지연하게 되고, 상기 인버터(45)와 낸드게이트(46)와 인버터(48)은 라이트 제어신호 ØWR와 인에이블신호 ØCPE의 논리조합된 출력을 소정시간 지연하게 된다. 상기 인버터들(44, 48)의 출력단들은 노아게이트(50)의 양 입력단에 각각 접속된다. 상기 노아게이트(50)의 출력단은 인버터(52)의 입력단과 접속된다. 한편, 라이트 제어신호 ØWR는 인버터(57)의 입력단과 접속된다. 상기 인버터(57)의 출력단과 인버터(52)의 출력단은 낸드게이트(58)의 양 입력단에 접속된다. 상기 인버터(52)의 출력단은 인버터(54)의 입력단과도 접속된다. 상기 인버터(54)의 출력단은 인버터(56)의 입력단과 접속되고, 상기 낸드게이트(58)의 출력단은 인버터(60)의 입력단과 접속된다. 상기 인버터들(54, 56)은 상기 인버터(52)의 출력신호를 소정시간 지연하게 되고, 상기 인버터(57)와 낸드게이트(58)와 인버터(60)은 라이트 제어신호 ØWR와 상기 인버터(52)의 출력을 소정시간 지연하게 된다. 상기 인버터들(56, 60)의 출력단들은 노아게이트(62)의 양 입력단과 접속된다. 상기 노아게이트(62)의 출력단은 인버터(64)의 입력단과 접속된다. 상기 인버터(64)의 출력단은 인버터(65)의 입력단과 접속된다. 상기 인버터들(52, 65)의 출력단들은 낸드게이트(66)의 양 입력단과 각각 접속되고, 상기 낸드게이트(66)의 출력단은 인버터(68)의 입력단과 접속된다. 상기 인버터(68)의 출력단은 인버터(70)의 입력단과 접속되고, 상기 인버터(70)의 출력단에서는 제어신호 ØCP가 출력된다.
제5도는 상기 제4도에 따른 동작타이밍도이다.
도시하지 아니한 외부클럭신호 CLK와 컬럼프리디코딩정보의 조합에 의해 인에이블신호 ØCPE가 활성화되고, 라이트 제어신호 ØWR이 활성화되면 ØCP는 펄스상태의 신호가 되어 출력된다. 그런데 라이트 제어신호 ØWR의 상태는 리드와 라이트시 각각 '로우' 및 '하이'상태로 다르게 된다.
따라서 상기 제어신호 ØCP는 종래와 달리 라이트 제어신호 ØWR에 의해 제어받으므로 리드/라이트동작에서 각기 다른 펄스폭을 가지게 된다. 이는 종래의 컬럼선택신호 제어회로가 지닌 문제점인 라이트동작시의 컬럼선택신호 CSL의 활성화폭을 충분히 확보하기 위해서인데, 이것이 바로 본 발명의 핵심적인 요지가 된다. 상세한 동작과정이 이하에서 서술된다.
프리차아지구간에서 인에이블신호 ØCPE가 라이트 제어신호 ØWR은 모두 '로우'이다.
리드동작으로 변환하는 경우, 인에이블신호 ØCPE는 주기적으로 '하이'신호를 공급하고, 라이트 제어신호 ØWR은 '로우'상태를 유지하게 된다. 이에 따라 제어신호 ØCP는 상기 인에이블신호 ØCPE의 반전된 '로우'신호가 출력된다. 이 경우 '하이'상태의 오토펄스(auto pulse)를 발생하게 되고, 제6도 및 제7도의 회로도에서 상기 '하이'상태의 오토펄스구간 동안 컬럼선택신호 CSL가 '하이'상태를 유지하게 된다. 이러한 '하이'상태의 펄스폭은 상기 인에이블신호 ØCPE의 '로우'구간과 비슷하다.
라이트동작의 경우, 인에이블신호 ØCPE는 주기적으로 '하이'신호를 공급하고, 라이트 제어신호 ØWR은 '하이'상태로 변환하게 된다. 이렇게 되는 경우, 제어신호 ØCP의 '로우'구간은 상기 제1, 제2 및 제3지연회로의 영향을 받아 상기 리드동작의 경우보다 짧아지게 된다. 이는 상기 제4도로 도시한 회로의 논리레벨을 상정해보면 쉽게 도출해 낼 수 있다. 결국, 제어신호 ØCP의 '로우'구간이 리드동작에 비하여 라이트동작시 더 짧아지게 되는데, 제5도에 도시된 바와 같다. 결과적으로 지연회로들과 펄스발생회로들로 구성되고, 라이트 제어신호의 입력에 응답하여 가변적인 펄스를 발생하는 제어신호 발생회로의 영향으로 리드동작때와 라이트동작시의 인에이블구간이 다르게 된다.
이상에서와 같이 컬럼선택신호 제어회로에서 출력되는 가변적인 폭을 가지는 제어신호에 의해 상기 컬럼선택신호의 활성화구간도 리드/라이트시 차이가 생기게 된다. 즉, 제5도의 B구간이 A구간에 비하여 짧다. 결국, '하이'구간이 라이트동작시 리드동작에 비하여 더 길다. 이러한 과정에서와 같이 제어신호 Ø4CP의 '로우'폭을 리드/라이트시 가변적으로 제어하므로써, 컬럼선택신호 CSL은 리드/라이트시 활성화폭을 다르게 할 수 있게 된다. 따라서 라이트동작시 컬럼선택신호 CSL를 충분히 인에이블하게 되므로써, 라이트동작시 발생하기 쉬운 오동작발생가능성을 줄일 수 있게 되고 이에 따라 안정적으로 동작하는 반도체 메모리 장치가 구현된다. 상기에서 B구간을 완전히 줄이는 것을 불가능한데 이는 어드레스천이에 따른 컬럼선택신호에 의해 멀티비트의 컬럼이 선택될 가능성이 있기 때문이다.

Claims (5)

  1. 반도체 메모리장치의 컬럼선택신호 제어회로에 있어서, 소정의 인에이블신호를 소정시간 지연하기 위한 제1지연회로와, 소정의 라이트 제어신호와 상기 인에이블신호를 논리조합된 출력을 소정시간 지연하는 제2지연회로와, 상기 제1 및 제2지연회로의 출력을 논리조합하여 출력하는 제1조합회로와, 상기 제1조합회로의 출력신호를 소정시간 지연하는 제3지연회로와, 상기 라이트 제어신호와 상기 제1조합회로의 출력을 논리조합하여 소정시간 지연하는 제4지연회로와, 상기 제3 및 제4지연회로의 출력을 논리조합하여 출력하는 제2조합회로와, 상기 제1 및 제2조합회로의 출력을 논리조합하여 소정의 제어신호를 출력하는 출력회로를 구비하며, 리드와 라이트동작시 각기 다른 상태의 라이트 제어신호를 전달하므로써 상기 제어신호의 인에블구간을 다르게 조잘함을 특징으로 하는 반도체 메모리장치의 컬럼선택신호 제어회로.
  2. 제1항에 있어서, 상기 제1 및 제2지연회로와 상기 제3 및 제4 지연회로가 펄스발생회로의 형태로 접속됨을 특징으로 하는 반도체 메모리장치의 컬럼선택신호 제어회로.
  3. 제1항에 있어서, 컬럼선택신호의 인에블구간은 상기 제어신호의 인에이블구간에 의해 결정됨을 특징으로 하는 반도체 메모리장치의 컬럼선택신호 제어회로.
  4. 제3항에 있어서, 상기 컬럼선택신호의 인에이블구간은 상기 제어신호를 입력하는 소정의 컬럼프리디코더를 조절하여 결정됨을 특징으로 하는 반도체 메모리장치의 컬럼선택신호 제어회로.
  5. 제1항에 있어서, 상기 컬럼선택신호는 리드와 라이트시 인에이블시점을 서로 다르게 함을 특징으로 하는 반도체 메모리장치의 컬럼선택신호 제어회로.
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